半導体装置
【課題】トランジスタのしきい値電圧のばらつきの影響を緩和し、複数の状態（例えば３以上の状態）の区別を正確、かつ容易にした半導体装置を提供することを目的の一とする。
【解決手段】ソース線と、ビット線と、ワード線と、ビット線とワード線に接続されたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２信号線及び複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、書き込み電位を第１信号線に出力する、書き込み回路と、指定されたメモリセルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生成して、書き込み回路及び読み出し回路に供給する、電位生成回路と、を有する半導体装置。
【解決手段】ソース線と、ビット線と、ワード線と、ビット線とワード線に接続されたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２信号線及び複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、書き込み電位を第１信号線に出力する、書き込み回路と、指定されたメモリセルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生成して、書き込み回路及び読み出し回路に供給する、電位生成回路と、を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置、その作製方法およびその駆動方法に
関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性記
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を
構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況で
も電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で
再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減すること
は困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の
保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時
間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【０００９】
さらに、複数の状態を一の記憶素子に保持させる、いわゆる多値メモリでは、書き込みの
正確さを確保するために複雑な回路を要し、また、これに起因して動作速度が低下すると
いう問題もある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
【００１２】
または、トランジスタのしきい値電圧のばらつきの影響を緩和し、複数の状態（例えば、
３以上の状態）の区別を正確、かつ容易にした半導体装置を提供することを目的の一とす
る。
【課題を解決するための手段】
【００１３】
本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を
用いて形成されるトランジスタとの積層構造に係る半導体装置である。
【００１４】
または、本発明の一態様は、ビット線の電位と読み出した電位の比較結果に基づいて補正
電圧を選択する回路を有することにより、複数の状態（例えば、３以上の状態）の区別を
正確、かつ容易にした半導体装置である。
【００１５】
例えば、次のような構成を採用することができる。
【００１６】
本発明の一態様は、ソース線と、ビット線と、ワード線と、ビット線とワード線に接続さ
れたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択するよ
うに、複数の第２信号線および複数のワード線を駆動する、第２信号線およびワード線の
駆動回路と、書き込み電位を第１信号線に出力する、書き込み回路と、指定されたメモリ
セルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比
較する読み出し回路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数
の補正電圧のいずれかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生
成して、書き込み回路および読み出し回路に供給する、電位生成回路と、を有する半導体
装置である。
【００１７】
本発明の別の一態様は、ソース線と、ビット線と、ワード線と、ビット線とワード線に接
続されたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択す
るように、複数の第２信号線および複数のワード線を駆動する、第２信号線およびワード
線の駆動回路と、第１の書き込み動作において、第１の書き込み電位を第１信号線に出力
し、第２の書き込み動作において、複数の第２の書き込み電位のいずれかを第１信号線に
出力する書き込み回路と、第１の読み出し動作において、指定されたメモリセルに接続さ
れたビット線から入力される第１のビット線の電位と、複数の第１の読み出し電位とを比
較し、第２の読み出し動作において、指定されたメモリセルに接続されたビット線から入
力される第２のビット線の電位と、複数の第２の読み出し電位とを比較して該メモリセル
のデータを読み出す、読み出し回路と、第１のビット線の電位と、複数の第１の読み出し
電位の比較結果に基づいて複数の補正電圧のいずれかを選択し、複数の第２の書き込み電
位のいずれかを選択する制御回路と、第１の書き込み電位、複数の第２の書き込み電位、
複数の第１の読み出し電位、及び複数の第２の読み出し電位を生成して、書き込み回路お
よび読み出し回路に供給する電位生成回路と、を有する半導体装置である。
【００１８】
本発明の別の一態様は、ソース線と、ビット線と、第１信号線と、複数の第２信号線と、
複数のワード線と、ソース線とビット線との間に、並列に接続された複数のメモリセルと
、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２
信号線および複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、書き
込み電位を第１信号線に出力する、書き込み回路と、指定されたメモリセルに接続された
ビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回
路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいず
れかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生成して、書き込み
回路および読み出し回路に供給する、電位生成回路と、を有し、複数のメモリセルの一は
、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトラ
ンジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する
第２のトランジスタと、第３のゲート電極、第３のソース電極、および第３のドレイン電
極を有する第３のトランジスタと、を有し、第１のトランジスタは、半導体材料を含む基
板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電
極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、ソー
ス線と、第１のソース電極とは、電気的に接続され、第１のドレイン電極と、第３のソー
ス電極とは、電気的に接続され、ビット線と、第３のドレイン電極とは、電気的に接続さ
れ、第１信号線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接
続され、複数の第２信号線の一と、第２のゲート電極とは、電気的に接続され、複数のワ
ード線の一と、第３のゲート電極とは電気的に接続された半導体装置である。
【００１９】
本発明の別の一態様は、ソース線と、ビット線と、第１信号線と、複数の第２信号線と、
複数のワード線と、ソース線とビット線との間に、並列に接続された複数のメモリセルと
、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２
信号線および複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、第１
の書き込み動作において、第１の書き込み電位を第１信号線に出力し、第２の書き込み動
作において、複数の第２の書き込み電位のいずれかを第１信号線に出力する書き込み回路
と、第１の読み出し動作において、指定されたメモリセルに接続されたビット線から入力
される第１のビット線の電位と、複数の第１の読み出し電位とを比較し、第２の読み出し
動作において、指定されたメモリセルに接続されたビット線から入力される第２のビット
線の電位と、複数の第２の読み出し電位とを比較して該メモリセルのデータを読み出す、
読み出し回路と、第１のビット線の電位と、複数の第１の読み出し電位の比較結果に基づ
いて複数の補正電圧のいずれかを選択し、複数の第２の書き込み電位のいずれかを選択す
る制御回路と、第１の書き込み電位、複数の第２の書き込み電位、複数の第１の読み出し
電位、及び複数の第２の読み出し電位を生成して、書き込み回路および読み出し回路に供
給する電位生成回路と、を有し、複数のメモリセルの一は、第１のゲート電極、第１のソ
ース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極
、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、第３の
ゲート電極、第３のソース電極、および第３のドレイン電極を有する第３のトランジスタ
と、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジ
スタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または
第２のドレイン電極の一方とは、電気的に接続され、ソース線と、第１のソース電極とは
、電気的に接続され、第１のドレイン電極と、第３のソース電極とは、電気的に接続され
、ビット線と、第３のドレイン電極とは、電気的に接続され、第１信号線と、第２のソー
ス電極または第２のドレイン電極の他方とは、電気的に接続され、複数の第２信号線の一
と、第２のゲート電極とは、電気的に接続され、複数のワード線の一と、第３のゲート電
極とは電気的に接続された半導体装置である。
【００２０】
上記において、第１のトランジスタは、半導体材料を含む基板に設けられたチャネル形成
領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の
第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気
的に接続する第１のソース電極および第１のドレイン電極と、を有する。
【００２１】
また、上記において、第２のトランジスタは、半導体材料を含む基板上の第２のゲート電
極と、第２のゲート電極上の第２のゲート絶縁層と、第２のゲート絶縁層上の酸化物半導
体層と、酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極
と、を有する。
【００２２】
また、上記において、半導体材料を含む基板としては、単結晶半導体基板またはＳＯＩ基
板を採用するのが好適である。特に、半導体材料はシリコンとするのが好適である。
【００２３】
また、上記において、酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を
含んでなることが好適である。また、酸化物半導体層は、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を
含んでいても良い。さらに、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ
３以下とすることが好適である。また、第２のトランジスタのオフ電流は１×１０−１３
Ａ以下とすることが好適である。
【００２４】
また、本発明の別の一態様は、ソース線と、ビット線と、ワード線と、第１信号線と、第
２信号線と、入力されたアドレス信号によって指定されたメモリセルを選択するように第
２信号線およびワード線を駆動する第２信号線およびワード線の駆動回路と、書き込み回
路と、読み出し回路と、制御回路と、電位生成回路と、ソース線、ビット線、ワード線、
第１信号線および第２信号線に接続されたメモリセルと、を有する半導体装置において、
第１の書き込み動作において、書き込み回路から書き込み電位を、指定されたメモリセル
に接続された第１信号線に出力し、第１の読み出し動作において、読み出し回路で、指定
されたメモリセルに接続されたビット線から入力される第１のビット線の電位と、複数の
第１の読み出し電位とを比較し、該比較結果に基づいて制御回路で複数の補正電圧のいず
れかを選択し、第２の書き込み動作において、補正電圧に基づいて補正した書き込み電位
を、指定されたメモリセルに接続された第１信号線に出力する半導体装置の駆動方法であ
る。
【００２５】
本発明の別の一態様は、ソース線と、ビット線と、ワード線と、第１信号線と、第２信号
線と、入力されたアドレス信号によって指定されたメモリセルを選択するように第２信号
線およびワード線を駆動する第２信号線およびワード線の駆動回路と、書き込み回路と、
読み出し回路と、制御回路と、電位生成回路と、ソース線、ビット線、ワード線、第１信
号線および第２信号線に接続されたメモリセルと、を有する半導体装置において、第１の
書き込み動作において、書き込み回路から書き込み電位を、指定されたメモリセルに接続
された第１信号線に出力し、第１の読み出し動作において、読み出し回路で、指定された
メモリセルに接続されたビット線から入力される第１のビット線の電位と、複数の第１の
読み出し電位とを比較し、該比較結果に基づいて制御回路で複数の補正電圧のいずれかを
選択し、第２の書き込み動作において、補正電圧に基づいて補正した書き込み電位を、指
定されたメモリセルに接続された第１信号線に出力し、第２の読み出し動作において、読
み出し回路で、指定されたメモリセルに接続されたビット線から入力される第２のビット
線の電位と、複数の第２の読み出し電位とを比較して該メモリセルのデータを読み出す半
導体装置の駆動方法である。
【００２６】
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」
または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上の第１の
ゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むも
のを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎ
ず、特に言及する場合を除き、その上下を入れ替えたものも含む。
【００２７】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的
に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあ
り、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極
」や「配線」が一体となって形成されている場合などをも含む。
【００２８】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
【００２９】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００３０】
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トラ
ンジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機
能を有する素子などが含まれる。
【００３１】
また、一般に「ＳＯＩ基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板を
いうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設
けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体
層は、シリコン半導体層に限定されない。また、「ＳＯＩ基板」における基板は、シリコ
ンウェハなどの半導体基板に限らず、ガラス基板や石英基板、サファイア基板、金属基板
などの非半導体基板をも含む。つまり、絶縁表面を有する導体基板や絶縁体板上に半導体
材料からなる層を有するものも、広く「ＳＯＩ基板」に含まれる。さらに、本明細書等に
おいて、「半導体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材料
を含む基板全般を示すものとする。つまり、本明細書等においては「ＳＯＩ基板」も広く
「半導体基板」に含まれる。
【発明の効果】
【００３２】
本発明の一態様では、下部に酸化物半導体以外の材料を用いたトランジスタを有し、上部
に酸化物半導体を用いたトランジスタを有する半導体装置が提供される。
【００３３】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。
【００３４】
また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。さらに、トラ
ンジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も
容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある
。
【００３５】
また、酸化物半導体以外の材料を用いたトランジスタは酸化物半導体を用いたトランジス
タと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読
み出しを高速に行うことが可能である。
【００３６】
または、本発明の一態様では、ビット線の電位と読み出した電位の比較結果に基づいて補
正電圧を選択することにより、複数の状態（例えば、３以上の状態）の区別を正確、かつ
容易にしている。これにより、優れた特性を備える多値型の半導体装置を提供することが
できる。
【００３７】
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、また、ビット線の電位と読み出した電位の比較結果
に基づいて補正電圧を選択する回路を有することにより、これまでにない特徴を有する半
導体装置を実現することができる。
【図面の簡単な説明】
【００３８】
【図１】半導体装置を説明するための回路図。
【図２】半導体装置を説明するための断面図および平面図。
【図３】半導体装置の作製工程を説明するための断面図。
【図４】半導体装置の作製工程を説明するための断面図。
【図５】半導体装置の作製工程を説明するための断面図。
【図６】酸化物半導体を用いたトランジスタの断面図。
【図７】図６のＡ−Ａ’断面におけるエネルギーバンド図（模式図）。
【図８】（Ａ）ゲート（ＧＥ１）に正の電位（ＶＧ＞０）が与えられた状態を示し、（Ｂ）ゲート（ＧＥ１）に負の電位（ＶＧ＜０）が与えられた状態を示す図。
【図９】真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。
【図１０】半導体装置を説明するための断面図。
【図１１】半導体装置を説明するための断面図。
【図１２】半導体装置を説明するための断面図。
【図１３】半導体装置を説明するための断面図。
【図１４】メモリセルを説明するための図。
【図１５】書き込み回路を説明するための図。
【図１６】読み出し回路を説明するための図。
【図１７】書き込みを説明するための図。
【図１８】電位の分布を示す図。
【図１９】動作を説明するためのフローチャート図。
【図２０】補正を行わない場合のデータ書き込み後の様子の一例と、補正を行った場合のデータ書き込み後の一例を示す図。
【図２１】半導体装置を説明するための図。
【図２２】電子機器を説明するための図。
【発明を実施するための形態】
【００３９】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
【００４０】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため
、実際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面等
に開示された位置、大きさ、範囲などに限定されない。
【００４１】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
【００４２】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図１乃至図１３を参照して説明する。
【００４３】
＜半導体装置の回路構成＞
図１には、半導体装置の回路構成の一例を示す。当該半導体装置は、酸化物半導体以外の
材料を用いたトランジスタ１６０と酸化物半導体を用いたトランジスタ１６２によって構
成される。なお、図１では、トランジスタ１６２に酸化物半導体を用いたことを明示する
ため、ＯＳの符号を合わせて付している。
【００４４】
ここで、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ
：ソース線とも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２
の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極と
は、電気的に接続されている。そして、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも
呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続
され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６２の
ゲート電極とは、電気的に接続されている。
【００４５】
酸化物半導体以外の材料を用いたトランジスタ１６０は、酸化物半導体を用いたトランジ
スタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の
読み出しなどを高速に行うことが可能である。また、酸化物半導体を用いたトランジスタ
１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１
６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間に
わたって保持することが可能である。
【００４６】
ゲート電極の電位を保持することができるという特徴を生かすことで、次のように、情報
の書き込み、保持、読み出しが可能である。
【００４７】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極に与えられる（書き
込み）。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として
、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極の
電位が保持される（保持）。
【００４８】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電位は長時間にわたって保持される。例えば、トランジスタ１６０のゲート電極の電位が
トランジスタ１６０をオン状態とする電位であれば、トランジスタ１６０のオン状態が長
時間にわたって保持されることになる。また、トランジスタ１６０のゲート電極の電位が
トランジスタ１６０をオフ状態とする電位であれば、トランジスタ１６０のオフ状態が長
時間にわたって保持される。
【００４９】
次に、情報の読み出しについて説明する。上述のように、トランジスタ１６０のオン状態
またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えら
れると、トランジスタ１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異
なる値をとる。例えば、トランジスタ１６０がオン状態の場合には、第１の配線の電位に
応じて、第２の配線の電位が低下することになる。逆に、トランジスタ１６０がオフ状態
の場合には、第２の配線の電位は変化しない。
【００５０】
このように、情報が保持された状態において、第２の配線の電位を所定の電位と比較する
ことで、情報を読み出すことができる。
【００５１】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極に与えられる。その後、
第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１
６２をオフ状態とすることにより、新たな情報が保持された状態となる。
【００５２】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、半導体装置の高速動作が実現される。
【００５３】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【００５４】
また、上記構成に対して、さらに要素を付加しても良いことはいうまでもない。例えば、
トランジスタ１６０のゲート電極や、トランジスタ１６２のソース電極またはドレイン電
極の一方に容量素子を接続して、電位変動に対する許容度を高めた構成などを採用しても
良い。
【００５５】
＜半導体装置の平面構成および断面構成＞
図２は、上記半導体装置の構成の一例である。図２（Ａ）には、半導体装置の断面を、図
２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２（Ａ）は、図２（Ｂ）
の線Ａ１−Ａ２および線Ｂ１−Ｂ２における断面に相当する。図２（Ａ）および図２（Ｂ
）に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０
を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。なお、ト
ランジスタ１６０およびトランジスタ１６２は、いずれもｎ型トランジスタとして説明す
るが、ｐ型トランジスタを採用しても良い。特に、トランジスタ１６０は、ｐ型とするこ
とが容易である。
【００５６】
トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１
６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不
純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１
６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極
１１０と、不純物領域１１４と電気的に接続するソース電極またはドレイン電極１３０ａ
、ソース電極またはドレイン電極１３０ｂを有する。
【００５７】
ここで、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。ま
た、基板１００の、平面図で見てサイドウォール絶縁層１１８と重ならない領域には、高
濃度不純物領域１２０を有し、高濃度不純物領域１２０上には金属化合物領域１２４が存
在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６
が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁
層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、ソース電極または
ドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を
通じて、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極またはド
レイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、金属化合物領域１２４
を介して高濃度不純物領域１２０および不純物領域１１４と電気的に接続されている。ま
た、ゲート電極１１０には、ソース電極またはドレイン電極１３０ａやソース電極または
ドレイン電極１３０ｂと同様に設けられた電極１３０ｃが電気的に接続されている。
【００５８】
トランジスタ１６２は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート
電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた
酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と
電気的に接続されているソース電極またはドレイン電極１４２ａ、ソース電極またはドレ
イン電極１４２ｂと、を有する。
【００５９】
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め
込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極または
ドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂ
に接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されてい
る。
【００６０】
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護
絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられて
いる。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられて
おり、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電
極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁
層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接す
る電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
【００６１】
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されてい
るものであることが望ましい。具体的には、酸化物半導体層１４０の水素濃度は５×１０
１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望
ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、水素濃度が十分に低減され
て高純度化された酸化物半導体層１４０では、キャリア濃度が１×１０１２／ｃｍ３未満
、望ましくは１×１０１１／ｃｍ３以下となる。このように、水素濃度が十分に低減され
て高純度化され、ｉ型化または実質的にｉ型化された酸化物半導体を用いることで、極め
て優れたオフ電流特性のトランジスタ１６２を得ることができる。例えば、ドレイン電圧
Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範
囲では、オフ電流は１×１０−１３Ａ以下である。このように、水素濃度が十分に低減さ
れて高純度化された酸化物半導体層１４０を適用し、トランジスタ１６２のオフ電流を低
減することにより、新たな構成の半導体装置を実現することができる。なお、上述の酸化
物半導体層１４０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒ
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
【００６２】
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め
込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられ
ている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０
ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１
５４ｄは電極１５０ｅと接している。
【００６３】
つまり、図２に示される半導体装置では、トランジスタ１６０のゲート電極１１０と、ト
ランジスタ１６２のソース電極またはドレイン電極１４２ａとが、電極１３０ｃ、電極１
３６ｃ、電極１５０ｃ、電極１５４ｃおよび電極１５０ｄを介して電気的に接続されてい
る。
【００６４】
＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０の作製方法について図３を参照して説明し、その後、上部のトランジス
タ１６２の作製方法について図４および図５を参照して説明する。
【００６５】
＜下部のトランジスタの作製方法＞
まず、半導体材料を含む基板１００を用意する（図３（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり
、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ
基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のも
のが含まれるものとする。
【００６６】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図３（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純
物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシ
リコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用い
ることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミ
ニウム、ガリウムなどを用いることができる。
【００６７】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半
導体領域１０４が形成される（図３（Ｂ）参照）。当該エッチングには、ドライエッチン
グを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエ
ッチング液については被エッチング材料に応じて適宜選択することができる。
【００６８】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図３（Ｂ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが
、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁
層１０６の形成後には、上記保護層１０２を除去する。
【００６９】
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。
【００７０】
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得
られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プ
ラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化させることによ
り、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、
Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて
行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１０
０ｎｍ以下とすることができる。
【００７１】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料
を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、Ｃ
ＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例に
ついて示すものとする。
【００７２】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図３（Ｃ）参照）。
【００７３】
次に、ゲート電極１１０を覆う絶縁層１１２を形成する（図３（Ｃ）参照）。そして、半
導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、基板１００との浅い接合深
さの不純物領域１１４を形成する（図３（Ｃ）参照）。なお、ここではｎ型トランジスタ
を形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、
硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。なお、不純物領
域１１４の形成により、半導体領域１０４のゲート絶縁層１０８下部には、チャネル形成
領域１１６が形成される（図３（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定
することができるが、半導体素子が高度に微細化される場合には、その濃度を高くするこ
とで短チャネル効果を抑制できる。また、ここでは、絶縁層１１２を形成した後に不純物
領域１１４を形成する工程を採用しているが、不純物領域１１４を形成した後に絶縁層１
１２を形成する工程としても良い。
【００７４】
次に、サイドウォール絶縁層１１８を形成する（図３（Ｄ）参照）。サイドウォール絶縁
層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を適用することで、自己整合的に形成することができる。また、この際
に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０の上面と、不純物領域１
１４の上面を露出させると良い。
【００７５】
次に、ゲート電極１１０、不純物領域１１４、サイドウォール絶縁層１１８等を覆うよう
に、絶縁層を形成する。そして、当該絶縁層が不純物領域１１４と接する領域に、リン（
Ｐ）やヒ素（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図３（Ｅ）参
照）。その後、上記絶縁層を除去し、ゲート電極１１０、サイドウォール絶縁層１１８、
高濃度不純物領域１２０等を覆うように金属層１２２を形成する（図３（Ｅ）参照）。当
該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法
を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材
料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。この
ような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバル
ト、白金等がある。
【００７６】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高
濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ｆ）参照）。
なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０
の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【００７７】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
【００７８】
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層
１２８を形成する（図３（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
ンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、
アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶
縁層１２６と層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定
されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などに
よって平坦化しておくことが望ましい。
【００７９】
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを
形成する（図３（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極また
はドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて
導電層を形成した後、エッチング処理やＣＭＰなどの方法を用いて、上記導電層の一部を
除去することにより形成することができる。
【００８０】
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極
またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不
要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性
を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソー
ス電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程におい
て、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【００８１】
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０
ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲ
ート電極１１０と接触する電極（例えば、図２における電極１３０ｃ）などをあわせて形
成することができる。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイ
ン電極１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を
用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
【００８２】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。な
お、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造と
して、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高
度に集積化した半導体装置を提供することができる。
【００８３】
＜上部のトランジスタの作製方法＞
次に、図４および図５を用いて、層間絶縁層１２８上にトランジスタ１６２を作製する工
程について説明する。なお、図４および図５は、層間絶縁層１２８上の各種電極や、トラ
ンジスタ１６２などの作製工程を示すものであるから、トランジスタ１６２の下部に存在
するトランジスタ１６０等については省略している。
【００８４】
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはド
レイン電極１３０ｂ、電極１３０ｃ上に絶縁層１３２を形成する（図４（Ａ）参照）。絶
縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。
【００８５】
次に、絶縁層１３２に対し、ソース電極またはドレイン電極１３０ａ、ソース電極または
ドレイン電極１３０ｂ、および、電極１３０ｃにまで達する開口を形成する。この際、後
にゲート電極１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に
埋め込むように、導電層１３４を形成する（図４（Ｂ）参照）。上記開口はマスクを用い
たエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた
露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチ
ング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッ
チングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成
膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては
、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム
、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げ
られる。
【００８６】
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下
部電極（ここではソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電
極１３０ｂ、電極１３０ｃなど）との界面の酸化膜を還元し、下部電極との接触抵抗を低
減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を
抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した
後に、メッキ法により銅膜を形成してもよい。
【００８７】
導電層１３４を形成した後には、エッチング処理やＣＭＰなどの方法を用いて導電層１３
４の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、電極１３
６ｃ、ゲート電極１３６ｄを形成する（図４（Ｃ）参照）。なお、上記導電層１３４の一
部を除去して電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成す
る際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２
、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄの表面を平坦化する
ことにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成するこ
とが可能となる。
【００８８】
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄ
を覆うように、ゲート絶縁層１３８を形成する（図４（Ｄ）参照）。ゲート絶縁層１３８
は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層
１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化
ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁
層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして
、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でな
るゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定さ
れないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は
、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁
層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
【００８９】
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高
純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要
である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品
質化が要求されることになる。
【００９０】
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の
高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半
導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良
好なものとすることができるからである。
【００９１】
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された
酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の
方法を適用することができる。また、形成後の熱処理によって、膜質や酸化物半導体層と
の界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８
としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界
面を形成できるものを形成すれば良い。
【００９２】
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（Ｂ
Ｔ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成
された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。
【００９３】
これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲ
ート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定なトランジス
タを得ることが可能である。
【００９４】
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成す
る（図４（Ｅ）参照）。
【００９５】
酸化物半導体層としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏや、三元
系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−
Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、二元系金
属酸化物であるＩｎ−Ｚｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｚｎ−Ｍｇ−Ｏ、Ｓ
ｎ−Ｍｇ−Ｏ、Ｉｎ−Ｍｇ−Ｏや、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｚｎ−Ｏなどを用いた酸化物半
導体層を適用することができる。また、上記酸化物半導体層中にＳｉＯ２を含ませても良
い。
【００９６】
また、酸化物半導体層は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いる
ことができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の
金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及び
Ｃｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体膜
のうち、ＭとしてＧａを含む構造の酸化物半導体を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体
と呼び、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ非晶質
膜）などと呼ぶこととする。
【００９７】
本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用
ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。
なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制するこ
とができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用い
て酸化物半導体層を形成しても良い。
【００９８】
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化
亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、
およびＺｎを含む酸化物半導体成膜用ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１［ｍｏｌ数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ
％］）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成
膜用ターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］、
またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するタ
ーゲットなどを用いても良い。酸化物半導体成膜用ターゲットの充填率は９０％以上１０
０％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い酸化物半導
体成膜用ターゲットを用いることにより、緻密な酸化物半導体層が形成される。
【００９９】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基または水素化物などの不純物の濃度が、数ｐｐｍ程度
（望ましくは濃度数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
【０１００】
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱
しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を
低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室
内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物
をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには
、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ
、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ター
ボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気
した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好まし
くは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体
層に含まれる不純物の濃度を低減できる。
【０１０１】
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６
Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、
といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜
時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一とな
るため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５
ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異な
るから、その厚さは用いる材料に応じて適宜選択すればよい。
【０１０２】
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除
去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによ
ってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては
、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成す
る方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰
囲気などを用いても良い。
【０１０３】
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるように、材料に合わせてエッチング条件（エッチングガスやエッチング液、
エッチング時間、温度等）を適宜設定する。
【０１０４】
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、
例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（
ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭
素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（Ｃ
ＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）
やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
【０１０５】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）は適宜設定する。
【０１０６】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用
いてもよい。
【０１０７】
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によっ
て酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、
３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、
抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲
気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に
触れないようにして、水や水素の再混入が行われないようにする。
【０１０８】
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。
【０１０９】
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板
を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行っ
てもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の
熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
【０１１０】
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分
とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば
、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、
６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち
、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１１１】
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０
％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または
酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場
合もある。
【０１１２】
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以
上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる
場合もある。
【０１１３】
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させる
ことも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを
用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７
の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させ
ることができる。
【０１１４】
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な
方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上
させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、こ
のような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能
を有する。
【０１１５】
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の
表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量
より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
【０１１６】
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する
前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置か
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。
【０１１７】
なお、上記第１の熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があ
るから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱
水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極またはド
レイン電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後
、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水
素化処理は、一回に限らず複数回行っても良い。
【０１１８】
次に、酸化物半導体層１４０に接するように、ソース電極またはドレイン電極１４２ａ、
ソース電極またはドレイン電極１４２ｂを形成する（図４（Ｆ）参照）。ソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂは、酸化物半導体層１
４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。
【０１１９】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を
成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリ
リウム、トリウムから選択されたいずれか一または複数の材料を用いてもよい。また、ア
ルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカ
ンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。
【０１２０】
また、導電層は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸
化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジ
ウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジ
ウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）または、これらの金属酸化物材料にシリコン若
しくは酸化シリコンを含ませたものを用いることができる。
【０１２１】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
【０１２２】
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦ
レーザ光を用いるのが好適である。
【０１２３】
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と
、ソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、
チャネル長（Ｌ）が２５ｎｍ未満において露光を行う場合には、数ｎｍ〜数１０ｎｍと極
めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形
成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に
形成されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすること
も可能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、
消費電力が大きくならずに済む。
【０１２４】
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それ
ぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によ
っては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部
）を有する酸化物半導体層となることもある。
【０１２５】
また、酸化物半導体層１４０とソース電極またはドレイン電極１４２ａの間や、酸化物半
導体層１４０とソース電極またはドレイン電極１４２ｂの間には、酸化物導電層を形成し
てもよい。酸化物導電層と、ソース電極またはドレイン電極１４２ａやソース電極または
ドレイン電極１４２ｂを形成するための金属層は、連続して形成すること（連続成膜）が
可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このよう
な酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることが
できるため、トランジスタの高速動作が実現される。
【０１２６】
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、
異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の
多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマス
クを形成することができる。よって、露光マスク数を削減することができ、対応するフォ
トリソグラフィ工程も削減できるため、工程の簡略化が図れる。
【０１２７】
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理
を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を
行ってもよい。
【０１２８】
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４
４を形成する（図４（Ｇ）参照）。
【０１２９】
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入さ
せない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１ｎｍ以
上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、
酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、
積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃
以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気
、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
【０１３０】
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層への侵入や、水素によ
る酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル側
が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１
４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要
である。
【０１３１】
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。酸
化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水が含まれないように
するためである。
【０１３２】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁
層１４４に含まれる不純物の濃度を低減できる。
【０１３３】
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または
水素化物などの不純物の濃度が数ｐｐｍ程度（望ましくは、濃度数ｐｐｂ程度）にまで除
去された高純度ガスを用いることが好ましい。
【０１３４】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば
、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トラ
ンジスタの電気的特性のばらつきを低減することができる。
【０１３５】
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行っても
よい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以
上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえし
て行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。
減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記
第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
【０１３６】
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図５（Ａ）参照）。層間絶
縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成
後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ま
しい。
【０１３７】
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極１
３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース
電極またはドレイン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように
導電層１４８を形成する（図５（Ｂ）参照）。上記開口はマスクを用いたエッチングなど
の方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法に
よって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッ
チングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いるこ
とが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行う
ことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムな
どの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
【０１３８】
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下部電
極（ここでは、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン
電極１４２ａ、ソース電極またはドレイン電極１４２ｂ）との界面の酸化膜を還元し、下
部電極との接触抵抗を低減させる機能を有する。また、その後の形成される窒化チタンは
、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによ
るバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１３９】
導電層１４８を形成した後には、エッチングやＣＭＰなどの方法を用いて導電層１４８の
一部を除去し、層間絶縁層１４６を露出させて、電極１５０ａ、電極１５０ｂ、電極１５
０ｃ、電極１５０ｄ、電極１５０ｅを形成する（図５（Ｃ）参照）。なお、上記導電層１
４８の一部を除去して電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極
１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このよう
に、層間絶縁層１４６、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電
極１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁
層、半導体層などを形成することが可能となる。
【０１４０】
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄ、電極１５０ｅにまで達する開口を形成し、当該開口に埋め込むよ
うに導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し
、絶縁層１５２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４
ｄを形成する（図５（Ｄ）参照）。当該工程は、電極１５０ａ等を形成する場合と同様で
あるから、詳細は省略する。
【０１４１】
上述のような方法でトランジスタ１６２を作製した場合、酸化物半導体層１４０の水素濃
度は５×１０１９ａｔｏｍｓ／ｃｍ３以下となり、また、トランジスタ１６２のオフ電流
は１×１０−１３Ａ以下となる。このような、水素濃度が十分に低減されて高純度化され
た酸化物半導体層１４０を適用することで、優れた特性のトランジスタ１６２を得ること
ができる。また、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上
部に酸化物半導体を用いたトランジスタ１６２を有する優れた特性の半導体装置を作製す
ることができる。
【０１４２】
なお、酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素（例えば、４Ｈ
−ＳｉＣ）がある。酸化物半導体と４Ｈ−ＳｉＣはいくつかの共通点を有している。キャ
リア密度はその一例である。常温での酸化物半導体の真性キャリア密度は１０−７／ｃｍ
３程度と見積もられるが、これは、４Ｈ−ＳｉＣにおける６．７×１０−１１／ｃｍ３と
同様、極めて低い値である。シリコンの真性キャリア密度（１．４×１０１０／ｃｍ３程
度）と比較すれば、その程度が並はずれていることが良く理解できる。
【０１４３】
また、酸化物半導体のエネルギーバンドギャップは３．０〜３．５ｅＶであり、４Ｈ−Ｓ
ｉＣのエネルギーバンドギャップは３．２６ｅＶであるから、ワイドギャップ半導体とい
う点においても、酸化物半導体と炭化珪素とは共通している。
【０１４４】
一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プ
ロセス温度である。炭化珪素を用いる半導体プロセスは例えばドーパントの活性化には１
５００℃〜２０００℃の熱処理を必要とするから、他の半導体材料を用いた半導体素子と
の積層構造は困難である。このような高い温度では、半導体基板や半導体素子などが破壊
されてしまうためである。他方、酸化物半導体は、３００℃〜５００℃（ガラス転移温度
以下、最大でも７００℃程度）の熱処理で作製することが可能であり、他の半導体材料を
用いて集積回路を形成した上で、酸化物半導体による半導体素子を形成することが可能と
なる。
【０１４５】
また、炭化珪素の場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが可能
という利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較してエ
ネルギーコストを十分に低くすることができるという利点を有する。
【０１４６】
なお、酸化物半導体において、物性研究は多くなされているが、これらの研究は、エネル
ギーギャップ中の局在準位そのものを十分に減らすという思想を含まない。開示する発明
の一態様では、局在準位の原因たり得る水や水素を酸化物半導体中より除去することで、
高純度化した酸化物半導体を作製する。これは、エネルギーギャップ中の局在準位そのも
のを十分に減らすという思想に立脚するものである。そして、これによって極めて優れた
工業製品の製造を可能とするものである。
【０１４７】
なお、水素や水などを除去する際には、同時に酸素が除去されてしまうことがある。この
ため、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による局
在準位を減少させることにより、いっそう高純度化された（ｉ型の）酸化物半導体とする
ことが可能である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、
２００℃〜４００℃、代表的には２５０℃程度の温度条件での熱処理を行うことで、当該
酸化膜から酸素を供給して、酸素欠陥による局在準位を減少させることが可能である。
【０１４８】
第２の熱処理に続けて、酸素雰囲気、または水素や水を十分に除去した雰囲気における降
温過程を経ることで、酸化物半導体中に酸素を供給することも可能である。
【０１４９】
酸化物半導体中のドナーは、過剰な水素による伝導帯下０．１ｅＶ〜０．２ｅＶの浅い準
位や、酸素の不足による深い準位、などに起因するものとされている。これらの欠陥を無
くすために、水素を徹底的に除去し、酸素を十分に供給する、という技術思想は正しいも
のであろう。
【０１５０】
また、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、不純物、
特に水や水素を除去することによりｉ型化を実現する。この点において、シリコンなどの
ように不純物を添加してのｉ型化ではないため、従来にない技術思想を含むものといえる
。
【０１５１】
＜酸化物半導体を用いたトランジスタの電導機構＞
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図６乃至図９を用いて説
明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのす
べてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に
過ぎず、発明の有効性に影響を与えるものではないことを付記する。
【０１５２】
図６は、酸化物半導体を用いたトランジスタ（薄膜トランジスタ）の断面図である。ゲー
ト電極（ＧＥ１）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ
、その上にソース電極（Ｓ）およびドレイン電極（Ｄ）が設けられ、ソース電極（Ｓ）お
よびドレイン電極（Ｄ）を覆うように絶縁層が設けられている。
【０１５３】
図７には、図６のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。また、図
７中の黒丸（●）は電子を示し、白丸（○）は正孔を示し、それぞれは電荷（−ｑ，＋ｑ
）を有している。ドレイン電極に正の電圧（ＶＤ＞０）を印加した上で、破線はゲート電
極に電圧を印加しない場合（ＶＧ＝０）、実線はゲート電極に正の電圧（ＶＧ＞０）を印
加する場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために
電極から酸化物半導体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示
す。一方、ゲートに正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状
態を示す。
【０１５４】
図８には、図６におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）を示す。
図８（Ａ）は、ゲート電極（ＧＥ１）に正の電圧（ＶＧ＞０）が与えられた状態であり、
ソース電極とドレイン電極との間にキャリア（電子）が流れるオン状態を示している。ま
た、図８（Ｂ）は、ゲート電極（ＧＥ１）に負の電圧（ＶＧ＜０）が印加された状態であ
り、オフ状態（少数キャリアは流れない状態）である場合を示す。
【０１５５】
図９は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を
示す。
【０１５６】
常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、
従来の酸化物半導体はｎ型であり、そのフェルミ準位（ＥＦ）は、バンドギャップ中央に
位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化
物半導体において水素の一部はドナーとなりｎ型化する要因の一つであることが知られて
いる。
【０１５７】
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸
化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれな
いように高純度化することにより真性（ｉ型）とし、または真性とせんとしたものである
。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物を極力除去
することにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを特徴と
している。これにより、フェルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同程度とす
ることができる。
【０１５８】
酸化物半導体のバンドギャップ（Ｅｇ）は３．１５ｅＶで、電子親和力（χ）は４．３Ｖ
と言われている。ソース電極およびドレイン電極を構成するチタン（Ｔｉ）の仕事関数は
、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面に
おいて、電子に対してショットキー型の障壁は形成されない。
【０１５９】
このとき電子は、図８（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導体
との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
【０１６０】
また、図８（Ｂ）に示すように、ゲート電極（ＧＥ１）に負の電位が与えられると、少数
キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
【０１６１】
このように酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純
度化することにより、真性（ｉ型）とし、または実質的に真性となるため、ゲート絶縁層
との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を
形成できるものが要求される。具体的には、例えば、ＶＨＦ帯〜マイクロ波帯の電源周波
数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁層や、スパッタリング
法で作製される絶縁層などを用いることが好ましい。
【０１６２】
酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとす
ることにより、例えば、トランジスタのチャネル幅（Ｗ）が１×１０４μｍ、チャネル長
（Ｌ）が３μｍの場合には、１０−１３Ａ以下のオフ電流、０．１Ｖ／ｄｅｃ．のサブス
レッショルドスイング値（Ｓ値）（ゲート絶縁層の厚さ：１００ｎｍ）が実現され得る。
【０１６３】
このように、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高
純度化することにより、トランジスタの動作を良好なものとすることができる。
【０１６４】
＜変形例＞
図１０乃至図１３には、半導体装置の構成の変形例を示す。なお、以下では、変形例とし
て、トランジスタ１６２の構成が上記とは異なるものについて説明する。つまり、トラン
ジスタ１６０の構成は上記と同様である。
【０１６５】
図１０には、酸化物半導体層１４０の下にゲート電極１３６ｄを有し、ソース電極または
ドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１
４０の下側表面において酸化物半導体層１４０と接する構成のトランジスタ１６２を有す
る半導体装置の例を示す。なお、平面の構造は、断面に対応して適宜変更すればよいから
、ここでは、断面についてのみ示すこととする。
【０１６６】
図１０に示す構成と図２に示す構成の大きな相違点として、ソース電極またはドレイン電
極１４２ａや、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０との接
続の位置がある。つまり、図２に示す構成では、酸化物半導体層１４０の上側表面におい
て、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂ
と接するのに対して、図１０に示す構成では、酸化物半導体層１４０の下側表面において
、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと
接する。そして、この接触の相違に起因して、その他の電極、絶縁層などの配置が異なる
ものとなっている。各構成要素の詳細は、図２と同様である。
【０１６７】
具体的には、半導体装置は層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲー
ト電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられ
た、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと
、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上
側表面に接する酸化物半導体層１４０と、を有する。
【０１６８】
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め
込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極または
ドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂ
に接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されてい
る。
【０１６９】
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護
絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられて
いる。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられて
おり、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電
極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁
層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接す
る電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
【０１７０】
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め
込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられ
ている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０
ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１
５４ｄは電極１５０ｅと接している。
【０１７１】
図１１は、酸化物半導体層１４０の上にゲート電極１３６ｄを有する構成の例である。こ
こで、図１１（Ａ）は、ソース電極またはドレイン電極１４２ａや、ソース電極またはド
レイン電極１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０
と接する構成の例であり、図１１（Ｂ）は、ソース電極またはドレイン電極１４２ａや、
ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の上側表面において酸
化物半導体層１４０と接する構成の例である。
【０１７２】
図２や図１０に示す構成と図１１に示す構成の大きな相違点は、酸化物半導体層１４０の
上にゲート電極１３６ｄを有する点である。また、図１１（Ａ）に示す構成と図１１（Ｂ
）に示す構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極
またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいず
れにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電
極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様
である。
【０１７３】
具体的には、図１１（Ａ）に示す半導体装置は、層間絶縁層１２８上に設けられたソース
電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電
極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接
する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁層１３８
と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート電極１３６ｄ
と、を有する。
【０１７４】
また、図１１（Ｂ）に示す半導体装置は、層間絶縁層１２８上に設けられた酸化物半導体
層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１
４０、ソース電極またはドレイン電極１４２ａ、および、ソース電極またはドレイン電極
１４２ｂ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層
１４０と重畳する領域のゲート電極１３６ｄと、を有する。
【０１７５】
なお、図１１に示す構成では、図２に示す構成などと比較して、構成要素が省略できる場
合がある（例えば、電極１５０ａや、電極１５４ａなど）。この場合、作製工程の簡略化
という副次的な効果も得られる。もちろん、図２などに示す構成においても、必須ではな
い構成要素を省略できることはいうまでもない。
【０１７６】
図１２は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲー
ト電極１３６ｄを有する構成の例である。この場合、表面の平坦性やカバレッジに対する
要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成
する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３
６ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ１６
０についても、同様に作製することが可能である。
【０１７７】
図１２（Ａ）に示す構成と図１２（Ｂ）に示す構成の大きな相違点は、ソース電極または
ドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１
４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図２などと同様である。
【０１７８】
具体的には、図１２（Ａ）に示す半導体装置は、層間絶縁層１２８上に設けられたゲート
電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁
層１３８上に設けられた、ソース電極またはドレイン電極１４２ａ、ソース電極またはド
レイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレ
イン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
【０１７９】
また、図１２（Ｂ）に示す半導体装置は、層間絶縁層１２８上に設けられたゲート電極１
３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３
８上のゲート電極１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物
半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１４
２ａ、ソース電極またはドレイン電極１４２ｂと、を有する。
【０１８０】
なお、図１２に示す構成においても、図２に示す構成などと比較して、構成要素が省略で
きる場合がある。この場合も、作製工程の簡略化という効果が得られる。
【０１８１】
図１３は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲー
ト電極１３６ｄを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対
する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように
形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極
１３６ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ
１６０についても、同様に作製することが可能である。
【０１８２】
図１３（Ａ）に示す構成と図１３（Ｂ）に示す構成の大きな相違点は、ソース電極または
ドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１
４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図２などと同様である。
【０１８３】
具体的には、図１３（Ａ）に示す半導体装置は、層間絶縁層１２８上に設けられたソース
電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電
極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接
する酸化物半導体層１４０と、ソース電極またはドレイン電極１４２ａ、ソース電極また
はドレイン電極１４２ｂ、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、
ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極１
３６ｄと、を有する。
【０１８４】
また、図１３（Ｂ）に示す半導体装置は、層間絶縁層１２８上に設けられた酸化物半導体
層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極または
ドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４０
上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と
重畳する領域に設けられたゲート電極１３６ｄと、を有する。
【０１８５】
なお、図１３に示す構成においても、図２に示す構成などと比較して、構成要素が省略で
きる場合がある。この場合も、作製工程の簡略化という効果が得られる。
【０１８６】
以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現さ
れる。本実施の形態では、トランジスタ１６０とトランジスタ１６２を積層して形成する
例について説明したが、半導体装置の構成はこれに限られるものではない。また、本実施
の形態では、トランジスタ１６０とトランジスタ１６２のチャネル長方向が互いに垂直と
なる例を説明したが、トランジスタ１６０とトランジスタ１６２の位置関係などはこれに
限られるものではない。さらに、トランジスタ１６０とトランジスタ１６２とを重畳して
設けても良い。
【０１８７】
また、本実施の形態では理解の簡単のため、最小記憶単位（１ビット）の半導体装置につ
いて説明したが、半導体装置の構成はこれに限られるものではない。複数の半導体装置を
適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記半導体装
置を複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線
の構成も図１に限定されず、適宜変更することができる。
【０１８８】
本実施の形態に係る半導体装置は、トランジスタ１６２の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性記憶装置として用いることが可能である。
【０１８９】
また、トランジスタ１６２のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフに
よって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、
フラッシュメモリなどにおいて必要とされる情報を消去するための動作が不要であるとい
うメリットもある。
【０１９０】
また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジ
スタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の
読み出しを高速に行うことが可能である。
【０１９１】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
【０１９２】
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の回路構成および動作について説明
する。
【０１９３】
図１４に半導体装置（以下、メモリセルとも記す）の回路図の一例を示す。図１４に示す
メモリセル２００は、ソース線ＳＬと、ビット線ＢＬと、第１信号線Ｓ１と、第２信号線
Ｓ２と、ワード線ＷＬと、トランジスタ２０１と、トランジスタ２０２と、トランジスタ
２０３と、から構成されている。トランジスタ２０１及びトランジスタ２０３は、酸化物
半導体以外の材料を用いて形成されており、トランジスタ２０２は酸化物半導体を用いて
形成されている。
【０１９４】
ここで、トランジスタ２０１のゲート電極と、トランジスタ２０２のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、ソース線ＳＬと、トランジスタ
２０１のソース電極とは、電気的に接続され、トランジスタ２０１のドレイン電極と、ト
ランジスタ２０３のソース電極とは、電気的に接続されている。そして、ビット線ＢＬと
、トランジスタ２０３のドレイン電極とは、電気的に接続され、第１信号線Ｓ１と、トラ
ンジスタ２０２のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信
号線Ｓ２と、トランジスタ２０２のゲート電極とは、電気的に接続され、ワード線ＷＬと
、トランジスタ２０３のゲート電極とは電気的に接続されている。
【０１９５】
図１５に書き込み回路２１１の一例を示す。第１信号線Ｓ１は、スイッチを介して、書き
込み電位Ｖｗｒｉｔｅ又はＶｓ１＿０と電気的に接続されている。上記スイッチは、信号
Φｗ１及び信号Φｗ２によって制御される。
【０１９６】
図１６に読み出し回路２１２の一例を示す。読み出し回路２１２は、センスアンプ回路を
有する。読み出し回路２１２はビット線ＢＬに電気的に接続されている。ビット線ＢＬは
スイッチを介して抵抗Ｒの端子の一方に接続される。抵抗Ｒの端子の他方はＶｄｄに接続
されている。そして、抵抗Ｒとビット線ＢＬに接続される負荷との抵抗比によって決定さ
れる電位Ｖｉｎがセンスアンプ回路の入力端子の一方に入力される。このセンスアンプ回
路の入力端子の一方は、スイッチ等を介してビット線ＢＬに接続されており、電位Ｖｉｎ
をビット線の電位とも呼ぶ。抵抗Ｒは抵抗素子に限らず、実効的に抵抗として機能すれば
よく、トランジスタのダイオード接続であったり、ゲート電極を他の信号によって制御さ
れたトランジスタであったり、他の回路であっても構わない。センスアンプ回路の入力端
子の他方は、読み出し電位Ｖｒｅａｄに接続されている。また、ビット線ＢＬはスイッチ
を介して電位ＶＢＬ＿０と接続されている。上記スイッチは、信号Φｒ１、信号Φｒ２に
よって制御される。
【０１９７】
次に、図１４に示すメモリセル２００の書き込みと読み出しの動作について説明する。メ
モリセル２００は、ノードＡに蓄積される電荷、あるいは電位に応じて、トランジスタ２
０１の実効抵抗が変化するために、様々な状態をとることができる。そして、トランジス
タ２０２のオフ電流が極めて小さい、あるいは実質０であることから、ノードＡの電荷、
あるいは電位は長時間にわたって保持される。以下の説明において、書き込みとは、メモ
リセルのノードＡへの充放電を行うことで、メモリセルを所定の状態に移すことをいう。
読み出しとは、メモリセルの状態に応じて定まる電位を、所定の電位と比較することをい
う。書き込み、及び読み出しは、文脈に応じて、次の意味でも用いる。書き込み、或いは
データ書き込みとは、メモリセルに所定のデータを書き込む一連の動作をいう。読み出し
、或いはデータ読み出しとは、メモリセルに格納されたデータを読み出す一連の動作をい
う。
【０１９８】
メモリセル２００へ書き込みを行う場合、ソース線ＳＬを０Ｖ、ワード線ＷＬを０Ｖとし
てトランジスタ２０３をオフ状態とし、第２信号線Ｓ２をＶｄｄとしてトランジスタ２０
２をオン状態とする。ビット線ＢＬに接続される読み出し回路２１２は、信号Φｒ２をア
サート（有効化）し、信号Φｒ１をデアサート（非有効化）する。その結果、ビット線Ｂ
Ｌには、電位ＶＢＬ＿０が印加される。第１信号線Ｓ１に接続される書き込み回路２１１
は、信号Φｗ２をデアサート、信号Φｗ１をアサートして、書き込み状態とする。その結
果、第１信号線には書き込むデータに応じた書き込み電位Ｖｗｒｉｔｅが印加される。な
お、書き込み終了に当たっては、第１の信号線Ｓ１の電位が変化する前に、第２信号線Ｓ
２を０Ｖとして、トランジスタ２０２をオフ状態にする。
【０１９９】
その結果、ノードＡには、第１信号線の電位Ｖｗｒｉｔｅに応じた電荷が蓄積され、デー
タに応じた状態が書き込まれる。トランジスタ２０２のオフ電流が極めて小さい、あるい
は実質０であることから、トランジスタ２０１のゲート電極の電位は長時間にわたって保
持される。
【０２００】
メモリセル２００から読み出しを行う場合は、ソース線ＳＬを０Ｖ、ワード線ＷＬをＶｄ
ｄとしてトランジスタ２０３はオン状態とし、第２信号線Ｓ２を０Ｖとしてトランジスタ
２０２はオフ状態とする。第１信号線Ｓ１に接続される書き込み回路２１１は、信号Φｗ
２をアサート、信号Φｗ１をデアサートする。その結果、第１信号線にはＶＳ１＿０が印
加される。ビット線ＢＬに接続される読み出し回路２１２は、信号Φｒ２をデアサート、
信号Φｒ１をアサートして、読み出し動作状態とする。
【０２０１】
その結果、メモリセル２００のノードＡの状態に応じて、メモリセル２００のトランジス
タ２０１の実効的な抵抗値が決まる。読み出し回路２１２は、メモリセル２００のトラン
ジスタ２０１の実効的な抵抗値に応じて決まる電位Ｖｉｎ（ビット線の電位Ｖｉｎ）と、
読み出し電位Ｖｒｅａｄを比較することで読み出しを行う。
【０２０２】
なお、読み出しにおいて比較する「ビット線の電位Ｖｉｎ（電位Ｖｉｎ）」には、スイッ
チ等を介してビット線と接続されたセンスアンプ回路の入力端子のノードの電位が含まれ
るものとする。つまり、読み出し回路において比較される電位は、厳密にビット線の電位
と同一である必要はない。
【０２０３】
次に、本発明の一態様である書き込み動作について説明する。本発明の一態様の書き込み
は、図１７に示すように、第１の書き込み（ばらつき情報取得のための書き込み）、第１
の読み出し（ばらつき情報取得のための読み出し）、第２の書き込み（格納するデータの
書き込み）の３つのステップを有する。以下、各ステップについて説明する。
【０２０４】
第１の書き込みは、メモリセルの初期化を目的とし、メモリセルを所定の状態へ書き込む
。具体的には、書き込み電位ＶｗｒｉｔｅとしてＶｗｉ（初期化用電位）を用いて、上述
した書き込み動作を行う。
【０２０５】
第１の読み出しは、メモリセルのばらつき情報を取得することを目的とする。トランジス
タ２０１のしきい値電圧はメモリセルによってばらつきがあり、例えば、図１８（Ａ）に
示すような分布を有する。
【０２０６】
その結果、第１の書き込みを行った後に、上述した読み出し動作を行うと、メモリセルの
実効的な抵抗値に応じて決まる、センスアンプ回路の入力端子のノードの電位Ｖｉｎ（或
いはビット線ＢＬの電位）もメモリセルによってばらつき、例えば、図１８（Ｂ）に示す
ような分布を有する。
【０２０７】
そこで、第１の読み出しでは、メモリセルのばらつき情報を取得するために、読み出しに
係るビット線ＢＬの電位Ｖｉｎの詳細な読み出しを行う。具体的には、読み出し回路２１
２中のセンスアンプ回路に与えられる読み出し電位Ｖｒｅａｄとして複数の電位Ｖｒｉ＿
０〜Ｖｒｉ＿ｍ（ｍは０より大きい整数）から選ばれた電位Ｖｒｉ＿ｊ（ｊは０以上ｍ以
下の整数）を用いて、ＶｉｎとＶｒｉ＿ｊの比較を行う。当該の比較は、Ｖｒｉ＿ｊにお
けるｊを変更して、複数回行う。これにより、読み出しに係るビット線の電位Ｖｉｎが、
Ｖｒｉ＿ｊで区切られた区間（Ｖｒｉ＿ｊとＶｒｉ＿（ｊ＋１）とで区切られた区間）の
いずれに属するか、判定される。
【０２０８】
複数のそれぞれの電位Ｖｒｉ＿ｊ（ｊは０以上ｍ以下の整数）は、例えば、トランジスタ
２０１のしきい値電圧Ｖｔｈが、Ｖ０＋ｊ×ΔＶｔｈ＜Ｖｔｈ＜Ｖ０＋（ｊ＋１）×ΔＶ
ｔｈを満たすメモリセルでは、Ｖｒｉ＿ｊ＜Ｖｉｎ＜Ｖｒｉ＿（ｊ＋１）となるように決
める。なお、Ｖ０＋ｊ×ΔＶｔｈ（ｊは０以上ｍ以下の整数）で区切られる区間のうち、
Ｖ０＋ｉ×ΔＶｔｈとＶ０＋（ｉ＋１）×ΔＶｔｈで区切られた区間を区間ｉ（ｉは０以
上ｍ―１以下の整数）と呼ぶこととする。これを満たすようなＶｒｉ＿ｊは、例えば、シ
ミュレーションや実験から定めることが可能である。
【０２０９】
Ｖ０、ｍ、ΔＶｔｈは、正常なメモリセルが有するトランジスタ２０１のしきい値電圧が
、Ｖ０以上Ｖ０＋（ｍ＋１）×ΔＶｔｈ以下の区間に含まれるように決める。ΔＶｔｈは
、書き込み後のメモリセルの状態の分布幅を決める量である。ΔＶｔｈが小さいと書き込
み後のメモリセルの状態の分布は狭くなる。メモリセルに書き込むデータの多値の度合い
”ｎ”や電源電位等を考慮して決定する。
【０２１０】
なお、Ｖｒｉのばらつきは主としてトランジスタ２０１のＶｔｈのばらつきであるが、他
の要因によるばらつきも考えられる。つまり、トランジスタ２０１のＶｔｈを固定しても
電位Ｖｉｎは依然狭い分布を有すると考えられる。これを考慮する場合には、より正確に
は、Ｖｒｉ＿ｊを、例えば、Ｖｒｉ＿ｊの分布の代表値に設定すれば良い。
【０２１１】
第１の読み出しにおいて、複数の電位Ｖｒｉ＿０〜Ｖｒｉ＿ｍ（ｍは０より大きい整数）
を用いた複数回の比較の方法を、例を挙げて説明する。例えば、複数の電位Ｖｒｉ＿１〜
Ｖｒｉ＿（ｍ−１）を順にｍ−１回の比較を行うことで、メモリセルのトランジスタ２０
１のしきい値電圧Ｖｔｈがどの区間に属するかを判定することができる。
【０２１２】
また、図１９に示すように、比較結果をフィードバックして繰り返し比較する方法を取る
ことも可能である。図１９を用いて、ｍ＝８の場合について、３回の比較を行うことでメ
モリセルのトランジスタ２０１のしきい値電圧Ｖｔｈがどの区間に属するかを判定する方
法を説明する。
【０２１３】
まず、読み出し電位Ｖｒｅａｄとして、複数の電位Ｖｒｉ＿０〜Ｖｒｉ＿８の中央付近の
電位である、電位Ｖｒｉ＿４を用いて、電位Ｖｉｎとの１回目の比較を行う。１回目の比
較の結果、センスアンプ回路の出力が”０”（ＳＡ＿ＯＵＴ＝”０”）、つまり電位Ｖｉ
ｎ＜電位Ｖｒｉ＿４の場合、複数の電位Ｖｒｉ＿１〜Ｖｒｉ＿４の中央付近の電位である
、電位Ｖｒｉ＿２を読み出し電位Ｖｒｅａｄとして、電位Ｖｉｎとの２回目の比較を行う
。また、センスアンプ回路の出力が”１”（ＳＡ＿ＯＵＴ＝”１”）、つまり電位Ｖｉｎ
＞電位Ｖｒｉ＿４の場合、複数の電位Ｖｒｉ＿４〜Ｖｒｉ＿７の中央付近の電位である、
電位Ｖｒｉ＿６を読み出し電位Ｖｒｅａｄとして、電位Ｖｉｎとの２回目の比較を行う。
【０２１４】
電位Ｖｒｉ＿２を読み出し電位Ｖｒｅａｄとした、比較の結果、ＳＡ＿ＯＵＴ＝”０”、
つまり電位Ｖｉｎ＜電位Ｖｒｉ＿２の場合、電位Ｖｒｉ＿１を読み出し電位Ｖｒｅａｄと
して、電位Ｖｉｎとの３回目の比較を行う。同様に、ＳＡ＿ＯＵＴ＝”１”、つまり電位
Ｖｉｎ＞電位Ｖｒｉ＿２の場合、電位Ｖｒｉ＿３を読み出し電位Ｖｒｅａｄとして、電位
Ｖｉｎとの３回目の比較を行う。同様に、電位Ｖｒｉ＿６を読み出し電位Ｖｒｅａｄとし
た比較の結果、ＳＡ＿ＯＵＴ＝”０”、つまり電位Ｖｉｎ＜電位Ｖｒｉ＿６の場合、電位
Ｖｒｉ＿５を読み出し電位Ｖｒｅａｄとして、電位Ｖｉｎとの３回目の比較を行う。同様
に、ＳＡ＿ＯＵＴ＝”１”、つまり電位Ｖｉｎ＞電位Ｖｒｉ＿６の場合、電位Ｖｒｉ＿７
を読み出し電位Ｖｒｅａｄとして、電位Ｖｉｎとの３回目の比較を行う。
【０２１５】
３回目の比較の結果、電位Ｖｉｎ＜電位Ｖｒｉ＿１の場合、メモリセルのトランジスタ２
０１のしきい値電圧Ｖｔｈは、区間０に属すると判定することができる。以下同様に、電
位Ｖｉｎ＞電位Ｖｒｉ＿１なら区間１に、電位Ｖｉｎ＜電位Ｖｒｉ＿３なら区間２に、電
位Ｖｉｎ＞電位Ｖｒｉ＿３なら区間３に、電位Ｖｉｎ＜電位Ｖｒｉ＿５なら区間４に、電
位Ｖｉｎ＞電位Ｖｒｉ＿５なら区間５に、電位Ｖｉｎ＜電位Ｖｒｉ＿７なら区間６に、電
位Ｖｉｎ＞電位Ｖｒｉ＿７なら区間７に、メモリセルのトランジスタ２０１のしきい値電
圧Ｖｔｈは、属すると判定することができる。以上のように、比較結果をフィードバック
して繰り返し比較することにより、区間がｍ＝２Ｍ個の場合でも、比較の回数をＭ回に低
減して読み出しを行うことができる。
【０２１６】
なお、第１の読み出しにおいて複数回の比較を行う際には、初回の比較以外には、ビット
線の充放電を伴わないため、高速な読み出しが可能である。
【０２１７】
なお、第１の読み出しにおいて、複数の電位ＶＶｒｉ＿０〜Ｖｒｉ＿ｍ（ｍは０より大き
い整数）を用いた比較の方法として、複数回の比較を行う例を説明したが、１回だけの比
較を行うことも可能である。具体的には、読み出し回路に、センスアンプ回路をｍ−１個
設ければよい。
【０２１８】
次に、第２の書き込み（格納するデータの書き込み）では、メモリセルに所望のデータを
書き込む。データとして、”０”、”１”、・・・”ｎ−１”のｎ値を書き込むこととす
る。また、トランジスタ２０１のしきい値電圧が代表値Ｖｔｈ＿ｔｙｐであるメモリセル
にデータ”ｉ”（ｉ＝０〜ｎの整数）を書き込む際の書き込み電位をＶｗ＿ｉとする。
【０２１９】
第２の書き込みでは、メモリセルにデータ”ｉ”を書き込む場合に、メモリセルがどの区
間に属するかに基づいて補正した書き込み電位を用いて書き込みを行う。例えば、トラン
ジスタ２０１のしきい値電圧の代表値Ｖｔｈ＿ｔｙｐを含む区間を区間ｉ０とする。この
とき、区間ｉ０＋ｋ（ｋは−ｉ０〜ｍ−１−ｉ０の整数）での補正電圧はｋ×ΔＶｔｈと
する。表１にトランジスタ２０１のしきい値電圧の各区間の範囲に対応する、しきい値電
圧と、補正電圧を示す。
【０２２０】
【表１】
【０２２１】
例えば、区間ｉ０では補正電圧０、区間ｉ０よりΔＶｔｈだけ大きい隣の区間では、補正
電圧をΔＶｔｈとし、区間ｉ０よりΔＶｔｈだけ小さい隣の区間では、補正電圧を−ΔＶ
ｔｈとする。そして、メモリセルが区間（ｉ０＋ｋ）に属する場合、補正した書き込み電
位であるＶｗ＿ｉ＋ｋ×ΔＶｔｈを用いて書き込みを行う。
【０２２２】
このような書き込みを行うことで、書き込み後の状態の分布を狭くすることができる。そ
の結果、多値の度合を向上させることが可能である。また、本発明の一態様である書き込
み動作では、初回に一度書き込んで読み出すだけであるから、従来のベリファイ書き込み
動作が、書き込みと読み出しを何回も繰り返すのと比較して、高速な書き込みを実現する
ことができる。
【０２２３】
なお、図２０に、補正を行わない場合（つまり補正電圧をすべて０Ｖとした場合）のデー
タ書き込み後の一例（図２０（Ａ））と、補正を行った場合のデータ書き込み後の一例（
図２０（Ｂ））をそれぞれ示す。図２０（Ａ）では、書き込み電位はメモリセルに依らず
一定であり、書き込み後の状態は、トランジスタ２０１のしきい値電圧の分布と同程度の
分布を有する。その結果、例えばメモリセルは４値以下の状態しか格納することができな
い。一方、図２０（Ｂ）では、書き込み電位がメモリセル毎に補正されるため、書き込み
後の状態は、ΔＶｔｈ程度の狭い分布を有する。その結果、例えばメモリセルは１６値の
状態を格納することができる。
【０２２４】
次に、本発明の一態様に係る読み出し動作（格納されたデータの読み出し動作）について
説明する。
【０２２５】
データとして、”０”、”１”、・・・”ｎ−１”のｎ値を読み出すためには、読み出し
電位Ｖｒｅａｄとして複数の電位Ｖｒ＿ｊ〜Ｖｒ＿ｎ−２（ｎ−２は０より大きい整数）
から選ばれた電位Ｖｒ＿ｊ（ｊ＝０〜ｎ−２の整数）を用いて、複数回の比較を行う。読
み出し電位Ｖｒ＿ｊは、データ”ｊ”のメモリセルを読み出したときの電位Ｖｉｎの値と
、データ”ｊ＋１”のメモリセルを読み出したときの電位Ｖｉｎの値の間の電位となるよ
うに決める。
【０２２６】
複数の電位Ｖｒ＿ｊ〜Ｖｒ＿ｎ−２（ｎ−２は０より大きい整数）を用いて複数回の比較
を行う方法を例を挙げて説明する。例えば、複数の電位Ｖｒ＿ｊ（ｊ＝０〜ｎ−２の整数
）を順にｎ−１回の比較を行うことで、メモリセルの状態がデータ”０”、”１”、・・
・”ｎ”のどの状態にあるかを判定することができる。また、第１の読み出し動作で図１
９を用いて説明した方法と同様な方法を用いることも可能である。その結果、少ない比較
回数で読み出すこともできる。さらに、センスアンプ回路をｎ−１個設けて、１回の比較
で読み出しを行うことも可能である。
【０２２７】
具体的な動作電圧（電位）の一例を表２に示す。例えば、多値の度合をｎ＝１６、電源電
位をＶｄｄ＝２Ｖ、トランジスタ２０１のしきい値電圧の代表値をＶｔｈ＿ｔｙｐ＝０．
３Ｖ、トランジスタ２０１のしきい値電圧の区間幅をΔＶｔｈ＝０．０４Ｖ、トランジス
タ２０１のしきい値電圧の区間数、及び第１の読み出し動作の読み出し電位のＶｉｎの区
間数をｍ＝８、第１の書き込み動作の書き込み電位をＶｗｉ＝０．９８Ｖ、とすれば良い
。
【０２２８】
【表２】
【０２２９】
また、トランジスタ２０１のしきい値電圧の各区間の範囲に対応する補正電圧は表３に示
す値を、第１の読み出しに係る読み出し電位Ｖｒｉ＿０〜Ｖｒｉ＿８（ｉ＝０〜８の整数
）は表４に示す値を、第２の書き込みの補正前書き込み電位Ｖｗ＿０〜Ｖｗ＿１５（ｉ＝
０〜１５の整数）は表５に示す値を、格納されたデータの読み出しに係る読み出し電位Ｖ
ｒ＿０〜Ｖｒ＿１４は表６に示す値を、それぞれ用いることができる。このような電圧値
を用いることで、Ｖｄｄ＝２Ｖ以内の電位で書き込み動作および読み出し動作を行うこと
ができる。
【０２３０】
【表３】
【０２３１】
【表４】
【０２３２】
【表５】
【０２３３】
【表６】
【０２３４】
以上のように、本発明の一態様の書き込みは、第１の書き込み（ばらつき情報取得のため
の書き込み）、第１の読み出し（ばらつき情報取得のための読み出し）、第２の書き込み
（格納するデータの書き込み）の３つのステップを有する。第１の書き込みと第１の読み
出しを行うことで、メモリセルのばらつき情報を取得し、第２の書き込みにおいて、取得
したメモリセルのばらつき情報をもとに補正した書き込み電圧を用いて所定のデータをメ
モリセルに書き込むことを特徴とする。その結果、書き込み後の状態の分布を狭くするこ
とが可能となる。
【０２３５】
図２１に、ｋｒ×（ｋｃ×ｋｗ）のメモリセルアレイを有する本発明の一態様に係る半導
体装置のブロック回路図の一例を示す。例えば、多値の度合いがｎ＝４であれば、記憶容
量は２×ｋｒ×（ｋｃ×ｋｗ）ビット、ｎ＝１６であれば、記憶容量は４×ｋｒ×（ｋｃ
×ｋｗ）ビットとなる。一般に、ｎ＝２ｋ（ｋは１以上の整数）であれば、２値の場合と
比較して、メモリ容量はｋ倍となる。
【０２３６】
図２１に示す半導体装置は、ｋｒ本のワード線ＷＬ及び第２信号線Ｓ２と、ｋｃ×ｋｗ本
のビット線ＢＬ（１＿１）〜ＢＬ（ｋｗ＿ｋｃ）及び第１信号線Ｓ１（１＿１）〜Ｓ１（
ｋｗ＿ｋｃ）と、複数のメモリセル２００（１、１）〜２００（ｋｒ、ｋｗ＿ｋｃ）が縦
ｋｒ個（行）×横（ｋｃ×ｋｗ）個（列）（ｋｒ、ｋｃ、ｋｗは自然数）のマトリクス状
に配置されたメモリセルアレイ２１０と、読み出し回路２１２、書き込み回路２１１、複
数のマルチプレクサ２１９、第２信号線及びワード線の駆動回路２１３、列デコーダ２１
４、アドレスバッファ２１５、データバッファ２１８、電位生成回路２１７、制御回路２
１６などの周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等
が設けられてもよい。なお、ｋｃは列デコーダ２１４によって独立に選択できる列の数、
ｋｗは同時に選択される列の数である。
【０２３７】
メモリセル２００は、図１４に示した回路を用いることができる。各メモリセル（代表と
して、メモリセル２００（ｉ、ｊ）を考える。ここで、ｉは１以上ｋｒ以下の整数、ｊは
１以上ｋｃ×ｋｗ以下の整数）は、ビット線ＢＬ（ｊ）、第１信号線Ｓ１（ｊ）、ワード
線ＷＬ（ｉ）及び第２信号線Ｓ２（ｉ）、ソース配線にそれぞれ接続されている。また、
ビット線ＢＬ（１＿１）〜ＢＬ（ｋｗ＿ｋｃ）及び第１信号線Ｓ１（１＿１）〜Ｓ１（ｋ
ｗ＿ｋｃ）は、マルチプレクサ２１９に接続されている。ワード線ＷＬ（１）〜ＷＬ（ｋ
ｒ）及び第２信号線Ｓ２（１）〜Ｓ２（ｋｒ）はワード線及び第２信号線の駆動回路２１
３にそれぞれ接続されている。
【０２３８】
次に、各回路について説明する。書き込み回路２１１、読み出し回路２１２は、それぞれ
図１５、図１６に示した回路を用いることができる。
【０２３９】
マルチプレクサ２１９は、列デコーダ２１４の出力信号を制御信号として入力し、ｋｃ本
のビット線から選択されたビット線を読み出し回路２１２に接続する。具体的には、ｋｃ
本の制御信号のうち一本の信号がアサートされ、アサートされた制御信号が制御するビッ
ト線をＢＬ＿Ｓ線と接続する。また、マルチプレクサ２１９は、ｋｃ本の第１信号線Ｓ１
から選択された第１信号線を書き込み回路２１１に接続する。具体的には、ｋｃ本の制御
信号のうち一本の信号がアサートされ、アサートされた制御信号が制御する第１信号線を
Ｓ１＿Ｓ線と接続する。
【０２４０】
列デコーダ２１４は、アドレスバッファ２１５より出力される列アドレスや、制御回路２
１６より出力される制御信号等を入力信号とし、アドレスが指定する１本の出力信号をア
サートし、他の出力信号をデアサートする。
【０２４１】
なお、ｋｃ＝１の構成の半導体装置とする場合、列デコーダ２１４およびマルチプレクサ
２１９を設ける必要はない。この場合、書き込み回路２１１と第１信号線Ｓ１を直接接続
させ、読み出し回路２１２とビット線ＢＬを直接接続させればよい。
【０２４２】
第２信号線及びワード線の駆動回路２１３は、アドレスバッファ２１５より出力される行
アドレスや、制御回路２１６より出力される制御信号等を入力信号とし、アドレスが指定
するワード線及び第２信号線とそれ以外のワード線及び第２信号線にそれぞれ所定の電位
を印加する。
【０２４３】
電位生成回路２１７は、制御回路２１６が出力する制御信号にしたがって、書き込み電位
Ｖｗｒｉｔｅ、読み出し電位Ｖｒｅａｄ、ＶＢＬ＿０、ＶＳ１＿０等を出力する。書き込
み電位Ｖｗｒｉｔｅは、第１の書き込み動作ではＶｗｉを、第２の書き込み動作では、書
き込みデータと第１の読み出しの結果に応じて補正した書き込み電位（Ｖｗ＿ｊ（ｊ＝０
〜ｎ−１の整数））を出力する。読み出し電位Ｖｒｅａｄは、データ読み出し動作ではＶ
ｒ＿ｊ（ｊ＝０〜ｎ−２の整数）のいずれかの電位を、第１の読み出し動作ではＶｒｉ＿
ｊ（ｊ＝０〜ｍ＋１の整数）のいずれかの電位を出力する。これらの電位は、制御回路の
出力信号によって指定される。例えば、制御回路から出力された電圧レベルを表すデジタ
ル信号を入力信号とするデジタルアナログコンバータ（ＤＡＣ）を有していてもよい。
【０２４４】
なお、電位生成回路２１７は、複数の書き込み電位Ｖｗｒｉｔｅ、および複数の読み出し
電位Ｖｒｅａｄを出力しても良い。例えば、書き込み回路２１１が複数ある場合で、それ
ぞれに異なる電位を書き込む必要がある場合には、複数の書き込み電位Ｖｗｒｉｔｅによ
って、それぞれの書き込み回路２１１に、適切な電位を供給することができる。また、例
えば、読み出し回路２１２が複数ある場合で、図１９に示すように、比較結果をフィード
バックして繰り返し比較する方法を取る場合には、複数の読み出し電位Ｖｒｅａｄによっ
て、それぞれの読み出し回路２１２に、適切な電位を供給することができる。
【０２４５】
アドレスバッファ２１５は、半導体装置に入力されるアドレス信号や制御信号回路から出
力される制御信号を入力信号とし、制御信号に従って、所定のタイミングで所定の列アド
レスや行アドレスを出力する。アドレスレジスタを有していても良い。
【０２４６】
データバッファ２１８は、半導体装置に入力されるＤｉｎ信号や読み出し回路２１２から
の出力信号や制御回路２１６から出力される制御信号を入力信号とし、書き込み回路２１
１に入力する信号や半導体装置から出力されるＤｏｕｔ信号や制御回路２１６に入力する
信号を出力信号とする。データバッファ２１８は、データレジスタを有し、制御信号に従
って、所定のタイミングで各種入力信号をデータレジスタに格納する。制御回路２１６に
入力する出力信号は、書き込み電位Ｖｗｒｉｔｅや読み出し電位Ｖｒｅａｄを選択するた
めに必要な信号で、メモリセルに書き込むデータやメモリセルから読み出したデータ等で
ある。
【０２４７】
制御回路２１６は、半導体装置に入力されるＷＥ、ＲＥ、ＣＬＫ等の信号やデータバッフ
ァ２１８からの出力信号を入力信号とし、電位生成回路２１７、アドレスバッファ２１５
、データバッファ２１８、列デコーダ２１４、第２信号線及びワード線の駆動回路２１３
等へ各種制御信号を出力する。制御信号は、データ書き込み動作やデータ読み出し動作を
実行するためのタイミング制御信号や使用する電位等の情報を有する制御信号である。特
に、第２の書き込み動作においては、書き込み電位の情報と補正電圧の情報から補正した
書き込み電位の情報を生成し、出力する。制御回路２１６は、書き込み電位の情報と補正
電圧の情報から補正した書き込み電位の情報を生成するためのＲＯＭを有していても良い
。例えば、書き込み電位の情報を４ビット、補正電圧の情報を３ビット、補正した書き込
み電位を６ビットで表す場合には、８ｋｂｉｔのＲＯＭを有していてもよい。或いは、書
き込み電位の情報と補正電圧の情報から補正した書き込み電位の情報を生成するための演
算回路を有していてもよい。
【０２４８】
なお、本実施の形態では、読み出し電位Ｖｒｅａｄを電位生成回路２１７で生成する構成
としたが、読み出し電位Ｖｒｅａｄを他の構成によって生成することも可能である。例え
ば、メモリセルとＶｉｎを生成する回路と同じ構成の参照回路を設けて、参照回路が有す
るメモリセルのノードＡの電位を制御することで、Ｖｒｅａｄを生成することが可能であ
る。なお、読み出し回路２１２がセンスアンプ回路を一つ有する構成を示したが、複数の
センスアンプ回路を有しても良い。読み出し回路２１２が複数のセンスアンプ回路を有す
ることで、読み出し回数を減らすことが可能である。
【０２４９】
本実施の形態に係る半導体装置は、トランジスタ２０２の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性の記憶装置として用いることが可能である。
【０２５０】
また、トランジスタ２０２のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフに
よって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、
トランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。
これにより、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動
作に起因する動作速度の低下を抑制することができる。
【０２５１】
また、酸化物半導体以外の材料を用いたトランジスタは酸化物半導体を用いたトランジス
タと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読
み出しを高速に行うことが可能である。
【０２５２】
また、本実施の形態に係る半導体装置は多値型なので、面積あたりの記憶容量を大きくす
ることができる。よって、半導体装置の小型化、高集積化を図ることができる。
【０２５３】
上述したように、メモリセルのばらつき情報を取得し、ばらつき情報に応じた書き込み電
位をメモリセルに書き込むことによって、書き込み後のメモリセルの状態の分布を狭くす
ることができる。その結果、多値の度合を向上させることが可能である。本発明の一態様
である書き込み動作では、フローティングとなるノードの電位を直接制御することができ
るので、第１の書き込み、第１の読み出し、第２の書き込みという３ステップの書き込み
動作によって高精度のしきい値電圧制御を実現することができる。その結果、従来のベリ
ファイ書き込み動作において書き込みと読み出しを何回も繰り返すのと比較して、高速な
書き込みを実現することができる。
【０２５４】
（実施の形態３）
本実施の形態では、先の実施の形態で得られる半導体装置を搭載した電子機器の例につい
て図２２を用いて説明する。先の実施の形態で得られる半導体装置は、電力の供給がない
場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じな
い。さらに、その動作も高速である。このため、当該半導体装置を用いて新たな構成の電
子機器を提供することが可能である。なお、先の実施の形態に係る半導体装置は、集積化
されて回路基板などに実装され、各電子機器の内部に搭載されることになる。
【０２５５】
図２２（Ａ）は、先の実施の形態に係る半導体装置を含むノート型のパーソナルコンピュ
ータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構
成されている。本発明の一態様に係る半導体装置をノート型のパーソナルコンピュータに
適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、
書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発
明の一態様に係る半導体装置をノート型のパーソナルコンピュータに適用することは好適
である。
【０２５６】
図２２（Ｂ）は、先の実施の形態に係る半導体装置を含む携帯情報端末（ＰＤＡ）であり
、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等
が設けられている。また操作用の付属品としてスタイラス３１２がある。本発明の一態様
に係る半導体装置をＰＤＡに適用することで、電力の供給がない場合でも、情報を保持す
ることが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も
高速である。このため、本発明の一態様に係る半導体装置をＰＤＡに適用することは好適
である。
【０２５７】
図２２（Ｃ）には、先の実施の形態に係る半導体装置を含む電子ペーパーの一例として、
電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で
構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、
該軸部３３７を軸として開閉動作を行うことができる。このような構成により、電子書籍
３２０は、紙の書籍のように用いることが可能である。本発明の一態様に係る半導体装置
を電子ペーパーに適用することで、電力の供給がない場合でも、情報を保持することが可
能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である
。このため、本発明の一態様に係る半導体装置を電子ペーパーに適用することは好適であ
る。
【０２５８】
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれて
いる。表示部３２５および表示部３２７は、続き画面を表示する構成としてもよいし、異
なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば
右側の表示部（図２２（Ｃ）では表示部３２５）に文章を表示し、左側の表示部（図２２
（Ｃ）では表示部３２７）に画像を表示することができる。
【０２５９】
また、図２２（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐
体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。操作キ
ー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポ
インティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部
接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなど
の各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい
。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい。
【０２６０】
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電
子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも
可能である。
【０２６１】
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能
である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジッ
トカード等の各種カードにおける表示などに適用することができる。
【０２６２】
図２２（Ｄ）は、先の実施の形態に係る半導体装置を含む携帯電話機である。当該携帯電
話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１は、表
示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３
４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４０
は、当該携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを
備えている。また、アンテナは筐体３４１に内蔵されている。本発明の一態様に係る半導
体装置を携帯電話機に適用することで、電力の供給がない場合でも、情報を保持すること
が可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速で
ある。このため、本発明の一態様に係る半導体装置を携帯電話機に適用することは好適で
ある。
【０２６３】
表示パネル３４２はタッチパネル機能を備えており、図２２（Ｄ）には映像表示されてい
る複数の操作キー３４５を点線で示している。なお、当該携帯電話は、太陽電池セル３４
９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。ま
た、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすること
もできる。
【０２６４】
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３
４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話が可能である。ス
ピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再
生などが可能である。さらに、筐体３４０と筐体３４１はスライドし、図２２（Ｄ）のよ
うに展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可
能である。
【０２６５】
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であ
り、充電やデータ通信が可能になっている。また、外部メモリスロット３５０に記録媒体
を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、
赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０２６６】
図２２（Ｅ）は、先の実施の形態に係る半導体装置を含むデジタルカメラである。当該デ
ジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４
、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。本発明の一態様
に係る半導体装置をデジタルカメラに適用することで、電力の供給がない場合でも、情報
を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、そ
の動作も高速である。このため、本発明の一態様に係る半導体装置をデジタルカメラに適
用することは好適である。
【０２６７】
図２２（Ｆ）は、先の実施の形態に係る半導体装置を含むテレビジョン装置である。テレ
ビジョン装置３７０では、筐体３７１に表示部３７３が組み込まれている。表示部３７３
により、映像を表示することが可能である。なお、ここでは、スタンド３７５により筐体
３７１を支持した構成を示している。
【０２６８】
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン
操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９に
より、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作
することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力
する情報を表示する表示部３７７を設ける構成としてもよい。本発明の一態様に係る半導
体装置をテレビジョン装置に適用することで、電力の供給がない場合でも、情報を保持す
ることが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も
高速である。このため、本発明の一態様に係る半導体装置をテレビジョン装置に適用する
ことは好適である。
【０２６９】
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適であ
る。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して
有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信
者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うこ
とが可能である。
【０２７０】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる
【符号の説明】
【０２７１】
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ 電極
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極
１３６ｂ 電極
１３６ｃ 電極
１３６ｄ ゲート電極
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極
１５０ｂ 電極
１５０ｃ 電極
１５０ｄ 電極
１５０ｅ 電極
１５２ 絶縁層
１５４ａ 電極
１５４ｂ 電極
１５４ｃ 電極
１５４ｄ 電極
１６０ トランジスタ
１６２ トランジスタ
２００ メモリセル
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２１０ メモリセルアレイ
２１１ 書き込み回路
２１２ 読み出し回路
２１３ 駆動回路
２１４ 列デコーダ
２１５ アドレスバッファ
２１６ 制御回路
２１７ 電位生成回路
２１８ データバッファ
２１９ マルチプレクサ
３０１ 本体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４５ 操作キー
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部（Ｂ）
３６６ バッテリー
３６７ 表示部（Ａ）
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３７７ 表示部
３７９ 操作キー
３８０ リモコン操作機
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置、その作製方法およびその駆動方法に
関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性記
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を
構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況で
も電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で
再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減すること
は困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の
保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時
間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【０００９】
さらに、複数の状態を一の記憶素子に保持させる、いわゆる多値メモリでは、書き込みの
正確さを確保するために複雑な回路を要し、また、これに起因して動作速度が低下すると
いう問題もある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
【００１２】
または、トランジスタのしきい値電圧のばらつきの影響を緩和し、複数の状態（例えば、
３以上の状態）の区別を正確、かつ容易にした半導体装置を提供することを目的の一とす
る。
【課題を解決するための手段】
【００１３】
本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を
用いて形成されるトランジスタとの積層構造に係る半導体装置である。
【００１４】
または、本発明の一態様は、ビット線の電位と読み出した電位の比較結果に基づいて補正
電圧を選択する回路を有することにより、複数の状態（例えば、３以上の状態）の区別を
正確、かつ容易にした半導体装置である。
【００１５】
例えば、次のような構成を採用することができる。
【００１６】
本発明の一態様は、ソース線と、ビット線と、ワード線と、ビット線とワード線に接続さ
れたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択するよ
うに、複数の第２信号線および複数のワード線を駆動する、第２信号線およびワード線の
駆動回路と、書き込み電位を第１信号線に出力する、書き込み回路と、指定されたメモリ
セルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比
較する読み出し回路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数
の補正電圧のいずれかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生
成して、書き込み回路および読み出し回路に供給する、電位生成回路と、を有する半導体
装置である。
【００１７】
本発明の別の一態様は、ソース線と、ビット線と、ワード線と、ビット線とワード線に接
続されたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択す
るように、複数の第２信号線および複数のワード線を駆動する、第２信号線およびワード
線の駆動回路と、第１の書き込み動作において、第１の書き込み電位を第１信号線に出力
し、第２の書き込み動作において、複数の第２の書き込み電位のいずれかを第１信号線に
出力する書き込み回路と、第１の読み出し動作において、指定されたメモリセルに接続さ
れたビット線から入力される第１のビット線の電位と、複数の第１の読み出し電位とを比
較し、第２の読み出し動作において、指定されたメモリセルに接続されたビット線から入
力される第２のビット線の電位と、複数の第２の読み出し電位とを比較して該メモリセル
のデータを読み出す、読み出し回路と、第１のビット線の電位と、複数の第１の読み出し
電位の比較結果に基づいて複数の補正電圧のいずれかを選択し、複数の第２の書き込み電
位のいずれかを選択する制御回路と、第１の書き込み電位、複数の第２の書き込み電位、
複数の第１の読み出し電位、及び複数の第２の読み出し電位を生成して、書き込み回路お
よび読み出し回路に供給する電位生成回路と、を有する半導体装置である。
【００１８】
本発明の別の一態様は、ソース線と、ビット線と、第１信号線と、複数の第２信号線と、
複数のワード線と、ソース線とビット線との間に、並列に接続された複数のメモリセルと
、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２
信号線および複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、書き
込み電位を第１信号線に出力する、書き込み回路と、指定されたメモリセルに接続された
ビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回
路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいず
れかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生成して、書き込み
回路および読み出し回路に供給する、電位生成回路と、を有し、複数のメモリセルの一は
、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトラ
ンジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する
第２のトランジスタと、第３のゲート電極、第３のソース電極、および第３のドレイン電
極を有する第３のトランジスタと、を有し、第１のトランジスタは、半導体材料を含む基
板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電
極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、ソー
ス線と、第１のソース電極とは、電気的に接続され、第１のドレイン電極と、第３のソー
ス電極とは、電気的に接続され、ビット線と、第３のドレイン電極とは、電気的に接続さ
れ、第１信号線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接
続され、複数の第２信号線の一と、第２のゲート電極とは、電気的に接続され、複数のワ
ード線の一と、第３のゲート電極とは電気的に接続された半導体装置である。
【００１９】
本発明の別の一態様は、ソース線と、ビット線と、第１信号線と、複数の第２信号線と、
複数のワード線と、ソース線とビット線との間に、並列に接続された複数のメモリセルと
、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２
信号線および複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、第１
の書き込み動作において、第１の書き込み電位を第１信号線に出力し、第２の書き込み動
作において、複数の第２の書き込み電位のいずれかを第１信号線に出力する書き込み回路
と、第１の読み出し動作において、指定されたメモリセルに接続されたビット線から入力
される第１のビット線の電位と、複数の第１の読み出し電位とを比較し、第２の読み出し
動作において、指定されたメモリセルに接続されたビット線から入力される第２のビット
線の電位と、複数の第２の読み出し電位とを比較して該メモリセルのデータを読み出す、
読み出し回路と、第１のビット線の電位と、複数の第１の読み出し電位の比較結果に基づ
いて複数の補正電圧のいずれかを選択し、複数の第２の書き込み電位のいずれかを選択す
る制御回路と、第１の書き込み電位、複数の第２の書き込み電位、複数の第１の読み出し
電位、及び複数の第２の読み出し電位を生成して、書き込み回路および読み出し回路に供
給する電位生成回路と、を有し、複数のメモリセルの一は、第１のゲート電極、第１のソ
ース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極
、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、第３の
ゲート電極、第３のソース電極、および第３のドレイン電極を有する第３のトランジスタ
と、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジ
スタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または
第２のドレイン電極の一方とは、電気的に接続され、ソース線と、第１のソース電極とは
、電気的に接続され、第１のドレイン電極と、第３のソース電極とは、電気的に接続され
、ビット線と、第３のドレイン電極とは、電気的に接続され、第１信号線と、第２のソー
ス電極または第２のドレイン電極の他方とは、電気的に接続され、複数の第２信号線の一
と、第２のゲート電極とは、電気的に接続され、複数のワード線の一と、第３のゲート電
極とは電気的に接続された半導体装置である。
【００２０】
上記において、第１のトランジスタは、半導体材料を含む基板に設けられたチャネル形成
領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の
第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気
的に接続する第１のソース電極および第１のドレイン電極と、を有する。
【００２１】
また、上記において、第２のトランジスタは、半導体材料を含む基板上の第２のゲート電
極と、第２のゲート電極上の第２のゲート絶縁層と、第２のゲート絶縁層上の酸化物半導
体層と、酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極
と、を有する。
【００２２】
また、上記において、半導体材料を含む基板としては、単結晶半導体基板またはＳＯＩ基
板を採用するのが好適である。特に、半導体材料はシリコンとするのが好適である。
【００２３】
また、上記において、酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を
含んでなることが好適である。また、酸化物半導体層は、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を
含んでいても良い。さらに、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ
３以下とすることが好適である。また、第２のトランジスタのオフ電流は１×１０−１３
Ａ以下とすることが好適である。
【００２４】
また、本発明の別の一態様は、ソース線と、ビット線と、ワード線と、第１信号線と、第
２信号線と、入力されたアドレス信号によって指定されたメモリセルを選択するように第
２信号線およびワード線を駆動する第２信号線およびワード線の駆動回路と、書き込み回
路と、読み出し回路と、制御回路と、電位生成回路と、ソース線、ビット線、ワード線、
第１信号線および第２信号線に接続されたメモリセルと、を有する半導体装置において、
第１の書き込み動作において、書き込み回路から書き込み電位を、指定されたメモリセル
に接続された第１信号線に出力し、第１の読み出し動作において、読み出し回路で、指定
されたメモリセルに接続されたビット線から入力される第１のビット線の電位と、複数の
第１の読み出し電位とを比較し、該比較結果に基づいて制御回路で複数の補正電圧のいず
れかを選択し、第２の書き込み動作において、補正電圧に基づいて補正した書き込み電位
を、指定されたメモリセルに接続された第１信号線に出力する半導体装置の駆動方法であ
る。
【００２５】
本発明の別の一態様は、ソース線と、ビット線と、ワード線と、第１信号線と、第２信号
線と、入力されたアドレス信号によって指定されたメモリセルを選択するように第２信号
線およびワード線を駆動する第２信号線およびワード線の駆動回路と、書き込み回路と、
読み出し回路と、制御回路と、電位生成回路と、ソース線、ビット線、ワード線、第１信
号線および第２信号線に接続されたメモリセルと、を有する半導体装置において、第１の
書き込み動作において、書き込み回路から書き込み電位を、指定されたメモリセルに接続
された第１信号線に出力し、第１の読み出し動作において、読み出し回路で、指定された
メモリセルに接続されたビット線から入力される第１のビット線の電位と、複数の第１の
読み出し電位とを比較し、該比較結果に基づいて制御回路で複数の補正電圧のいずれかを
選択し、第２の書き込み動作において、補正電圧に基づいて補正した書き込み電位を、指
定されたメモリセルに接続された第１信号線に出力し、第２の読み出し動作において、読
み出し回路で、指定されたメモリセルに接続されたビット線から入力される第２のビット
線の電位と、複数の第２の読み出し電位とを比較して該メモリセルのデータを読み出す半
導体装置の駆動方法である。
【００２６】
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」
または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上の第１の
ゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むも
のを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎ
ず、特に言及する場合を除き、その上下を入れ替えたものも含む。
【００２７】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的
に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあ
り、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極
」や「配線」が一体となって形成されている場合などをも含む。
【００２８】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
【００２９】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００３０】
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トラ
ンジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機
能を有する素子などが含まれる。
【００３１】
また、一般に「ＳＯＩ基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板を
いうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設
けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体
層は、シリコン半導体層に限定されない。また、「ＳＯＩ基板」における基板は、シリコ
ンウェハなどの半導体基板に限らず、ガラス基板や石英基板、サファイア基板、金属基板
などの非半導体基板をも含む。つまり、絶縁表面を有する導体基板や絶縁体板上に半導体
材料からなる層を有するものも、広く「ＳＯＩ基板」に含まれる。さらに、本明細書等に
おいて、「半導体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材料
を含む基板全般を示すものとする。つまり、本明細書等においては「ＳＯＩ基板」も広く
「半導体基板」に含まれる。
【発明の効果】
【００３２】
本発明の一態様では、下部に酸化物半導体以外の材料を用いたトランジスタを有し、上部
に酸化物半導体を用いたトランジスタを有する半導体装置が提供される。
【００３３】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。
【００３４】
また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。さらに、トラ
ンジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も
容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある
。
【００３５】
また、酸化物半導体以外の材料を用いたトランジスタは酸化物半導体を用いたトランジス
タと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読
み出しを高速に行うことが可能である。
【００３６】
または、本発明の一態様では、ビット線の電位と読み出した電位の比較結果に基づいて補
正電圧を選択することにより、複数の状態（例えば、３以上の状態）の区別を正確、かつ
容易にしている。これにより、優れた特性を備える多値型の半導体装置を提供することが
できる。
【００３７】
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、また、ビット線の電位と読み出した電位の比較結果
に基づいて補正電圧を選択する回路を有することにより、これまでにない特徴を有する半
導体装置を実現することができる。
【図面の簡単な説明】
【００３８】
【図１】半導体装置を説明するための回路図。
【図２】半導体装置を説明するための断面図および平面図。
【図３】半導体装置の作製工程を説明するための断面図。
【図４】半導体装置の作製工程を説明するための断面図。
【図５】半導体装置の作製工程を説明するための断面図。
【図６】酸化物半導体を用いたトランジスタの断面図。
【図７】図６のＡ−Ａ’断面におけるエネルギーバンド図（模式図）。
【図８】（Ａ）ゲート（ＧＥ１）に正の電位（ＶＧ＞０）が与えられた状態を示し、（Ｂ）ゲート（ＧＥ１）に負の電位（ＶＧ＜０）が与えられた状態を示す図。
【図９】真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。
【図１０】半導体装置を説明するための断面図。
【図１１】半導体装置を説明するための断面図。
【図１２】半導体装置を説明するための断面図。
【図１３】半導体装置を説明するための断面図。
【図１４】メモリセルを説明するための図。
【図１５】書き込み回路を説明するための図。
【図１６】読み出し回路を説明するための図。
【図１７】書き込みを説明するための図。
【図１８】電位の分布を示す図。
【図１９】動作を説明するためのフローチャート図。
【図２０】補正を行わない場合のデータ書き込み後の様子の一例と、補正を行った場合のデータ書き込み後の一例を示す図。
【図２１】半導体装置を説明するための図。
【図２２】電子機器を説明するための図。
【発明を実施するための形態】
【００３９】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
【００４０】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため
、実際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面等
に開示された位置、大きさ、範囲などに限定されない。
【００４１】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
【００４２】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図１乃至図１３を参照して説明する。
【００４３】
＜半導体装置の回路構成＞
図１には、半導体装置の回路構成の一例を示す。当該半導体装置は、酸化物半導体以外の
材料を用いたトランジスタ１６０と酸化物半導体を用いたトランジスタ１６２によって構
成される。なお、図１では、トランジスタ１６２に酸化物半導体を用いたことを明示する
ため、ＯＳの符号を合わせて付している。
【００４４】
ここで、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ
：ソース線とも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２
の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極と
は、電気的に接続されている。そして、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも
呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続
され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６２の
ゲート電極とは、電気的に接続されている。
【００４５】
酸化物半導体以外の材料を用いたトランジスタ１６０は、酸化物半導体を用いたトランジ
スタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の
読み出しなどを高速に行うことが可能である。また、酸化物半導体を用いたトランジスタ
１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１
６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間に
わたって保持することが可能である。
【００４６】
ゲート電極の電位を保持することができるという特徴を生かすことで、次のように、情報
の書き込み、保持、読み出しが可能である。
【００４７】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極に与えられる（書き
込み）。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として
、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極の
電位が保持される（保持）。
【００４８】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電位は長時間にわたって保持される。例えば、トランジスタ１６０のゲート電極の電位が
トランジスタ１６０をオン状態とする電位であれば、トランジスタ１６０のオン状態が長
時間にわたって保持されることになる。また、トランジスタ１６０のゲート電極の電位が
トランジスタ１６０をオフ状態とする電位であれば、トランジスタ１６０のオフ状態が長
時間にわたって保持される。
【００４９】
次に、情報の読み出しについて説明する。上述のように、トランジスタ１６０のオン状態
またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えら
れると、トランジスタ１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異
なる値をとる。例えば、トランジスタ１６０がオン状態の場合には、第１の配線の電位に
応じて、第２の配線の電位が低下することになる。逆に、トランジスタ１６０がオフ状態
の場合には、第２の配線の電位は変化しない。
【００５０】
このように、情報が保持された状態において、第２の配線の電位を所定の電位と比較する
ことで、情報を読み出すことができる。
【００５１】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極に与えられる。その後、
第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１
６２をオフ状態とすることにより、新たな情報が保持された状態となる。
【００５２】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、半導体装置の高速動作が実現される。
【００５３】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【００５４】
また、上記構成に対して、さらに要素を付加しても良いことはいうまでもない。例えば、
トランジスタ１６０のゲート電極や、トランジスタ１６２のソース電極またはドレイン電
極の一方に容量素子を接続して、電位変動に対する許容度を高めた構成などを採用しても
良い。
【００５５】
＜半導体装置の平面構成および断面構成＞
図２は、上記半導体装置の構成の一例である。図２（Ａ）には、半導体装置の断面を、図
２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２（Ａ）は、図２（Ｂ）
の線Ａ１−Ａ２および線Ｂ１−Ｂ２における断面に相当する。図２（Ａ）および図２（Ｂ
）に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０
を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。なお、ト
ランジスタ１６０およびトランジスタ１６２は、いずれもｎ型トランジスタとして説明す
るが、ｐ型トランジスタを採用しても良い。特に、トランジスタ１６０は、ｐ型とするこ
とが容易である。
【００５６】
トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１
６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不
純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１
６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極
１１０と、不純物領域１１４と電気的に接続するソース電極またはドレイン電極１３０ａ
、ソース電極またはドレイン電極１３０ｂを有する。
【００５７】
ここで、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。ま
た、基板１００の、平面図で見てサイドウォール絶縁層１１８と重ならない領域には、高
濃度不純物領域１２０を有し、高濃度不純物領域１２０上には金属化合物領域１２４が存
在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６
が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁
層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、ソース電極または
ドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を
通じて、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極またはド
レイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、金属化合物領域１２４
を介して高濃度不純物領域１２０および不純物領域１１４と電気的に接続されている。ま
た、ゲート電極１１０には、ソース電極またはドレイン電極１３０ａやソース電極または
ドレイン電極１３０ｂと同様に設けられた電極１３０ｃが電気的に接続されている。
【００５８】
トランジスタ１６２は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート
電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた
酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と
電気的に接続されているソース電極またはドレイン電極１４２ａ、ソース電極またはドレ
イン電極１４２ｂと、を有する。
【００５９】
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め
込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極または
ドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂ
に接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されてい
る。
【００６０】
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護
絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられて
いる。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられて
おり、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電
極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁
層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接す
る電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
【００６１】
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されてい
るものであることが望ましい。具体的には、酸化物半導体層１４０の水素濃度は５×１０
１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望
ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、水素濃度が十分に低減され
て高純度化された酸化物半導体層１４０では、キャリア濃度が１×１０１２／ｃｍ３未満
、望ましくは１×１０１１／ｃｍ３以下となる。このように、水素濃度が十分に低減され
て高純度化され、ｉ型化または実質的にｉ型化された酸化物半導体を用いることで、極め
て優れたオフ電流特性のトランジスタ１６２を得ることができる。例えば、ドレイン電圧
Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範
囲では、オフ電流は１×１０−１３Ａ以下である。このように、水素濃度が十分に低減さ
れて高純度化された酸化物半導体層１４０を適用し、トランジスタ１６２のオフ電流を低
減することにより、新たな構成の半導体装置を実現することができる。なお、上述の酸化
物半導体層１４０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒ
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
【００６２】
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め
込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられ
ている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０
ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１
５４ｄは電極１５０ｅと接している。
【００６３】
つまり、図２に示される半導体装置では、トランジスタ１６０のゲート電極１１０と、ト
ランジスタ１６２のソース電極またはドレイン電極１４２ａとが、電極１３０ｃ、電極１
３６ｃ、電極１５０ｃ、電極１５４ｃおよび電極１５０ｄを介して電気的に接続されてい
る。
【００６４】
＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０の作製方法について図３を参照して説明し、その後、上部のトランジス
タ１６２の作製方法について図４および図５を参照して説明する。
【００６５】
＜下部のトランジスタの作製方法＞
まず、半導体材料を含む基板１００を用意する（図３（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり
、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ
基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のも
のが含まれるものとする。
【００６６】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図３（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純
物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシ
リコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用い
ることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミ
ニウム、ガリウムなどを用いることができる。
【００６７】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半
導体領域１０４が形成される（図３（Ｂ）参照）。当該エッチングには、ドライエッチン
グを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエ
ッチング液については被エッチング材料に応じて適宜選択することができる。
【００６８】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図３（Ｂ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが
、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁
層１０６の形成後には、上記保護層１０２を除去する。
【００６９】
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。
【００７０】
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得
られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プ
ラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化させることによ
り、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、
Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて
行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１０
０ｎｍ以下とすることができる。
【００７１】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料
を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、Ｃ
ＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例に
ついて示すものとする。
【００７２】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図３（Ｃ）参照）。
【００７３】
次に、ゲート電極１１０を覆う絶縁層１１２を形成する（図３（Ｃ）参照）。そして、半
導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、基板１００との浅い接合深
さの不純物領域１１４を形成する（図３（Ｃ）参照）。なお、ここではｎ型トランジスタ
を形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、
硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。なお、不純物領
域１１４の形成により、半導体領域１０４のゲート絶縁層１０８下部には、チャネル形成
領域１１６が形成される（図３（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定
することができるが、半導体素子が高度に微細化される場合には、その濃度を高くするこ
とで短チャネル効果を抑制できる。また、ここでは、絶縁層１１２を形成した後に不純物
領域１１４を形成する工程を採用しているが、不純物領域１１４を形成した後に絶縁層１
１２を形成する工程としても良い。
【００７４】
次に、サイドウォール絶縁層１１８を形成する（図３（Ｄ）参照）。サイドウォール絶縁
層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を適用することで、自己整合的に形成することができる。また、この際
に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０の上面と、不純物領域１
１４の上面を露出させると良い。
【００７５】
次に、ゲート電極１１０、不純物領域１１４、サイドウォール絶縁層１１８等を覆うよう
に、絶縁層を形成する。そして、当該絶縁層が不純物領域１１４と接する領域に、リン（
Ｐ）やヒ素（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図３（Ｅ）参
照）。その後、上記絶縁層を除去し、ゲート電極１１０、サイドウォール絶縁層１１８、
高濃度不純物領域１２０等を覆うように金属層１２２を形成する（図３（Ｅ）参照）。当
該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法
を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材
料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。この
ような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバル
ト、白金等がある。
【００７６】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高
濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ｆ）参照）。
なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０
の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【００７７】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
【００７８】
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層
１２８を形成する（図３（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
ンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、
アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶
縁層１２６と層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定
されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などに
よって平坦化しておくことが望ましい。
【００７９】
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを
形成する（図３（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極また
はドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて
導電層を形成した後、エッチング処理やＣＭＰなどの方法を用いて、上記導電層の一部を
除去することにより形成することができる。
【００８０】
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極
またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不
要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性
を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソー
ス電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程におい
て、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【００８１】
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０
ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲ
ート電極１１０と接触する電極（例えば、図２における電極１３０ｃ）などをあわせて形
成することができる。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイ
ン電極１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を
用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
【００８２】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。な
お、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造と
して、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高
度に集積化した半導体装置を提供することができる。
【００８３】
＜上部のトランジスタの作製方法＞
次に、図４および図５を用いて、層間絶縁層１２８上にトランジスタ１６２を作製する工
程について説明する。なお、図４および図５は、層間絶縁層１２８上の各種電極や、トラ
ンジスタ１６２などの作製工程を示すものであるから、トランジスタ１６２の下部に存在
するトランジスタ１６０等については省略している。
【００８４】
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはド
レイン電極１３０ｂ、電極１３０ｃ上に絶縁層１３２を形成する（図４（Ａ）参照）。絶
縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。
【００８５】
次に、絶縁層１３２に対し、ソース電極またはドレイン電極１３０ａ、ソース電極または
ドレイン電極１３０ｂ、および、電極１３０ｃにまで達する開口を形成する。この際、後
にゲート電極１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に
埋め込むように、導電層１３４を形成する（図４（Ｂ）参照）。上記開口はマスクを用い
たエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた
露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチ
ング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッ
チングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成
膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては
、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム
、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げ
られる。
【００８６】
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下
部電極（ここではソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電
極１３０ｂ、電極１３０ｃなど）との界面の酸化膜を還元し、下部電極との接触抵抗を低
減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を
抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した
後に、メッキ法により銅膜を形成してもよい。
【００８７】
導電層１３４を形成した後には、エッチング処理やＣＭＰなどの方法を用いて導電層１３
４の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、電極１３
６ｃ、ゲート電極１３６ｄを形成する（図４（Ｃ）参照）。なお、上記導電層１３４の一
部を除去して電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成す
る際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２
、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄの表面を平坦化する
ことにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成するこ
とが可能となる。
【００８８】
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄ
を覆うように、ゲート絶縁層１３８を形成する（図４（Ｄ）参照）。ゲート絶縁層１３８
は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層
１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化
ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁
層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして
、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でな
るゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定さ
れないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は
、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁
層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
【００８９】
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高
純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要
である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品
質化が要求されることになる。
【００９０】
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の
高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半
導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良
好なものとすることができるからである。
【００９１】
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された
酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の
方法を適用することができる。また、形成後の熱処理によって、膜質や酸化物半導体層と
の界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８
としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界
面を形成できるものを形成すれば良い。
【００９２】
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（Ｂ
Ｔ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成
された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。
【００９３】
これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲ
ート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定なトランジス
タを得ることが可能である。
【００９４】
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成す
る（図４（Ｅ）参照）。
【００９５】
酸化物半導体層としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏや、三元
系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−
Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、二元系金
属酸化物であるＩｎ−Ｚｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｚｎ−Ｍｇ−Ｏ、Ｓ
ｎ−Ｍｇ−Ｏ、Ｉｎ−Ｍｇ−Ｏや、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｚｎ−Ｏなどを用いた酸化物半
導体層を適用することができる。また、上記酸化物半導体層中にＳｉＯ２を含ませても良
い。
【００９６】
また、酸化物半導体層は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いる
ことができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の
金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及び
Ｃｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体膜
のうち、ＭとしてＧａを含む構造の酸化物半導体を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体
と呼び、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ非晶質
膜）などと呼ぶこととする。
【００９７】
本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用
ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。
なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制するこ
とができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用い
て酸化物半導体層を形成しても良い。
【００９８】
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化
亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、
およびＺｎを含む酸化物半導体成膜用ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１［ｍｏｌ数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ
％］）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成
膜用ターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］、
またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するタ
ーゲットなどを用いても良い。酸化物半導体成膜用ターゲットの充填率は９０％以上１０
０％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い酸化物半導
体成膜用ターゲットを用いることにより、緻密な酸化物半導体層が形成される。
【００９９】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基または水素化物などの不純物の濃度が、数ｐｐｍ程度
（望ましくは濃度数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
【０１００】
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱
しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を
低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室
内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物
をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには
、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ
、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ター
ボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気
した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好まし
くは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体
層に含まれる不純物の濃度を低減できる。
【０１０１】
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６
Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、
といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜
時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一とな
るため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５
ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異な
るから、その厚さは用いる材料に応じて適宜選択すればよい。
【０１０２】
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除
去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによ
ってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては
、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成す
る方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰
囲気などを用いても良い。
【０１０３】
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるように、材料に合わせてエッチング条件（エッチングガスやエッチング液、
エッチング時間、温度等）を適宜設定する。
【０１０４】
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、
例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（
ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭
素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（Ｃ
ＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）
やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
【０１０５】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）は適宜設定する。
【０１０６】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用
いてもよい。
【０１０７】
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によっ
て酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、
３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、
抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲
気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に
触れないようにして、水や水素の再混入が行われないようにする。
【０１０８】
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。
【０１０９】
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板
を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行っ
てもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の
熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
【０１１０】
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分
とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば
、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、
６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち
、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１１１】
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０
％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または
酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場
合もある。
【０１１２】
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以
上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる
場合もある。
【０１１３】
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させる
ことも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを
用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７
の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させ
ることができる。
【０１１４】
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な
方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上
させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、こ
のような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能
を有する。
【０１１５】
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の
表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量
より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
【０１１６】
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する
前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置か
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。
【０１１７】
なお、上記第１の熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があ
るから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱
水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極またはド
レイン電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後
、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水
素化処理は、一回に限らず複数回行っても良い。
【０１１８】
次に、酸化物半導体層１４０に接するように、ソース電極またはドレイン電極１４２ａ、
ソース電極またはドレイン電極１４２ｂを形成する（図４（Ｆ）参照）。ソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂは、酸化物半導体層１
４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。
【０１１９】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を
成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリ
リウム、トリウムから選択されたいずれか一または複数の材料を用いてもよい。また、ア
ルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカ
ンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。
【０１２０】
また、導電層は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸
化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジ
ウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジ
ウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）または、これらの金属酸化物材料にシリコン若
しくは酸化シリコンを含ませたものを用いることができる。
【０１２１】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
【０１２２】
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦ
レーザ光を用いるのが好適である。
【０１２３】
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と
、ソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、
チャネル長（Ｌ）が２５ｎｍ未満において露光を行う場合には、数ｎｍ〜数１０ｎｍと極
めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形
成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に
形成されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすること
も可能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、
消費電力が大きくならずに済む。
【０１２４】
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それ
ぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によ
っては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部
）を有する酸化物半導体層となることもある。
【０１２５】
また、酸化物半導体層１４０とソース電極またはドレイン電極１４２ａの間や、酸化物半
導体層１４０とソース電極またはドレイン電極１４２ｂの間には、酸化物導電層を形成し
てもよい。酸化物導電層と、ソース電極またはドレイン電極１４２ａやソース電極または
ドレイン電極１４２ｂを形成するための金属層は、連続して形成すること（連続成膜）が
可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このよう
な酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることが
できるため、トランジスタの高速動作が実現される。
【０１２６】
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、
異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の
多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマス
クを形成することができる。よって、露光マスク数を削減することができ、対応するフォ
トリソグラフィ工程も削減できるため、工程の簡略化が図れる。
【０１２７】
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理
を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を
行ってもよい。
【０１２８】
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４
４を形成する（図４（Ｇ）参照）。
【０１２９】
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入さ
せない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１ｎｍ以
上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、
酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、
積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃
以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気
、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
【０１３０】
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層への侵入や、水素によ
る酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル側
が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１
４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要
である。
【０１３１】
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。酸
化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水が含まれないように
するためである。
【０１３２】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁
層１４４に含まれる不純物の濃度を低減できる。
【０１３３】
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または
水素化物などの不純物の濃度が数ｐｐｍ程度（望ましくは、濃度数ｐｐｂ程度）にまで除
去された高純度ガスを用いることが好ましい。
【０１３４】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば
、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トラ
ンジスタの電気的特性のばらつきを低減することができる。
【０１３５】
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行っても
よい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以
上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえし
て行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。
減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記
第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
【０１３６】
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図５（Ａ）参照）。層間絶
縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成
後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ま
しい。
【０１３７】
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極１
３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース
電極またはドレイン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように
導電層１４８を形成する（図５（Ｂ）参照）。上記開口はマスクを用いたエッチングなど
の方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法に
よって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッ
チングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いるこ
とが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行う
ことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムな
どの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
【０１３８】
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下部電
極（ここでは、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン
電極１４２ａ、ソース電極またはドレイン電極１４２ｂ）との界面の酸化膜を還元し、下
部電極との接触抵抗を低減させる機能を有する。また、その後の形成される窒化チタンは
、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによ
るバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１３９】
導電層１４８を形成した後には、エッチングやＣＭＰなどの方法を用いて導電層１４８の
一部を除去し、層間絶縁層１４６を露出させて、電極１５０ａ、電極１５０ｂ、電極１５
０ｃ、電極１５０ｄ、電極１５０ｅを形成する（図５（Ｃ）参照）。なお、上記導電層１
４８の一部を除去して電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極
１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このよう
に、層間絶縁層１４６、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電
極１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁
層、半導体層などを形成することが可能となる。
【０１４０】
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄ、電極１５０ｅにまで達する開口を形成し、当該開口に埋め込むよ
うに導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し
、絶縁層１５２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４
ｄを形成する（図５（Ｄ）参照）。当該工程は、電極１５０ａ等を形成する場合と同様で
あるから、詳細は省略する。
【０１４１】
上述のような方法でトランジスタ１６２を作製した場合、酸化物半導体層１４０の水素濃
度は５×１０１９ａｔｏｍｓ／ｃｍ３以下となり、また、トランジスタ１６２のオフ電流
は１×１０−１３Ａ以下となる。このような、水素濃度が十分に低減されて高純度化され
た酸化物半導体層１４０を適用することで、優れた特性のトランジスタ１６２を得ること
ができる。また、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上
部に酸化物半導体を用いたトランジスタ１６２を有する優れた特性の半導体装置を作製す
ることができる。
【０１４２】
なお、酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素（例えば、４Ｈ
−ＳｉＣ）がある。酸化物半導体と４Ｈ−ＳｉＣはいくつかの共通点を有している。キャ
リア密度はその一例である。常温での酸化物半導体の真性キャリア密度は１０−７／ｃｍ
３程度と見積もられるが、これは、４Ｈ−ＳｉＣにおける６．７×１０−１１／ｃｍ３と
同様、極めて低い値である。シリコンの真性キャリア密度（１．４×１０１０／ｃｍ３程
度）と比較すれば、その程度が並はずれていることが良く理解できる。
【０１４３】
また、酸化物半導体のエネルギーバンドギャップは３．０〜３．５ｅＶであり、４Ｈ−Ｓ
ｉＣのエネルギーバンドギャップは３．２６ｅＶであるから、ワイドギャップ半導体とい
う点においても、酸化物半導体と炭化珪素とは共通している。
【０１４４】
一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プ
ロセス温度である。炭化珪素を用いる半導体プロセスは例えばドーパントの活性化には１
５００℃〜２０００℃の熱処理を必要とするから、他の半導体材料を用いた半導体素子と
の積層構造は困難である。このような高い温度では、半導体基板や半導体素子などが破壊
されてしまうためである。他方、酸化物半導体は、３００℃〜５００℃（ガラス転移温度
以下、最大でも７００℃程度）の熱処理で作製することが可能であり、他の半導体材料を
用いて集積回路を形成した上で、酸化物半導体による半導体素子を形成することが可能と
なる。
【０１４５】
また、炭化珪素の場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが可能
という利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較してエ
ネルギーコストを十分に低くすることができるという利点を有する。
【０１４６】
なお、酸化物半導体において、物性研究は多くなされているが、これらの研究は、エネル
ギーギャップ中の局在準位そのものを十分に減らすという思想を含まない。開示する発明
の一態様では、局在準位の原因たり得る水や水素を酸化物半導体中より除去することで、
高純度化した酸化物半導体を作製する。これは、エネルギーギャップ中の局在準位そのも
のを十分に減らすという思想に立脚するものである。そして、これによって極めて優れた
工業製品の製造を可能とするものである。
【０１４７】
なお、水素や水などを除去する際には、同時に酸素が除去されてしまうことがある。この
ため、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による局
在準位を減少させることにより、いっそう高純度化された（ｉ型の）酸化物半導体とする
ことが可能である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、
２００℃〜４００℃、代表的には２５０℃程度の温度条件での熱処理を行うことで、当該
酸化膜から酸素を供給して、酸素欠陥による局在準位を減少させることが可能である。
【０１４８】
第２の熱処理に続けて、酸素雰囲気、または水素や水を十分に除去した雰囲気における降
温過程を経ることで、酸化物半導体中に酸素を供給することも可能である。
【０１４９】
酸化物半導体中のドナーは、過剰な水素による伝導帯下０．１ｅＶ〜０．２ｅＶの浅い準
位や、酸素の不足による深い準位、などに起因するものとされている。これらの欠陥を無
くすために、水素を徹底的に除去し、酸素を十分に供給する、という技術思想は正しいも
のであろう。
【０１５０】
また、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、不純物、
特に水や水素を除去することによりｉ型化を実現する。この点において、シリコンなどの
ように不純物を添加してのｉ型化ではないため、従来にない技術思想を含むものといえる
。
【０１５１】
＜酸化物半導体を用いたトランジスタの電導機構＞
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図６乃至図９を用いて説
明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのす
べてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に
過ぎず、発明の有効性に影響を与えるものではないことを付記する。
【０１５２】
図６は、酸化物半導体を用いたトランジスタ（薄膜トランジスタ）の断面図である。ゲー
ト電極（ＧＥ１）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ
、その上にソース電極（Ｓ）およびドレイン電極（Ｄ）が設けられ、ソース電極（Ｓ）お
よびドレイン電極（Ｄ）を覆うように絶縁層が設けられている。
【０１５３】
図７には、図６のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。また、図
７中の黒丸（●）は電子を示し、白丸（○）は正孔を示し、それぞれは電荷（−ｑ，＋ｑ
）を有している。ドレイン電極に正の電圧（ＶＤ＞０）を印加した上で、破線はゲート電
極に電圧を印加しない場合（ＶＧ＝０）、実線はゲート電極に正の電圧（ＶＧ＞０）を印
加する場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために
電極から酸化物半導体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示
す。一方、ゲートに正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状
態を示す。
【０１５４】
図８には、図６におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）を示す。
図８（Ａ）は、ゲート電極（ＧＥ１）に正の電圧（ＶＧ＞０）が与えられた状態であり、
ソース電極とドレイン電極との間にキャリア（電子）が流れるオン状態を示している。ま
た、図８（Ｂ）は、ゲート電極（ＧＥ１）に負の電圧（ＶＧ＜０）が印加された状態であ
り、オフ状態（少数キャリアは流れない状態）である場合を示す。
【０１５５】
図９は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を
示す。
【０１５６】
常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、
従来の酸化物半導体はｎ型であり、そのフェルミ準位（ＥＦ）は、バンドギャップ中央に
位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化
物半導体において水素の一部はドナーとなりｎ型化する要因の一つであることが知られて
いる。
【０１５７】
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸
化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれな
いように高純度化することにより真性（ｉ型）とし、または真性とせんとしたものである
。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物を極力除去
することにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを特徴と
している。これにより、フェルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同程度とす
ることができる。
【０１５８】
酸化物半導体のバンドギャップ（Ｅｇ）は３．１５ｅＶで、電子親和力（χ）は４．３Ｖ
と言われている。ソース電極およびドレイン電極を構成するチタン（Ｔｉ）の仕事関数は
、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面に
おいて、電子に対してショットキー型の障壁は形成されない。
【０１５９】
このとき電子は、図８（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導体
との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
【０１６０】
また、図８（Ｂ）に示すように、ゲート電極（ＧＥ１）に負の電位が与えられると、少数
キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
【０１６１】
このように酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純
度化することにより、真性（ｉ型）とし、または実質的に真性となるため、ゲート絶縁層
との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を
形成できるものが要求される。具体的には、例えば、ＶＨＦ帯〜マイクロ波帯の電源周波
数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁層や、スパッタリング
法で作製される絶縁層などを用いることが好ましい。
【０１６２】
酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとす
ることにより、例えば、トランジスタのチャネル幅（Ｗ）が１×１０４μｍ、チャネル長
（Ｌ）が３μｍの場合には、１０−１３Ａ以下のオフ電流、０．１Ｖ／ｄｅｃ．のサブス
レッショルドスイング値（Ｓ値）（ゲート絶縁層の厚さ：１００ｎｍ）が実現され得る。
【０１６３】
このように、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高
純度化することにより、トランジスタの動作を良好なものとすることができる。
【０１６４】
＜変形例＞
図１０乃至図１３には、半導体装置の構成の変形例を示す。なお、以下では、変形例とし
て、トランジスタ１６２の構成が上記とは異なるものについて説明する。つまり、トラン
ジスタ１６０の構成は上記と同様である。
【０１６５】
図１０には、酸化物半導体層１４０の下にゲート電極１３６ｄを有し、ソース電極または
ドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１
４０の下側表面において酸化物半導体層１４０と接する構成のトランジスタ１６２を有す
る半導体装置の例を示す。なお、平面の構造は、断面に対応して適宜変更すればよいから
、ここでは、断面についてのみ示すこととする。
【０１６６】
図１０に示す構成と図２に示す構成の大きな相違点として、ソース電極またはドレイン電
極１４２ａや、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０との接
続の位置がある。つまり、図２に示す構成では、酸化物半導体層１４０の上側表面におい
て、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂ
と接するのに対して、図１０に示す構成では、酸化物半導体層１４０の下側表面において
、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと
接する。そして、この接触の相違に起因して、その他の電極、絶縁層などの配置が異なる
ものとなっている。各構成要素の詳細は、図２と同様である。
【０１６７】
具体的には、半導体装置は層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲー
ト電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられ
た、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと
、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上
側表面に接する酸化物半導体層１４０と、を有する。
【０１６８】
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め
込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極または
ドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂ
に接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されてい
る。
【０１６９】
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護
絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられて
いる。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられて
おり、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電
極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁
層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接す
る電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
【０１７０】
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め
込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられ
ている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０
ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１
５４ｄは電極１５０ｅと接している。
【０１７１】
図１１は、酸化物半導体層１４０の上にゲート電極１３６ｄを有する構成の例である。こ
こで、図１１（Ａ）は、ソース電極またはドレイン電極１４２ａや、ソース電極またはド
レイン電極１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０
と接する構成の例であり、図１１（Ｂ）は、ソース電極またはドレイン電極１４２ａや、
ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の上側表面において酸
化物半導体層１４０と接する構成の例である。
【０１７２】
図２や図１０に示す構成と図１１に示す構成の大きな相違点は、酸化物半導体層１４０の
上にゲート電極１３６ｄを有する点である。また、図１１（Ａ）に示す構成と図１１（Ｂ
）に示す構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極
またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいず
れにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電
極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様
である。
【０１７３】
具体的には、図１１（Ａ）に示す半導体装置は、層間絶縁層１２８上に設けられたソース
電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電
極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接
する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁層１３８
と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート電極１３６ｄ
と、を有する。
【０１７４】
また、図１１（Ｂ）に示す半導体装置は、層間絶縁層１２８上に設けられた酸化物半導体
層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１
４０、ソース電極またはドレイン電極１４２ａ、および、ソース電極またはドレイン電極
１４２ｂ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層
１４０と重畳する領域のゲート電極１３６ｄと、を有する。
【０１７５】
なお、図１１に示す構成では、図２に示す構成などと比較して、構成要素が省略できる場
合がある（例えば、電極１５０ａや、電極１５４ａなど）。この場合、作製工程の簡略化
という副次的な効果も得られる。もちろん、図２などに示す構成においても、必須ではな
い構成要素を省略できることはいうまでもない。
【０１７６】
図１２は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲー
ト電極１３６ｄを有する構成の例である。この場合、表面の平坦性やカバレッジに対する
要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成
する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３
６ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ１６
０についても、同様に作製することが可能である。
【０１７７】
図１２（Ａ）に示す構成と図１２（Ｂ）に示す構成の大きな相違点は、ソース電極または
ドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１
４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図２などと同様である。
【０１７８】
具体的には、図１２（Ａ）に示す半導体装置は、層間絶縁層１２８上に設けられたゲート
電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁
層１３８上に設けられた、ソース電極またはドレイン電極１４２ａ、ソース電極またはド
レイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレ
イン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
【０１７９】
また、図１２（Ｂ）に示す半導体装置は、層間絶縁層１２８上に設けられたゲート電極１
３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３
８上のゲート電極１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物
半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１４
２ａ、ソース電極またはドレイン電極１４２ｂと、を有する。
【０１８０】
なお、図１２に示す構成においても、図２に示す構成などと比較して、構成要素が省略で
きる場合がある。この場合も、作製工程の簡略化という効果が得られる。
【０１８１】
図１３は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲー
ト電極１３６ｄを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対
する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように
形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極
１３６ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ
１６０についても、同様に作製することが可能である。
【０１８２】
図１３（Ａ）に示す構成と図１３（Ｂ）に示す構成の大きな相違点は、ソース電極または
ドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１
４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図２などと同様である。
【０１８３】
具体的には、図１３（Ａ）に示す半導体装置は、層間絶縁層１２８上に設けられたソース
電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電
極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接
する酸化物半導体層１４０と、ソース電極またはドレイン電極１４２ａ、ソース電極また
はドレイン電極１４２ｂ、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、
ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極１
３６ｄと、を有する。
【０１８４】
また、図１３（Ｂ）に示す半導体装置は、層間絶縁層１２８上に設けられた酸化物半導体
層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極または
ドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４０
上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と
重畳する領域に設けられたゲート電極１３６ｄと、を有する。
【０１８５】
なお、図１３に示す構成においても、図２に示す構成などと比較して、構成要素が省略で
きる場合がある。この場合も、作製工程の簡略化という効果が得られる。
【０１８６】
以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現さ
れる。本実施の形態では、トランジスタ１６０とトランジスタ１６２を積層して形成する
例について説明したが、半導体装置の構成はこれに限られるものではない。また、本実施
の形態では、トランジスタ１６０とトランジスタ１６２のチャネル長方向が互いに垂直と
なる例を説明したが、トランジスタ１６０とトランジスタ１６２の位置関係などはこれに
限られるものではない。さらに、トランジスタ１６０とトランジスタ１６２とを重畳して
設けても良い。
【０１８７】
また、本実施の形態では理解の簡単のため、最小記憶単位（１ビット）の半導体装置につ
いて説明したが、半導体装置の構成はこれに限られるものではない。複数の半導体装置を
適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記半導体装
置を複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線
の構成も図１に限定されず、適宜変更することができる。
【０１８８】
本実施の形態に係る半導体装置は、トランジスタ１６２の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性記憶装置として用いることが可能である。
【０１８９】
また、トランジスタ１６２のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフに
よって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、
フラッシュメモリなどにおいて必要とされる情報を消去するための動作が不要であるとい
うメリットもある。
【０１９０】
また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジ
スタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の
読み出しを高速に行うことが可能である。
【０１９１】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
【０１９２】
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の回路構成および動作について説明
する。
【０１９３】
図１４に半導体装置（以下、メモリセルとも記す）の回路図の一例を示す。図１４に示す
メモリセル２００は、ソース線ＳＬと、ビット線ＢＬと、第１信号線Ｓ１と、第２信号線
Ｓ２と、ワード線ＷＬと、トランジスタ２０１と、トランジスタ２０２と、トランジスタ
２０３と、から構成されている。トランジスタ２０１及びトランジスタ２０３は、酸化物
半導体以外の材料を用いて形成されており、トランジスタ２０２は酸化物半導体を用いて
形成されている。
【０１９４】
ここで、トランジスタ２０１のゲート電極と、トランジスタ２０２のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、ソース線ＳＬと、トランジスタ
２０１のソース電極とは、電気的に接続され、トランジスタ２０１のドレイン電極と、ト
ランジスタ２０３のソース電極とは、電気的に接続されている。そして、ビット線ＢＬと
、トランジスタ２０３のドレイン電極とは、電気的に接続され、第１信号線Ｓ１と、トラ
ンジスタ２０２のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信
号線Ｓ２と、トランジスタ２０２のゲート電極とは、電気的に接続され、ワード線ＷＬと
、トランジスタ２０３のゲート電極とは電気的に接続されている。
【０１９５】
図１５に書き込み回路２１１の一例を示す。第１信号線Ｓ１は、スイッチを介して、書き
込み電位Ｖｗｒｉｔｅ又はＶｓ１＿０と電気的に接続されている。上記スイッチは、信号
Φｗ１及び信号Φｗ２によって制御される。
【０１９６】
図１６に読み出し回路２１２の一例を示す。読み出し回路２１２は、センスアンプ回路を
有する。読み出し回路２１２はビット線ＢＬに電気的に接続されている。ビット線ＢＬは
スイッチを介して抵抗Ｒの端子の一方に接続される。抵抗Ｒの端子の他方はＶｄｄに接続
されている。そして、抵抗Ｒとビット線ＢＬに接続される負荷との抵抗比によって決定さ
れる電位Ｖｉｎがセンスアンプ回路の入力端子の一方に入力される。このセンスアンプ回
路の入力端子の一方は、スイッチ等を介してビット線ＢＬに接続されており、電位Ｖｉｎ
をビット線の電位とも呼ぶ。抵抗Ｒは抵抗素子に限らず、実効的に抵抗として機能すれば
よく、トランジスタのダイオード接続であったり、ゲート電極を他の信号によって制御さ
れたトランジスタであったり、他の回路であっても構わない。センスアンプ回路の入力端
子の他方は、読み出し電位Ｖｒｅａｄに接続されている。また、ビット線ＢＬはスイッチ
を介して電位ＶＢＬ＿０と接続されている。上記スイッチは、信号Φｒ１、信号Φｒ２に
よって制御される。
【０１９７】
次に、図１４に示すメモリセル２００の書き込みと読み出しの動作について説明する。メ
モリセル２００は、ノードＡに蓄積される電荷、あるいは電位に応じて、トランジスタ２
０１の実効抵抗が変化するために、様々な状態をとることができる。そして、トランジス
タ２０２のオフ電流が極めて小さい、あるいは実質０であることから、ノードＡの電荷、
あるいは電位は長時間にわたって保持される。以下の説明において、書き込みとは、メモ
リセルのノードＡへの充放電を行うことで、メモリセルを所定の状態に移すことをいう。
読み出しとは、メモリセルの状態に応じて定まる電位を、所定の電位と比較することをい
う。書き込み、及び読み出しは、文脈に応じて、次の意味でも用いる。書き込み、或いは
データ書き込みとは、メモリセルに所定のデータを書き込む一連の動作をいう。読み出し
、或いはデータ読み出しとは、メモリセルに格納されたデータを読み出す一連の動作をい
う。
【０１９８】
メモリセル２００へ書き込みを行う場合、ソース線ＳＬを０Ｖ、ワード線ＷＬを０Ｖとし
てトランジスタ２０３をオフ状態とし、第２信号線Ｓ２をＶｄｄとしてトランジスタ２０
２をオン状態とする。ビット線ＢＬに接続される読み出し回路２１２は、信号Φｒ２をア
サート（有効化）し、信号Φｒ１をデアサート（非有効化）する。その結果、ビット線Ｂ
Ｌには、電位ＶＢＬ＿０が印加される。第１信号線Ｓ１に接続される書き込み回路２１１
は、信号Φｗ２をデアサート、信号Φｗ１をアサートして、書き込み状態とする。その結
果、第１信号線には書き込むデータに応じた書き込み電位Ｖｗｒｉｔｅが印加される。な
お、書き込み終了に当たっては、第１の信号線Ｓ１の電位が変化する前に、第２信号線Ｓ
２を０Ｖとして、トランジスタ２０２をオフ状態にする。
【０１９９】
その結果、ノードＡには、第１信号線の電位Ｖｗｒｉｔｅに応じた電荷が蓄積され、デー
タに応じた状態が書き込まれる。トランジスタ２０２のオフ電流が極めて小さい、あるい
は実質０であることから、トランジスタ２０１のゲート電極の電位は長時間にわたって保
持される。
【０２００】
メモリセル２００から読み出しを行う場合は、ソース線ＳＬを０Ｖ、ワード線ＷＬをＶｄ
ｄとしてトランジスタ２０３はオン状態とし、第２信号線Ｓ２を０Ｖとしてトランジスタ
２０２はオフ状態とする。第１信号線Ｓ１に接続される書き込み回路２１１は、信号Φｗ
２をアサート、信号Φｗ１をデアサートする。その結果、第１信号線にはＶＳ１＿０が印
加される。ビット線ＢＬに接続される読み出し回路２１２は、信号Φｒ２をデアサート、
信号Φｒ１をアサートして、読み出し動作状態とする。
【０２０１】
その結果、メモリセル２００のノードＡの状態に応じて、メモリセル２００のトランジス
タ２０１の実効的な抵抗値が決まる。読み出し回路２１２は、メモリセル２００のトラン
ジスタ２０１の実効的な抵抗値に応じて決まる電位Ｖｉｎ（ビット線の電位Ｖｉｎ）と、
読み出し電位Ｖｒｅａｄを比較することで読み出しを行う。
【０２０２】
なお、読み出しにおいて比較する「ビット線の電位Ｖｉｎ（電位Ｖｉｎ）」には、スイッ
チ等を介してビット線と接続されたセンスアンプ回路の入力端子のノードの電位が含まれ
るものとする。つまり、読み出し回路において比較される電位は、厳密にビット線の電位
と同一である必要はない。
【０２０３】
次に、本発明の一態様である書き込み動作について説明する。本発明の一態様の書き込み
は、図１７に示すように、第１の書き込み（ばらつき情報取得のための書き込み）、第１
の読み出し（ばらつき情報取得のための読み出し）、第２の書き込み（格納するデータの
書き込み）の３つのステップを有する。以下、各ステップについて説明する。
【０２０４】
第１の書き込みは、メモリセルの初期化を目的とし、メモリセルを所定の状態へ書き込む
。具体的には、書き込み電位ＶｗｒｉｔｅとしてＶｗｉ（初期化用電位）を用いて、上述
した書き込み動作を行う。
【０２０５】
第１の読み出しは、メモリセルのばらつき情報を取得することを目的とする。トランジス
タ２０１のしきい値電圧はメモリセルによってばらつきがあり、例えば、図１８（Ａ）に
示すような分布を有する。
【０２０６】
その結果、第１の書き込みを行った後に、上述した読み出し動作を行うと、メモリセルの
実効的な抵抗値に応じて決まる、センスアンプ回路の入力端子のノードの電位Ｖｉｎ（或
いはビット線ＢＬの電位）もメモリセルによってばらつき、例えば、図１８（Ｂ）に示す
ような分布を有する。
【０２０７】
そこで、第１の読み出しでは、メモリセルのばらつき情報を取得するために、読み出しに
係るビット線ＢＬの電位Ｖｉｎの詳細な読み出しを行う。具体的には、読み出し回路２１
２中のセンスアンプ回路に与えられる読み出し電位Ｖｒｅａｄとして複数の電位Ｖｒｉ＿
０〜Ｖｒｉ＿ｍ（ｍは０より大きい整数）から選ばれた電位Ｖｒｉ＿ｊ（ｊは０以上ｍ以
下の整数）を用いて、ＶｉｎとＶｒｉ＿ｊの比較を行う。当該の比較は、Ｖｒｉ＿ｊにお
けるｊを変更して、複数回行う。これにより、読み出しに係るビット線の電位Ｖｉｎが、
Ｖｒｉ＿ｊで区切られた区間（Ｖｒｉ＿ｊとＶｒｉ＿（ｊ＋１）とで区切られた区間）の
いずれに属するか、判定される。
【０２０８】
複数のそれぞれの電位Ｖｒｉ＿ｊ（ｊは０以上ｍ以下の整数）は、例えば、トランジスタ
２０１のしきい値電圧Ｖｔｈが、Ｖ０＋ｊ×ΔＶｔｈ＜Ｖｔｈ＜Ｖ０＋（ｊ＋１）×ΔＶ
ｔｈを満たすメモリセルでは、Ｖｒｉ＿ｊ＜Ｖｉｎ＜Ｖｒｉ＿（ｊ＋１）となるように決
める。なお、Ｖ０＋ｊ×ΔＶｔｈ（ｊは０以上ｍ以下の整数）で区切られる区間のうち、
Ｖ０＋ｉ×ΔＶｔｈとＶ０＋（ｉ＋１）×ΔＶｔｈで区切られた区間を区間ｉ（ｉは０以
上ｍ―１以下の整数）と呼ぶこととする。これを満たすようなＶｒｉ＿ｊは、例えば、シ
ミュレーションや実験から定めることが可能である。
【０２０９】
Ｖ０、ｍ、ΔＶｔｈは、正常なメモリセルが有するトランジスタ２０１のしきい値電圧が
、Ｖ０以上Ｖ０＋（ｍ＋１）×ΔＶｔｈ以下の区間に含まれるように決める。ΔＶｔｈは
、書き込み後のメモリセルの状態の分布幅を決める量である。ΔＶｔｈが小さいと書き込
み後のメモリセルの状態の分布は狭くなる。メモリセルに書き込むデータの多値の度合い
”ｎ”や電源電位等を考慮して決定する。
【０２１０】
なお、Ｖｒｉのばらつきは主としてトランジスタ２０１のＶｔｈのばらつきであるが、他
の要因によるばらつきも考えられる。つまり、トランジスタ２０１のＶｔｈを固定しても
電位Ｖｉｎは依然狭い分布を有すると考えられる。これを考慮する場合には、より正確に
は、Ｖｒｉ＿ｊを、例えば、Ｖｒｉ＿ｊの分布の代表値に設定すれば良い。
【０２１１】
第１の読み出しにおいて、複数の電位Ｖｒｉ＿０〜Ｖｒｉ＿ｍ（ｍは０より大きい整数）
を用いた複数回の比較の方法を、例を挙げて説明する。例えば、複数の電位Ｖｒｉ＿１〜
Ｖｒｉ＿（ｍ−１）を順にｍ−１回の比較を行うことで、メモリセルのトランジスタ２０
１のしきい値電圧Ｖｔｈがどの区間に属するかを判定することができる。
【０２１２】
また、図１９に示すように、比較結果をフィードバックして繰り返し比較する方法を取る
ことも可能である。図１９を用いて、ｍ＝８の場合について、３回の比較を行うことでメ
モリセルのトランジスタ２０１のしきい値電圧Ｖｔｈがどの区間に属するかを判定する方
法を説明する。
【０２１３】
まず、読み出し電位Ｖｒｅａｄとして、複数の電位Ｖｒｉ＿０〜Ｖｒｉ＿８の中央付近の
電位である、電位Ｖｒｉ＿４を用いて、電位Ｖｉｎとの１回目の比較を行う。１回目の比
較の結果、センスアンプ回路の出力が”０”（ＳＡ＿ＯＵＴ＝”０”）、つまり電位Ｖｉ
ｎ＜電位Ｖｒｉ＿４の場合、複数の電位Ｖｒｉ＿１〜Ｖｒｉ＿４の中央付近の電位である
、電位Ｖｒｉ＿２を読み出し電位Ｖｒｅａｄとして、電位Ｖｉｎとの２回目の比較を行う
。また、センスアンプ回路の出力が”１”（ＳＡ＿ＯＵＴ＝”１”）、つまり電位Ｖｉｎ
＞電位Ｖｒｉ＿４の場合、複数の電位Ｖｒｉ＿４〜Ｖｒｉ＿７の中央付近の電位である、
電位Ｖｒｉ＿６を読み出し電位Ｖｒｅａｄとして、電位Ｖｉｎとの２回目の比較を行う。
【０２１４】
電位Ｖｒｉ＿２を読み出し電位Ｖｒｅａｄとした、比較の結果、ＳＡ＿ＯＵＴ＝”０”、
つまり電位Ｖｉｎ＜電位Ｖｒｉ＿２の場合、電位Ｖｒｉ＿１を読み出し電位Ｖｒｅａｄと
して、電位Ｖｉｎとの３回目の比較を行う。同様に、ＳＡ＿ＯＵＴ＝”１”、つまり電位
Ｖｉｎ＞電位Ｖｒｉ＿２の場合、電位Ｖｒｉ＿３を読み出し電位Ｖｒｅａｄとして、電位
Ｖｉｎとの３回目の比較を行う。同様に、電位Ｖｒｉ＿６を読み出し電位Ｖｒｅａｄとし
た比較の結果、ＳＡ＿ＯＵＴ＝”０”、つまり電位Ｖｉｎ＜電位Ｖｒｉ＿６の場合、電位
Ｖｒｉ＿５を読み出し電位Ｖｒｅａｄとして、電位Ｖｉｎとの３回目の比較を行う。同様
に、ＳＡ＿ＯＵＴ＝”１”、つまり電位Ｖｉｎ＞電位Ｖｒｉ＿６の場合、電位Ｖｒｉ＿７
を読み出し電位Ｖｒｅａｄとして、電位Ｖｉｎとの３回目の比較を行う。
【０２１５】
３回目の比較の結果、電位Ｖｉｎ＜電位Ｖｒｉ＿１の場合、メモリセルのトランジスタ２
０１のしきい値電圧Ｖｔｈは、区間０に属すると判定することができる。以下同様に、電
位Ｖｉｎ＞電位Ｖｒｉ＿１なら区間１に、電位Ｖｉｎ＜電位Ｖｒｉ＿３なら区間２に、電
位Ｖｉｎ＞電位Ｖｒｉ＿３なら区間３に、電位Ｖｉｎ＜電位Ｖｒｉ＿５なら区間４に、電
位Ｖｉｎ＞電位Ｖｒｉ＿５なら区間５に、電位Ｖｉｎ＜電位Ｖｒｉ＿７なら区間６に、電
位Ｖｉｎ＞電位Ｖｒｉ＿７なら区間７に、メモリセルのトランジスタ２０１のしきい値電
圧Ｖｔｈは、属すると判定することができる。以上のように、比較結果をフィードバック
して繰り返し比較することにより、区間がｍ＝２Ｍ個の場合でも、比較の回数をＭ回に低
減して読み出しを行うことができる。
【０２１６】
なお、第１の読み出しにおいて複数回の比較を行う際には、初回の比較以外には、ビット
線の充放電を伴わないため、高速な読み出しが可能である。
【０２１７】
なお、第１の読み出しにおいて、複数の電位ＶＶｒｉ＿０〜Ｖｒｉ＿ｍ（ｍは０より大き
い整数）を用いた比較の方法として、複数回の比較を行う例を説明したが、１回だけの比
較を行うことも可能である。具体的には、読み出し回路に、センスアンプ回路をｍ−１個
設ければよい。
【０２１８】
次に、第２の書き込み（格納するデータの書き込み）では、メモリセルに所望のデータを
書き込む。データとして、”０”、”１”、・・・”ｎ−１”のｎ値を書き込むこととす
る。また、トランジスタ２０１のしきい値電圧が代表値Ｖｔｈ＿ｔｙｐであるメモリセル
にデータ”ｉ”（ｉ＝０〜ｎの整数）を書き込む際の書き込み電位をＶｗ＿ｉとする。
【０２１９】
第２の書き込みでは、メモリセルにデータ”ｉ”を書き込む場合に、メモリセルがどの区
間に属するかに基づいて補正した書き込み電位を用いて書き込みを行う。例えば、トラン
ジスタ２０１のしきい値電圧の代表値Ｖｔｈ＿ｔｙｐを含む区間を区間ｉ０とする。この
とき、区間ｉ０＋ｋ（ｋは−ｉ０〜ｍ−１−ｉ０の整数）での補正電圧はｋ×ΔＶｔｈと
する。表１にトランジスタ２０１のしきい値電圧の各区間の範囲に対応する、しきい値電
圧と、補正電圧を示す。
【０２２０】
【表１】
【０２２１】
例えば、区間ｉ０では補正電圧０、区間ｉ０よりΔＶｔｈだけ大きい隣の区間では、補正
電圧をΔＶｔｈとし、区間ｉ０よりΔＶｔｈだけ小さい隣の区間では、補正電圧を−ΔＶ
ｔｈとする。そして、メモリセルが区間（ｉ０＋ｋ）に属する場合、補正した書き込み電
位であるＶｗ＿ｉ＋ｋ×ΔＶｔｈを用いて書き込みを行う。
【０２２２】
このような書き込みを行うことで、書き込み後の状態の分布を狭くすることができる。そ
の結果、多値の度合を向上させることが可能である。また、本発明の一態様である書き込
み動作では、初回に一度書き込んで読み出すだけであるから、従来のベリファイ書き込み
動作が、書き込みと読み出しを何回も繰り返すのと比較して、高速な書き込みを実現する
ことができる。
【０２２３】
なお、図２０に、補正を行わない場合（つまり補正電圧をすべて０Ｖとした場合）のデー
タ書き込み後の一例（図２０（Ａ））と、補正を行った場合のデータ書き込み後の一例（
図２０（Ｂ））をそれぞれ示す。図２０（Ａ）では、書き込み電位はメモリセルに依らず
一定であり、書き込み後の状態は、トランジスタ２０１のしきい値電圧の分布と同程度の
分布を有する。その結果、例えばメモリセルは４値以下の状態しか格納することができな
い。一方、図２０（Ｂ）では、書き込み電位がメモリセル毎に補正されるため、書き込み
後の状態は、ΔＶｔｈ程度の狭い分布を有する。その結果、例えばメモリセルは１６値の
状態を格納することができる。
【０２２４】
次に、本発明の一態様に係る読み出し動作（格納されたデータの読み出し動作）について
説明する。
【０２２５】
データとして、”０”、”１”、・・・”ｎ−１”のｎ値を読み出すためには、読み出し
電位Ｖｒｅａｄとして複数の電位Ｖｒ＿ｊ〜Ｖｒ＿ｎ−２（ｎ−２は０より大きい整数）
から選ばれた電位Ｖｒ＿ｊ（ｊ＝０〜ｎ−２の整数）を用いて、複数回の比較を行う。読
み出し電位Ｖｒ＿ｊは、データ”ｊ”のメモリセルを読み出したときの電位Ｖｉｎの値と
、データ”ｊ＋１”のメモリセルを読み出したときの電位Ｖｉｎの値の間の電位となるよ
うに決める。
【０２２６】
複数の電位Ｖｒ＿ｊ〜Ｖｒ＿ｎ−２（ｎ−２は０より大きい整数）を用いて複数回の比較
を行う方法を例を挙げて説明する。例えば、複数の電位Ｖｒ＿ｊ（ｊ＝０〜ｎ−２の整数
）を順にｎ−１回の比較を行うことで、メモリセルの状態がデータ”０”、”１”、・・
・”ｎ”のどの状態にあるかを判定することができる。また、第１の読み出し動作で図１
９を用いて説明した方法と同様な方法を用いることも可能である。その結果、少ない比較
回数で読み出すこともできる。さらに、センスアンプ回路をｎ−１個設けて、１回の比較
で読み出しを行うことも可能である。
【０２２７】
具体的な動作電圧（電位）の一例を表２に示す。例えば、多値の度合をｎ＝１６、電源電
位をＶｄｄ＝２Ｖ、トランジスタ２０１のしきい値電圧の代表値をＶｔｈ＿ｔｙｐ＝０．
３Ｖ、トランジスタ２０１のしきい値電圧の区間幅をΔＶｔｈ＝０．０４Ｖ、トランジス
タ２０１のしきい値電圧の区間数、及び第１の読み出し動作の読み出し電位のＶｉｎの区
間数をｍ＝８、第１の書き込み動作の書き込み電位をＶｗｉ＝０．９８Ｖ、とすれば良い
。
【０２２８】
【表２】
【０２２９】
また、トランジスタ２０１のしきい値電圧の各区間の範囲に対応する補正電圧は表３に示
す値を、第１の読み出しに係る読み出し電位Ｖｒｉ＿０〜Ｖｒｉ＿８（ｉ＝０〜８の整数
）は表４に示す値を、第２の書き込みの補正前書き込み電位Ｖｗ＿０〜Ｖｗ＿１５（ｉ＝
０〜１５の整数）は表５に示す値を、格納されたデータの読み出しに係る読み出し電位Ｖ
ｒ＿０〜Ｖｒ＿１４は表６に示す値を、それぞれ用いることができる。このような電圧値
を用いることで、Ｖｄｄ＝２Ｖ以内の電位で書き込み動作および読み出し動作を行うこと
ができる。
【０２３０】
【表３】
【０２３１】
【表４】
【０２３２】
【表５】
【０２３３】
【表６】
【０２３４】
以上のように、本発明の一態様の書き込みは、第１の書き込み（ばらつき情報取得のため
の書き込み）、第１の読み出し（ばらつき情報取得のための読み出し）、第２の書き込み
（格納するデータの書き込み）の３つのステップを有する。第１の書き込みと第１の読み
出しを行うことで、メモリセルのばらつき情報を取得し、第２の書き込みにおいて、取得
したメモリセルのばらつき情報をもとに補正した書き込み電圧を用いて所定のデータをメ
モリセルに書き込むことを特徴とする。その結果、書き込み後の状態の分布を狭くするこ
とが可能となる。
【０２３５】
図２１に、ｋｒ×（ｋｃ×ｋｗ）のメモリセルアレイを有する本発明の一態様に係る半導
体装置のブロック回路図の一例を示す。例えば、多値の度合いがｎ＝４であれば、記憶容
量は２×ｋｒ×（ｋｃ×ｋｗ）ビット、ｎ＝１６であれば、記憶容量は４×ｋｒ×（ｋｃ
×ｋｗ）ビットとなる。一般に、ｎ＝２ｋ（ｋは１以上の整数）であれば、２値の場合と
比較して、メモリ容量はｋ倍となる。
【０２３６】
図２１に示す半導体装置は、ｋｒ本のワード線ＷＬ及び第２信号線Ｓ２と、ｋｃ×ｋｗ本
のビット線ＢＬ（１＿１）〜ＢＬ（ｋｗ＿ｋｃ）及び第１信号線Ｓ１（１＿１）〜Ｓ１（
ｋｗ＿ｋｃ）と、複数のメモリセル２００（１、１）〜２００（ｋｒ、ｋｗ＿ｋｃ）が縦
ｋｒ個（行）×横（ｋｃ×ｋｗ）個（列）（ｋｒ、ｋｃ、ｋｗは自然数）のマトリクス状
に配置されたメモリセルアレイ２１０と、読み出し回路２１２、書き込み回路２１１、複
数のマルチプレクサ２１９、第２信号線及びワード線の駆動回路２１３、列デコーダ２１
４、アドレスバッファ２１５、データバッファ２１８、電位生成回路２１７、制御回路２
１６などの周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等
が設けられてもよい。なお、ｋｃは列デコーダ２１４によって独立に選択できる列の数、
ｋｗは同時に選択される列の数である。
【０２３７】
メモリセル２００は、図１４に示した回路を用いることができる。各メモリセル（代表と
して、メモリセル２００（ｉ、ｊ）を考える。ここで、ｉは１以上ｋｒ以下の整数、ｊは
１以上ｋｃ×ｋｗ以下の整数）は、ビット線ＢＬ（ｊ）、第１信号線Ｓ１（ｊ）、ワード
線ＷＬ（ｉ）及び第２信号線Ｓ２（ｉ）、ソース配線にそれぞれ接続されている。また、
ビット線ＢＬ（１＿１）〜ＢＬ（ｋｗ＿ｋｃ）及び第１信号線Ｓ１（１＿１）〜Ｓ１（ｋ
ｗ＿ｋｃ）は、マルチプレクサ２１９に接続されている。ワード線ＷＬ（１）〜ＷＬ（ｋ
ｒ）及び第２信号線Ｓ２（１）〜Ｓ２（ｋｒ）はワード線及び第２信号線の駆動回路２１
３にそれぞれ接続されている。
【０２３８】
次に、各回路について説明する。書き込み回路２１１、読み出し回路２１２は、それぞれ
図１５、図１６に示した回路を用いることができる。
【０２３９】
マルチプレクサ２１９は、列デコーダ２１４の出力信号を制御信号として入力し、ｋｃ本
のビット線から選択されたビット線を読み出し回路２１２に接続する。具体的には、ｋｃ
本の制御信号のうち一本の信号がアサートされ、アサートされた制御信号が制御するビッ
ト線をＢＬ＿Ｓ線と接続する。また、マルチプレクサ２１９は、ｋｃ本の第１信号線Ｓ１
から選択された第１信号線を書き込み回路２１１に接続する。具体的には、ｋｃ本の制御
信号のうち一本の信号がアサートされ、アサートされた制御信号が制御する第１信号線を
Ｓ１＿Ｓ線と接続する。
【０２４０】
列デコーダ２１４は、アドレスバッファ２１５より出力される列アドレスや、制御回路２
１６より出力される制御信号等を入力信号とし、アドレスが指定する１本の出力信号をア
サートし、他の出力信号をデアサートする。
【０２４１】
なお、ｋｃ＝１の構成の半導体装置とする場合、列デコーダ２１４およびマルチプレクサ
２１９を設ける必要はない。この場合、書き込み回路２１１と第１信号線Ｓ１を直接接続
させ、読み出し回路２１２とビット線ＢＬを直接接続させればよい。
【０２４２】
第２信号線及びワード線の駆動回路２１３は、アドレスバッファ２１５より出力される行
アドレスや、制御回路２１６より出力される制御信号等を入力信号とし、アドレスが指定
するワード線及び第２信号線とそれ以外のワード線及び第２信号線にそれぞれ所定の電位
を印加する。
【０２４３】
電位生成回路２１７は、制御回路２１６が出力する制御信号にしたがって、書き込み電位
Ｖｗｒｉｔｅ、読み出し電位Ｖｒｅａｄ、ＶＢＬ＿０、ＶＳ１＿０等を出力する。書き込
み電位Ｖｗｒｉｔｅは、第１の書き込み動作ではＶｗｉを、第２の書き込み動作では、書
き込みデータと第１の読み出しの結果に応じて補正した書き込み電位（Ｖｗ＿ｊ（ｊ＝０
〜ｎ−１の整数））を出力する。読み出し電位Ｖｒｅａｄは、データ読み出し動作ではＶ
ｒ＿ｊ（ｊ＝０〜ｎ−２の整数）のいずれかの電位を、第１の読み出し動作ではＶｒｉ＿
ｊ（ｊ＝０〜ｍ＋１の整数）のいずれかの電位を出力する。これらの電位は、制御回路の
出力信号によって指定される。例えば、制御回路から出力された電圧レベルを表すデジタ
ル信号を入力信号とするデジタルアナログコンバータ（ＤＡＣ）を有していてもよい。
【０２４４】
なお、電位生成回路２１７は、複数の書き込み電位Ｖｗｒｉｔｅ、および複数の読み出し
電位Ｖｒｅａｄを出力しても良い。例えば、書き込み回路２１１が複数ある場合で、それ
ぞれに異なる電位を書き込む必要がある場合には、複数の書き込み電位Ｖｗｒｉｔｅによ
って、それぞれの書き込み回路２１１に、適切な電位を供給することができる。また、例
えば、読み出し回路２１２が複数ある場合で、図１９に示すように、比較結果をフィード
バックして繰り返し比較する方法を取る場合には、複数の読み出し電位Ｖｒｅａｄによっ
て、それぞれの読み出し回路２１２に、適切な電位を供給することができる。
【０２４５】
アドレスバッファ２１５は、半導体装置に入力されるアドレス信号や制御信号回路から出
力される制御信号を入力信号とし、制御信号に従って、所定のタイミングで所定の列アド
レスや行アドレスを出力する。アドレスレジスタを有していても良い。
【０２４６】
データバッファ２１８は、半導体装置に入力されるＤｉｎ信号や読み出し回路２１２から
の出力信号や制御回路２１６から出力される制御信号を入力信号とし、書き込み回路２１
１に入力する信号や半導体装置から出力されるＤｏｕｔ信号や制御回路２１６に入力する
信号を出力信号とする。データバッファ２１８は、データレジスタを有し、制御信号に従
って、所定のタイミングで各種入力信号をデータレジスタに格納する。制御回路２１６に
入力する出力信号は、書き込み電位Ｖｗｒｉｔｅや読み出し電位Ｖｒｅａｄを選択するた
めに必要な信号で、メモリセルに書き込むデータやメモリセルから読み出したデータ等で
ある。
【０２４７】
制御回路２１６は、半導体装置に入力されるＷＥ、ＲＥ、ＣＬＫ等の信号やデータバッフ
ァ２１８からの出力信号を入力信号とし、電位生成回路２１７、アドレスバッファ２１５
、データバッファ２１８、列デコーダ２１４、第２信号線及びワード線の駆動回路２１３
等へ各種制御信号を出力する。制御信号は、データ書き込み動作やデータ読み出し動作を
実行するためのタイミング制御信号や使用する電位等の情報を有する制御信号である。特
に、第２の書き込み動作においては、書き込み電位の情報と補正電圧の情報から補正した
書き込み電位の情報を生成し、出力する。制御回路２１６は、書き込み電位の情報と補正
電圧の情報から補正した書き込み電位の情報を生成するためのＲＯＭを有していても良い
。例えば、書き込み電位の情報を４ビット、補正電圧の情報を３ビット、補正した書き込
み電位を６ビットで表す場合には、８ｋｂｉｔのＲＯＭを有していてもよい。或いは、書
き込み電位の情報と補正電圧の情報から補正した書き込み電位の情報を生成するための演
算回路を有していてもよい。
【０２４８】
なお、本実施の形態では、読み出し電位Ｖｒｅａｄを電位生成回路２１７で生成する構成
としたが、読み出し電位Ｖｒｅａｄを他の構成によって生成することも可能である。例え
ば、メモリセルとＶｉｎを生成する回路と同じ構成の参照回路を設けて、参照回路が有す
るメモリセルのノードＡの電位を制御することで、Ｖｒｅａｄを生成することが可能であ
る。なお、読み出し回路２１２がセンスアンプ回路を一つ有する構成を示したが、複数の
センスアンプ回路を有しても良い。読み出し回路２１２が複数のセンスアンプ回路を有す
ることで、読み出し回数を減らすことが可能である。
【０２４９】
本実施の形態に係る半導体装置は、トランジスタ２０２の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性の記憶装置として用いることが可能である。
【０２５０】
また、トランジスタ２０２のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフに
よって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、
トランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。
これにより、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動
作に起因する動作速度の低下を抑制することができる。
【０２５１】
また、酸化物半導体以外の材料を用いたトランジスタは酸化物半導体を用いたトランジス
タと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読
み出しを高速に行うことが可能である。
【０２５２】
また、本実施の形態に係る半導体装置は多値型なので、面積あたりの記憶容量を大きくす
ることができる。よって、半導体装置の小型化、高集積化を図ることができる。
【０２５３】
上述したように、メモリセルのばらつき情報を取得し、ばらつき情報に応じた書き込み電
位をメモリセルに書き込むことによって、書き込み後のメモリセルの状態の分布を狭くす
ることができる。その結果、多値の度合を向上させることが可能である。本発明の一態様
である書き込み動作では、フローティングとなるノードの電位を直接制御することができ
るので、第１の書き込み、第１の読み出し、第２の書き込みという３ステップの書き込み
動作によって高精度のしきい値電圧制御を実現することができる。その結果、従来のベリ
ファイ書き込み動作において書き込みと読み出しを何回も繰り返すのと比較して、高速な
書き込みを実現することができる。
【０２５４】
（実施の形態３）
本実施の形態では、先の実施の形態で得られる半導体装置を搭載した電子機器の例につい
て図２２を用いて説明する。先の実施の形態で得られる半導体装置は、電力の供給がない
場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じな
い。さらに、その動作も高速である。このため、当該半導体装置を用いて新たな構成の電
子機器を提供することが可能である。なお、先の実施の形態に係る半導体装置は、集積化
されて回路基板などに実装され、各電子機器の内部に搭載されることになる。
【０２５５】
図２２（Ａ）は、先の実施の形態に係る半導体装置を含むノート型のパーソナルコンピュ
ータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構
成されている。本発明の一態様に係る半導体装置をノート型のパーソナルコンピュータに
適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、
書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発
明の一態様に係る半導体装置をノート型のパーソナルコンピュータに適用することは好適
である。
【０２５６】
図２２（Ｂ）は、先の実施の形態に係る半導体装置を含む携帯情報端末（ＰＤＡ）であり
、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等
が設けられている。また操作用の付属品としてスタイラス３１２がある。本発明の一態様
に係る半導体装置をＰＤＡに適用することで、電力の供給がない場合でも、情報を保持す
ることが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も
高速である。このため、本発明の一態様に係る半導体装置をＰＤＡに適用することは好適
である。
【０２５７】
図２２（Ｃ）には、先の実施の形態に係る半導体装置を含む電子ペーパーの一例として、
電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で
構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、
該軸部３３７を軸として開閉動作を行うことができる。このような構成により、電子書籍
３２０は、紙の書籍のように用いることが可能である。本発明の一態様に係る半導体装置
を電子ペーパーに適用することで、電力の供給がない場合でも、情報を保持することが可
能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である
。このため、本発明の一態様に係る半導体装置を電子ペーパーに適用することは好適であ
る。
【０２５８】
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれて
いる。表示部３２５および表示部３２７は、続き画面を表示する構成としてもよいし、異
なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば
右側の表示部（図２２（Ｃ）では表示部３２５）に文章を表示し、左側の表示部（図２２
（Ｃ）では表示部３２７）に画像を表示することができる。
【０２５９】
また、図２２（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐
体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。操作キ
ー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポ
インティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部
接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなど
の各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい
。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい。
【０２６０】
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電
子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも
可能である。
【０２６１】
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能
である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジッ
トカード等の各種カードにおける表示などに適用することができる。
【０２６２】
図２２（Ｄ）は、先の実施の形態に係る半導体装置を含む携帯電話機である。当該携帯電
話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１は、表
示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３
４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４０
は、当該携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを
備えている。また、アンテナは筐体３４１に内蔵されている。本発明の一態様に係る半導
体装置を携帯電話機に適用することで、電力の供給がない場合でも、情報を保持すること
が可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速で
ある。このため、本発明の一態様に係る半導体装置を携帯電話機に適用することは好適で
ある。
【０２６３】
表示パネル３４２はタッチパネル機能を備えており、図２２（Ｄ）には映像表示されてい
る複数の操作キー３４５を点線で示している。なお、当該携帯電話は、太陽電池セル３４
９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。ま
た、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすること
もできる。
【０２６４】
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３
４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話が可能である。ス
ピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再
生などが可能である。さらに、筐体３４０と筐体３４１はスライドし、図２２（Ｄ）のよ
うに展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可
能である。
【０２６５】
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であ
り、充電やデータ通信が可能になっている。また、外部メモリスロット３５０に記録媒体
を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、
赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０２６６】
図２２（Ｅ）は、先の実施の形態に係る半導体装置を含むデジタルカメラである。当該デ
ジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４
、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。本発明の一態様
に係る半導体装置をデジタルカメラに適用することで、電力の供給がない場合でも、情報
を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、そ
の動作も高速である。このため、本発明の一態様に係る半導体装置をデジタルカメラに適
用することは好適である。
【０２６７】
図２２（Ｆ）は、先の実施の形態に係る半導体装置を含むテレビジョン装置である。テレ
ビジョン装置３７０では、筐体３７１に表示部３７３が組み込まれている。表示部３７３
により、映像を表示することが可能である。なお、ここでは、スタンド３７５により筐体
３７１を支持した構成を示している。
【０２６８】
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン
操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９に
より、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作
することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力
する情報を表示する表示部３７７を設ける構成としてもよい。本発明の一態様に係る半導
体装置をテレビジョン装置に適用することで、電力の供給がない場合でも、情報を保持す
ることが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も
高速である。このため、本発明の一態様に係る半導体装置をテレビジョン装置に適用する
ことは好適である。
【０２６９】
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適であ
る。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して
有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信
者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うこ
とが可能である。
【０２７０】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる
【符号の説明】
【０２７１】
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ 電極
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極
１３６ｂ 電極
１３６ｃ 電極
１３６ｄ ゲート電極
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極
１５０ｂ 電極
１５０ｃ 電極
１５０ｄ 電極
１５０ｅ 電極
１５２ 絶縁層
１５４ａ 電極
１５４ｂ 電極
１５４ｃ 電極
１５４ｄ 電極
１６０ トランジスタ
１６２ トランジスタ
２００ メモリセル
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２１０ メモリセルアレイ
２１１ 書き込み回路
２１２ 読み出し回路
２１３ 駆動回路
２１４ 列デコーダ
２１５ アドレスバッファ
２１６ 制御回路
２１７ 電位生成回路
２１８ データバッファ
２１９ マルチプレクサ
３０１ 本体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４５ 操作キー
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部（Ｂ）
３６６ バッテリー
３６７ 表示部（Ａ）
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３７７ 表示部
３７９ 操作キー
３８０ リモコン操作機
【特許請求の範囲】
【請求項１】
ソース線と、
ビット線と、
第１信号線と、
第２信号線と、
ワード線と、
前記ソース線、前記ビット線、前記第１信号線、前記第２信号線、及び前記ワード線に電気的に接続されたメモリセルと、
入力されたアドレス信号によって指定されたメモリセルを選択するように、前記第２信号線及び前記ワード線を駆動することができる機能を有する第１の回路と、
前記第１信号線に書き込み電位を出力することができる機能を有する第２の回路と、
前記指定されたメモリセルに電気的に接続されたビット線から入力される電位と、複数の読み出し電位とを比較することができる機能を有する第３の回路と、
前記ビット線の電位と前記複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択することができる機能を有する第４の回路と、
前記書き込み電位及び前記複数の読み出し電位を生成し、前記第２の回路及び前記第３の回路に供給することができる機能を有する第５の回路と、を有し、
前記メモリセルは、
第１のゲート電極、第１のソース電極、及び第１のドレイン電極を有する第１のトランジスタと、
第２のゲート電極、第２のソース電極、及び第２のドレイン電極を有する第２のトランジスタと、
第３のゲート電極、第３のソース電極、及び第３のドレイン電極を有する第３のトランジスタと、を有し、
前記第１のトランジスタは、シリコンを含むチャネル形成領域を有し、
前記第２のトランジスタは、酸化物半導体を含むチャネル形成領域を有し、
前記第１のゲート電極は、前記第２のソース電極または前記第２のドレイン電極の一方と電気的に接続され、
前記ソース線は、前記第１のソース電極または前記第１のドレイン電極の一方と電気的に接続され、
前記第１のソース電極または前記第１のドレイン電極の他方は、前記第３のソース電極または前記第３のドレイン電極の一方と電気的に接続され、
前記ビット線は、前記第３のソース電極または前記第３のドレイン電極の他方と電気的に接続され、
前記第１信号線は、前記第２のソース電極または前記第２のドレイン電極の他方と電気的に接続され、
前記第２信号線は、前記第２のゲート電極と電気的に接続され、
前記ワード線は、前記第３のゲート電極と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１において、前記第２のトランジスタのオフ電流は１×１０−１３Ａ以下であることを特徴とする半導体装置。
【請求項１】
ソース線と、
ビット線と、
第１信号線と、
第２信号線と、
ワード線と、
前記ソース線、前記ビット線、前記第１信号線、前記第２信号線、及び前記ワード線に電気的に接続されたメモリセルと、
入力されたアドレス信号によって指定されたメモリセルを選択するように、前記第２信号線及び前記ワード線を駆動することができる機能を有する第１の回路と、
前記第１信号線に書き込み電位を出力することができる機能を有する第２の回路と、
前記指定されたメモリセルに電気的に接続されたビット線から入力される電位と、複数の読み出し電位とを比較することができる機能を有する第３の回路と、
前記ビット線の電位と前記複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択することができる機能を有する第４の回路と、
前記書き込み電位及び前記複数の読み出し電位を生成し、前記第２の回路及び前記第３の回路に供給することができる機能を有する第５の回路と、を有し、
前記メモリセルは、
第１のゲート電極、第１のソース電極、及び第１のドレイン電極を有する第１のトランジスタと、
第２のゲート電極、第２のソース電極、及び第２のドレイン電極を有する第２のトランジスタと、
第３のゲート電極、第３のソース電極、及び第３のドレイン電極を有する第３のトランジスタと、を有し、
前記第１のトランジスタは、シリコンを含むチャネル形成領域を有し、
前記第２のトランジスタは、酸化物半導体を含むチャネル形成領域を有し、
前記第１のゲート電極は、前記第２のソース電極または前記第２のドレイン電極の一方と電気的に接続され、
前記ソース線は、前記第１のソース電極または前記第１のドレイン電極の一方と電気的に接続され、
前記第１のソース電極または前記第１のドレイン電極の他方は、前記第３のソース電極または前記第３のドレイン電極の一方と電気的に接続され、
前記ビット線は、前記第３のソース電極または前記第３のドレイン電極の他方と電気的に接続され、
前記第１信号線は、前記第２のソース電極または前記第２のドレイン電極の他方と電気的に接続され、
前記第２信号線は、前記第２のゲート電極と電気的に接続され、
前記ワード線は、前記第３のゲート電極と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１において、前記第２のトランジスタのオフ電流は１×１０−１３Ａ以下であることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１３−３３９７４（Ｐ２０１３−３３９７４Ａ）
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願番号】特願２０１２−１９８５２０（Ｐ２０１２−１９８５２０）
【出願日】平成２４年９月１０日（２０１２．９．１０）
【分割の表示】特願２０１０−２５１０３９（Ｐ２０１０−２５１０３９）の分割
【原出願日】平成２２年１１月９日（２０１０．１１．９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願日】平成２４年９月１０日（２０１２．９．１０）
【分割の表示】特願２０１０−２５１０３９（Ｐ２０１０−２５１０３９）の分割
【原出願日】平成２２年１１月９日（２０１０．１１．９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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