【課題】 パストランジスタ間の空間確保が可能な不揮発性メモリ装置を提供する
【解決手段】 不揮発性メモリ装置１００が備える行デコーダ１２０は、パストランジスタ部１２３＿Ｌ、１２３＿Ｒを含む。パストランジスタ部１２３＿Ｌ、１２３＿Ｒは、メモリブロック１１０の左右に配列される。ブロック選択信号ＢＬＫＷＬ１によって共通ゲートを形成するパストランジスタ端Ｐａｓｓ ＴＲ ０とパストランジスタ端Ｐａｓｓ ＴＲ ８とは、選択的に活性化される第１駆動信号ラインＳＩ１及び第２駆動信号ラインＳＩ２によって独立して駆動される。互に異なるブロック選択信号ＢＬＫＷＬによって駆動されるパストランジスタは、１つの活性領域の上に形成され得る。これにより、１つの活性領域の上に２つのパストランジスタを形成する場合、パストランジスタ部１２３＿Ｌ、１２３＿Ｒのチャンネル方向の大きさを減らすことができる。 （もっと読む）

【課題】ＤＲＡＭ回路などのように容量を内蔵する半導体装置において、コンタクト容量およびコンタクト抵抗を増加させることなく、容量の容量値を増加させる。
【解決手段】セルコンタクトが形成されるセルコンタクト部にまで容量の形成場所を延長することで、容量値のさらなる増大が可能となる。なお、容量部、容量コンタクト部およびセルコンタクト部にまたがる容量の形成には、ＡＬＤ法などによるスパッタ装置を用いることが好ましい。 （もっと読む）

【課題】半導体装置の電源線および接地線の高抵抗化を抑制する。
【解決手段】第１の方向に延伸された第１の回路セル列及び第２の回路セル列と、第１の方向に延伸され、第１の回路セル列上に配置され、第１の電源線には第１の電源電位が供給される、第１及び第２の電源線と、第１の方向に延伸され、第２の回路セル列上に配置され、第２の電源電位が供給される第３の電源線と、第２の電源線と第３の電源線との間に接続され、導通状態において第２の電源線と第３の電源線とを接続して第３の電源線から第２の電源線に第２の電源電位を供給し、非導通状態において第２の電源線と第３の電源線とを電気的に切り離す第１のトランジスタと、第１の回路セル列に配置され、第１の電源線から供給される第１の電源電位と第２の電源線から供給される第２の電源電位との間の電源電圧で動作する第１の回路素子とを備える。 （もっと読む）

【課題】酸化物半導体膜を用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製する。
【解決手段】酸化物半導体膜を用いた半導体装置であるトランジスタにおいて、酸化物半導体膜から水素を捕縛する膜（水素捕縛膜）、および水素を拡散する膜（水素透過膜）を有し、加熱処理によって酸化物半導体膜から水素透過膜を介して水素捕縛膜へ水素を移動させる。具体的には、酸化物半導体膜を用いたトランジスタの下地膜または保護膜を、水素捕縛膜と水素透過膜との積層構造とする。このとき、水素透過膜を酸化物半導体膜と接する側に、水素捕縛膜をゲート電極と接する側に、それぞれ形成する。その後、加熱処理を行うことで酸化物半導体膜から脱離した水素を、水素透過膜を介して水素捕縛膜へ移動させることができる。 （もっと読む）

【課題】製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶装置及びそれを有する半導体装置を提供することを課題とする。また、信頼性が高く、安価な不揮発の記憶装置及び半導体装置の提供を課題とする。
【解決手段】絶縁表面上に形成される第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層に挟持される第１の絶縁層と、第１の導電層の一部を覆う第２の絶縁層とを有し、第１の絶縁層は第１の導電層の端部、絶縁表面、及び第２の絶縁層を覆うことを特徴とする記憶装置である。 （もっと読む）

【課題】所定のレイアウト面積内において複数の抵抗値が得られる抵抗素子を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１３上に配置された絶縁膜１４と、絶縁膜１４上に配置された導電層１２と、導電層１２上に配置された絶縁膜１６と、絶縁膜１６上に配置され、開口部を介して導電層１２に接続された導電層１１Ａと、導電層１１Ａに接続されたコンタクト２４Ａと、絶縁膜１６上に配置され、開口部を介して導電層１２に接続された導電層１１Ｂと、導電層１１Ｂに接続されたコンタクト２４Ｂと、絶縁膜１６上に配置され、開口部を介して導電層１２に接続された導電層１１Ｃと、導電層１１Ｃに接続されたコンタクト２４Ｃとを備える。導電層１２はフローティングゲート層と同じ材料から形成され、導電層１１Ａ、１１Ｂ、１１Ｃはコントロールゲート層と同じ材料から形成されている。 （もっと読む）

【課題】クラックや結晶欠陥の発生なしに高電圧トランジスタの素子領域間の耐圧を向上できるようにした不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセル領域の第１素子分離絶縁層が当該メモリセル領域の第１素子分離溝内に第１の酸化膜を埋め込んで構成され、第１の酸化膜の上面が半導体基板の上面と第１ゲート電極の上面との間に存在するように構成されている。
周辺領域の第２素子分離絶縁層は、周辺領域の第２素子分離溝内の全体に埋込まれると共にその上面が半導体基板の上面の上方に突出した第１の酸化膜と、当該第１の酸化膜上に積層され、その上面が第１導電膜の上面より上方に突出している第２の酸化膜とで構成されている。 （もっと読む）

【課題】周辺回路領域を整形された形状とすることによりチップ面積を縮小する。
【解決手段】Ｙ方向に延在する複数のデータバスＤＢがピッチＰ１でＸ方向に配列されたメモリセル領域４０と、対応する複数のデータバスＤＢにそれぞれ接続された複数のバッファ回路ＢＣが設けられたバッファ領域６１とを備える。バッファ領域６１上においては、Ｙ方向に延在する複数のデータバスＤＢがピッチＰ２でＸ方向に配列され、ピッチＰ２はピッチＰ１よりも小さい。本発明によれば、データバスＤＢの配列ピッチをバッファ領域上において縮小していることから、他の回路ブロックに割当可能な面積を十分に確保することが可能となる。これにより、当該回路ブロックの幅拡大や形状の変形が不要となることから、無駄な空きスペースが生じにくく、チップ面積を縮小することが可能となる。 （もっと読む）

【課題】相変化材料配線、抵抗変化材料配線の書き込み電流（Set、Reset電流）、読み出し電流を大幅に低減し、より微細化を可能にし、メモリセルサイズを縮小することを可能にする抵抗変化型不揮発性半導体記憶装置を提供すること。
【解決手段】カルコゲナイド配線ＧＳＴと、両端の各々に接続した抵抗配線と、前記抵抗配線のそれぞれの他端を、ソース、ドレインに接続したセルトランジスタとからメモリセルＭＣを構成し、前記メモリセルを複数直列接続し、一端を、ソースに接続し、ドレインをビット線に接続した選択トランジスタと、前記複数直列接続の他端をソース線に接続し、前記メモリセルのゲートをワード線に接続し、前記選択トランジスタのゲートとブロック選択線に接続したものからセルストリングを構成し、前記セルストリングを複数配設してメモリセルアレイを構成することを特徴とする相変化メモリ。 （もっと読む）

【課題】キャパシタの高容量化と面積の低減を可能とした半導体装置及びその製造方法を提供する。
【解決手段】ＥＥＰＲＯＭメモリセル５０は、シリコン基板１のメモリセル領域に設けられたＮ^-層２１ａと、トンネル絶縁膜１３ａと、浮遊ゲート電極１５ａと、電極間絶縁膜
１７ａと、制御ゲート電極１９ａと、を有する。また、キャパシタ６０は、シリコン基板１のキャパシタ領域に設けられた下部電極層２４ａと、第１の誘電体膜１３ｃと、共通電極１５ｃと、第２の誘電体膜１７ｃと、上部電極１９ｃと、を有する。下部電極層２４ａと第１の誘電体膜１３ｃと共通電極１５ｃとにより第１のキャパシタ６１が構成されると共に、共通電極１５ｃと第２の誘電体膜１７ｃと上部電極１９ｃとにより第２のキャパシタ６２が構成されており、第１のキャパシタ６１と第２のキャパシタ６２とが並列に接続されている。 （もっと読む）

【課題】安定した性能と高い生産性とを実現する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、メモリセルアレイ部と、第１平面内においてメモリセルアレイ部と並置されたコンタクト部と、を備えた不揮発性半導体記憶装置が提供される。メモリセルアレイ部は、積層体、半導体層、メモリ膜を含む。積層体は、第１平面に対して垂直な第１軸に沿って積層された複数の電極膜とそれらの間の電極間絶縁膜とを含む。半導体層は電極膜の側面に対向する。メモリ膜は電極膜と半導体層との間に設けられ電荷保持層を含む。コンタクト部は、コンタクト部絶縁層と複数のコンタクト電極とを含む。コンタクト部絶縁層は、コンタクト部絶縁膜と粒子とを含む。コンタクト電極はコンタクト部絶縁層を第１軸に沿って貫通する。コンタクト電極は電極膜に接続される。 （もっと読む）

【課題】メモリアレイの周辺に配置される周辺回路の専有面積を小さくすることができる半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、メモリアレイと、周辺回路と、を備える。メモリアレイは、複数のメモリセルと、複数のワード線と、複数のビット線と、を有し、４つのブロックを有する。周辺回路は、第１ブロックに属するワード線に接続された第１転送トランジスタと、第２ブロックに属する前記ワード線に接続された第２転送トランジスタと、第３ブロックに属するワード線に接続された第３転送トランジスタと、を含むトランジスタグループを有する。第１〜第３転送トランジスタにおいては、それぞれのソース及びドレインのいずれか他方を共有し、ソース及びドレインのいずれか一方と他方とをむすぶ方向が隣り合う転送トランジスタどうしで互いに９０°または１８０°異なる。 （もっと読む）

【課題】実動作キャパシタとダミーキャパシタとが形成された半導体装置において、水素・水分、不均一なストレスによる実動作キャパシタの性能劣化を抑制し、ＦｅＲＡＭの寿命特性を向上する。
【解決手段】半導体基板１０上の実動作キャパシタ部２６の下部電極３０と強誘電体膜３２と上部電極３４を有する複数の実動作キャパシタ３６ａと、半導体基板１０上の実動作キャパシタ部２６の外側のダミーキャパシタ部２８の下部電極３０と強誘電体膜３２と上部電極３４を有する複数のダミーキャパシタ３６ｂと、複数の実動作キャパシタ３６ａ上の複数の配線４０と、複数のダミーキャパシタ３６ｂ上の配線４０を有し、ダミーキャパシタ３６ｂのピッチの実動作キャパシタ３６ａのピッチに対する比は、０．９〜１．１の範囲にあり、ダミーキャパシタ３６ｂ上の配線４０のピッチの実動作キャパシタ３６ａ上の配線４０のピッチに対する比は、０．９〜１．１の範囲にある。 （もっと読む）

【課題】効率良く多段の良好な形状の階段状の構造を形成することのできる半導体装置の製造方法及びコンピュータ記録媒体を提供する。
【解決手段】第１の誘電率の第１の膜と、第１の誘電率とは異なる第２の誘電率の第２の膜とが交互に積層された多層膜と、多層膜の上層に位置しエッチングマスクとして機能するフォトレジスト層とを有する基板をエッチングして、階段状の構造を形成する半導体装置の製造方法であって、フォトレジスト層をマスクとして第１の膜をプラズマエッチングする第１工程と、水素含有プラズマにフォトレジスト層を晒す第２工程と、フォトレジスト層をトリミングする第３工程と、第３工程によってトリミングしたフォトレジスト層及び第１工程でプラズマエッチングした第１の膜をマスクとして第２の膜をエッチングする第４工程とを有し、第１工程乃至第４工程を繰り返して行うことにより、多層膜を階段状の構造とする。 （もっと読む）

【課題】メモリセル面積を増大させることなく、配線間のカップリングノイズを低減可能な半導体記憶装置を提供する。
【解決手段】複数の連想メモリセルが行列状に配置されている。複数のワード線ＷＬの各々は、各行に対応して配置され、連想メモリセルに接続されている。複数のマッチ線ＭＬの各々は、各行に対応して配置され、連想メモリセルに接続されている。互いに隣合う第１の行と第２の行とにおいて第１の行のワード線ＷＬ２と第２の行のワード線ＷＬ１とが互いに隣合っており、かつ互いに隣合う第２の行と第３の行とにおいて第２の行のマッチ線ＭＬ１と第３の行のマッチ線ＭＬ０とが互いに隣合っている。 （もっと読む）

【課題】高品質な半導体装置を提供する。
【解決手段】Ｐ型の半導体基板１０と、半導体基板１０内に形成されるＮウェル１１、半導体基板１０内かつＮウェル１１上に形成されるＰウェル１２、及びＰウェル１２上に形成されるメモリセルトランジスタＭＴを含むＣｅｌｌ領域と、半導体基板１０内に形成されるＮウェル１４、及びＮウェル上１４に形成されるトランジスタＨＶＰ−Ｔｒを含むＨＶＰ−Ｔｒ領域と、半導体基板１０上に形成されるトランジスタＨＶＮ―Ｔｒを含むＨＶＮ―Ｔｒ領域と、半導体基板１０内に形成されるＮウェル２２、半導体基板１０内かつＮウェル２２上に形成されるＰウェル２３、およびＰウェル２３上に形成されるトランジスタＬＶＮＥ−Ｔｒを含むＬＶＮＥ−Ｔｒ領域と、を具備し、Ｎウェル１１及びＮウェル２２の底面の位置はＮウェル１４の底面の位置よりも低く、Ｎウェル１４の底面の位置はＰウェル１２及びＰウェル２３の底面の位置よりも低い。 （もっと読む）

【課題】 高信頼動作の相変化メモリを実現する。
【解決手段】 本発明による半導体装置は、カルコゲナイド材料を用いた記憶層とダイオードで構成されたメモリセルを積層した構造のメモリアレイを有し、選択されたメモリセルが位置する層に応じて、初期化条件及び書き換え条件が変更されるものである。カレントミラー回路を動作に応じて選択するとともに、電圧選択回路とカレントミラー回路におけるリセット電流の制御機構により、初期化条件及び書き換え条件（ここでは、リセット条件）を動作に応じて変更する。 （もっと読む）

【課題】高度に集積化したＤＲＡＭを提供する。
【解決手段】第１絶縁体１０１上にビット線１０２ｂ、ビット線１０２ｂ上に第２絶縁体１０３、第２絶縁体１０３上にストライプ状の第３絶縁体１０６ａ乃至１０６ｃ等を形成し、第３絶縁体１０６ｂを覆って、半導体領域１０９ｂとゲート絶縁体１１０を形成する。ビット線１０２ｂと半導体領域１０９ｂは第１のコンタクトプラグ１０５ａ、１０５ｂで接続される。その後、導電性膜を形成し、これを異方性エッチングすることで、第３絶縁体１０６ａ乃至１０６ｃの側面にワード線１１１ａ乃至１１１ｄを形成し、第３絶縁体１０６ｂの頂部にキャパシタへ接続するための第２コンタクトプラグ１１５ｂを形成する。ワード線１１１ｂ、１１１ｃを同期させることで、キャパシタに電荷を出入りさせる。このような構造でメモリセルの面積を４Ｆ^２とできる。 （もっと読む）

【課題】電極と抵抗変化層の界面に小さな突起を形成することなく、低電圧での初期化が可能な不揮発性記憶素子を提供する。
【解決手段】下部電極１０５と上部電極１０７との間に介在され、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層１１６を備える。抵抗変化層１１６は、第１の抵抗変化層１１６１と第２の抵抗変化層１１６２との少なくとも２層から構成され、第１の抵抗変化層１１６１は第１の遷移金属酸化物１１６ｂから構成され、第２の抵抗変化層１１６２は、第２の遷移金属酸化物１１６ａと第３の遷移金属酸化物１１６ｃとから構成され、第２の遷移金属酸化物１１６ａの酸素不足度は第１の遷移金属酸化物１１６ｂの酸素不足度及び第３の遷移金属酸化物１１６ｃの酸素不足度のいずれよりも高く、第２の遷移金属酸化物１１６ａ及び第３の遷移金属酸化物１１６ｃは、第１の抵抗変化層１１６１と接している。 （もっと読む）

【課題】ＤＲＡＭに必要なキャパシタの容量を低減し、高度に集積化したＤＲＡＭを提供する。
【解決手段】分割ビット線型ＤＲＡＭにおいて、サブビット線をワード線の下に形成し、ビット線をワード線の上に形成する。分割ビット方式でサブビット線の寄生容量が低減し、かつ、セルトランジスタのオフ抵抗を必要に応じて高いものとすることによって、キャパシタの容量を通常のＤＲＡＭの１／１０以下とすることができる。このため、スタック型キャパシタであっても、その高さを従来のものの１／１０以下とできるので、その上にビット線を設けることも容易となる。また、セルトランジスタの構造を特殊なものとすることでメモリセルあたりの面積を４Ｆ^２とできる。 （もっと読む）