半導体装置
【課題】 高信頼動作の相変化メモリを実現する。
【解決手段】 本発明による半導体装置は、カルコゲナイド材料を用いた記憶層とダイオードで構成されたメモリセルを積層した構造のメモリアレイを有し、選択されたメモリセルが位置する層に応じて、初期化条件及び書き換え条件が変更されるものである。カレントミラー回路を動作に応じて選択するとともに、電圧選択回路とカレントミラー回路におけるリセット電流の制御機構により、初期化条件及び書き換え条件（ここでは、リセット条件）を動作に応じて変更する。
【解決手段】 本発明による半導体装置は、カルコゲナイド材料を用いた記憶層とダイオードで構成されたメモリセルを積層した構造のメモリアレイを有し、選択されたメモリセルが位置する層に応じて、初期化条件及び書き換え条件が変更されるものである。カレントミラー回路を動作に応じて選択するとともに、電圧選択回路とカレントミラー回路におけるリセット電流の制御機構により、初期化条件及び書き換え条件（ここでは、リセット条件）を動作に応じて変更する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、記憶情報に対応して抵抗値に差ができる素子から成るメモリセルを含む記憶装置、特に、カルコゲナイド材料の状態変化を利用して情報を記憶し、その情報による抵抗値差を検出して情報を弁別するメモリセルを用いた相変化メモリを含む記憶装置に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、相変化メモリを含む半導体装置においては、以下の技術が考えられる。記憶素子は、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料（または、相変化材料）を記録層の材料として用いている。また、選択素子はダイオードを用いている。このように、カルコゲナイド材料とダイオードを用いた相変化メモリの特性は、例えば、非特許文献１で述べられている。
【０００３】
図２は、相変化材料を用いた抵抗性記憶素子の相変化に必要なパルス幅と温度との関係を示す図である。この記憶素子に記憶情報‘０’を書き込む場合、図２に示すように、素子をカルコゲナイド材料の融点Ｔａ以上に熱してから急冷するようなリセットパルスを印加する。冷却時間ｔ１を短く、例えば約１ｎｓに設定することにより、カルコゲナイド材料は高抵抗のアモルファス（非晶質）状態となる。
【０００４】
逆に、記憶情報‘１’を書き込む場合、記憶素子を融点Ｔａよりも低く、ガラス転移点と同じかそれよりも高い結晶化温度Ｔｘより高い温度領域に保つようなセットパルスを印加することにより、カルコゲナイド材料は低抵抗の多結晶状態となる。結晶化に要する時間ｔ２はカルコゲナイド材料の組成によって異なる。図２に示した素子の温度は、記憶素子自身が発するジュール熱、および周囲への熱拡散に依存する。
【０００５】
特許文献１には、強誘電体層を有するメモリセルが絶縁層を介して積層されたアレイ構造を有する半導体メモリ装置のメモリセル特性及び読み出し条件が記載されている。具体的には、メモリセルの熱履歴が層毎に異なるために、形成された層によってメモリセルの電気特性に差が生じる。このようなメモリセルを確実に読み出すために、アクセスしたメモリセルが含まれる層に応じて参照電圧を変える方式が述べられている。特許文献２には、カルコゲナイド材料からなるメモリセルを積層したアレイ構造を有する半導体メモリ装置のメモリセル特性が記載されている。すなわち、カルコゲナイド材料は、積層配列の形成ステップの影響を受け易い特性を有すると述べられている。特許文献３には、積層型磁気メモリのメモリアレイ構造が記載されている。具体的には、層毎に書き込み特性が変わることを防ぐため、配線構造やコンタクト構造などを層毎に変える方式が述べられている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】日本国特許２００３−０６０１７１号公報
【特許文献２】日本国特許２００７−５０１５１９号公報
【特許文献３】日本国特許２００４−２６６２２０号公報
【非特許文献】
【０００７】
【非特許文献１】「アイ・イー・イー・イー、インターナショナル・ソリッド・ステート・サーキット・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ（IEEE International Solid-State Circuits Conference, Digest of Technical Papers）」、（米国）、２００７年、ｐ．４７２−４７３
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本願発明者等は、本願に先立ち、カルコゲナイド材料からなる記録層とダイオードを用いた相変化メモリの高集積化を検討した。特に、メモリアレイを積層することによる３次元化を検討したところ、下記二つの問題を見出した。
【０００９】
第一の問題は、メモリセルの熱履歴が層毎に異なるために、メモリセルの電気特性に差が生じる虞がある点にある。具体的には、熱負荷は、下層のメモリアレイの方が大きい。このため、製造後の抵抗値は、下層のメモリアレイの方が低いことが予想される。相変化メモリでは、一般に、通常の書換え動作よりも高い電圧、または大きな電流を印加して抵抗値を下げる、所謂初期化動作が行われる。この初期化動作におけるバイアスを、より高い電圧または大きな電流を要する上層のメモリアレイに合わせた値に設定すると、抵抗値の低い下層に位置するメモリセルには過度のストレスがかかってしまい、記録層の電気特性が劣化する虞がある。したがって、初期化するメモリセルが形成された層に応じて、初期化動作における電圧あるいは電流を調整することが望まれる。
【００１０】
第二の問題は、第一の問題と同様の熱履歴のために生じたメモリセルの電気特性の差によって、通常の書換え動作後の抵抗値にばらつきが発生する虞がある点にある。先に述べた特許文献１に記載の強誘電体層を有するメモリ、すなわち強誘電体メモリでは、強誘電体に電界をかけて、自発分極の方向を変えることによって情報を記憶する。形成された層の間で生じるメモリセルの電気特性差を補償する方法として、層毎に書換え電圧を変えることが考えられる。しかし、この方法は、層毎に書き換え電圧を変えるための電圧制御回路を設ける必要があり、更にトランジスタサイズの増大と相まって、チップ面積の増加を招くので、好ましくない。したがって、書き換え動作後におけるメモリセルに生じた電気特性の差は、特許文献１で述べられているように、読み出し条件（ここでは、参照電圧）を調整することで補償しなければならなかった。
【００１１】
一方、相変化メモリセルにおいては、書き換え後の状態の差異によって、ディスターブやエンジュランスなどの特性劣化を招くことも予想される。このような問題を回避するために、高抵抗状態にするためのリセット動作において、より高い電圧または大きな電流を要する下層のメモリアレイに合わせて動作条件を設定すると、相対的に抵抗値の高い上層のメモリアレイに位置するメモリセルには過度のストレスがかかってしまう。この結果、リセット後の抵抗値が必要以上に高くなって、反転書換え動作を行うことができなくなる虞がある。これとは反対に、リセット動作におけるバイアスを、上層のメモリアレイに必要な値に設定すると、相対的に抵抗値の低い下層に位置するメモリセルに与えられるエネルギーが不足するため、所望の抵抗値に変化しない虞がある。しかし、チップ面積抑制を考慮して、各層に共通の読み出し回路をシリコン基板上に形成する場合には、確実な読み出し動作を実現するためには、リセット状態のセル抵抗はある一定値以上でなければならない。したがって、如何なるメモリアレイに位置するメモリセルも、同じような抵抗値になるようなリセット動作が望まれる。
【００１２】
第三の問題は、これまで述べてきた熱負荷の影響により、メモリセルが形成される層によって歩留りに差が生じる虞がある点にある。すなわち、これまでのチップ・アーキテクチャでは、歩留りの低い層が存在する場合は、チップ全体が不良と判定されて、そのチップが破棄されることになる。このような検査方法では、ウェハあたりのチップ取得個数が減少することになり、結果的にビットコストの増加を招いてしまう。ビットコスト低減のためには、層単位で良品判定を行って、歩留りの高い層が一つでも存在すれば、そのチップを良品と見なして出荷できるようなアーキテクチャが望まれる。
【００１３】
そこで、本発明の目的は、このような問題等を鑑み、メモリセルを積層した構造のメモリアレイを有する相変化メモリにおいて、メモリセルが形成された層に応じて、初期化動作や書き込み動作の駆動電圧または駆動電流を調製することにより、カルコゲナイド材料の電気特性を損なうことなく、メモリセルを所望の抵抗値に制御することにある。また、層単位でメモリセルの性能を評価して、歩留りの高い層が一つでも存在すれば、その層のみを使用可能なメモリアレイ構成にすることにある。本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
第１層に設けられ、電流により記憶情報が書き込まれる第１記憶素子を有する第１メモリセルと、前記第１層の上方に形成された第２層に設けられ、電流により記憶情報が書き込まれる第２記憶素子を有する第２メモリセルと、前記第１層を選択するための第１層選択信号又は前記第２層を選択するための第２層選択信号を出力するための第１アドレス・デコーダと、前記第１メモリセルに第１記憶情報を書き込む際に前記第１メモリセルに第１電流を供給し、前記第２メモリセルに前記第１記憶情報を書き込む際に前記第２メモリセルに前記第一電流とは異なる大きさの第２電流を供給するための書き換えドライバとを有し、前記書き換えドライバは、前記第１層選択信号及び前記第２層選択信号に応じて、前記第１電流及び前記第２電流の大きさを制御することを特徴とする。
【００１６】
または、第１層に設けられる第１ビット線と、前記第１層の上方に形成された第２層に設けられる第２ビット線と、前記第１ビット線及び前記第２ビット線と交差する第１ワード線及び第２ワード線と、前記第１ビット線と前記第１ワード線の交点に設けられ、電流により記憶情報が書き込まれる第１記憶素子と、前記第１ワード線から前記第１記憶素子を経由して前記第１ビット線に至る向きに電流を流すための第１整流素子とを有する第１メモリセルと、前記第１ビット線と前記第２ワード線の交点に設けられ、電流により記憶情報が書き込まれれる第２記憶素子と、前記第２ワード線から前記第２記憶素子を経由して前記第１ビット線に至る向きに電流を流すための第２整流素子とを有する第２メモリセルと、前記第２ビット線と前記第１ワード線の交点に設けられ、電流により記憶情報を書き込む第３記憶素子と、前記第１ワード線から前記第３記憶素子を経由して前記第２ビット線に至る向きに電流を流すための第３整流素子とを有する第３メモリセルと、前記第２ビット線と前記第２ワード線の交点に設けられ、電流により記憶情報が書き込まれる第４記憶素子と、前記第２ワード線から前記第４記憶素子を経由して前記第２ビット線に至る向きに電流を流すための第４整流素子とを有する第４メモリセルとを有し、前記第１又は第２メモリセルを初期化する場合は、前記第１又は第２メモリセルに第１電圧が供給され、前記第３又は第４メモリセルを初期化する場合は、前記第３又は第４メモリセルに前記第１電圧とは異なる第２電圧が供給されることを特徴とする。
【００１７】
または、第１層に設けられ、電流により記憶情報を書き込む第１記憶素子を有する第１メモリセルと、前記第１層の上方に形成された第２層に設けられ、電流により記憶情報を書き込む第２記憶素子を有する第２メモリセルと、前記第１層又は前記第２層のいずれか一方を選択するための第１アドレス信号を前記第１層又は第２層の他方を選択するための第２アドレス信号に変換するためのアドレス変換回路と、前記第１アドレス信号と前記アドレス変換回路の出力した前記第２アドレス信号のうちいずれか一方を選択するためのマルチプレクサと、前記マルチプレクサが選択した信号に応じて、前記第１層を選択する第１層選択信号又は前記第２層を選択する第２層選択信号を発生するための第１アドレス・デコーダとを有することを特徴とする。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、高信頼動作の相変化メモリを実現することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１の半導体装置において、それに含まれる相変化メモリの要部回路ブロックの構成例を示す図である。
【図２】相変化材料を用いた抵抗素子の相変化に必要なパルス幅と温度との関係を示す図である。
【図３】本発明の実施の形態１の半導体装置において、図１に記載の回路ブックにおけるメモリアレイ構成例を示す図である。
【図４】本発明の実施の形態１の半導体装置において、図３に記載のメモリアレイに含まれる積層メモリセルの断面を示す図である。
【図５】本発明の実施の形態１の半導体装置において、図１に記載の相変化メモリのメモリマップを示す図である。
【図６】本発明の実施の形態１の半導体装置において、図５に記載のページ構成の例を示す図である。
【図７】本発明の実施の形態１の半導体装置において、カラム・アドレスの割付けの例を示す図である。
【図８】本発明の実施の形態１の半導体装置において、ロウ・アドレスの割付けの例を示す図である。
【図９】本発明の実施の形態１の半導体装置において、それに含まれる図１におけるセンスアンプ回路の詳細な構成の例を示す図である。
【図１０】本発明の実施の形態１の半導体装置において、それに含まれる図１における書換えドライバの詳細な構成の例を示す図である。
【図１１】本発明の実施の形態１の半導体装置において、図１０に記載の書換えドライバにおけるリセットするメモリ層とリセット電流との関係を示す図である。
【図１２】本発明の実施の形態１の半導体装置において、アレイ電圧ＶＡＲＹの、各動作毎の設定を示す図である。
【図１３】本発明の実施の形態１の半導体装置において、それに含まれる相変化メモリの初期化動作の例を示す図である。
【図１４】本発明の実施の形態１の半導体装置において、図１３に記載の相変化メモリの初期化動作における内部動作の例を示す図である。
【図１５】本発明の実施の形態１の半導体装置において、それに含まれる相変化メモリの書き込み動作の例を示す図である。
【図１６】本発明の実施の形態１の半導体装置において、図１５に記載の相変化メモリの書き込み動作における内部動作の例を示す図である。
【図１７】本発明の実施の形態１の半導体装置において、それに含まれる相変化メモリの読出し動作の例を示す図である。
【図１８】本発明の実施の形態１の半導体装置において、図１７に記載の相変化メモリの読出し動作における内部動作の例を示す図である。
【図１９】本発明の実施の形態２の半導体装置において、それに含まれる図１における書換えドライバの詳細な構成の例を示す図である。
【図２０】本発明の実施の形態２の半導体装置において、図１９に記載の書換えドライバにおけるリセットするメモリ層とリセット電流との関係を示す図である。
【図２１】本発明の実施の形態３の半導体装置において、それに含まれる相変化メモリの要部回路ブロックの構成例を示す図である。
【図２２】本発明の実施の形態３の半導体装置において、図２１に記載の回路ブックにおけるアドレス変換回路の構成例を示す図である。
【図２３】本発明の実施の形態３の半導体装置において、図２２に記載のアドレス変換回路におけるアドレス変換テーブルを示す図である。
【図２４】本発明の実施の形態３の半導体装置において、図２２に記載のマルチプレクサの機能を示す図である。
【図２５】本発明の実施の形態４の半導体装置において、それに含まれる相変化メモリの各メモリ層の使用可否を確認するための読出し動作におけるフローチャートを示す図である。
【図２６】本発明の実施の形態４の半導体装置において、それに含まれる相変化メモリの読出し動作の変形例を示す図である。
【図２７】本発明の実施の形態４の半導体装置において、入力コマンドとチップ内部信号との対応の例を示す図である。
【図２８】本発明の実施の形態４の半導体装置において、それに含まれる相変化メモリのデバイスＩＤ読出し動作の例を示す図である。
【図２９】本発明の実施の形態４の半導体装置において、デバイスＩＤの内容の例を示す図である。
【図３０】本発明の実施の形態５の半導体装置において、その要部ブロックの構成の例を示す図である。
【図３１】本発明の実施の形態６の半導体装置において、その要部ブロックの構成の別の例を示す図である。
【図３２】本発明の実施の形態７の半導体装置において、それに含まれる図１における書換えドライバの詳細な構成の例を示す図である。
【図３３】本発明の実施の形態７の半導体装置において、図３２に記載の書換えドライバにおけるリセットするメモリ層とリセット電流との関係を示す図である。
【図３４】本発明の実施の形態７の半導体装置において、図２２に記載の相変化メモリの書き込み動作における内部動作の例を示す図である。
【図３５】本発明の実施の形態８の半導体装置において、それに含まれる相変化メモリの要部回路ブロックの構成例を示す図である。
【図３６】本発明の実施の形態８の半導体装置に退いて、アレイ電圧ＶＡＲＹの設定及び図３５に記載の電圧選択回路の機能を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
【００２１】
なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに矢印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００２２】
（実施の形態１）
本実施例は、選択されたメモリセルが位置する層に応じて、初期化条件及び書き換え条件を変更することが可能な相変化メモリを提供する。
【００２３】
まず、図１から図４に従い、本発明による相変化メモリを説明する。本発明による相変化メモリは、カルコゲナイド材料からなる記録層とセル選択用のダイオードで構成されたメモリセルが、絶縁層を介して積層された構造である。
《積層相変化メモリの全体構成》
図１は、本発明による実施の形態１の半導体装置において、相変化メモリの要部構成例を示す回路ブロック図である。同図では、一例として、２Ｇｂｉｔのメモリ・プレーンＰＬ０〜ＰＬ３からなる８Ｇｂｉｔの場合の構成が示されている。各メモリ・プレーンは、メモリアレイＭＡ、センスアンプ及び書き換えドライバ（Ｓ／Ａ ＆ Ｗｒｉｔｅ Ｄｒｉｖ
ｅｒ）、カラム選択ゲート（Ｙ−Ｇａｔｉｎｇ）、カラムデコーダＹＤＥＣ、第一のロウ
デコーダＸＤＥＣ１、第二のロウデコーダＸＤＥＣ２及び第三のロウデコーダＸＤＥＣ３で構成される。メモリアレイＭＡは前述したように、カルコゲナイド材料からなる記録層とセル選択用のダイオードで構成されたメモリセルが３次元マトリックス状に配置された構成である。センスアンプ及び書き換えドライバは、メモリアレイからの記憶情報の読み出しと、メモリアレイへの記憶情報の書き込み動作を行う回路ブロックである。カラム選択ゲート（Ｙ−Ｇａｔｉｎｇ）は、１６８９６｛＝（２１４＋２９）−１｝本のデータ線対Ｄ［１６８９５：０］を介してセンスアンプ及び書き換えドライバに接続されると共に、プレーンデータバスＰＤＢＵＳを介して入出力線バッファ群及びラッチ回路群（Ｉ／ＯＢｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）に接続されて、記憶情報の授受を行う回路ブロックである。
【００２４】
各デコーダの動作は、メモリ・プレーンＰＬ０に注目して以下に説明する。カラムデコーダＹＤＥＣは、前述のセンスアンプ及び書き換えドライバと入出力線バッファ群及びラッチ回路群とを接続するカラム選択ゲートにおいて、活性化するゲートを選択するための回路ブロックである。第一から第三のロウデコーダＸＤＥＣ１〜ＸＤＥＣ３は、活性化するメモリセルの選択を行う回路ブロックである。第一のロウデコーダは、メモリ・プレーンＰＬ０用に分配された内部アドレスＰＡ０［２３：１２］に応じて、４０９５（＝２１
２−１）本のワード線ＷＬ［４０９５：０］から一本を選択して、活性化する回路ブロッ
クである。第二のロウデコーダは、メモリ・プレーンＰＬ０用に分配された内部アドレスＰＡ０［２６：２４］に応じて、８本のビット線選択線ＢＳ［７：０］から一本を選択して、活性化する回路ブロックである。第三のロウデコーダは、メモリ・プレーンＰＬ０用に分配された内部アドレスＰＡ０［２８：２７］に応じて、４対の層選択線（ＬＳ７Ｔ、ＬＳ７Ｂ）〜（ＬＳ０Ｔ、ＬＳ０Ｂ）から一対を選択して、活性化する回路ブロックである。
【００２５】
アレイ電圧ＶＡＲＹは、相変化メモリＰＣＭの外部より、第一のロウデコーダＸＤＥＣ１及び書き換えドライバＷＤに供給される電圧である。ここで、アレイ電圧は、後述の図１２に示すように制御される。すなわち、初期化動作を行う場合は、それぞれの層に最適な電圧となるように、Ｖ０〜Ｖ３のいずれかに設定した上で、読み出し又は書き換え動作を行う場合は、層に依らず、常にＶＤＤに設定した上で、第一のロウデコーダＸＤＥＣ１及び書き換えドライバに供給される。
【００２６】
ここで、アレイ電圧ＶＡＲＹは、初期化動作において、層毎に最適な初期化電圧を供給する点に特徴がある。
【００２７】
このように、層毎に制御したアレイ電圧ＶＡＲＹを第一のロウデコーダＸＤＥＣ１に供給する構成により、電機特性の違いにより層毎にばらつきを持つ抵抗値に応じて、層毎に最適な電圧でメモリセルの初期化動作を行うことが可能となる。ここで、初期化のために用いる電圧は、後述の実施の形態７に示すように、内部に電源発生回路を設けて生成することも可能である。しかし、初期化動作は出荷時のテスト等で一度だけ行えば十分であるため、内部に電源発生回路を設けず外部より供給することができる。外部から電源を供給することにより、内部電源回路によるチップ面積の増大を防ぐことが可能となる。
【００２８】
また、層毎に制御したアレイ電圧を書き換えドライバＷＤに供給する構成により、初期化動作時にメモリセルに流れる電流量Ｉｉｎｔを適切な値に制御し、より高精度で初期化動作を行うことが可能となる。
【００２９】
次に、周辺回路ブロックについて説明する。本発明による相変化メモリで扱う記憶情報
、コマンド信号、アドレス信号の各々は、入出力線ＩＯ［７：０］からグローバル・バッファ（Ｇｌｏｂａｌ Ｂｕｆｆｅｒ）もしくは出力ドライバ（Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ
）を介して授受される。グローバル・バッファ（Ｇｌｏｂａｌ Ｂｕｆｆｅｒ）は、制御
信号群ＣＴＬ１により制御される。記憶情報は、さらにグローバル・バッファ（Ｇｌｏｂａｌ Ｂｕｆｆｅｒ）もしくは出力ドライバ（Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ）と入出力線バッファ群及びラッチ回路群（Ｉ／Ｏ Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）との間を、
対応するグローバル・バスＧＢＵＳ１もしくはグローバル・バスＧＢＵＳ２を介して転送される。入出力線バッファ群及びラッチ回路群（Ｉ／Ｏ Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃ
ｈｅｓ）は、制御信号群ＣＴＬ２により制御される。コマンド信号は、グローバル・バッファ（Ｇｌｏｂａｌ Ｂｕｆｆｅｒ）からチップ内部バスＩＢＵＳを介してコマンド・レ
ジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）に転送される。また、アドレス信号ＩＡ［３０：０］は、同じくＩＢＵＳを介して、アドレス・バッファ群及びラッチ群に転送される。具体的には、アドレス信号ＩＡ［１１：０］は、カラム・アドレス・バッファ群及びラッチ群（Ｙ−Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）に転送される。アドレス信号ＩＡ［３０：１２］は、ロウ・アドレス・バッファ群及びラッチ群（Ｘ−Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）に転送される。
【００３０】
コマンド・レジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎ
ｔｒｏｌ Ｌｏｇｉｃ）は、さらに、ロウ・アドレス・バッファ群及びラッチ群（Ｘ−Ｂ
ｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）から出力されたメモリ・プレーン選択信号ＰＳ［３：０］と、複数の制御信号に応じて、制御信号群ＣＴＬ１〜ＣＴＬ４を相変化メモリの各ブロックに分配する。複数の制御信号は、具体的には、コマンド・ラッチ起動信号ＣＬＥ、アドレス・ラッチ起動信号ＡＬＥ、チップ起動信号ＣＥＢ、読み出し起動信号ＲＥＢ、書き込み起動信号ＷＥＢ、書き込み保護信号ＷＰＢ、レディー／ビジー信号ＲＢＢである。コマンド・ラッチ起動信号ＣＬＥは、コマンド信号を一時的に格納する前述のコマンド・レジスタを活性化するための信号である。アドレス・ラッチ起動信号ＡＬＥは、アドレス信号を一時的に格納する前述のアドレス・バッファ群及びラッチ群を活性化するための信号である。チップ起動信号ＣＥＢは、相変化メモリ・チップを選択するための信号である。読み出し起動信号ＲＥＢは、チップ内部でカラム・アドレスを発生しながら、前述の出力ドライバを活性化して、記憶情報を出力するための信号である。書き込み起動信号ＷＥＢは、記憶情報、コマンド信号、アドレス信号を受信するための信号である。書き込み保護信号ＷＰＢは、電源立上げ時における不慮の書き込み動作を防ぐための信号である。レディー／ビジー信号ＲＢＢは、チップ内部の状態が読み出し動作や書き込み動作の最中であるか否かを通知する信号である。
【００３１】
カラム・アドレス・バッファ群及びラッチ群（Ｙ−Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）は、制御信号群ＣＴＬ３とメモリ・プレーン選択信号ＰＳ［３：０］に応じて、アドレス信号ＩＡ［１１：０］をメモリ・プレーンＰＬ０〜ＰＬ３に転送するための回路ブロックである。例えば、メモリ・プレーン制御信号ＰＳ０が活性化された場合に、内部アドレス信号ＰＡ０［１１：０］が活性化される。内部アドレス信号を活性化されるメモリ・プレーンに選択的に分配することにより、信号線の駆動に要する消費電力を抑制することができる。
【００３２】
ロウ・アドレス・バッファ群及びラッチ群（Ｘ−Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）は、メモリ・プレーン選択信号ＰＳ［３：０］に応じて、アドレス信号ＩＡ［３０：１２］をメモリ・プレーンＰＬ０〜ＰＬ３に転送するための回路ブロックである。転送先のメモリ・プレーンは内部アドレス信号ＰＡ０［１１：０］と同様に、内部アドレス信号ＰＡ［３０：２９］に応じて発生されたメモリ・プレーン制御信号ＰＳ０〜ＰＳ３によって選択される。
《メモリアレイの構成》
図３は、図１に示したメモリアレイＭＡの詳細な構成例を示す図である。同図のようにメモリアレイＭＡを構成することで、カルコゲナイド材料を用いた記憶層とダイオードで構成されたメモリセルが積層された構造により、メモリセルの集積度を向上することが可能となる。以下でその詳細について説明する。
【００３３】
一回の読み出し動作や書き込み動作でアクセスされるメモリセルの単位を、以下ではページと呼ぶ。図３のメモリアレイＭＡは、１３１０７２（＝２１７）本のページを有する。それぞれのページは、２ｋＢｙｔｅのメイン領域と６４Ｂｙｔｅのスペア領域からなり、これらを合計すると２１１２ｋＢｙｔｅの規模である。このような特徴のメモリアレイＭＡについて、以下に詳細に説明する。
【００３４】
メモリアレイＭＡは、１６８９６（＝２１４＋２９）個のサブ・メモリアレイＳＭ０〜ＳＭ１６８９５と、第一のマルチプレクサ群ＭＵＸＢ１、第二のマルチプレクサ群ＭＵＸＢ２で構成される。サブ・メモリアレイＳＭ０〜ＳＭ１６８９５の夫々は、例えばサブ・メモリアレイＳＭ０のように、４０９６（＝２１２）本のワード線ＷＬ０〜ＷＬ４０９５（＝ＷＬ（２１２−１））と８組のローカル・ビット線対（ＬＢ００１〜ＬＢ００４）〜（ＬＢ０７１〜ＬＢ０７４）との各交点に配置された積層メモリセル群ＭＢ００〜ＭＢ（２１２−１）７で構成される。積層メモリセル群ＭＢ００〜ＭＢ（２１２−１）７の各々は、カルコゲナイド材料を用いた記録層の機能を有する相変化抵抗素子Ｒと、メモリセル選択用のダイオードＤが、対応するビット線とワード線との間で直列接続されたメモリセルＭＣ１〜ＭＣ４で構成される。
【００３５】
第一のマルチプレクサ群ＭＵＸＢ１は、１６８９６（＝２１４＋２９）個のサブ・メモリアレイＳＭ０〜ＳＭ１６８９５に対応する、マルチプレクサ群ＭＢ１０〜ＭＢ１１６８９５で構成される。マルチプレクサ群ＭＢ１０〜ＭＢ１１６８９５の各々は、例えばマルチプレクサ群ＭＢ１０内のマルチプレクサＭＵＸ１０のように、４本のローカル・ビット線ＬＢ００１〜ＬＢ００４から一本をメモリ層選択信号ＬＳ［３：０］に応じて選択して、ビットＢＬ００に接続する回路である。
【００３６】
第二のマルチプレクサ群ＭＵＸＢ２は、１６８９６（＝２１４＋２９）個のサブ・メモリアレイＳＭ０〜ＳＭ１６８９５に対応する、マルチプレクサＭＵＸ２０〜ＭＵＸ２１６８９５で構成される。マルチプレクサＭＵＸ２０〜ＭＵＸ２１６８９５の各々は、例えばマルチプレクサＭＵＸ２０のように、８本のローカル・ビット線ＢＬ００〜ＢＬ０７から一本をビット線選択信号ＢＳ［７：０］に応じて選択して、共通データ線ＣＤ０に接続する回路である。
【００３７】
図３には、センスアンプ及び書き換えドライバ（Ｓ／Ａ ＆ Ｗｒｉｔｅ Ｄｒｉｖｅｒ）も記載されている。センスアンプ及び書き換えドライバ（Ｓ／Ａ ＆ Ｗｒｉｔｅ Ｄｒｉｖｅｒ）は、１６８９６（＝２１４＋２９）個のサブ・メモリアレイＳＭ０〜ＳＭ１６８９５に対応する、読み書き回路ＲＷ０〜ＲＷ１６８９５で構成される。読み書き回路ＲＷ０〜ＲＷ１６８９５の各々は、例えば読み書き回路ＲＷ０のように、共通データ線ＣＤ０とデータ線対Ｄ０Ｔ／Ｂとの間に配置される。読み書き回路ＲＷ０は、センスアンプＳＡと書換えドライバＷＤとで構成される。
【００３８】
図３においては、積層メモリセル群ＭＢ００〜ＭＢ（２１２−１）７内において、第１の層のメモリセルＭＣ１から第４の層のメモリセルＭＣ４については、ビット線は夫々のメモリセル毎に設けられ、ワード線はメモリセルＭＣ１からＭＣ４までまとめて同一の配線により短絡されている。この構成は、本実施例とは反対に、ワード線を夫々のメモリセル毎に設け、ビット線をまとめて同一の配線により設けても同様の構成を実現することが可能である。しかし、複数のワード線は夫々ロウデコーダＸＤＥＣ１内の選択回路と接続されるため、その各々について面積の大きいＰＭＯＳが接続される。そのため、ワード線を複数本まとめることで、ＰＭＯＳの数を抑えることができる本実施例が、回路面積の増大を抑える点でより有効である。
【００３９】
図４は、図３に示した積層メモリセル群と第一のマルチプレクサ群の断面構造を示している。同図では、一例として、ローカル・ビット線対ＬＢ００１〜ＬＢ００４に接続された積層メモリセル群ＭＢ００〜ＭＢ（２１２−１）０とマルチプレクサＭＵＸ１０が示されている。本実施の形態による積層メモリセル群は、図３に示したメモリセルＭＣ１〜ＭＣ４を四つ積み重ねた点に特徴がある。
【００４０】
積層メモリセル群ＭＢ００〜ＭＢ（２１２−１）０とマルチプレクサＭＵＸ１０はＰ型シリコン基板１００上に形成されたＰウェル領域１０１内に形成される。１０３は、マルチプレクサＭＵＸ１０が有するＮＭＯＳトランジスタのゲート電極となるポリシリコン層である。カッコ内の記号はメモリ層選択信号ＬＳ［３：０］である。１０４は、ＮＭＯＳトランジスタのソース電極またはドレイン電極となるＮ＋拡散層領域である。１０５は、トランジスタ間の通電を遮断するための素子分離用の酸化物である。
【００４１】
２０１〜２０４は、ローカル・ビット線ＬＢ００１〜ＬＢ００４となる第一〜第四のタングステン層である。２１１〜２１４は、ワード線となる第五〜第八のタングステン層である。ワード線はＷＬ０のように、積層メモリセル群内で共有されており、第五〜第八のタングステン層は紙面で現されていない位置で短絡されている。これら、第一〜第八のタングステン層は互いに、相間絶縁膜６００で分離されている。
【００４２】
３０１は、第一のタングステン層とＮ＋拡散層とを接続するための第一のコンタクトである。３０２は、第二のタングステン層と第一のタングステン層とを接続するための第二のコンタクトである。３０３は、第三のタングステン層と第二のタングステン層とを接続するための第三のコンタクトである。３０４は、第四のタングステン層と第三のタングステン層とを接続するための第四のコンタクトである。
【００４３】
メモリセルは、例えば積層メモリセル群ＭＢ００内のメモリセルＭＣ１のように、ローカル・ビット線ＬＢ００１となるタングステン層（ここでは２０１）とワード線ＷＬ０となるタングステン層（ここでは２１１）との間に、柱状に形成される。４００は、ＰＮダイオードのＰ層、４０１はＰＮダイオードのＮ層、４０２はカルコゲナイド材料層である。また、５００はＰＮダイオードとカルコゲナイド材料層との間のバッファ層となる第九のタングステン層、５０１はカルコゲナイド材料層とローカル・ビット線との間のバッファ層となる第十のタングステン層である。ここで、メモリセルは、選択トランジスタとカルコゲナイド材料層とを有し、選択トランジスタのゲートにワード線を接続する構成も可能である。しかし、本実施例のようにダイオードとカルコゲナイド材料層とを有する構成により、よりメモリセルの集積度を向上することが可能となる。
<<メモリマップ>>
次に、本実施の形態による相変化メモリのメモリマップを説明する。図５は、本メモリマップの概略を示す図である。メモリ・プレーンＰＬ０〜ＰＬ３の各々は、例えばメモリ・プレーンＰＬ０のように４つのメインブロック（Ｍａｉｎ ｂｌｏｃｋ０、Ｍａｉｎ ｂｌｏｃｋ４、Ｍａｉｎ ｂｌｏｃｋ８、Ｍａｉｎ ｂｌｏｃｋ１２）からなる点に特徴がある。これらのメインブロックは積層されたメモリアレイに対応しており、例えば、メイン・ブロック０は一層めのメモリアレイメインブロック４は二層めのメモリアレイ、メインブロック８は三層めのメモリアレイ、メモリブロック１２は四層めのメモリアレイである。メインブロック（Ｍａｉｎ ｂｌｏｃｋ０〜Ｍａｉｎ ｂｌｏｃｋ１５）の各々は、例えばメインブロック０のように５１２個のブロック（Ｂｌｏｃｋ０〜Ｂｌｏｃｋ５１１）で構成される。さらに、ブロック（Ｂｌｏｃｋ０〜Ｂｌｏｃｋ５１１）の各々は、ブロック０のように、６４個のページ（Ｐａｇｅ０〜Ｐａｇｅ６３）で構成される。
【００４４】
図６は、図５に記載のページ構成を示す図である。ページは、２０４８（＝２１１）Ｂｙｔｅのメイン領域と６４（＝２８）Ｂｙｔｅのスペア領域とで構成される。メイン領域は、さらに５１２バイトからなる４つの領域（Ａエリア〜Ｄエリア、または第一のセクタ〜第四のセクタ）で構成される。また、スペア領域は、１６バイトからなる４つの領域（Ｅエリア〜Ｈエリア、または第五のセクタ〜第八のセクタ）で構成される。メイン領域には、記憶情報が書き込まれ、スペア領域には、１ビット誤り訂正符合が書き込まれる。このようなページ構成に応じて、図３に示したメモリアレイは１６８９６（＝２１４＋２９）個のサブ・メモリアレイで構成されている。また、センスアンプ及び書き換えドライバ（Ｓ／Ａ ＆ Ｗｒｉｔｅ Ｄｒｉｖｅｒ）は、１６８９６（＝２１４＋２９）対のセンスアンプ及び書き換えドライバで構成される。
【００４５】
図７は、カラム・アドレスの割付けを示す図である。メイン領域は、カラム・アドレス０〜２０４７で指定される。また、スペア領域は、カラム・アドレス２０４８〜２１１１で指定される。これらのカラム・アドレスは、図１に示したアドレス信号ＩＡ［１１：０］で発生される。したがって、詳しくは後述するが、メモリアレイＭＡから一度に読み出された１６８９６（＝２１４＋２９）ビットの記憶情報は一旦センスアンプに記憶され、データ線選択線ＤＳ［２１１１：０］に応じてカラム・ゲート（Ｙ−Ｇａｔｉｎｇ）から１Ｂｙｔｅずつ出力される。反対に、記憶情報はカラム・ゲート（Ｙ−Ｇａｔｉｎｇ）を介して１Ｂｙｔｅずつ書き換えドライバに格納され、１６８９６（＝２１４＋２９）ビット揃ったところで一挙にメモリアレイＭＡに書き込まれる。
【００４６】
図８は、ロウ・アドレスの割付けを示す図である。ロウ・アドレスは、図１に示したアドレス信号ＩＡ［３０：１２］で発生される。アドレス信号ＩＡ［３０：２９］によって、メモリ・プレーン選択信号ＰＳ［３：０］が発生される。アドレス信号ＩＡ［２８：２７］によって、メモリ層選択信号ＬＳ［３：０］が発生される。ページを選択するためのワード線ＷＬ０〜ＷＬ（２１２−１）とビット線選択線ＢＳ［７：０］は、アドレス信号ＩＡ［２６：１２］によって発生される。
<<センスアンプ及び書き換えドライバの構成>>
以下では、センスアンプ及び書き換えドライバ（Ｓ／Ａ ＆ Ｗｒｉｔｅ Ｄｒｉｖｅｒ）の具体的な構成例を説明する。図９は、一例として読み書き回路ＲＷ０が示されている。まず、センスアンプＳＡは、プリチャージ回路ＰＣＣ、クロスカップル型ラッチアンプＣＣＬ、伝達ゲートＲＧからなる公知の回路構成である。
【００４７】
プリチャージ回路ＰＣＣは、３つのＮＭＯＳトランジスタで構成され、待機時にデータ線イコライズ信号ＤＬＥＱが電源電圧ＶＤＤよりも高い昇圧電圧ＶＰＰに駆動されることにより活性化されて、データ線対Ｄ０Ｔ、Ｄ０Ｂを基準電圧ＶＤＲ（ここでは、例えばＶＤＤ／２）に駆動する。
【００４８】
クロスカップル型線ラッチアンプＣＣＬは、２つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジスタとで構成される。待機時において、共通ソース線ＣＳＰ、ＣＳＮはデータ線対Ｄ０Ｔ、Ｄ０Ｂと同じプリチャージ電圧（ここでは、基準電圧ＶＤＲ）に駆動される。一方、読み出し動作において、選択されたメモリセルが記憶する情報に応じた信号がデータ線Ｄ０Ｔに発生されると、共通ソース線ＣＳＰが電源電圧ＶＤＤ、共通ソース線ＣＳＮが接地電圧ＶＳＳに駆動されることにより活性化されて、データ線対Ｄ０Ｔ、Ｄ０Ｂに発生した微小信号を増幅する。
【００４９】
伝達ゲートＲＧは、クロスカップル型センスラッチとメモリセルアレイとの間に挿入された２つのＮＭＯＳトランジスタで構成される。読み出し動作において、伝達ゲート起動信号ＲＧＥ１、ＲＧＥ２が昇圧電圧ＶＰＰに駆動されることにより活性化されて、共通データ線ＣＤ０及び参照電圧ＶＲＥＦ（ここでは、例えばＶＤＤ／２）とクロスカップル型ラッチアンプとを接続して、選択メモリセルから読み出した信号をクロスカップル型センスラッチに転送する。なお、データ線イコライズ信号ＤＬＥＱ、共通ソース線ＣＳＰ、ＣＳＮ、伝達ゲート起動信号ＲＧＥ１、ＲＧＥ２は、制御信号群ＣＴＬ４の構成要素である。
【００５０】
図１０は、書き換えドライバＷＤ０の構成を示している。この書き換えドライバは、リセットの際にメモリセルに流れる電流Ｉｒｓｔを、メモリ層選択信号ＬＳ１Ｂ〜ＬＳ３Ｂに応じて制御し、層毎に書き換え条件を変化させる点に特徴がある。この構成により、メモリセルを高抵抗状態にするリセット動作において、層毎の電気特性の違いに応じて、層毎に抵抗値を所望の値に制御することが可能となり、高信頼度の相変化メモリを実現することが可能となる。
【００５１】
この書換えドライバの基本構成は、ＮＭＯＳトランジスタＭＮ７０、ＭＮ７１、ＭＮ７２、ＭＮ７３からなる三つのカレントミラー回路であり、次の二つの特徴がある。第一の特徴は、カレントミラー回路が動作に応じて、活性化される点にある。第二の特徴は、供給されるアレイ電圧ＶＡＲＹの電圧値が、動作モードに応じて制御される点にある。
【００５２】
まず、カレントミラー回路の構成について説明する。第一のカレントミラー回路は、トランジスタＭＮ７０とＭＮ７３の組み合わせで構成される。トランジスタＭＮ７０とアレイ電圧ＶＡＲＹとの間には、ＰＭＯＳトランジスタＭＰ７００、ＭＰ７０１が直列に挿入される。トランジスタＭＰ７００のゲートには、バイアス電圧ＶＢＩＡＳ０が入力される。また、トランジスタＭＰ７０１のゲートには、初期化起動信号ＩＮＴ＿ＥＮをインバータ回路ＩＶ７００で反転した信号が入力される。このような構成により、共通データ線ＣＤ０を介して印加するメモリセル電流Ｉｃｅｌｌを初期化動作に必要な値Ｉｉｎｔに設定する。
【００５３】
このように、第一のカレントミラー回路は、メモリ層選択信号ＬＳ１Ｂ〜ＬＳ３Ｂに依らずにメモリセルの初期化電流を制御する点に特徴がある。これは、初期化においては、アレイ電圧ＶＡＲＹを制御することにより層毎に初期化電圧を制御し、最適な条件で初期化動作を行うことが可能なためである。そのため、メモリ層選択信号に応じて層毎の制御を行う回路を設けないことで、回路面積を低減することが可能となる。
【００５４】
第二のカレントミラー回路は、トランジスタＭＮ７１とＭＮ７３の組み合わせで形成される構成である。トランジスタＭＮ７１とアレイ電圧ＶＡＲＹとの間には、ＰＭＯＳトランジスタＭＰ７１０、ＭＰ７１１が直列に挿入される。トランジスタＭＰ７１０のゲートには、バイアス電圧ＶＢＩＡＳ１が入力される。また、トランジスタＭＰ７１１のゲートには、セット起動信号ＳＥＴ＿ＥＮとデータ線Ｄ０Ｔが入力された二入力ＮＡＮＤ回路ＮＤ７０の出力信号が入力される。このような構成により、メモリセルを低抵抗状態にする、すなわち記憶情報“１”を書き込む場合に、共通データ線ＣＤ０を介して印加するメモリセル電流Ｉｃｅｌｌをセット動作に必要な値Ｉｓｅｔに制御する。
【００５５】
このように、第二のカレントミラー回路も、第一のカレントミラー回路と同様に、メモリ層選択信号ＬＳ１Ｂ〜ＬＳ３Ｂに依らずにメモリセルのセット電流Ｉｓｅｔを制御する点に特徴がある。これは、後述する第三のカレントミラー回路によって、リセット抵抗が適正な値に制御されるために、セット動作においては、メモリ層選択信号に応じて層毎の制御を行う必要がないためである。そのため、回路構成が簡略化されて、回路面積を低減することが可能となる。
【００５６】
但し、上述の第一のカレントミラー回路及び第二のカレントミラー回路において、層毎の制御を行う回路を設けても構わない。
【００５７】
第三のカレントミラー回路は、トランジスタＭＮ７２とＭＮ７３の組み合わせで形成される構成である。トランジスタＭＮ７２とアレイ電圧ＶＡＲＹとの間には、ＰＭＯＳトランジスタＭＰ７２０、ＭＰ７２２、ＭＰ７２３、ＭＰ７２４と、ＭＰ７２１が直並列に挿入される。ここで、並列接続されたトランジスタのゲート幅は、トランジスタＭＰ７２０、ＭＰ７２２、ＭＰ７２３、ＭＰ７２４の順に大きく設定されている。トランジスタＭＰ７２０のゲートには、接地電圧ＶＳＳが入力される。また、トランジスタＭＰ７２２、ＭＰ７２３、ＭＰ７２４のゲートには、メモリ層選択信号ＬＳ１Ｔ〜ＬＳ３Ｔの反転信号ＬＳ１Ｂ〜ＬＳ３Ｂが夫々入力される。さらに、トランジスタＭＰ７２１のゲートには、リセット起動信号ＲＳＴ＿ＥＮとデータ線Ｄ０Ｂが入力された二入力ＮＡＮＤ回路ＮＤ７１の出力信号が入力される。このような構成により、メモリセルを高抵抗状態にする、すなわち記憶情報“０”を書き込む場合に、共通データ線ＣＤ０を介して印加するメモリセル電流Ｉｃｅｌｌを、図１１に示すように選択されたメモリ層に応じた値Ｉｒｓｔに制御する。具体的には、第一のメモリ層（最下層）のメモリセルに書き込み動作を行う場合は、トランジスタＭＰ７２０が導通することによりリセット電流Ｉｒｓｔは、Ｉｒｓｔ０に設定される。第二のメモリ層のメモリセルに書き込み動作を行う場合は、トランジスタＭＰ７２０、ＭＰ７２２が夫々導通することにより、リセット電流Ｉｒｓｔは、（ｍ＋１）×Ｉｒｓｔ０に設定される。第三のメモリ層のメモリセルに書き込み動作を行う場合は、トランジスタＭＰ７２０、ＭＰ７２３が夫々導通することにより、リセット電流Ｉｒｓｔは、（ｋ＋１）×Ｉｒｓｔ０に設定される。第四（最上層）のメモリ層のメモリセルに書き込み動作を行う場合は、トランジスタＭＰ７２０、ＭＰ７２４が夫々導通することによりリセット電流Ｉｒｓｔは、（ｊ＋１）×Ｉｒｓｔ０に設定される。ここで、係数ｍ、ｋ、ｊは、ｍ＜ｋ＜ｊの関係に設定されている。よって、上層のメモリアレイほど大電流を印加してリセット動作を行うことにより、各層のメモリセルの抵抗値を所望の抵抗値に確実に制御することが可能となる。なお、リセット電流Ｉｒｓｔは、セット電流Ｉｓｅｔよりも大きな値となるように設定される。また、初期化起動信号ＩＮＩＴ＿ＥＮ、セット起動信号ＳＥＴ＿ＥＮ、リセット起動信号ＲＳＴ＿ＥＮの夫々は、制御信号群ＣＴＬ４の構成要素である。
【００５８】
以上のように、第三のカレントミラー回路は、ゲート幅の異なるトランジスタＭＰ７２０、７２２、７２３及び７２４を並列に接続し、メモリ層選択信号に応じて導通させるトランジスタを選択する点に特徴がある。このような構成により、夫々の層に最適のリセット電流を供給することが可能となる。
【００５９】
なお、トランジスタＭＰ７２０は導通状態であるため、取り除いても良い。ただし、トランジスタＭＰ７２０を設けることで、第一のメモリ層のリセット動作を行う際のベースとなる電流を設計できるという利点がある。
【００６０】
次に、書き換えドライバＷＤに及び第一のロウデコーダＸＤＥＣ１に供給されるアレイ電圧ＶＡＲＹの電圧値について説明する。図１２は、各動作ごとのアレイ電圧ＶＡＲＹの設定を示している。初期化動作の場合は、選択セルが位置するメモリ層に応じた値のアレイ電圧ＶＡＲＹが印加される。
【００６１】
具体的には、第一のメモリ層（最下層）のメモリセルを初期化する場合は、アレイ電圧ＶＡＲＹは第一の電圧Ｖ０として供給される。以下同様に、第二のメモリ層のメモリセルを初期化する場合は、アレイ電圧ＶＡＲＹは第一の電圧Ｖ０よりも高い第二の電圧Ｖ１として供給され、第三のメモリ層のメモリセルを初期化する場合は第二の電圧Ｖ１よりも高い第三の電圧Ｖ２として供給され、第４のメモリ層（最上位）のメモリセルを初期化する場合は、第三の電圧Ｖ２よりも高い第４の電圧Ｖ３として供給される。以上の電圧は、次のような関係がある。
ＶＤＤ≧Ｖ３＞Ｖ２＞Ｖ１＞Ｖ０ …（式１）
このように、層毎に最適の電圧を供給して初期化動作を行うことにより、記憶層への過剰なストレスの印加で引き起こされる電気特性の劣化を防ぐことが可能となり、高信頼の相変化メモリを実現することができる。
【００６２】
なお、読み出し動作又は書き換え動作においては、アレイ電圧ＶＡＲＹは電源電圧ＶＤＤに設定される。これは、アレイ電圧を相変化メモリＰＣＭの外部より供給し、内部に電圧発生回路を設けていないためである。しかし、読み出し動作においては、メモリセルの状態を書き換えることはないため、アレイ電圧ＶＡＲＹの制御は不要である。また、書き換え動作においては、図１０に示した書き換えドライバによって最適な条件でのリセット動作及びセット動作が可能となるため、図１２に示したアレイ電圧の制御により、全ての動作において、層毎に最適な条件を提供することができる。
<<初期化動作>>
これまで説明してきた本実施の形態による相変化メモリにおける動作について、以下に説明する。図１３は、初期化動作の例を示している。接地電圧ＶＳＳとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップ起動信号ＣＥＢ及びアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動する。この後、第一の初期化コマンド信号ＩＮ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライト起動信号ＷＥＢの立ち上がりエッジによって、第一の初期化コマンド信号ＩＮ１が相変化メモリ・チップに取り込まれる。次に、また、ハイ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをロウ・レベル、ロウ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスとロウ・アドレスを入力する。ここで、カラム・アドレスは、図７に示すように０〜２１１１番地まであるので、１２ビットを要する。一方、アドレスを入力するＩ／Ｏピンは、図１に示すように８本しかないので、１２ビットのカラム・アドレスは２回（ＣＡ１、ＣＡ２）に分けて順に入力される。同様に、ロウ・アドレスは図８に示すように１９ビット要するので、これらは３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力される。これらのアドレスは、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリ・チップに取り込まれ、チップ内部ではアドレスのデコードが順次行われる。さらに、ハイ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをロウ・レベル、ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに夫々駆動して、第二の初期化コマンド信号ＩＮ２を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）に入力する。この第二の初期化コマンド信号ＩＮ２は、ライト起動信号ＷＥＢの立ち上がりエッジによって、相変化メモリ・チップに取り込まれて、初期化動作が行われる。なお、初期化動作において、ハイ・レベルとなっているレディー／ビジー信号ＲＢＢはロウ・レベルに駆動される。
【００６３】
図１４は、本実施の形態による相変化メモリの初期化動作におけるチップ内部動作の例を示す図である。同図では、図３に示したメモリアレイＭＡに含まれるサブ・メモリアレイＳＭＡ０〜ＳＭＡ１６８９５において、積層メモリセル群ＭＢ００の最下層にあるメモリセルＭＣ１を初期化する場合の動作波形が示されている。説明を簡略化するために、第一のマルチプレクサ群ＭＵＸＢ１及び第二のマルチプレクサ群ＭＵＸＢ２の動作波形は省略されているが、図１３に示した第二の初期化コマンドＩＮ２に応じて、メモリ層選択信号ＬＳ０及びビット線選択信号ＢＳ０が活性化されることにより、ローカル・ビット線ＬＳ００１、ＬＳ１０１、…、ＬＳ１６８９５０１と共通データ線ＣＤ０、ＣＤ１、…、ＣＤ１６８９５とが夫々接続される。次に、接地電圧ＶＳＳとなっている初期化起動信号ＩＮＩＴ＿ＥＮが電源電圧ＶＤＤ、接地電圧ＶＳＳとなっているワード線ＷＬ０が第一のアレイ電圧Ｖ０にそれぞれ駆動されると、対応するローカル・ビット線ＬＢ００１、ＬＢ１０１、…、ＬＢ１６８９５０１に初期化電流Ｉｉｎｔが印加されて、初期化動作が行われる。なお、ワード線に印加されるアレイ電圧は、選択されたメモリセルが属するメモリ層に応じてＶ０〜Ｖ３のいずれかの電圧値となることは、前述の図１２から容易に理解することができる。
<<書き込み動作>>
図１５は、書き込み動作の例を示している。ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップ起動信号ＣＥＢ及びアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動する。この後、第一の書き込みコマンド信号ＰＲＧ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライト起動信号ＷＥＢの立ち上がりエッジによって、第一の書き込みコマンド信号ＰＲＧ１が相変化メモリ・チップに取り込まれる。次に、また、ハイ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをロウ・レベル、ロウ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリ・チップに取り込まれ、チップ内部ではアドレスのデコードが順次行われる。さらに、ハイ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動して、記憶情報Ｄｉｎ（Ｎ）〜Ｄｉｎ（Ｍ）を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力する。続いて、ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動して、第二の書き換えコマンド信号ＰＲＧ２を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）に入力する。この第二の初期化コマンド信号ＰＲＧ２は、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリ・チップに取り込まれて、書き換え動作が行われる。なお、書き換え動作において、ハイ・レベルとなっているレディー／ビジー信号ＲＢＢはロウ・レベルに駆動される。書き換え動作を終えて、ロウ・レベルとなっているレディー／ビジー信号ＲＢＢがハイ・レベルに駆動されてから、状態読み出しコマンド信号ＲＤＳを入力する。状態読み出しコマンド信号ＲＤＳは、書き込み起動信号ＷＥＢの立ち上がりエッジにてチップ内部に取り込まれる。さらに、読み出し起動信号ＲＤＢに同期して、書き込み後の状態ＲＩＯ０が入出力線Ｉ／Ｏｘ（ｘ＝０〜７）から出力される。
【００６４】
図１６は、本実施の形態による相変化メモリの書き換え動作におけるチップ内部動作の例を示す図である。同図では、図３に示したメモリアレイＭＡに含まれるサブ・メモリアレイＳＭＡ０〜ＳＭＡ１６８９５において、積層メモリセル群ＭＢ００の最下層にあるメモリセルＭＣ１に記憶情報を書き込む場合の動作波形が示されている。図１５に示した第二の書き換えコマンドＰＲＧ２に応じて、昇圧電圧ＶＰＰとなっているデータ線イコライズ信号ＤＬＥＱが接地電圧ＶＳＳに駆動され、基準電圧ＶＤＲとなっている共通ソース線ＣＳＰ、ＣＳＮが電源電圧ＶＤＤ、接地電圧ＶＳＳに夫々駆動されることにより、データ線Ｄ０Ｔ〜Ｄ１６８９５Ｔを介して入力された記憶情報が読み書き回路ＲＷ０〜ＲＷ１６８９５内のセンスアンプＳＡに一時的に格納される。また、説明を簡略化するために、第一のマルチプレクサ群ＭＵＸＢ１及び第二のマルチプレクサ群ＭＵＸＢ２の動作波形は省略されているが、メモリ層選択信号ＬＳ０及びビット線選択信号ＢＳ０が活性化されることにより、ローカル・ビット線ＬＳ００１、ＬＳ１０１、…、ＬＳ１６８９５０１と共通データ線ＣＤ０、ＣＤ１、…、ＣＤ１６８９５とが夫々接続される。続いて、リセット起動信号ＲＳＴ＿ＥＮ及びセット起動信号ＳＥＴ＿ＥＮが電源電圧ＶＤＤに夫々駆動されて、接地電圧ＶＳＳとなっているワード線ＷＬ０がアレイ電圧ＶＡＲＹ（ここでは、電源電圧ＶＤＤ）に駆動されると、対応するセンスアンプに格納された記憶情報に応じてローカル・ビット線ＬＢ００１、ＬＢ１０１、…、ＬＢ１６８９５０１にリセット電流Ｉｒｓｔ又はセット電流Ｉｓｅｔが印加されて、書き換え動作が行われる。なお、セット起動信号ＳＥＴ＿ＥＮのパルス幅は、記憶層を十分に結晶化して、その抵抗値を下げられるように、リセット起動信号ＲＳＴ＿ＥＮよりも大きく設定されている。最後に、電源電圧ＶＤＤとなっている共通ソース線ＣＳＰと、接地電圧ＶＳＳとなっている共通ソース線ＣＳＮを基準電圧ＶＤＲに夫々駆動し、接地電圧ＶＳＳとなっているデータ線イコライズ信号ＤＬＥＱを昇圧電圧ＶＰＰに駆動することにより、待機状態に復帰する。
<<読み出し動作>>
図１７は、読み出し動作の例を示している。ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップ起動信号ＣＥＢ及びアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動する。この後、第一の読み出しコマンド信号ＲＤ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライト起動信号ＷＥＢの立ち上がりエッジによって、第一の読み出しコマンド信号ＲＤ１が相変化メモリ・チップに取り込まれる。次に、また、ハイ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをロウ・レベル、ロウ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリ・チップに取り込まれ、チップ内部ではアドレスのデコードが順次行われる。さらに、ハイ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをロウ・レベル、ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに夫々駆動して、第二の読み出しコマンド信号ＲＤ２を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）に入力する。この第二の読み出しコマンド信号ＲＤ２は、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリ・チップに取り込まれて、読み出し動作が行われる。なお、読み出し動作において、ハイ・レベルとなっているレディー／ビジー信号ＲＢＢはロウ・レベルに駆動される。メモリアレイから読み出された記憶情報はチップ内部を転送されて、ロウ・レベルとなっているレディー／ビジー信号ＲＢＢがハイ・レベルに駆動されてから、読み出し起動信号ＲＥＢの立ち上がりエッジに同期してＤｏｕｔ（Ｎ）〜Ｄｏｕｔ（Ｍ）の順に出力される。
【００６５】
図１８は、本実施の形態による相変化メモリの読み出し動作におけるチップ内部動作の例を示す図である。同図では、図３に示したメモリアレイＭＡに含まれるサブ・メモリアレイＳＭＡ０〜ＳＭＡ１６８９５において、積層メモリセル群ＭＢ００の最下層にあるメモリセルＭＣ１から記憶情報を読み出す場合の動作波形が示されている。説明を簡略化するために、第一のマルチプレクサ群ＭＵＸＢ１及び第二のマルチプレクサ群ＭＵＸＢ２の動作波形は省略されているが、図１３に示した第二の読み出しコマンドＲＤ２に応じて、メモリ層選択信号ＬＳ０及びビット線選択信号ＢＳ０が活性化されることにより、ローカル・ビット線ＬＳ００１、ＬＳ１０１、…、ＬＳ１６８９５０１と共通データ線ＣＤ０、ＣＤ１、…、ＣＤ１６８９５とが夫々接続される。次に、接地電圧ＶＳＳとなっている伝達ゲート起動信号ＲＧＥ１を昇圧電圧ＶＰＰに駆動して、ローカル・ビット線ＬＳ００１、ＬＳ１０１、…、ＬＳ１６８９５０１の各々を接地電圧ＶＳＳに駆動する。また、昇圧電圧ＶＰＰとなっているデータ線イコライズ信号ＤＬＥＱを接地電圧ＶＳＳ、接地電圧ＶＳＳとなっている伝達ゲート起動信号ＲＧＥ２を昇圧電圧ＶＰＰに夫々駆動して、データ線Ｄ０Ｂ、Ｄ１Ｂ、…、Ｄ１６８９５Ｂを参照電圧ＶＲＥＦに駆動する。続いて、接地電圧ＶＳＳとなっているワード線をアレイ電圧ＶＡＲＹ（ここでは、電源電圧ＶＤＤ）に駆動することにより、ローカル・ビット線及びデータ線が、記憶情報に応じた電圧に駆動される。例えば、ローカル・ビット線ＬＢ００１上のメモリセルが情報“１”を記憶しており、低抵抗状態にある場合は、ローカル・ビット線ＬＢ００１及びデータ線Ｄ０Ｔが充電される。一方、ローカル・ビット線ＬＢ１０１上のメモリセルのように、情報“０”を記憶しており、高抵抗状態にある場合は、ローカル・ビット線ＬＢ１０１及びデータ線Ｄ１Ｔは、ほぼ接地電圧ＶＳＳに保持される。この後、記憶情報“１”を読み出しているローカル・ビット線ＬＢ００１及びデータ線Ｄ０Ｔのように、これらの電圧が参照電圧ＶＲＥＦを上回ったタイミングで、基準電圧ＶＤＲとなっている共通ソース線ＣＳＰ、ＣＳＮを電源電圧ＶＤＤ、接地電圧ＶＳＳに夫々駆動して、読み出した信号を増幅する。さらに、電源電圧ＶＤＤとなっているワード線ＷＬ０を接地電圧ＶＳＳ、昇圧電圧ＶＰＰとなっている伝達ゲート起動信号ＲＧＥ１、ＲＧＥ２を接地電圧ＶＳＳに駆動して、共通データ線ＣＤ０、ＣＤ１、…、ＣＤ１６８９５とデータ線Ｄ０Ｔ、Ｄ１Ｔ、…、Ｄ１６８９５Ｔとを遮断することにより、過度の電圧印加によるデータ破壊を回避する。最後に、電源電圧ＶＤＤとなっている共通ソース線ＣＳＰと、接地電圧ＶＳＳとなっている共通ソース線ＣＳＮを基準電圧ＶＤＲに夫々駆動し、昇圧電圧ＶＰＰとなっているデータ線イコライズ信号ＤＬＥＱを接地電圧ＶＳＳに駆動することにより、待機状態に復帰する。
【００６６】
以上のような構成と動作により、次の二つの効果が得られる。第一の効果は、図４に示したように、カルコゲナイド材料を用いた記憶層とダイオードで構成されたメモリセルを積層した構造とすることにより、相変化メモリ・チップの集積度を向上することができる点にある。第二の効果は、選択されたメモリセルが位置する層に応じて、初期化条件及び書き換え条件が変更される点にある。具体的には、図１０に示したように、カレントミラー回路を動作に応じて選択するとともに、図１２に示した電圧設定とカレントミラー回路におけるリセット電流Ｉｒｓｔの制御機構により、初期化条件及び書き換え条件（ここでは、リセット条件）を動作に応じて変更することができる。このような機構により、初期化動作において、記憶層への過剰なストレスの印加で引き起こされる電気特性の劣化を防ぐことが可能となる。また、メモリセルを高抵抗状態にするリセット動作において、抵抗値を所望の値に制御することが可能となる。よって、高信頼動作の相変化メモリを実現することができる。
【００６７】
なお、本実施の形態では、メモリセルを４層積み重ねる場合について説明してきたが、積層数はこれに限定されることはなく、２層でも、８層でも良い。この場合も、選択するメモリ層に応じて動作条件を制御することにより、同様の効果を得ることができる。
（実施の形態２）
本実施の形態２では、図１０に示した書き換えドライバＷＤの別の構成を説明する。図１９は、本実施の形態における書き換えドライバＷＤの構成例を示している。本書き換え回路と図１０に示した書き換え回路との相違点は、ＰＭＯＳトランジスタＭＰ７２２、ＭＰ７２３、ＭＰ７２４がトランジスタＭＰ７２５、ＭＰ７２６に置き換えられている点にある。これらのトランジスタのゲート幅は、トランジスタＭＰ７２０、ＭＰ７２５、ＭＰ７２６の順に１対１対２の寸法である。
【００６８】
トランジスタＭＰ７２５のゲートには、メモリ層選択信号ＬＳ１Ｂ、ＬＳ３Ｂが入力された二入力ＮＡＮＤ回路ＮＤ７２０の出力信号をインバータ回路ＩＶ７２０で反転した信号ＬＳ１３Ｂが入力される。トランジスタＭＰ７２６のゲートには、メモリ層選択信号ＬＳ２Ｂ、ＬＳ３Ｂが入力された二入力ＮＡＮＤ回路ＮＤ７２１の出力信号をインバータ回路ＩＶ７２１で反転した信号ＬＳ２３Ｂが入力される。このような構成により、三つのトランジスタを用いて、図２０に示すような４段階のリセット電流Ｉｒｓｔを発生する。論理回路部を複数の書き換え回路で共有することになれば、書き換えドライバ内のトランジスタ数が削減されるので、書き換えドライバＷＤの面積を抑制することが可能となる。
（実施の形態３）
本実施の形態３では、図１に示した相変化メモリＰＣＭの別の構成例を説明する。図２１は、本実施の形態における相変化メモリＰＣＭの構成例を示している。本相変化メモリＰＣＭの特徴は、メモリ層毎に良品か不良品かを判断して、良品判定されたメモリ層のみを使用することにある。このような機能を実現するため、図１に示した構成にアドレス変換回路ＡＥが追加された点に特徴がある。このアドレス変換回路ＡＥは、内部アドレスＩＡ［２８：２７］を内部アドレスＣＡ［２８：２７］に変換して、ロウ・アドレス・バッファ群及びラッチ群（Ｘ−Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）に転送する。
【００６９】
図２２は、図２１に示されたアドレス変換回路ＡＥの構成例を示している。このアドレス変換回路ＡＥは、アドレス変換論理回路ＡＥＬとマルチプレクサＭＵＸとで構成される。アドレス変換回路は、フューズ等を用いて任意の論理に設定される。この論理は、良品判定されたメモリ層の組み合わせによって異なり、例えば図２３に示すような機能が実現される。その機能を以下で説明する。
【００７０】
第一の機能は、良品判定されたメモリ層が一層であり、第一層〜第四層の何れかを選択するためのアドレスを発生することにある。この場合、入力すべき内部アドレスＩＡ［２８：２７］を００と定義する。この内部アドレスＩＡ［２８：２７］を、アドレス変換論理回路ＡＥＬは、良品判定されたメモリ層に応じて、００、０１、１０、１１の何れかに変換する。
【００７１】
第二の機能は、良品判定されたメモリ層が二層であり、第一層〜第四層から何れか二層を選択するためのアドレスを発生することにある。この場合、入力すべき内部アドレスＩＡ［２８：２７］を００または０１と定義する。この内部アドレスＩＡ［２８：２７］を、アドレス変換論理回路ＡＥＬは、良品判定されたメモリ層に応じて、６通りの組み合わせに変換する。
【００７２】
第三の機能は、良品判定されたメモリ層が三層であり、第一層〜第四層から何れか三層を選択するためのアドレスを発生することにある。この場合、入力すべき内部アドレスＩＡ［２８：２７］を００、０１、１０の何れかと定義する。この内部アドレスＩＡ［２８：２７］を、アドレス変換論理回路ＡＥＬは、良品判定されたメモリ層に応じて、４通りの組み合わせに変換する。
【００７３】
第四の機能は、良品判定されたメモリ層が四層であり、第一層〜第四層の何れかを選択するためのアドレスを発生することにある。この場合、入力すべき内部アドレスＩＡ［２８：２７］を００、０１、１０、１１の何れかと定義する。この内部アドレスＩＡ［２８：２７］を、そのまま内部アドレスＥＡ［２８：２７］として出力する。
【００７４】
マルチプレクサＭＵＸは、制御信号群ＣＴＬ４に応じて内部アドレスＩＡ［２８：２７］か内部ＥＡ［２８：２７］の何れか一方を内部アドレスＣＡ［２８：２７］として出力する。制御信号群ＣＴＬ４は、図２４に示すように、初期化モード信号ＩＮＩＴ、テストモード信号ＴＥＳＴ、通常動作モード信号ＮＯＲＭを有する。初期化モード信号ＩＮＩＴは、図９に示したように第一及び第二の初期化コマンド信号ＩＮ１、ＩＮ２により活性化される。通常動作モード信号ＮＯＲＭは、図１５や図１７に示したように第一及び第二の書き換えコマンド信号ＰＲＧ１、ＰＲＧ２や第一及び第二の読み出しコマンド信号ＲＤ１
、ＲＤ２により活性化される。テストモード信号ＴＥＳＴは、図１５や図１７に示した第一及び第二の書き換えコマンド信号ＰＲＧ１、ＰＲＧ２や第一及び第二の読み出しコマンド信号ＲＤ１、ＲＤ２の代わりに、テスト時における第一及び第二の書き換えコマンド信号ＴＰＲＧ１、ＴＰＲＧ２や第一及び第二の読み出しコマンド信号ＴＲＤ１、ＴＲＤ２を夫々入力することにより活性化される。以上の動作モード信号により、初期化モード及びテストモードでは、内部アドレスＩＡ［２８：２７］が選択されて、内部アドレスＣＡ［２８：２７］に出力される。また、通常動作モードでは、アドレス変換論理回路ＡＥＬによって変換された内部アドレスＥＡ［２８：２７］が選択されて、内部アドレスＣＡ［２８：２７］に出力される。
【００７５】
以上のような、アドレス変換回路ＡＥの構成と動作により、次の効果を得ることができる。すなわち、図２３に示すように、内部アドレスＩＡ[２８：２７]を、内部アドレスＥＡ[２８：２７]に変換することで、初期化動作と、書き込み動作及び読み出し動作の試験を行う際は、全メモリ層を選択して所望の動作を行うことにより、メモリ層単位で良品または不良品の識別を行うことができる。また、このメモリ層毎の特性判定に応じて、アドレス変換論理回路ＡＥＬの設定をチップ毎に行うことにより、特性の良好なメモリ層のみを選択してメモリ動作可能な、所謂パーシャル品チップを実現することができる。このような、パーシャル品によって、ウェハ当りのチップ取得数を向上することができて、ビットコストを低減することが可能となる。
（実施の形態４）
本実施の形態では、実施の形態３で説明したパーシャル品チップにおいて、使用可能なメモリ層を確認するための手段を説明する。本手段の特徴は、図７に示したページ構成において、任意のページのスペア領域に、該当するページが含まれるメモリ層が使用可能であるか否かの情報をチップ出荷前に書き込んでおく点にある。より具体的には、図５に示したように、メモリ・プレーンＰＬ０においてメイン・ブロックＭａｉｎ ｂｌｏｃｋ０、Ｍａｉｎ ｂｌｏｃｋ４、Ｍａｉｎ ｂｌｏｃｋ８、Ｍａｉｎ ｂｌｏｃｋ１２における先頭ブロックＢｌｏｃｋ０、Ｂｌｏｃｋ２０４８、Ｂｌｏｃｋ４０９６、Ｂｌｏｃｋ６１４４の第一及び第二のページＰａｇｅ０、Ｐａｇｅ１のスペア領域において、カラム・アドレス２０４９で選択されるメモリセルにメモリ層が使用可能であるか否かの情報を書き込む。スペア領域は、必ずしもメイン・ブロックと同一のメモリで構成する必要は無く、他の不揮発性メモリで構成してもよい。
【００７６】
以下では、記憶情報が“ＦＦｈ”の場合に、該当するメモリ層が使用可能であり、記憶情報が“ＦＦｈ”以外の場合に使用不可能であるものと仮定する。
【００７７】
図２５は、メモリ層の使用可否を確認するための読み出し動作におけるフローチャートを示している。まず、メモリ層の使用可否確認コマンド信号ＲＬＳ１を入力する。次に、カラム・アドレス２０４９に対応するアドレス信号と、図８に示した前述のページが選択されるようなロウ・アドレス信号とを入力する。さらに、メモリ層の使用可否確認コマンド信号ＲＬＳ２を入力して、所望のスペア領域の記憶情報を読み出す。ここで、該当するメモリ層が使用可能であるである場合、記憶情報“ＦＦｈ”が、相変化メモリ・チップの外部に接続されたメモリ・コントローラや中央演算装置ＣＰＵなど、所謂ホスト側の装置に通知される。一方、該当するメモリ層が使用不可能であるである場合、記憶情報“ＦＦｈ”以外の情報が、相変化メモリ・チップの外部に接続されたメモリ・コントローラや中央演算装置ＣＰＵなど、所謂ホスト側の装置に通知される。このようにして通知された情報を、ホスト側の装置は、使用不可能メモリ層管理テーブル（Ｉｎｖａｌｉｄ Ｌａｙｅｒ Ｔａｂｌｅ）に記録する。このような動作を、メモリ層アドレスを一層ずつ進めながら繰り返して、使用不可能メモリ層管理テーブルを作成する。
【００７８】
図２６は、図２５に示したフローチャートにおける読み出し動作部分を示している。動作原理は、図１７に示した読み出し動作を同じである。第一及び第二のコマンド信号が、図１７に示した読み出しコマンド信号ＲＤ１、ＲＤ２からメモリ層使用可否確認コマンド信号ＲＬＳ１、ＲＬＳ２に置き換えられている。また、先頭ページ又は後続のページにおけるカラム・アドレス２０４９の記憶情報のみを読み出す点に特徴がある。
【００７９】
図２７は、図２２に示したマルチプレクサの別の機能を示す図である。本実施の形態によるマルチプレクサの機能は、第一及び第二のメモリ層使用可否確認コマンド信号ＲＬＳ１、ＲＬＳ２から発生されたメモリ層確認モード信号ＲＬＳによって拡張されている。すなわち、メモリ層確認モード信号ＲＬＳが活性化されると、内部アドレスＩＡ［２８：２７］が選択されて、内部アドレスＣＡ［２８：２７］に出力される。なお、本実施の形態にて新たに追加されたメモリ層確認モード信号ＲＬＳは、制御信号群ＣＴＬ４の構成要素である。
【００８０】
以上の、構成と動作により、次の効果が得られる。すなわち、第一及び第二のメモリ層使用可否確認コマンド信号ＲＬＳ１、ＲＬＳ２を用いて、各メモリ層のスペア領域の記憶情報を読み出すことによって、ホスト側の装置は、どのメモリ層が使用できるか否かを把握することができる。よって、様々な容量の相変化メモリ・チップを組み合わせてシステムを構築したり、相変化メモリ・チップを増設したりすることが容易になる。
【００８１】
なお、メモリ層の使用可否を確認する方法は、これに限らず、種種の方法がある。例えば、相変化メモリ・チップ内にデバイスＩＤテーブルを設けて、メモリ・プレーン容量に関する情報を格納することも可能である。図２８は、デバイスＩＤ読み出し動作のタイミングチャート、図２９は、デバイスＩＤテーブルを示している。図２８に示したデバイスＩＤ読み出し動作は、図１７に示した読み出し動作に準じたものであり、デバイスＩＤ読み出しコマンド信号ＲＩＤによって、図２９に示したデバイスＩＤが順に読み出される。チップ・ユーザー（ここでは、ホスト側の装置）は、メモリ・プレーン容量から、相変化メモリの有効チップ容量、及び入力すべきアドレス信号を把握することができる。
（実施の形態５）
本実施の形態では、実施の形態３〜実施の形態４で説明した複数の相変化メモリ・チップを用いて形成した相変化メモリ・モジュールを説明する。図３０は、本実施の形態による相変化メモリ・モジュールＰＭの構成を示している。同図では、一例として、４つの相変化メモリ・チップＰＣＭ０〜ＰＣＭ３と、不揮発メモリ制御チップＮＶＣＴＬを用いた構成が示されている。
【００８２】
不揮発メモリ制御チップＮＶＣＴＬは、実施の形態３〜実施の形態４で述べた使用不可能メモリ層管理テーブル（Ｉｎｖａｌｉｄ Ｌａｙｅｒ Ｔａｂｌｅ）を有する。また、各メモリセルにおける書き換え回数を平準化するためのウェア・レベリング（Ｗｅａｒ Ｌｅｖｅｌｉｎｇ）機能や、メモリ空間に散在している空き領域を一纏めにするためのガベージ・コレクション（Ｇａｒｂａｇｅ Ｃｏｌｌｅｃｔｉｏｎ）機能を有する。相変化メモリ・チップＰＣＭ０〜ＰＣＭ３は、図１６及び図１７に示したアドレス変換回路ＡＥを有する。このアドレス変換回路ＡＥによって、入力されたアドレス信号は、使用可能なメモリ層を選択するための内部アドレス信号に変換される。不揮発メモリ制御チップＮＶＣＴＬと相変化メモリ・チップＰＣＭ０〜ＰＣＭ３は、入出力線Ｉ／Ｏで接続されている。また、不揮発メモリ制御チップＮＶＣＴＬは、システム・バスＳＢＵＳを介してホスト装置と接続される。このような構成により、様々な容量の相変化メモリ・チップを組み合わせた大容量のストレージ装置を構築することが可能となる。
（実施の形態６）
本実施の形態では、説明した複数の相変化メモリ・チップを用いて形成した相変化メモリ・モジュールの別の構成を説明する。図３１は、本実施の形態による相変化メモリ・モジュールＰＭの構成を示している。同図では、一例として、４つの相変化メモリ・チップＰＣＭ０〜ＰＣＭ３と、不揮発メモリ制御チップＮＶＣＴＬを用いた構成が示されている。ここで、４つの相変化メモリ・チップＰＣＭ０〜ＰＣＭ３は、実施の形態３〜実施の形態４で説明したようなアドレス変換回路は有していないものとする。
【００８３】
図３０に示した相変化メモリ・モジュールとの違いは、不揮発メモリ制御チップＮＶＣＴＬが、図２３に示したようなアドレス変換機能を有するアドレス発生回路ブロックＡＧを有する点にある。不揮発メモリ制御チップＮＶＣＴＬは、電源立上げの度に図１８及び図１９に示したメモリ層の使用可否を確認するための読み出し動作を行い、使用不可能メモリ層管理テーブル（Ｉｎｖａｌｉｄ Ｌａｙｅｒ Ｔａｂｌｅ）を構築する。アドレス変換機能を不揮発メモリ制御チップＮＶＣＴＬに集約することによって、相変化メモリ・チップＰＣＭ０〜ＰＣＭ３のチップ面積を削減することが可能となる。
（実施の形態７）
本実施の形態では、実施の形態１の半導体装置の別の例を説明する。本実施の形態では、図１に示した制御信号群ＣＴＬ４が、さらに四種類のリセット起動信号ＲＳＴ＿ＥＮ０〜ＲＳＴ＿ＥＮ３を有し、記憶情報を書き込むメモリ層に応じて、これらのリセット起動信号を選択する点に特徴がある。
【００８４】
図３２は、図１における書き換えドライバの別の構成例を示している。同図の特徴は、ＮＡＮＤ回路ＮＤ７３０〜ＮＤ７３３とインバータ回路ＩＶ７３０〜７３３を用いて、リセット起動信号ＲＳＴ＿ＥＮ０〜ＲＳＴ＿ＥＮ３とメモリ層選択信号ＬＳ［３：０］とのＡＮＤ論理演算を施すことにより、活性化されたメモリ層選択信号に応じたリセット起動信号を選択する点にある。ＡＮＤ論理演算の結果であるインバータ回路ＩＶ７３０〜７３３の出力信号は、四入力ＮＯＲ回路ＮＲ７３０に夫々入力され、その出力信号をインバータ回路ＩＶ７３４で反転して発生されたリセット起動信号が、ＮＡＮＤ回路ＮＤ７１に入力される。
【００８５】
図３４は、図２３に示した半導体装置における相変化メモリの書き換え動作におけるチップ内部動作の例を示す図である。同図では、図３に示したメモリアレイＭＡに含まれるサブ・メモリアレイＳＭＡ０〜ＳＭＡ１６８９５において、積層メモリセル群ＭＢ００の最下層にあるメモリセルＭＣ１に記憶情報を書き込む場合の動作波形が示されている。リセット起動信号ＲＳＴ＿ＥＮ［３：０］のパルス幅は、リセット起動信号ＲＳＴ＿ＥＮ３からＲＳＴ＿ＥＮ０の順に大きくなるように設定されている。これらのパルスは、図２３に示した書き換えドライバ内で選択される。ここでは、記憶情報を書き込む先のメモリ層は最下層であるので、メモリ層選択信号ＬＳ０が活性化されることにより、図３３に示したようにパルス幅の大きいリセット起動信号ＲＳＴ＿ＥＮ０が選択される。このリセット起動信号ＲＳＴ＿ＥＮ０により、記憶情報に応じてリセット動作が行われる。
【００８６】
以上の構成と動作により、次の効果が得られる。すなわち、相対的に抵抗値が低い下層に位置するメモリセル程、リセット動作における電流駆動時間を長くすることにより、記録層を所望の値まで高抵抗化することができる。また、図３２に示した書き換えドライバのように、印加電流の調整機能と組み合わせることにより、より確実にリセット動作を行うことができる。
（実施の形態８）
本実施の形態では、これまで説明してきた相変化メモリ・チップの別の構成を説明する。図３５は、図１に示した相変化メモリ・チップを基にした構成を示している。同図の特徴は、以下の三つにある。
【００８７】
第一の特徴は、内部電圧生成回路ＶＧＥＮを用いてチップ内部で複数の電圧Ｖ［３：０］を発生する点にある。内部電圧生成回路ＶＧＥＮは、電源電圧ＶＤＤ及び接地電圧ＶＳＳから、これらの複数の電圧を発生する。論理回路には、電源電圧ＶＤＤを、メモリアレイにこれらの複数を電圧を供給することにより、論理回路の動作と複数の電圧の駆動を安定させることが可能となる。
【００８８】
第二の特徴は、発生した電圧Ｖ［３：０］の給電線の夫々をパッドＰＡＤ＿Ｖ０〜ＰＡＤ＿Ｖ３に引き出した点にある。このような構成により、チップ内部で所望の電圧を発生できているか否かを測定することが容易となる。
【００８９】
第三の特徴は、メモリプレーンＰＬ０〜ＰＬ３に電圧選択回路ＶＳＥＬを設ける点にある。この電圧選択回路ＶＳＥＬは、制御信号群ＣＴＬ４の構成要素である初期化起動信号ＩＮＩＴ＿ＥＮとメモリ層選択信号ＬＳ［３：０］に応じた値を選択して、アレイ電圧ＶＡＲＹとして出力する。適正な値に制御されたアレイ電圧ＶＡＲＹは、第一のロウデコーダＸＤＥＣ１を経由してワード線ＷＬに供給され、また書き換えドライバＷＤにも供給される。このような電圧制御により、電気特性の違いにより層毎にばらつきを持つ抵抗値に応じて、層毎に最適な電圧でメモリセルの初期化動作を行うことが可能となる。
【００９０】
具体的には、アレイ電圧ＶＡＲＹは、図３６に示すように設定される。第一のメモリ層（最下層）のメモリセルを初期化する場合は、メモリ層選択信号ＬＳ０が活性化される（ここでは、電源電圧ＶＤＤに駆動される）ことにより、アレイ電圧ＶＡＲＹが第一の電圧Ｖ０に駆動される。第二のメモリ層のメモリセルを初期化する場合は、メモリ層選択信号ＬＳ１が活性化される（ここでは、電源電圧ＶＤＤに駆動される）ことにより、アレイ電圧ＶＡＲＹが第一の電圧Ｖ０よりも高い、第二の電圧Ｖ１に駆動される。第三のメモリ層のメモリセルを初期化する場合は、メモリ層選択信号ＬＳ２が活性化される（ここでは、電源電圧ＶＤＤに駆動される）ことにより、アレイ電圧ＶＡＲＹが第二の電圧Ｖ１よりも高い、第三の電圧Ｖ２に駆動される。第四のメモリ層（最上位）のメモリセルを初期化する場合は、メモリ層選択信号ＬＳ３が活性化される（ここでは、電源電圧ＶＤＤに駆動される）ことにより、アレイ電圧ＶＡＲＹが第三の電圧Ｖ２よりも高い、第四の電圧Ｖ３に駆動される。以上の電圧は、前述の（式１）の関係を満たす。
【００９１】
このように、層毎に最適の電圧を供給して初期化動作を行うことにより、記憶層への過剰なストレスの印加で引き起こされる電機特性の劣化を防ぐことが可能となり、高信頼の相変化メモリを実現することができる。
【００９２】
なお、初期化起動信号ＩＮＩＴ＿ＥＮが非活性状態にある（ここでは、接地電圧ＶＳＳに駆動されている）場合、本発明による相変化メモリは、読み出し動作または書き換え動作を行う。このような場合は、メモリ層選択信号ＬＳ［３：０］の状態に依らず、アレイ電圧ＶＡＲＹは電源電圧ＶＤＤに設定される。また、アレイ電圧ＶＡＲＹは、外部から供給することができる。これは、初期化動作は、出荷時のテスト等において一度行えば十分であり、初期化に必要な電圧も出荷時のテスト等で供給すれば十分なためである。アレイ電圧ＶＡＲＹ専用ピンを設けて、メモリ層に応じたアレイ電圧を給電することも可能である。しかし、電源電圧ＶＤＤの値を調整するだけでも所望の初期化動作可能であるため、電源電圧ＶＤＤピンに印加する電圧を調整することにより、本実施例の動作を実現することができる。この場合、ピン数を抑制することができるので、メモリチップの小面積化を図ることができる。
【００９３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、積層するメモリセルは４層に限定されず、それ以下またはそれ以上（例えば、２層や８層）でも良い。一方、初期化動作におけるアレイ電圧は、上層ほど高くなるような設定に限らず、メモリセルの特性によっては他の設定も可能である。例えば、加工寸法のばらつきが上層のメモリセルほど大きくなるなどの何らかの原因で、上層のメモリセルほど抵抗値が低くなる傾向にある場合は、アレイ電圧を上層ほど低くなるような設定にすることも可能である。同様に、リセット動作におけるリセット電流Ｉｒｓｔを、上層ほど小さく設定することも可能である。また、リセット動作におけるリセット起動信号ＲＳＴ＿ＥＮの幅を、上層ほど小さく設定することも可能である。さらに、リセット動作に限らず、メモリセルの電気特性によっては、セット動作においても同様な書き換え条件の最適化を行うことも可能である。なお、本発明は、単体メモリ・チップに限らず、オンチップ・メモリのインタフェイスに本発明を適用することも可能である。また、本発明の概念は、相変化メモリに限らず、フラッシュ・メモリやダイナミック・ランダム・アクセス・メモリ、スタティック・ランダム・アクセス・メモリ、磁気抵抗ランダム・アクセス・メモリなど、様々な半導体メモリに適用することも可能である。
【産業上の利用可能性】
【００９４】
本発明の半導体装置は、アクセスするメモリセルが位置する層に応じて、初期化動作条件やリセット動作条件を調整することにより、記録層への過度のストレスを防ぎ、電気特性の劣化を回避するものである。半導体メモリの大容量化が進むと、メモリアレイが積層により三次元化される。また、メモリセルの積層数が増えると、メモリセル間における熱履歴の差が大きくなるので、メモリアレイの電気特性の差が増加する。しかし、本発明によれば、層毎に動作条件を最適化できるので、将来の積層メモリアレイを有する半導体装置の高信頼技術に適している。
【符号の説明】
【００９５】
ＰＣＭ、ＰＣＭ０〜ＰＣＭ３ 相変化メモリ、
ＰＬ０〜ＰＬ３ メモリ・プレーン
ＭＡ メモリアレイ
ＹＤＥＣ カラムデコーダ
ＸＤＥＣ１、ＸＤＥＣ２、ＸＤＥＣ３ ロウデコーダ、
Ｄ［１６８９５：０］、Ｄ０Ｔ／Ｂ〜Ｄ１６８９５Ｔ／Ｂ データ線対、
ＩＡ［３０：０］ アドレス信号、
ＰＡ０［２８：２７］、ＰＡ０［２６：２４］、ＰＡ０［２３：１２］、ＣＡ［２８：２
７］、ＥＡ［２８：２７］ 内部アドレス信号、
ＷＬ［４０９５：０］ ワード線、
ＢＳ［７：０］ ビット線選択線、
ＬＳ７Ｔ、ＬＳ７Ｂ）〜（ＬＳ０Ｔ、ＬＳ０Ｂ） 選択線、
ＣＴＬ１〜ＣＴＬ４ 制御信号群、
ＩＮＩＴＶ［３：０］ 初期化電圧、
ＶＡＲＹ、Ｖ０、Ｖ１、Ｖ２、Ｖ３ アレイ電圧、
ＩＯ［７：０］ 入出力線、
ＣＬＥ コマンド・ラッチ起動信号、
ＡＬＥ アドレス・ラッチ起動信号、
ＣＥＢ チップ起動信号、
ＲＥＢ 読み出し起動信号、
ＷＥＢ 書き込み起動信号、
ＷＰＢ 書き込み保護信号、
ＲＢＢ レディ／ビジー信号、
ＰＳ［３：０］ メモリ・プレーン選択信号、
ＳＭ０〜ＳＭ１６８９５ サブ・メモリアレイ、
ＭＵＸＢ１、ＭＵＸＢ２、ＭＢ１０〜ＭＢ１１６８９５ マルチプレクサ群、
ＭＢ００〜ＭＢ（２１２−１）７ 積層メモリセル群、
Ｒ 相変化抵抗素子、
Ｄ メモリセル選択用のダイオード、
ＭＣ１〜ＭＣ４ メモリセル、
ＭＵＸ、 ＭＵＸ１０〜ＭＵＸ１７、ＭＵＸ２０〜ＭＵＸ２１６８９５ マルチプレクサ、
ＬＢ００１〜ＬＢ００４ ローカル・ビット線、
ＢＬ００〜ＢＬ１１６８９５７ ビット、
ＣＤ０〜ＣＤ１１６８９５ 共通データ線、
ＲＷ０〜ＲＷ１６８９５ 読み書き回路、
ＳＡ センスアンプ、
ＷＤ 書換えドライバ、
１００ Ｐ型シリコン基板、
１０１ Ｐウェル領域、
１０３ ポリシリコン層、
１０４ Ｎ＋拡散層領域、
１０５ 素子分離用の酸化物、
２０１〜２０４、２１１〜２１４、５００〜５０１ タングステン層、
６００ 相間絶縁膜、
３０１、３０２、３０３、３０４ コンタクト、
４００ ＰＮダイオードのＰ層、
４０１ ＰＮダイオードのＮ層、
４０２ カルコゲナイド材料層、
ＳＡ センスアンプ、
ＰＣＣ プリチャージ回路、
ＣＣＬ クロスカップル型ラッチアンプ、
ＲＧ 伝達ゲート、
ＤＬＥＱ データ線イコライズ信号、
ＣＳＰ、ＣＳＮ 共通ソース線、
ＲＧＥ１、ＲＧＥ２ 伝達ゲート起動信号、
ＶＤＤ 電源電圧、
ＶＰＰ 昇圧電圧、
ＶＤＲ 基準電圧、
ＶＳＳ 接地電圧、
ＶＲＥＦ 参照電圧、
ＶＢＩＡＳ０、ＶＢＩＡＳ１ バイアス電圧、
ＭＮ７０、ＭＮ７１、ＭＮ７２、ＭＮ７３ ＮＭＯＳトランジスタ、
ＭＰ７００、ＭＰ７０１、ＭＰ７１０、ＭＰ７１１、ＭＰ７１０、ＭＰ７２２、ＭＰ７２３、ＭＰ７２４、ＭＰ７２５、ＭＰ７２６ ＰＭＯＳトランジスタ、
ＩＮＴ＿ＥＮ 初期化起動信号、
ＩＶ７００、ＩＶ７３０〜７３３ インバータ回路、
Ｉｃｅｌｌ、Ｉｉｎｔ、Ｉｓｅｔ、Ｉｒｓｔ メモリセル電流、
ＳＥＴ＿ＥＮ セット起動信号、
ＮＤ７０、ＮＤ７１、ＮＤ７２０、ＮＤ７２１、ＮＤ７３０〜ＮＤ７３３ 二入力ＮＡＮＤ回路、
ＩＮＩＴ＿ＥＮ 初期化起動信号、
ＳＥＴ＿ＥＮ セット起動信号、
ＲＳＴ＿ＥＮ、ＲＳＴ＿ＥＮ０〜ＲＳＴ＿ＥＮ３ リセット起動信号、
ＩＮ１、ＩＮ２ 初期化コマンド信号、
ＣＡ１、ＣＡ２ カラム・アドレス、
ＲＡ１、ＲＡ２、ＲＡ３ ロウ・アドレス、
ＰＲＧ１、ＰＲＧ２ 書き込みコマンド信号、
ＲＤ１、ＲＤ２ 読み出しコマンド信号、
ＩＶ７２０、ＩＶ７２１ インバータ回路、
ＡＥ アドレス変換回路、
ＡＥＬ アドレス変換論理回路、
ＩＮＩＴ 初期化モード信号、
ＴＥＳＴ テストモード信号、
ＮＯＲＭ 通常動作モード信号、
ＲＬＳ１、ＲＬＳ２ メモリ層使用可否確認コマンド信号、
ＲＬＳ メモリ層確認モード信号、
ＲＩＤ デバイスＩＤ読み出しコマンド信号、
ＮＶＣＴＬ 不揮発メモリ制御チップ、
ＳＢＵＳ システム・バス、
ＮＲ７３０ 四入力ＮＯＲ回路、
ＰＡＤ＿Ｖ０〜ＰＡＤ＿Ｖ３ パッド
ＶＧＥＮ チップ内部電源発生回路
ＶＳＥＬ 電圧選択回路。
【技術分野】
【０００１】
本発明は半導体装置に関し、記憶情報に対応して抵抗値に差ができる素子から成るメモリセルを含む記憶装置、特に、カルコゲナイド材料の状態変化を利用して情報を記憶し、その情報による抵抗値差を検出して情報を弁別するメモリセルを用いた相変化メモリを含む記憶装置に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、相変化メモリを含む半導体装置においては、以下の技術が考えられる。記憶素子は、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料（または、相変化材料）を記録層の材料として用いている。また、選択素子はダイオードを用いている。このように、カルコゲナイド材料とダイオードを用いた相変化メモリの特性は、例えば、非特許文献１で述べられている。
【０００３】
図２は、相変化材料を用いた抵抗性記憶素子の相変化に必要なパルス幅と温度との関係を示す図である。この記憶素子に記憶情報‘０’を書き込む場合、図２に示すように、素子をカルコゲナイド材料の融点Ｔａ以上に熱してから急冷するようなリセットパルスを印加する。冷却時間ｔ１を短く、例えば約１ｎｓに設定することにより、カルコゲナイド材料は高抵抗のアモルファス（非晶質）状態となる。
【０００４】
逆に、記憶情報‘１’を書き込む場合、記憶素子を融点Ｔａよりも低く、ガラス転移点と同じかそれよりも高い結晶化温度Ｔｘより高い温度領域に保つようなセットパルスを印加することにより、カルコゲナイド材料は低抵抗の多結晶状態となる。結晶化に要する時間ｔ２はカルコゲナイド材料の組成によって異なる。図２に示した素子の温度は、記憶素子自身が発するジュール熱、および周囲への熱拡散に依存する。
【０００５】
特許文献１には、強誘電体層を有するメモリセルが絶縁層を介して積層されたアレイ構造を有する半導体メモリ装置のメモリセル特性及び読み出し条件が記載されている。具体的には、メモリセルの熱履歴が層毎に異なるために、形成された層によってメモリセルの電気特性に差が生じる。このようなメモリセルを確実に読み出すために、アクセスしたメモリセルが含まれる層に応じて参照電圧を変える方式が述べられている。特許文献２には、カルコゲナイド材料からなるメモリセルを積層したアレイ構造を有する半導体メモリ装置のメモリセル特性が記載されている。すなわち、カルコゲナイド材料は、積層配列の形成ステップの影響を受け易い特性を有すると述べられている。特許文献３には、積層型磁気メモリのメモリアレイ構造が記載されている。具体的には、層毎に書き込み特性が変わることを防ぐため、配線構造やコンタクト構造などを層毎に変える方式が述べられている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】日本国特許２００３−０６０１７１号公報
【特許文献２】日本国特許２００７−５０１５１９号公報
【特許文献３】日本国特許２００４−２６６２２０号公報
【非特許文献】
【０００７】
【非特許文献１】「アイ・イー・イー・イー、インターナショナル・ソリッド・ステート・サーキット・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ（IEEE International Solid-State Circuits Conference, Digest of Technical Papers）」、（米国）、２００７年、ｐ．４７２−４７３
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本願発明者等は、本願に先立ち、カルコゲナイド材料からなる記録層とダイオードを用いた相変化メモリの高集積化を検討した。特に、メモリアレイを積層することによる３次元化を検討したところ、下記二つの問題を見出した。
【０００９】
第一の問題は、メモリセルの熱履歴が層毎に異なるために、メモリセルの電気特性に差が生じる虞がある点にある。具体的には、熱負荷は、下層のメモリアレイの方が大きい。このため、製造後の抵抗値は、下層のメモリアレイの方が低いことが予想される。相変化メモリでは、一般に、通常の書換え動作よりも高い電圧、または大きな電流を印加して抵抗値を下げる、所謂初期化動作が行われる。この初期化動作におけるバイアスを、より高い電圧または大きな電流を要する上層のメモリアレイに合わせた値に設定すると、抵抗値の低い下層に位置するメモリセルには過度のストレスがかかってしまい、記録層の電気特性が劣化する虞がある。したがって、初期化するメモリセルが形成された層に応じて、初期化動作における電圧あるいは電流を調整することが望まれる。
【００１０】
第二の問題は、第一の問題と同様の熱履歴のために生じたメモリセルの電気特性の差によって、通常の書換え動作後の抵抗値にばらつきが発生する虞がある点にある。先に述べた特許文献１に記載の強誘電体層を有するメモリ、すなわち強誘電体メモリでは、強誘電体に電界をかけて、自発分極の方向を変えることによって情報を記憶する。形成された層の間で生じるメモリセルの電気特性差を補償する方法として、層毎に書換え電圧を変えることが考えられる。しかし、この方法は、層毎に書き換え電圧を変えるための電圧制御回路を設ける必要があり、更にトランジスタサイズの増大と相まって、チップ面積の増加を招くので、好ましくない。したがって、書き換え動作後におけるメモリセルに生じた電気特性の差は、特許文献１で述べられているように、読み出し条件（ここでは、参照電圧）を調整することで補償しなければならなかった。
【００１１】
一方、相変化メモリセルにおいては、書き換え後の状態の差異によって、ディスターブやエンジュランスなどの特性劣化を招くことも予想される。このような問題を回避するために、高抵抗状態にするためのリセット動作において、より高い電圧または大きな電流を要する下層のメモリアレイに合わせて動作条件を設定すると、相対的に抵抗値の高い上層のメモリアレイに位置するメモリセルには過度のストレスがかかってしまう。この結果、リセット後の抵抗値が必要以上に高くなって、反転書換え動作を行うことができなくなる虞がある。これとは反対に、リセット動作におけるバイアスを、上層のメモリアレイに必要な値に設定すると、相対的に抵抗値の低い下層に位置するメモリセルに与えられるエネルギーが不足するため、所望の抵抗値に変化しない虞がある。しかし、チップ面積抑制を考慮して、各層に共通の読み出し回路をシリコン基板上に形成する場合には、確実な読み出し動作を実現するためには、リセット状態のセル抵抗はある一定値以上でなければならない。したがって、如何なるメモリアレイに位置するメモリセルも、同じような抵抗値になるようなリセット動作が望まれる。
【００１２】
第三の問題は、これまで述べてきた熱負荷の影響により、メモリセルが形成される層によって歩留りに差が生じる虞がある点にある。すなわち、これまでのチップ・アーキテクチャでは、歩留りの低い層が存在する場合は、チップ全体が不良と判定されて、そのチップが破棄されることになる。このような検査方法では、ウェハあたりのチップ取得個数が減少することになり、結果的にビットコストの増加を招いてしまう。ビットコスト低減のためには、層単位で良品判定を行って、歩留りの高い層が一つでも存在すれば、そのチップを良品と見なして出荷できるようなアーキテクチャが望まれる。
【００１３】
そこで、本発明の目的は、このような問題等を鑑み、メモリセルを積層した構造のメモリアレイを有する相変化メモリにおいて、メモリセルが形成された層に応じて、初期化動作や書き込み動作の駆動電圧または駆動電流を調製することにより、カルコゲナイド材料の電気特性を損なうことなく、メモリセルを所望の抵抗値に制御することにある。また、層単位でメモリセルの性能を評価して、歩留りの高い層が一つでも存在すれば、その層のみを使用可能なメモリアレイ構成にすることにある。本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
第１層に設けられ、電流により記憶情報が書き込まれる第１記憶素子を有する第１メモリセルと、前記第１層の上方に形成された第２層に設けられ、電流により記憶情報が書き込まれる第２記憶素子を有する第２メモリセルと、前記第１層を選択するための第１層選択信号又は前記第２層を選択するための第２層選択信号を出力するための第１アドレス・デコーダと、前記第１メモリセルに第１記憶情報を書き込む際に前記第１メモリセルに第１電流を供給し、前記第２メモリセルに前記第１記憶情報を書き込む際に前記第２メモリセルに前記第一電流とは異なる大きさの第２電流を供給するための書き換えドライバとを有し、前記書き換えドライバは、前記第１層選択信号及び前記第２層選択信号に応じて、前記第１電流及び前記第２電流の大きさを制御することを特徴とする。
【００１６】
または、第１層に設けられる第１ビット線と、前記第１層の上方に形成された第２層に設けられる第２ビット線と、前記第１ビット線及び前記第２ビット線と交差する第１ワード線及び第２ワード線と、前記第１ビット線と前記第１ワード線の交点に設けられ、電流により記憶情報が書き込まれる第１記憶素子と、前記第１ワード線から前記第１記憶素子を経由して前記第１ビット線に至る向きに電流を流すための第１整流素子とを有する第１メモリセルと、前記第１ビット線と前記第２ワード線の交点に設けられ、電流により記憶情報が書き込まれれる第２記憶素子と、前記第２ワード線から前記第２記憶素子を経由して前記第１ビット線に至る向きに電流を流すための第２整流素子とを有する第２メモリセルと、前記第２ビット線と前記第１ワード線の交点に設けられ、電流により記憶情報を書き込む第３記憶素子と、前記第１ワード線から前記第３記憶素子を経由して前記第２ビット線に至る向きに電流を流すための第３整流素子とを有する第３メモリセルと、前記第２ビット線と前記第２ワード線の交点に設けられ、電流により記憶情報が書き込まれる第４記憶素子と、前記第２ワード線から前記第４記憶素子を経由して前記第２ビット線に至る向きに電流を流すための第４整流素子とを有する第４メモリセルとを有し、前記第１又は第２メモリセルを初期化する場合は、前記第１又は第２メモリセルに第１電圧が供給され、前記第３又は第４メモリセルを初期化する場合は、前記第３又は第４メモリセルに前記第１電圧とは異なる第２電圧が供給されることを特徴とする。
【００１７】
または、第１層に設けられ、電流により記憶情報を書き込む第１記憶素子を有する第１メモリセルと、前記第１層の上方に形成された第２層に設けられ、電流により記憶情報を書き込む第２記憶素子を有する第２メモリセルと、前記第１層又は前記第２層のいずれか一方を選択するための第１アドレス信号を前記第１層又は第２層の他方を選択するための第２アドレス信号に変換するためのアドレス変換回路と、前記第１アドレス信号と前記アドレス変換回路の出力した前記第２アドレス信号のうちいずれか一方を選択するためのマルチプレクサと、前記マルチプレクサが選択した信号に応じて、前記第１層を選択する第１層選択信号又は前記第２層を選択する第２層選択信号を発生するための第１アドレス・デコーダとを有することを特徴とする。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、高信頼動作の相変化メモリを実現することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１の半導体装置において、それに含まれる相変化メモリの要部回路ブロックの構成例を示す図である。
【図２】相変化材料を用いた抵抗素子の相変化に必要なパルス幅と温度との関係を示す図である。
【図３】本発明の実施の形態１の半導体装置において、図１に記載の回路ブックにおけるメモリアレイ構成例を示す図である。
【図４】本発明の実施の形態１の半導体装置において、図３に記載のメモリアレイに含まれる積層メモリセルの断面を示す図である。
【図５】本発明の実施の形態１の半導体装置において、図１に記載の相変化メモリのメモリマップを示す図である。
【図６】本発明の実施の形態１の半導体装置において、図５に記載のページ構成の例を示す図である。
【図７】本発明の実施の形態１の半導体装置において、カラム・アドレスの割付けの例を示す図である。
【図８】本発明の実施の形態１の半導体装置において、ロウ・アドレスの割付けの例を示す図である。
【図９】本発明の実施の形態１の半導体装置において、それに含まれる図１におけるセンスアンプ回路の詳細な構成の例を示す図である。
【図１０】本発明の実施の形態１の半導体装置において、それに含まれる図１における書換えドライバの詳細な構成の例を示す図である。
【図１１】本発明の実施の形態１の半導体装置において、図１０に記載の書換えドライバにおけるリセットするメモリ層とリセット電流との関係を示す図である。
【図１２】本発明の実施の形態１の半導体装置において、アレイ電圧ＶＡＲＹの、各動作毎の設定を示す図である。
【図１３】本発明の実施の形態１の半導体装置において、それに含まれる相変化メモリの初期化動作の例を示す図である。
【図１４】本発明の実施の形態１の半導体装置において、図１３に記載の相変化メモリの初期化動作における内部動作の例を示す図である。
【図１５】本発明の実施の形態１の半導体装置において、それに含まれる相変化メモリの書き込み動作の例を示す図である。
【図１６】本発明の実施の形態１の半導体装置において、図１５に記載の相変化メモリの書き込み動作における内部動作の例を示す図である。
【図１７】本発明の実施の形態１の半導体装置において、それに含まれる相変化メモリの読出し動作の例を示す図である。
【図１８】本発明の実施の形態１の半導体装置において、図１７に記載の相変化メモリの読出し動作における内部動作の例を示す図である。
【図１９】本発明の実施の形態２の半導体装置において、それに含まれる図１における書換えドライバの詳細な構成の例を示す図である。
【図２０】本発明の実施の形態２の半導体装置において、図１９に記載の書換えドライバにおけるリセットするメモリ層とリセット電流との関係を示す図である。
【図２１】本発明の実施の形態３の半導体装置において、それに含まれる相変化メモリの要部回路ブロックの構成例を示す図である。
【図２２】本発明の実施の形態３の半導体装置において、図２１に記載の回路ブックにおけるアドレス変換回路の構成例を示す図である。
【図２３】本発明の実施の形態３の半導体装置において、図２２に記載のアドレス変換回路におけるアドレス変換テーブルを示す図である。
【図２４】本発明の実施の形態３の半導体装置において、図２２に記載のマルチプレクサの機能を示す図である。
【図２５】本発明の実施の形態４の半導体装置において、それに含まれる相変化メモリの各メモリ層の使用可否を確認するための読出し動作におけるフローチャートを示す図である。
【図２６】本発明の実施の形態４の半導体装置において、それに含まれる相変化メモリの読出し動作の変形例を示す図である。
【図２７】本発明の実施の形態４の半導体装置において、入力コマンドとチップ内部信号との対応の例を示す図である。
【図２８】本発明の実施の形態４の半導体装置において、それに含まれる相変化メモリのデバイスＩＤ読出し動作の例を示す図である。
【図２９】本発明の実施の形態４の半導体装置において、デバイスＩＤの内容の例を示す図である。
【図３０】本発明の実施の形態５の半導体装置において、その要部ブロックの構成の例を示す図である。
【図３１】本発明の実施の形態６の半導体装置において、その要部ブロックの構成の別の例を示す図である。
【図３２】本発明の実施の形態７の半導体装置において、それに含まれる図１における書換えドライバの詳細な構成の例を示す図である。
【図３３】本発明の実施の形態７の半導体装置において、図３２に記載の書換えドライバにおけるリセットするメモリ層とリセット電流との関係を示す図である。
【図３４】本発明の実施の形態７の半導体装置において、図２２に記載の相変化メモリの書き込み動作における内部動作の例を示す図である。
【図３５】本発明の実施の形態８の半導体装置において、それに含まれる相変化メモリの要部回路ブロックの構成例を示す図である。
【図３６】本発明の実施の形態８の半導体装置に退いて、アレイ電圧ＶＡＲＹの設定及び図３５に記載の電圧選択回路の機能を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
【００２１】
なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに矢印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００２２】
（実施の形態１）
本実施例は、選択されたメモリセルが位置する層に応じて、初期化条件及び書き換え条件を変更することが可能な相変化メモリを提供する。
【００２３】
まず、図１から図４に従い、本発明による相変化メモリを説明する。本発明による相変化メモリは、カルコゲナイド材料からなる記録層とセル選択用のダイオードで構成されたメモリセルが、絶縁層を介して積層された構造である。
《積層相変化メモリの全体構成》
図１は、本発明による実施の形態１の半導体装置において、相変化メモリの要部構成例を示す回路ブロック図である。同図では、一例として、２Ｇｂｉｔのメモリ・プレーンＰＬ０〜ＰＬ３からなる８Ｇｂｉｔの場合の構成が示されている。各メモリ・プレーンは、メモリアレイＭＡ、センスアンプ及び書き換えドライバ（Ｓ／Ａ ＆ Ｗｒｉｔｅ Ｄｒｉｖ
ｅｒ）、カラム選択ゲート（Ｙ−Ｇａｔｉｎｇ）、カラムデコーダＹＤＥＣ、第一のロウ
デコーダＸＤＥＣ１、第二のロウデコーダＸＤＥＣ２及び第三のロウデコーダＸＤＥＣ３で構成される。メモリアレイＭＡは前述したように、カルコゲナイド材料からなる記録層とセル選択用のダイオードで構成されたメモリセルが３次元マトリックス状に配置された構成である。センスアンプ及び書き換えドライバは、メモリアレイからの記憶情報の読み出しと、メモリアレイへの記憶情報の書き込み動作を行う回路ブロックである。カラム選択ゲート（Ｙ−Ｇａｔｉｎｇ）は、１６８９６｛＝（２１４＋２９）−１｝本のデータ線対Ｄ［１６８９５：０］を介してセンスアンプ及び書き換えドライバに接続されると共に、プレーンデータバスＰＤＢＵＳを介して入出力線バッファ群及びラッチ回路群（Ｉ／ＯＢｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）に接続されて、記憶情報の授受を行う回路ブロックである。
【００２４】
各デコーダの動作は、メモリ・プレーンＰＬ０に注目して以下に説明する。カラムデコーダＹＤＥＣは、前述のセンスアンプ及び書き換えドライバと入出力線バッファ群及びラッチ回路群とを接続するカラム選択ゲートにおいて、活性化するゲートを選択するための回路ブロックである。第一から第三のロウデコーダＸＤＥＣ１〜ＸＤＥＣ３は、活性化するメモリセルの選択を行う回路ブロックである。第一のロウデコーダは、メモリ・プレーンＰＬ０用に分配された内部アドレスＰＡ０［２３：１２］に応じて、４０９５（＝２１
２−１）本のワード線ＷＬ［４０９５：０］から一本を選択して、活性化する回路ブロッ
クである。第二のロウデコーダは、メモリ・プレーンＰＬ０用に分配された内部アドレスＰＡ０［２６：２４］に応じて、８本のビット線選択線ＢＳ［７：０］から一本を選択して、活性化する回路ブロックである。第三のロウデコーダは、メモリ・プレーンＰＬ０用に分配された内部アドレスＰＡ０［２８：２７］に応じて、４対の層選択線（ＬＳ７Ｔ、ＬＳ７Ｂ）〜（ＬＳ０Ｔ、ＬＳ０Ｂ）から一対を選択して、活性化する回路ブロックである。
【００２５】
アレイ電圧ＶＡＲＹは、相変化メモリＰＣＭの外部より、第一のロウデコーダＸＤＥＣ１及び書き換えドライバＷＤに供給される電圧である。ここで、アレイ電圧は、後述の図１２に示すように制御される。すなわち、初期化動作を行う場合は、それぞれの層に最適な電圧となるように、Ｖ０〜Ｖ３のいずれかに設定した上で、読み出し又は書き換え動作を行う場合は、層に依らず、常にＶＤＤに設定した上で、第一のロウデコーダＸＤＥＣ１及び書き換えドライバに供給される。
【００２６】
ここで、アレイ電圧ＶＡＲＹは、初期化動作において、層毎に最適な初期化電圧を供給する点に特徴がある。
【００２７】
このように、層毎に制御したアレイ電圧ＶＡＲＹを第一のロウデコーダＸＤＥＣ１に供給する構成により、電機特性の違いにより層毎にばらつきを持つ抵抗値に応じて、層毎に最適な電圧でメモリセルの初期化動作を行うことが可能となる。ここで、初期化のために用いる電圧は、後述の実施の形態７に示すように、内部に電源発生回路を設けて生成することも可能である。しかし、初期化動作は出荷時のテスト等で一度だけ行えば十分であるため、内部に電源発生回路を設けず外部より供給することができる。外部から電源を供給することにより、内部電源回路によるチップ面積の増大を防ぐことが可能となる。
【００２８】
また、層毎に制御したアレイ電圧を書き換えドライバＷＤに供給する構成により、初期化動作時にメモリセルに流れる電流量Ｉｉｎｔを適切な値に制御し、より高精度で初期化動作を行うことが可能となる。
【００２９】
次に、周辺回路ブロックについて説明する。本発明による相変化メモリで扱う記憶情報
、コマンド信号、アドレス信号の各々は、入出力線ＩＯ［７：０］からグローバル・バッファ（Ｇｌｏｂａｌ Ｂｕｆｆｅｒ）もしくは出力ドライバ（Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ
）を介して授受される。グローバル・バッファ（Ｇｌｏｂａｌ Ｂｕｆｆｅｒ）は、制御
信号群ＣＴＬ１により制御される。記憶情報は、さらにグローバル・バッファ（Ｇｌｏｂａｌ Ｂｕｆｆｅｒ）もしくは出力ドライバ（Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ）と入出力線バッファ群及びラッチ回路群（Ｉ／Ｏ Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）との間を、
対応するグローバル・バスＧＢＵＳ１もしくはグローバル・バスＧＢＵＳ２を介して転送される。入出力線バッファ群及びラッチ回路群（Ｉ／Ｏ Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃ
ｈｅｓ）は、制御信号群ＣＴＬ２により制御される。コマンド信号は、グローバル・バッファ（Ｇｌｏｂａｌ Ｂｕｆｆｅｒ）からチップ内部バスＩＢＵＳを介してコマンド・レ
ジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）に転送される。また、アドレス信号ＩＡ［３０：０］は、同じくＩＢＵＳを介して、アドレス・バッファ群及びラッチ群に転送される。具体的には、アドレス信号ＩＡ［１１：０］は、カラム・アドレス・バッファ群及びラッチ群（Ｙ−Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）に転送される。アドレス信号ＩＡ［３０：１２］は、ロウ・アドレス・バッファ群及びラッチ群（Ｘ−Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）に転送される。
【００３０】
コマンド・レジスタ及び制御論理回路（Ｃｏｍｍａｎｄ Ｒｅｓｉｓｔｅｒ ＆ Ｃｏｎ
ｔｒｏｌ Ｌｏｇｉｃ）は、さらに、ロウ・アドレス・バッファ群及びラッチ群（Ｘ−Ｂ
ｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）から出力されたメモリ・プレーン選択信号ＰＳ［３：０］と、複数の制御信号に応じて、制御信号群ＣＴＬ１〜ＣＴＬ４を相変化メモリの各ブロックに分配する。複数の制御信号は、具体的には、コマンド・ラッチ起動信号ＣＬＥ、アドレス・ラッチ起動信号ＡＬＥ、チップ起動信号ＣＥＢ、読み出し起動信号ＲＥＢ、書き込み起動信号ＷＥＢ、書き込み保護信号ＷＰＢ、レディー／ビジー信号ＲＢＢである。コマンド・ラッチ起動信号ＣＬＥは、コマンド信号を一時的に格納する前述のコマンド・レジスタを活性化するための信号である。アドレス・ラッチ起動信号ＡＬＥは、アドレス信号を一時的に格納する前述のアドレス・バッファ群及びラッチ群を活性化するための信号である。チップ起動信号ＣＥＢは、相変化メモリ・チップを選択するための信号である。読み出し起動信号ＲＥＢは、チップ内部でカラム・アドレスを発生しながら、前述の出力ドライバを活性化して、記憶情報を出力するための信号である。書き込み起動信号ＷＥＢは、記憶情報、コマンド信号、アドレス信号を受信するための信号である。書き込み保護信号ＷＰＢは、電源立上げ時における不慮の書き込み動作を防ぐための信号である。レディー／ビジー信号ＲＢＢは、チップ内部の状態が読み出し動作や書き込み動作の最中であるか否かを通知する信号である。
【００３１】
カラム・アドレス・バッファ群及びラッチ群（Ｙ−Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）は、制御信号群ＣＴＬ３とメモリ・プレーン選択信号ＰＳ［３：０］に応じて、アドレス信号ＩＡ［１１：０］をメモリ・プレーンＰＬ０〜ＰＬ３に転送するための回路ブロックである。例えば、メモリ・プレーン制御信号ＰＳ０が活性化された場合に、内部アドレス信号ＰＡ０［１１：０］が活性化される。内部アドレス信号を活性化されるメモリ・プレーンに選択的に分配することにより、信号線の駆動に要する消費電力を抑制することができる。
【００３２】
ロウ・アドレス・バッファ群及びラッチ群（Ｘ−Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）は、メモリ・プレーン選択信号ＰＳ［３：０］に応じて、アドレス信号ＩＡ［３０：１２］をメモリ・プレーンＰＬ０〜ＰＬ３に転送するための回路ブロックである。転送先のメモリ・プレーンは内部アドレス信号ＰＡ０［１１：０］と同様に、内部アドレス信号ＰＡ［３０：２９］に応じて発生されたメモリ・プレーン制御信号ＰＳ０〜ＰＳ３によって選択される。
《メモリアレイの構成》
図３は、図１に示したメモリアレイＭＡの詳細な構成例を示す図である。同図のようにメモリアレイＭＡを構成することで、カルコゲナイド材料を用いた記憶層とダイオードで構成されたメモリセルが積層された構造により、メモリセルの集積度を向上することが可能となる。以下でその詳細について説明する。
【００３３】
一回の読み出し動作や書き込み動作でアクセスされるメモリセルの単位を、以下ではページと呼ぶ。図３のメモリアレイＭＡは、１３１０７２（＝２１７）本のページを有する。それぞれのページは、２ｋＢｙｔｅのメイン領域と６４Ｂｙｔｅのスペア領域からなり、これらを合計すると２１１２ｋＢｙｔｅの規模である。このような特徴のメモリアレイＭＡについて、以下に詳細に説明する。
【００３４】
メモリアレイＭＡは、１６８９６（＝２１４＋２９）個のサブ・メモリアレイＳＭ０〜ＳＭ１６８９５と、第一のマルチプレクサ群ＭＵＸＢ１、第二のマルチプレクサ群ＭＵＸＢ２で構成される。サブ・メモリアレイＳＭ０〜ＳＭ１６８９５の夫々は、例えばサブ・メモリアレイＳＭ０のように、４０９６（＝２１２）本のワード線ＷＬ０〜ＷＬ４０９５（＝ＷＬ（２１２−１））と８組のローカル・ビット線対（ＬＢ００１〜ＬＢ００４）〜（ＬＢ０７１〜ＬＢ０７４）との各交点に配置された積層メモリセル群ＭＢ００〜ＭＢ（２１２−１）７で構成される。積層メモリセル群ＭＢ００〜ＭＢ（２１２−１）７の各々は、カルコゲナイド材料を用いた記録層の機能を有する相変化抵抗素子Ｒと、メモリセル選択用のダイオードＤが、対応するビット線とワード線との間で直列接続されたメモリセルＭＣ１〜ＭＣ４で構成される。
【００３５】
第一のマルチプレクサ群ＭＵＸＢ１は、１６８９６（＝２１４＋２９）個のサブ・メモリアレイＳＭ０〜ＳＭ１６８９５に対応する、マルチプレクサ群ＭＢ１０〜ＭＢ１１６８９５で構成される。マルチプレクサ群ＭＢ１０〜ＭＢ１１６８９５の各々は、例えばマルチプレクサ群ＭＢ１０内のマルチプレクサＭＵＸ１０のように、４本のローカル・ビット線ＬＢ００１〜ＬＢ００４から一本をメモリ層選択信号ＬＳ［３：０］に応じて選択して、ビットＢＬ００に接続する回路である。
【００３６】
第二のマルチプレクサ群ＭＵＸＢ２は、１６８９６（＝２１４＋２９）個のサブ・メモリアレイＳＭ０〜ＳＭ１６８９５に対応する、マルチプレクサＭＵＸ２０〜ＭＵＸ２１６８９５で構成される。マルチプレクサＭＵＸ２０〜ＭＵＸ２１６８９５の各々は、例えばマルチプレクサＭＵＸ２０のように、８本のローカル・ビット線ＢＬ００〜ＢＬ０７から一本をビット線選択信号ＢＳ［７：０］に応じて選択して、共通データ線ＣＤ０に接続する回路である。
【００３７】
図３には、センスアンプ及び書き換えドライバ（Ｓ／Ａ ＆ Ｗｒｉｔｅ Ｄｒｉｖｅｒ）も記載されている。センスアンプ及び書き換えドライバ（Ｓ／Ａ ＆ Ｗｒｉｔｅ Ｄｒｉｖｅｒ）は、１６８９６（＝２１４＋２９）個のサブ・メモリアレイＳＭ０〜ＳＭ１６８９５に対応する、読み書き回路ＲＷ０〜ＲＷ１６８９５で構成される。読み書き回路ＲＷ０〜ＲＷ１６８９５の各々は、例えば読み書き回路ＲＷ０のように、共通データ線ＣＤ０とデータ線対Ｄ０Ｔ／Ｂとの間に配置される。読み書き回路ＲＷ０は、センスアンプＳＡと書換えドライバＷＤとで構成される。
【００３８】
図３においては、積層メモリセル群ＭＢ００〜ＭＢ（２１２−１）７内において、第１の層のメモリセルＭＣ１から第４の層のメモリセルＭＣ４については、ビット線は夫々のメモリセル毎に設けられ、ワード線はメモリセルＭＣ１からＭＣ４までまとめて同一の配線により短絡されている。この構成は、本実施例とは反対に、ワード線を夫々のメモリセル毎に設け、ビット線をまとめて同一の配線により設けても同様の構成を実現することが可能である。しかし、複数のワード線は夫々ロウデコーダＸＤＥＣ１内の選択回路と接続されるため、その各々について面積の大きいＰＭＯＳが接続される。そのため、ワード線を複数本まとめることで、ＰＭＯＳの数を抑えることができる本実施例が、回路面積の増大を抑える点でより有効である。
【００３９】
図４は、図３に示した積層メモリセル群と第一のマルチプレクサ群の断面構造を示している。同図では、一例として、ローカル・ビット線対ＬＢ００１〜ＬＢ００４に接続された積層メモリセル群ＭＢ００〜ＭＢ（２１２−１）０とマルチプレクサＭＵＸ１０が示されている。本実施の形態による積層メモリセル群は、図３に示したメモリセルＭＣ１〜ＭＣ４を四つ積み重ねた点に特徴がある。
【００４０】
積層メモリセル群ＭＢ００〜ＭＢ（２１２−１）０とマルチプレクサＭＵＸ１０はＰ型シリコン基板１００上に形成されたＰウェル領域１０１内に形成される。１０３は、マルチプレクサＭＵＸ１０が有するＮＭＯＳトランジスタのゲート電極となるポリシリコン層である。カッコ内の記号はメモリ層選択信号ＬＳ［３：０］である。１０４は、ＮＭＯＳトランジスタのソース電極またはドレイン電極となるＮ＋拡散層領域である。１０５は、トランジスタ間の通電を遮断するための素子分離用の酸化物である。
【００４１】
２０１〜２０４は、ローカル・ビット線ＬＢ００１〜ＬＢ００４となる第一〜第四のタングステン層である。２１１〜２１４は、ワード線となる第五〜第八のタングステン層である。ワード線はＷＬ０のように、積層メモリセル群内で共有されており、第五〜第八のタングステン層は紙面で現されていない位置で短絡されている。これら、第一〜第八のタングステン層は互いに、相間絶縁膜６００で分離されている。
【００４２】
３０１は、第一のタングステン層とＮ＋拡散層とを接続するための第一のコンタクトである。３０２は、第二のタングステン層と第一のタングステン層とを接続するための第二のコンタクトである。３０３は、第三のタングステン層と第二のタングステン層とを接続するための第三のコンタクトである。３０４は、第四のタングステン層と第三のタングステン層とを接続するための第四のコンタクトである。
【００４３】
メモリセルは、例えば積層メモリセル群ＭＢ００内のメモリセルＭＣ１のように、ローカル・ビット線ＬＢ００１となるタングステン層（ここでは２０１）とワード線ＷＬ０となるタングステン層（ここでは２１１）との間に、柱状に形成される。４００は、ＰＮダイオードのＰ層、４０１はＰＮダイオードのＮ層、４０２はカルコゲナイド材料層である。また、５００はＰＮダイオードとカルコゲナイド材料層との間のバッファ層となる第九のタングステン層、５０１はカルコゲナイド材料層とローカル・ビット線との間のバッファ層となる第十のタングステン層である。ここで、メモリセルは、選択トランジスタとカルコゲナイド材料層とを有し、選択トランジスタのゲートにワード線を接続する構成も可能である。しかし、本実施例のようにダイオードとカルコゲナイド材料層とを有する構成により、よりメモリセルの集積度を向上することが可能となる。
<<メモリマップ>>
次に、本実施の形態による相変化メモリのメモリマップを説明する。図５は、本メモリマップの概略を示す図である。メモリ・プレーンＰＬ０〜ＰＬ３の各々は、例えばメモリ・プレーンＰＬ０のように４つのメインブロック（Ｍａｉｎ ｂｌｏｃｋ０、Ｍａｉｎ ｂｌｏｃｋ４、Ｍａｉｎ ｂｌｏｃｋ８、Ｍａｉｎ ｂｌｏｃｋ１２）からなる点に特徴がある。これらのメインブロックは積層されたメモリアレイに対応しており、例えば、メイン・ブロック０は一層めのメモリアレイメインブロック４は二層めのメモリアレイ、メインブロック８は三層めのメモリアレイ、メモリブロック１２は四層めのメモリアレイである。メインブロック（Ｍａｉｎ ｂｌｏｃｋ０〜Ｍａｉｎ ｂｌｏｃｋ１５）の各々は、例えばメインブロック０のように５１２個のブロック（Ｂｌｏｃｋ０〜Ｂｌｏｃｋ５１１）で構成される。さらに、ブロック（Ｂｌｏｃｋ０〜Ｂｌｏｃｋ５１１）の各々は、ブロック０のように、６４個のページ（Ｐａｇｅ０〜Ｐａｇｅ６３）で構成される。
【００４４】
図６は、図５に記載のページ構成を示す図である。ページは、２０４８（＝２１１）Ｂｙｔｅのメイン領域と６４（＝２８）Ｂｙｔｅのスペア領域とで構成される。メイン領域は、さらに５１２バイトからなる４つの領域（Ａエリア〜Ｄエリア、または第一のセクタ〜第四のセクタ）で構成される。また、スペア領域は、１６バイトからなる４つの領域（Ｅエリア〜Ｈエリア、または第五のセクタ〜第八のセクタ）で構成される。メイン領域には、記憶情報が書き込まれ、スペア領域には、１ビット誤り訂正符合が書き込まれる。このようなページ構成に応じて、図３に示したメモリアレイは１６８９６（＝２１４＋２９）個のサブ・メモリアレイで構成されている。また、センスアンプ及び書き換えドライバ（Ｓ／Ａ ＆ Ｗｒｉｔｅ Ｄｒｉｖｅｒ）は、１６８９６（＝２１４＋２９）対のセンスアンプ及び書き換えドライバで構成される。
【００４５】
図７は、カラム・アドレスの割付けを示す図である。メイン領域は、カラム・アドレス０〜２０４７で指定される。また、スペア領域は、カラム・アドレス２０４８〜２１１１で指定される。これらのカラム・アドレスは、図１に示したアドレス信号ＩＡ［１１：０］で発生される。したがって、詳しくは後述するが、メモリアレイＭＡから一度に読み出された１６８９６（＝２１４＋２９）ビットの記憶情報は一旦センスアンプに記憶され、データ線選択線ＤＳ［２１１１：０］に応じてカラム・ゲート（Ｙ−Ｇａｔｉｎｇ）から１Ｂｙｔｅずつ出力される。反対に、記憶情報はカラム・ゲート（Ｙ−Ｇａｔｉｎｇ）を介して１Ｂｙｔｅずつ書き換えドライバに格納され、１６８９６（＝２１４＋２９）ビット揃ったところで一挙にメモリアレイＭＡに書き込まれる。
【００４６】
図８は、ロウ・アドレスの割付けを示す図である。ロウ・アドレスは、図１に示したアドレス信号ＩＡ［３０：１２］で発生される。アドレス信号ＩＡ［３０：２９］によって、メモリ・プレーン選択信号ＰＳ［３：０］が発生される。アドレス信号ＩＡ［２８：２７］によって、メモリ層選択信号ＬＳ［３：０］が発生される。ページを選択するためのワード線ＷＬ０〜ＷＬ（２１２−１）とビット線選択線ＢＳ［７：０］は、アドレス信号ＩＡ［２６：１２］によって発生される。
<<センスアンプ及び書き換えドライバの構成>>
以下では、センスアンプ及び書き換えドライバ（Ｓ／Ａ ＆ Ｗｒｉｔｅ Ｄｒｉｖｅｒ）の具体的な構成例を説明する。図９は、一例として読み書き回路ＲＷ０が示されている。まず、センスアンプＳＡは、プリチャージ回路ＰＣＣ、クロスカップル型ラッチアンプＣＣＬ、伝達ゲートＲＧからなる公知の回路構成である。
【００４７】
プリチャージ回路ＰＣＣは、３つのＮＭＯＳトランジスタで構成され、待機時にデータ線イコライズ信号ＤＬＥＱが電源電圧ＶＤＤよりも高い昇圧電圧ＶＰＰに駆動されることにより活性化されて、データ線対Ｄ０Ｔ、Ｄ０Ｂを基準電圧ＶＤＲ（ここでは、例えばＶＤＤ／２）に駆動する。
【００４８】
クロスカップル型線ラッチアンプＣＣＬは、２つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジスタとで構成される。待機時において、共通ソース線ＣＳＰ、ＣＳＮはデータ線対Ｄ０Ｔ、Ｄ０Ｂと同じプリチャージ電圧（ここでは、基準電圧ＶＤＲ）に駆動される。一方、読み出し動作において、選択されたメモリセルが記憶する情報に応じた信号がデータ線Ｄ０Ｔに発生されると、共通ソース線ＣＳＰが電源電圧ＶＤＤ、共通ソース線ＣＳＮが接地電圧ＶＳＳに駆動されることにより活性化されて、データ線対Ｄ０Ｔ、Ｄ０Ｂに発生した微小信号を増幅する。
【００４９】
伝達ゲートＲＧは、クロスカップル型センスラッチとメモリセルアレイとの間に挿入された２つのＮＭＯＳトランジスタで構成される。読み出し動作において、伝達ゲート起動信号ＲＧＥ１、ＲＧＥ２が昇圧電圧ＶＰＰに駆動されることにより活性化されて、共通データ線ＣＤ０及び参照電圧ＶＲＥＦ（ここでは、例えばＶＤＤ／２）とクロスカップル型ラッチアンプとを接続して、選択メモリセルから読み出した信号をクロスカップル型センスラッチに転送する。なお、データ線イコライズ信号ＤＬＥＱ、共通ソース線ＣＳＰ、ＣＳＮ、伝達ゲート起動信号ＲＧＥ１、ＲＧＥ２は、制御信号群ＣＴＬ４の構成要素である。
【００５０】
図１０は、書き換えドライバＷＤ０の構成を示している。この書き換えドライバは、リセットの際にメモリセルに流れる電流Ｉｒｓｔを、メモリ層選択信号ＬＳ１Ｂ〜ＬＳ３Ｂに応じて制御し、層毎に書き換え条件を変化させる点に特徴がある。この構成により、メモリセルを高抵抗状態にするリセット動作において、層毎の電気特性の違いに応じて、層毎に抵抗値を所望の値に制御することが可能となり、高信頼度の相変化メモリを実現することが可能となる。
【００５１】
この書換えドライバの基本構成は、ＮＭＯＳトランジスタＭＮ７０、ＭＮ７１、ＭＮ７２、ＭＮ７３からなる三つのカレントミラー回路であり、次の二つの特徴がある。第一の特徴は、カレントミラー回路が動作に応じて、活性化される点にある。第二の特徴は、供給されるアレイ電圧ＶＡＲＹの電圧値が、動作モードに応じて制御される点にある。
【００５２】
まず、カレントミラー回路の構成について説明する。第一のカレントミラー回路は、トランジスタＭＮ７０とＭＮ７３の組み合わせで構成される。トランジスタＭＮ７０とアレイ電圧ＶＡＲＹとの間には、ＰＭＯＳトランジスタＭＰ７００、ＭＰ７０１が直列に挿入される。トランジスタＭＰ７００のゲートには、バイアス電圧ＶＢＩＡＳ０が入力される。また、トランジスタＭＰ７０１のゲートには、初期化起動信号ＩＮＴ＿ＥＮをインバータ回路ＩＶ７００で反転した信号が入力される。このような構成により、共通データ線ＣＤ０を介して印加するメモリセル電流Ｉｃｅｌｌを初期化動作に必要な値Ｉｉｎｔに設定する。
【００５３】
このように、第一のカレントミラー回路は、メモリ層選択信号ＬＳ１Ｂ〜ＬＳ３Ｂに依らずにメモリセルの初期化電流を制御する点に特徴がある。これは、初期化においては、アレイ電圧ＶＡＲＹを制御することにより層毎に初期化電圧を制御し、最適な条件で初期化動作を行うことが可能なためである。そのため、メモリ層選択信号に応じて層毎の制御を行う回路を設けないことで、回路面積を低減することが可能となる。
【００５４】
第二のカレントミラー回路は、トランジスタＭＮ７１とＭＮ７３の組み合わせで形成される構成である。トランジスタＭＮ７１とアレイ電圧ＶＡＲＹとの間には、ＰＭＯＳトランジスタＭＰ７１０、ＭＰ７１１が直列に挿入される。トランジスタＭＰ７１０のゲートには、バイアス電圧ＶＢＩＡＳ１が入力される。また、トランジスタＭＰ７１１のゲートには、セット起動信号ＳＥＴ＿ＥＮとデータ線Ｄ０Ｔが入力された二入力ＮＡＮＤ回路ＮＤ７０の出力信号が入力される。このような構成により、メモリセルを低抵抗状態にする、すなわち記憶情報“１”を書き込む場合に、共通データ線ＣＤ０を介して印加するメモリセル電流Ｉｃｅｌｌをセット動作に必要な値Ｉｓｅｔに制御する。
【００５５】
このように、第二のカレントミラー回路も、第一のカレントミラー回路と同様に、メモリ層選択信号ＬＳ１Ｂ〜ＬＳ３Ｂに依らずにメモリセルのセット電流Ｉｓｅｔを制御する点に特徴がある。これは、後述する第三のカレントミラー回路によって、リセット抵抗が適正な値に制御されるために、セット動作においては、メモリ層選択信号に応じて層毎の制御を行う必要がないためである。そのため、回路構成が簡略化されて、回路面積を低減することが可能となる。
【００５６】
但し、上述の第一のカレントミラー回路及び第二のカレントミラー回路において、層毎の制御を行う回路を設けても構わない。
【００５７】
第三のカレントミラー回路は、トランジスタＭＮ７２とＭＮ７３の組み合わせで形成される構成である。トランジスタＭＮ７２とアレイ電圧ＶＡＲＹとの間には、ＰＭＯＳトランジスタＭＰ７２０、ＭＰ７２２、ＭＰ７２３、ＭＰ７２４と、ＭＰ７２１が直並列に挿入される。ここで、並列接続されたトランジスタのゲート幅は、トランジスタＭＰ７２０、ＭＰ７２２、ＭＰ７２３、ＭＰ７２４の順に大きく設定されている。トランジスタＭＰ７２０のゲートには、接地電圧ＶＳＳが入力される。また、トランジスタＭＰ７２２、ＭＰ７２３、ＭＰ７２４のゲートには、メモリ層選択信号ＬＳ１Ｔ〜ＬＳ３Ｔの反転信号ＬＳ１Ｂ〜ＬＳ３Ｂが夫々入力される。さらに、トランジスタＭＰ７２１のゲートには、リセット起動信号ＲＳＴ＿ＥＮとデータ線Ｄ０Ｂが入力された二入力ＮＡＮＤ回路ＮＤ７１の出力信号が入力される。このような構成により、メモリセルを高抵抗状態にする、すなわち記憶情報“０”を書き込む場合に、共通データ線ＣＤ０を介して印加するメモリセル電流Ｉｃｅｌｌを、図１１に示すように選択されたメモリ層に応じた値Ｉｒｓｔに制御する。具体的には、第一のメモリ層（最下層）のメモリセルに書き込み動作を行う場合は、トランジスタＭＰ７２０が導通することによりリセット電流Ｉｒｓｔは、Ｉｒｓｔ０に設定される。第二のメモリ層のメモリセルに書き込み動作を行う場合は、トランジスタＭＰ７２０、ＭＰ７２２が夫々導通することにより、リセット電流Ｉｒｓｔは、（ｍ＋１）×Ｉｒｓｔ０に設定される。第三のメモリ層のメモリセルに書き込み動作を行う場合は、トランジスタＭＰ７２０、ＭＰ７２３が夫々導通することにより、リセット電流Ｉｒｓｔは、（ｋ＋１）×Ｉｒｓｔ０に設定される。第四（最上層）のメモリ層のメモリセルに書き込み動作を行う場合は、トランジスタＭＰ７２０、ＭＰ７２４が夫々導通することによりリセット電流Ｉｒｓｔは、（ｊ＋１）×Ｉｒｓｔ０に設定される。ここで、係数ｍ、ｋ、ｊは、ｍ＜ｋ＜ｊの関係に設定されている。よって、上層のメモリアレイほど大電流を印加してリセット動作を行うことにより、各層のメモリセルの抵抗値を所望の抵抗値に確実に制御することが可能となる。なお、リセット電流Ｉｒｓｔは、セット電流Ｉｓｅｔよりも大きな値となるように設定される。また、初期化起動信号ＩＮＩＴ＿ＥＮ、セット起動信号ＳＥＴ＿ＥＮ、リセット起動信号ＲＳＴ＿ＥＮの夫々は、制御信号群ＣＴＬ４の構成要素である。
【００５８】
以上のように、第三のカレントミラー回路は、ゲート幅の異なるトランジスタＭＰ７２０、７２２、７２３及び７２４を並列に接続し、メモリ層選択信号に応じて導通させるトランジスタを選択する点に特徴がある。このような構成により、夫々の層に最適のリセット電流を供給することが可能となる。
【００５９】
なお、トランジスタＭＰ７２０は導通状態であるため、取り除いても良い。ただし、トランジスタＭＰ７２０を設けることで、第一のメモリ層のリセット動作を行う際のベースとなる電流を設計できるという利点がある。
【００６０】
次に、書き換えドライバＷＤに及び第一のロウデコーダＸＤＥＣ１に供給されるアレイ電圧ＶＡＲＹの電圧値について説明する。図１２は、各動作ごとのアレイ電圧ＶＡＲＹの設定を示している。初期化動作の場合は、選択セルが位置するメモリ層に応じた値のアレイ電圧ＶＡＲＹが印加される。
【００６１】
具体的には、第一のメモリ層（最下層）のメモリセルを初期化する場合は、アレイ電圧ＶＡＲＹは第一の電圧Ｖ０として供給される。以下同様に、第二のメモリ層のメモリセルを初期化する場合は、アレイ電圧ＶＡＲＹは第一の電圧Ｖ０よりも高い第二の電圧Ｖ１として供給され、第三のメモリ層のメモリセルを初期化する場合は第二の電圧Ｖ１よりも高い第三の電圧Ｖ２として供給され、第４のメモリ層（最上位）のメモリセルを初期化する場合は、第三の電圧Ｖ２よりも高い第４の電圧Ｖ３として供給される。以上の電圧は、次のような関係がある。
ＶＤＤ≧Ｖ３＞Ｖ２＞Ｖ１＞Ｖ０ …（式１）
このように、層毎に最適の電圧を供給して初期化動作を行うことにより、記憶層への過剰なストレスの印加で引き起こされる電気特性の劣化を防ぐことが可能となり、高信頼の相変化メモリを実現することができる。
【００６２】
なお、読み出し動作又は書き換え動作においては、アレイ電圧ＶＡＲＹは電源電圧ＶＤＤに設定される。これは、アレイ電圧を相変化メモリＰＣＭの外部より供給し、内部に電圧発生回路を設けていないためである。しかし、読み出し動作においては、メモリセルの状態を書き換えることはないため、アレイ電圧ＶＡＲＹの制御は不要である。また、書き換え動作においては、図１０に示した書き換えドライバによって最適な条件でのリセット動作及びセット動作が可能となるため、図１２に示したアレイ電圧の制御により、全ての動作において、層毎に最適な条件を提供することができる。
<<初期化動作>>
これまで説明してきた本実施の形態による相変化メモリにおける動作について、以下に説明する。図１３は、初期化動作の例を示している。接地電圧ＶＳＳとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップ起動信号ＣＥＢ及びアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動する。この後、第一の初期化コマンド信号ＩＮ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライト起動信号ＷＥＢの立ち上がりエッジによって、第一の初期化コマンド信号ＩＮ１が相変化メモリ・チップに取り込まれる。次に、また、ハイ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをロウ・レベル、ロウ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスとロウ・アドレスを入力する。ここで、カラム・アドレスは、図７に示すように０〜２１１１番地まであるので、１２ビットを要する。一方、アドレスを入力するＩ／Ｏピンは、図１に示すように８本しかないので、１２ビットのカラム・アドレスは２回（ＣＡ１、ＣＡ２）に分けて順に入力される。同様に、ロウ・アドレスは図８に示すように１９ビット要するので、これらは３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力される。これらのアドレスは、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリ・チップに取り込まれ、チップ内部ではアドレスのデコードが順次行われる。さらに、ハイ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをロウ・レベル、ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに夫々駆動して、第二の初期化コマンド信号ＩＮ２を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）に入力する。この第二の初期化コマンド信号ＩＮ２は、ライト起動信号ＷＥＢの立ち上がりエッジによって、相変化メモリ・チップに取り込まれて、初期化動作が行われる。なお、初期化動作において、ハイ・レベルとなっているレディー／ビジー信号ＲＢＢはロウ・レベルに駆動される。
【００６３】
図１４は、本実施の形態による相変化メモリの初期化動作におけるチップ内部動作の例を示す図である。同図では、図３に示したメモリアレイＭＡに含まれるサブ・メモリアレイＳＭＡ０〜ＳＭＡ１６８９５において、積層メモリセル群ＭＢ００の最下層にあるメモリセルＭＣ１を初期化する場合の動作波形が示されている。説明を簡略化するために、第一のマルチプレクサ群ＭＵＸＢ１及び第二のマルチプレクサ群ＭＵＸＢ２の動作波形は省略されているが、図１３に示した第二の初期化コマンドＩＮ２に応じて、メモリ層選択信号ＬＳ０及びビット線選択信号ＢＳ０が活性化されることにより、ローカル・ビット線ＬＳ００１、ＬＳ１０１、…、ＬＳ１６８９５０１と共通データ線ＣＤ０、ＣＤ１、…、ＣＤ１６８９５とが夫々接続される。次に、接地電圧ＶＳＳとなっている初期化起動信号ＩＮＩＴ＿ＥＮが電源電圧ＶＤＤ、接地電圧ＶＳＳとなっているワード線ＷＬ０が第一のアレイ電圧Ｖ０にそれぞれ駆動されると、対応するローカル・ビット線ＬＢ００１、ＬＢ１０１、…、ＬＢ１６８９５０１に初期化電流Ｉｉｎｔが印加されて、初期化動作が行われる。なお、ワード線に印加されるアレイ電圧は、選択されたメモリセルが属するメモリ層に応じてＶ０〜Ｖ３のいずれかの電圧値となることは、前述の図１２から容易に理解することができる。
<<書き込み動作>>
図１５は、書き込み動作の例を示している。ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップ起動信号ＣＥＢ及びアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動する。この後、第一の書き込みコマンド信号ＰＲＧ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライト起動信号ＷＥＢの立ち上がりエッジによって、第一の書き込みコマンド信号ＰＲＧ１が相変化メモリ・チップに取り込まれる。次に、また、ハイ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをロウ・レベル、ロウ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリ・チップに取り込まれ、チップ内部ではアドレスのデコードが順次行われる。さらに、ハイ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動して、記憶情報Ｄｉｎ（Ｎ）〜Ｄｉｎ（Ｍ）を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力する。続いて、ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動して、第二の書き換えコマンド信号ＰＲＧ２を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）に入力する。この第二の初期化コマンド信号ＰＲＧ２は、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリ・チップに取り込まれて、書き換え動作が行われる。なお、書き換え動作において、ハイ・レベルとなっているレディー／ビジー信号ＲＢＢはロウ・レベルに駆動される。書き換え動作を終えて、ロウ・レベルとなっているレディー／ビジー信号ＲＢＢがハイ・レベルに駆動されてから、状態読み出しコマンド信号ＲＤＳを入力する。状態読み出しコマンド信号ＲＤＳは、書き込み起動信号ＷＥＢの立ち上がりエッジにてチップ内部に取り込まれる。さらに、読み出し起動信号ＲＤＢに同期して、書き込み後の状態ＲＩＯ０が入出力線Ｉ／Ｏｘ（ｘ＝０〜７）から出力される。
【００６４】
図１６は、本実施の形態による相変化メモリの書き換え動作におけるチップ内部動作の例を示す図である。同図では、図３に示したメモリアレイＭＡに含まれるサブ・メモリアレイＳＭＡ０〜ＳＭＡ１６８９５において、積層メモリセル群ＭＢ００の最下層にあるメモリセルＭＣ１に記憶情報を書き込む場合の動作波形が示されている。図１５に示した第二の書き換えコマンドＰＲＧ２に応じて、昇圧電圧ＶＰＰとなっているデータ線イコライズ信号ＤＬＥＱが接地電圧ＶＳＳに駆動され、基準電圧ＶＤＲとなっている共通ソース線ＣＳＰ、ＣＳＮが電源電圧ＶＤＤ、接地電圧ＶＳＳに夫々駆動されることにより、データ線Ｄ０Ｔ〜Ｄ１６８９５Ｔを介して入力された記憶情報が読み書き回路ＲＷ０〜ＲＷ１６８９５内のセンスアンプＳＡに一時的に格納される。また、説明を簡略化するために、第一のマルチプレクサ群ＭＵＸＢ１及び第二のマルチプレクサ群ＭＵＸＢ２の動作波形は省略されているが、メモリ層選択信号ＬＳ０及びビット線選択信号ＢＳ０が活性化されることにより、ローカル・ビット線ＬＳ００１、ＬＳ１０１、…、ＬＳ１６８９５０１と共通データ線ＣＤ０、ＣＤ１、…、ＣＤ１６８９５とが夫々接続される。続いて、リセット起動信号ＲＳＴ＿ＥＮ及びセット起動信号ＳＥＴ＿ＥＮが電源電圧ＶＤＤに夫々駆動されて、接地電圧ＶＳＳとなっているワード線ＷＬ０がアレイ電圧ＶＡＲＹ（ここでは、電源電圧ＶＤＤ）に駆動されると、対応するセンスアンプに格納された記憶情報に応じてローカル・ビット線ＬＢ００１、ＬＢ１０１、…、ＬＢ１６８９５０１にリセット電流Ｉｒｓｔ又はセット電流Ｉｓｅｔが印加されて、書き換え動作が行われる。なお、セット起動信号ＳＥＴ＿ＥＮのパルス幅は、記憶層を十分に結晶化して、その抵抗値を下げられるように、リセット起動信号ＲＳＴ＿ＥＮよりも大きく設定されている。最後に、電源電圧ＶＤＤとなっている共通ソース線ＣＳＰと、接地電圧ＶＳＳとなっている共通ソース線ＣＳＮを基準電圧ＶＤＲに夫々駆動し、接地電圧ＶＳＳとなっているデータ線イコライズ信号ＤＬＥＱを昇圧電圧ＶＰＰに駆動することにより、待機状態に復帰する。
<<読み出し動作>>
図１７は、読み出し動作の例を示している。ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップ起動信号ＣＥＢ及びアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動する。この後、第一の読み出しコマンド信号ＲＤ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライト起動信号ＷＥＢの立ち上がりエッジによって、第一の読み出しコマンド信号ＲＤ１が相変化メモリ・チップに取り込まれる。次に、また、ハイ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをロウ・レベル、ロウ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリ・チップに取り込まれ、チップ内部ではアドレスのデコードが順次行われる。さらに、ハイ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをロウ・レベル、ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに夫々駆動して、第二の読み出しコマンド信号ＲＤ２を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）に入力する。この第二の読み出しコマンド信号ＲＤ２は、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリ・チップに取り込まれて、読み出し動作が行われる。なお、読み出し動作において、ハイ・レベルとなっているレディー／ビジー信号ＲＢＢはロウ・レベルに駆動される。メモリアレイから読み出された記憶情報はチップ内部を転送されて、ロウ・レベルとなっているレディー／ビジー信号ＲＢＢがハイ・レベルに駆動されてから、読み出し起動信号ＲＥＢの立ち上がりエッジに同期してＤｏｕｔ（Ｎ）〜Ｄｏｕｔ（Ｍ）の順に出力される。
【００６５】
図１８は、本実施の形態による相変化メモリの読み出し動作におけるチップ内部動作の例を示す図である。同図では、図３に示したメモリアレイＭＡに含まれるサブ・メモリアレイＳＭＡ０〜ＳＭＡ１６８９５において、積層メモリセル群ＭＢ００の最下層にあるメモリセルＭＣ１から記憶情報を読み出す場合の動作波形が示されている。説明を簡略化するために、第一のマルチプレクサ群ＭＵＸＢ１及び第二のマルチプレクサ群ＭＵＸＢ２の動作波形は省略されているが、図１３に示した第二の読み出しコマンドＲＤ２に応じて、メモリ層選択信号ＬＳ０及びビット線選択信号ＢＳ０が活性化されることにより、ローカル・ビット線ＬＳ００１、ＬＳ１０１、…、ＬＳ１６８９５０１と共通データ線ＣＤ０、ＣＤ１、…、ＣＤ１６８９５とが夫々接続される。次に、接地電圧ＶＳＳとなっている伝達ゲート起動信号ＲＧＥ１を昇圧電圧ＶＰＰに駆動して、ローカル・ビット線ＬＳ００１、ＬＳ１０１、…、ＬＳ１６８９５０１の各々を接地電圧ＶＳＳに駆動する。また、昇圧電圧ＶＰＰとなっているデータ線イコライズ信号ＤＬＥＱを接地電圧ＶＳＳ、接地電圧ＶＳＳとなっている伝達ゲート起動信号ＲＧＥ２を昇圧電圧ＶＰＰに夫々駆動して、データ線Ｄ０Ｂ、Ｄ１Ｂ、…、Ｄ１６８９５Ｂを参照電圧ＶＲＥＦに駆動する。続いて、接地電圧ＶＳＳとなっているワード線をアレイ電圧ＶＡＲＹ（ここでは、電源電圧ＶＤＤ）に駆動することにより、ローカル・ビット線及びデータ線が、記憶情報に応じた電圧に駆動される。例えば、ローカル・ビット線ＬＢ００１上のメモリセルが情報“１”を記憶しており、低抵抗状態にある場合は、ローカル・ビット線ＬＢ００１及びデータ線Ｄ０Ｔが充電される。一方、ローカル・ビット線ＬＢ１０１上のメモリセルのように、情報“０”を記憶しており、高抵抗状態にある場合は、ローカル・ビット線ＬＢ１０１及びデータ線Ｄ１Ｔは、ほぼ接地電圧ＶＳＳに保持される。この後、記憶情報“１”を読み出しているローカル・ビット線ＬＢ００１及びデータ線Ｄ０Ｔのように、これらの電圧が参照電圧ＶＲＥＦを上回ったタイミングで、基準電圧ＶＤＲとなっている共通ソース線ＣＳＰ、ＣＳＮを電源電圧ＶＤＤ、接地電圧ＶＳＳに夫々駆動して、読み出した信号を増幅する。さらに、電源電圧ＶＤＤとなっているワード線ＷＬ０を接地電圧ＶＳＳ、昇圧電圧ＶＰＰとなっている伝達ゲート起動信号ＲＧＥ１、ＲＧＥ２を接地電圧ＶＳＳに駆動して、共通データ線ＣＤ０、ＣＤ１、…、ＣＤ１６８９５とデータ線Ｄ０Ｔ、Ｄ１Ｔ、…、Ｄ１６８９５Ｔとを遮断することにより、過度の電圧印加によるデータ破壊を回避する。最後に、電源電圧ＶＤＤとなっている共通ソース線ＣＳＰと、接地電圧ＶＳＳとなっている共通ソース線ＣＳＮを基準電圧ＶＤＲに夫々駆動し、昇圧電圧ＶＰＰとなっているデータ線イコライズ信号ＤＬＥＱを接地電圧ＶＳＳに駆動することにより、待機状態に復帰する。
【００６６】
以上のような構成と動作により、次の二つの効果が得られる。第一の効果は、図４に示したように、カルコゲナイド材料を用いた記憶層とダイオードで構成されたメモリセルを積層した構造とすることにより、相変化メモリ・チップの集積度を向上することができる点にある。第二の効果は、選択されたメモリセルが位置する層に応じて、初期化条件及び書き換え条件が変更される点にある。具体的には、図１０に示したように、カレントミラー回路を動作に応じて選択するとともに、図１２に示した電圧設定とカレントミラー回路におけるリセット電流Ｉｒｓｔの制御機構により、初期化条件及び書き換え条件（ここでは、リセット条件）を動作に応じて変更することができる。このような機構により、初期化動作において、記憶層への過剰なストレスの印加で引き起こされる電気特性の劣化を防ぐことが可能となる。また、メモリセルを高抵抗状態にするリセット動作において、抵抗値を所望の値に制御することが可能となる。よって、高信頼動作の相変化メモリを実現することができる。
【００６７】
なお、本実施の形態では、メモリセルを４層積み重ねる場合について説明してきたが、積層数はこれに限定されることはなく、２層でも、８層でも良い。この場合も、選択するメモリ層に応じて動作条件を制御することにより、同様の効果を得ることができる。
（実施の形態２）
本実施の形態２では、図１０に示した書き換えドライバＷＤの別の構成を説明する。図１９は、本実施の形態における書き換えドライバＷＤの構成例を示している。本書き換え回路と図１０に示した書き換え回路との相違点は、ＰＭＯＳトランジスタＭＰ７２２、ＭＰ７２３、ＭＰ７２４がトランジスタＭＰ７２５、ＭＰ７２６に置き換えられている点にある。これらのトランジスタのゲート幅は、トランジスタＭＰ７２０、ＭＰ７２５、ＭＰ７２６の順に１対１対２の寸法である。
【００６８】
トランジスタＭＰ７２５のゲートには、メモリ層選択信号ＬＳ１Ｂ、ＬＳ３Ｂが入力された二入力ＮＡＮＤ回路ＮＤ７２０の出力信号をインバータ回路ＩＶ７２０で反転した信号ＬＳ１３Ｂが入力される。トランジスタＭＰ７２６のゲートには、メモリ層選択信号ＬＳ２Ｂ、ＬＳ３Ｂが入力された二入力ＮＡＮＤ回路ＮＤ７２１の出力信号をインバータ回路ＩＶ７２１で反転した信号ＬＳ２３Ｂが入力される。このような構成により、三つのトランジスタを用いて、図２０に示すような４段階のリセット電流Ｉｒｓｔを発生する。論理回路部を複数の書き換え回路で共有することになれば、書き換えドライバ内のトランジスタ数が削減されるので、書き換えドライバＷＤの面積を抑制することが可能となる。
（実施の形態３）
本実施の形態３では、図１に示した相変化メモリＰＣＭの別の構成例を説明する。図２１は、本実施の形態における相変化メモリＰＣＭの構成例を示している。本相変化メモリＰＣＭの特徴は、メモリ層毎に良品か不良品かを判断して、良品判定されたメモリ層のみを使用することにある。このような機能を実現するため、図１に示した構成にアドレス変換回路ＡＥが追加された点に特徴がある。このアドレス変換回路ＡＥは、内部アドレスＩＡ［２８：２７］を内部アドレスＣＡ［２８：２７］に変換して、ロウ・アドレス・バッファ群及びラッチ群（Ｘ−Ｂｕｆｆｅｒｓ ＆ Ｌａｔｃｈｅｓ）に転送する。
【００６９】
図２２は、図２１に示されたアドレス変換回路ＡＥの構成例を示している。このアドレス変換回路ＡＥは、アドレス変換論理回路ＡＥＬとマルチプレクサＭＵＸとで構成される。アドレス変換回路は、フューズ等を用いて任意の論理に設定される。この論理は、良品判定されたメモリ層の組み合わせによって異なり、例えば図２３に示すような機能が実現される。その機能を以下で説明する。
【００７０】
第一の機能は、良品判定されたメモリ層が一層であり、第一層〜第四層の何れかを選択するためのアドレスを発生することにある。この場合、入力すべき内部アドレスＩＡ［２８：２７］を００と定義する。この内部アドレスＩＡ［２８：２７］を、アドレス変換論理回路ＡＥＬは、良品判定されたメモリ層に応じて、００、０１、１０、１１の何れかに変換する。
【００７１】
第二の機能は、良品判定されたメモリ層が二層であり、第一層〜第四層から何れか二層を選択するためのアドレスを発生することにある。この場合、入力すべき内部アドレスＩＡ［２８：２７］を００または０１と定義する。この内部アドレスＩＡ［２８：２７］を、アドレス変換論理回路ＡＥＬは、良品判定されたメモリ層に応じて、６通りの組み合わせに変換する。
【００７２】
第三の機能は、良品判定されたメモリ層が三層であり、第一層〜第四層から何れか三層を選択するためのアドレスを発生することにある。この場合、入力すべき内部アドレスＩＡ［２８：２７］を００、０１、１０の何れかと定義する。この内部アドレスＩＡ［２８：２７］を、アドレス変換論理回路ＡＥＬは、良品判定されたメモリ層に応じて、４通りの組み合わせに変換する。
【００７３】
第四の機能は、良品判定されたメモリ層が四層であり、第一層〜第四層の何れかを選択するためのアドレスを発生することにある。この場合、入力すべき内部アドレスＩＡ［２８：２７］を００、０１、１０、１１の何れかと定義する。この内部アドレスＩＡ［２８：２７］を、そのまま内部アドレスＥＡ［２８：２７］として出力する。
【００７４】
マルチプレクサＭＵＸは、制御信号群ＣＴＬ４に応じて内部アドレスＩＡ［２８：２７］か内部ＥＡ［２８：２７］の何れか一方を内部アドレスＣＡ［２８：２７］として出力する。制御信号群ＣＴＬ４は、図２４に示すように、初期化モード信号ＩＮＩＴ、テストモード信号ＴＥＳＴ、通常動作モード信号ＮＯＲＭを有する。初期化モード信号ＩＮＩＴは、図９に示したように第一及び第二の初期化コマンド信号ＩＮ１、ＩＮ２により活性化される。通常動作モード信号ＮＯＲＭは、図１５や図１７に示したように第一及び第二の書き換えコマンド信号ＰＲＧ１、ＰＲＧ２や第一及び第二の読み出しコマンド信号ＲＤ１
、ＲＤ２により活性化される。テストモード信号ＴＥＳＴは、図１５や図１７に示した第一及び第二の書き換えコマンド信号ＰＲＧ１、ＰＲＧ２や第一及び第二の読み出しコマンド信号ＲＤ１、ＲＤ２の代わりに、テスト時における第一及び第二の書き換えコマンド信号ＴＰＲＧ１、ＴＰＲＧ２や第一及び第二の読み出しコマンド信号ＴＲＤ１、ＴＲＤ２を夫々入力することにより活性化される。以上の動作モード信号により、初期化モード及びテストモードでは、内部アドレスＩＡ［２８：２７］が選択されて、内部アドレスＣＡ［２８：２７］に出力される。また、通常動作モードでは、アドレス変換論理回路ＡＥＬによって変換された内部アドレスＥＡ［２８：２７］が選択されて、内部アドレスＣＡ［２８：２７］に出力される。
【００７５】
以上のような、アドレス変換回路ＡＥの構成と動作により、次の効果を得ることができる。すなわち、図２３に示すように、内部アドレスＩＡ[２８：２７]を、内部アドレスＥＡ[２８：２７]に変換することで、初期化動作と、書き込み動作及び読み出し動作の試験を行う際は、全メモリ層を選択して所望の動作を行うことにより、メモリ層単位で良品または不良品の識別を行うことができる。また、このメモリ層毎の特性判定に応じて、アドレス変換論理回路ＡＥＬの設定をチップ毎に行うことにより、特性の良好なメモリ層のみを選択してメモリ動作可能な、所謂パーシャル品チップを実現することができる。このような、パーシャル品によって、ウェハ当りのチップ取得数を向上することができて、ビットコストを低減することが可能となる。
（実施の形態４）
本実施の形態では、実施の形態３で説明したパーシャル品チップにおいて、使用可能なメモリ層を確認するための手段を説明する。本手段の特徴は、図７に示したページ構成において、任意のページのスペア領域に、該当するページが含まれるメモリ層が使用可能であるか否かの情報をチップ出荷前に書き込んでおく点にある。より具体的には、図５に示したように、メモリ・プレーンＰＬ０においてメイン・ブロックＭａｉｎ ｂｌｏｃｋ０、Ｍａｉｎ ｂｌｏｃｋ４、Ｍａｉｎ ｂｌｏｃｋ８、Ｍａｉｎ ｂｌｏｃｋ１２における先頭ブロックＢｌｏｃｋ０、Ｂｌｏｃｋ２０４８、Ｂｌｏｃｋ４０９６、Ｂｌｏｃｋ６１４４の第一及び第二のページＰａｇｅ０、Ｐａｇｅ１のスペア領域において、カラム・アドレス２０４９で選択されるメモリセルにメモリ層が使用可能であるか否かの情報を書き込む。スペア領域は、必ずしもメイン・ブロックと同一のメモリで構成する必要は無く、他の不揮発性メモリで構成してもよい。
【００７６】
以下では、記憶情報が“ＦＦｈ”の場合に、該当するメモリ層が使用可能であり、記憶情報が“ＦＦｈ”以外の場合に使用不可能であるものと仮定する。
【００７７】
図２５は、メモリ層の使用可否を確認するための読み出し動作におけるフローチャートを示している。まず、メモリ層の使用可否確認コマンド信号ＲＬＳ１を入力する。次に、カラム・アドレス２０４９に対応するアドレス信号と、図８に示した前述のページが選択されるようなロウ・アドレス信号とを入力する。さらに、メモリ層の使用可否確認コマンド信号ＲＬＳ２を入力して、所望のスペア領域の記憶情報を読み出す。ここで、該当するメモリ層が使用可能であるである場合、記憶情報“ＦＦｈ”が、相変化メモリ・チップの外部に接続されたメモリ・コントローラや中央演算装置ＣＰＵなど、所謂ホスト側の装置に通知される。一方、該当するメモリ層が使用不可能であるである場合、記憶情報“ＦＦｈ”以外の情報が、相変化メモリ・チップの外部に接続されたメモリ・コントローラや中央演算装置ＣＰＵなど、所謂ホスト側の装置に通知される。このようにして通知された情報を、ホスト側の装置は、使用不可能メモリ層管理テーブル（Ｉｎｖａｌｉｄ Ｌａｙｅｒ Ｔａｂｌｅ）に記録する。このような動作を、メモリ層アドレスを一層ずつ進めながら繰り返して、使用不可能メモリ層管理テーブルを作成する。
【００７８】
図２６は、図２５に示したフローチャートにおける読み出し動作部分を示している。動作原理は、図１７に示した読み出し動作を同じである。第一及び第二のコマンド信号が、図１７に示した読み出しコマンド信号ＲＤ１、ＲＤ２からメモリ層使用可否確認コマンド信号ＲＬＳ１、ＲＬＳ２に置き換えられている。また、先頭ページ又は後続のページにおけるカラム・アドレス２０４９の記憶情報のみを読み出す点に特徴がある。
【００７９】
図２７は、図２２に示したマルチプレクサの別の機能を示す図である。本実施の形態によるマルチプレクサの機能は、第一及び第二のメモリ層使用可否確認コマンド信号ＲＬＳ１、ＲＬＳ２から発生されたメモリ層確認モード信号ＲＬＳによって拡張されている。すなわち、メモリ層確認モード信号ＲＬＳが活性化されると、内部アドレスＩＡ［２８：２７］が選択されて、内部アドレスＣＡ［２８：２７］に出力される。なお、本実施の形態にて新たに追加されたメモリ層確認モード信号ＲＬＳは、制御信号群ＣＴＬ４の構成要素である。
【００８０】
以上の、構成と動作により、次の効果が得られる。すなわち、第一及び第二のメモリ層使用可否確認コマンド信号ＲＬＳ１、ＲＬＳ２を用いて、各メモリ層のスペア領域の記憶情報を読み出すことによって、ホスト側の装置は、どのメモリ層が使用できるか否かを把握することができる。よって、様々な容量の相変化メモリ・チップを組み合わせてシステムを構築したり、相変化メモリ・チップを増設したりすることが容易になる。
【００８１】
なお、メモリ層の使用可否を確認する方法は、これに限らず、種種の方法がある。例えば、相変化メモリ・チップ内にデバイスＩＤテーブルを設けて、メモリ・プレーン容量に関する情報を格納することも可能である。図２８は、デバイスＩＤ読み出し動作のタイミングチャート、図２９は、デバイスＩＤテーブルを示している。図２８に示したデバイスＩＤ読み出し動作は、図１７に示した読み出し動作に準じたものであり、デバイスＩＤ読み出しコマンド信号ＲＩＤによって、図２９に示したデバイスＩＤが順に読み出される。チップ・ユーザー（ここでは、ホスト側の装置）は、メモリ・プレーン容量から、相変化メモリの有効チップ容量、及び入力すべきアドレス信号を把握することができる。
（実施の形態５）
本実施の形態では、実施の形態３〜実施の形態４で説明した複数の相変化メモリ・チップを用いて形成した相変化メモリ・モジュールを説明する。図３０は、本実施の形態による相変化メモリ・モジュールＰＭの構成を示している。同図では、一例として、４つの相変化メモリ・チップＰＣＭ０〜ＰＣＭ３と、不揮発メモリ制御チップＮＶＣＴＬを用いた構成が示されている。
【００８２】
不揮発メモリ制御チップＮＶＣＴＬは、実施の形態３〜実施の形態４で述べた使用不可能メモリ層管理テーブル（Ｉｎｖａｌｉｄ Ｌａｙｅｒ Ｔａｂｌｅ）を有する。また、各メモリセルにおける書き換え回数を平準化するためのウェア・レベリング（Ｗｅａｒ Ｌｅｖｅｌｉｎｇ）機能や、メモリ空間に散在している空き領域を一纏めにするためのガベージ・コレクション（Ｇａｒｂａｇｅ Ｃｏｌｌｅｃｔｉｏｎ）機能を有する。相変化メモリ・チップＰＣＭ０〜ＰＣＭ３は、図１６及び図１７に示したアドレス変換回路ＡＥを有する。このアドレス変換回路ＡＥによって、入力されたアドレス信号は、使用可能なメモリ層を選択するための内部アドレス信号に変換される。不揮発メモリ制御チップＮＶＣＴＬと相変化メモリ・チップＰＣＭ０〜ＰＣＭ３は、入出力線Ｉ／Ｏで接続されている。また、不揮発メモリ制御チップＮＶＣＴＬは、システム・バスＳＢＵＳを介してホスト装置と接続される。このような構成により、様々な容量の相変化メモリ・チップを組み合わせた大容量のストレージ装置を構築することが可能となる。
（実施の形態６）
本実施の形態では、説明した複数の相変化メモリ・チップを用いて形成した相変化メモリ・モジュールの別の構成を説明する。図３１は、本実施の形態による相変化メモリ・モジュールＰＭの構成を示している。同図では、一例として、４つの相変化メモリ・チップＰＣＭ０〜ＰＣＭ３と、不揮発メモリ制御チップＮＶＣＴＬを用いた構成が示されている。ここで、４つの相変化メモリ・チップＰＣＭ０〜ＰＣＭ３は、実施の形態３〜実施の形態４で説明したようなアドレス変換回路は有していないものとする。
【００８３】
図３０に示した相変化メモリ・モジュールとの違いは、不揮発メモリ制御チップＮＶＣＴＬが、図２３に示したようなアドレス変換機能を有するアドレス発生回路ブロックＡＧを有する点にある。不揮発メモリ制御チップＮＶＣＴＬは、電源立上げの度に図１８及び図１９に示したメモリ層の使用可否を確認するための読み出し動作を行い、使用不可能メモリ層管理テーブル（Ｉｎｖａｌｉｄ Ｌａｙｅｒ Ｔａｂｌｅ）を構築する。アドレス変換機能を不揮発メモリ制御チップＮＶＣＴＬに集約することによって、相変化メモリ・チップＰＣＭ０〜ＰＣＭ３のチップ面積を削減することが可能となる。
（実施の形態７）
本実施の形態では、実施の形態１の半導体装置の別の例を説明する。本実施の形態では、図１に示した制御信号群ＣＴＬ４が、さらに四種類のリセット起動信号ＲＳＴ＿ＥＮ０〜ＲＳＴ＿ＥＮ３を有し、記憶情報を書き込むメモリ層に応じて、これらのリセット起動信号を選択する点に特徴がある。
【００８４】
図３２は、図１における書き換えドライバの別の構成例を示している。同図の特徴は、ＮＡＮＤ回路ＮＤ７３０〜ＮＤ７３３とインバータ回路ＩＶ７３０〜７３３を用いて、リセット起動信号ＲＳＴ＿ＥＮ０〜ＲＳＴ＿ＥＮ３とメモリ層選択信号ＬＳ［３：０］とのＡＮＤ論理演算を施すことにより、活性化されたメモリ層選択信号に応じたリセット起動信号を選択する点にある。ＡＮＤ論理演算の結果であるインバータ回路ＩＶ７３０〜７３３の出力信号は、四入力ＮＯＲ回路ＮＲ７３０に夫々入力され、その出力信号をインバータ回路ＩＶ７３４で反転して発生されたリセット起動信号が、ＮＡＮＤ回路ＮＤ７１に入力される。
【００８５】
図３４は、図２３に示した半導体装置における相変化メモリの書き換え動作におけるチップ内部動作の例を示す図である。同図では、図３に示したメモリアレイＭＡに含まれるサブ・メモリアレイＳＭＡ０〜ＳＭＡ１６８９５において、積層メモリセル群ＭＢ００の最下層にあるメモリセルＭＣ１に記憶情報を書き込む場合の動作波形が示されている。リセット起動信号ＲＳＴ＿ＥＮ［３：０］のパルス幅は、リセット起動信号ＲＳＴ＿ＥＮ３からＲＳＴ＿ＥＮ０の順に大きくなるように設定されている。これらのパルスは、図２３に示した書き換えドライバ内で選択される。ここでは、記憶情報を書き込む先のメモリ層は最下層であるので、メモリ層選択信号ＬＳ０が活性化されることにより、図３３に示したようにパルス幅の大きいリセット起動信号ＲＳＴ＿ＥＮ０が選択される。このリセット起動信号ＲＳＴ＿ＥＮ０により、記憶情報に応じてリセット動作が行われる。
【００８６】
以上の構成と動作により、次の効果が得られる。すなわち、相対的に抵抗値が低い下層に位置するメモリセル程、リセット動作における電流駆動時間を長くすることにより、記録層を所望の値まで高抵抗化することができる。また、図３２に示した書き換えドライバのように、印加電流の調整機能と組み合わせることにより、より確実にリセット動作を行うことができる。
（実施の形態８）
本実施の形態では、これまで説明してきた相変化メモリ・チップの別の構成を説明する。図３５は、図１に示した相変化メモリ・チップを基にした構成を示している。同図の特徴は、以下の三つにある。
【００８７】
第一の特徴は、内部電圧生成回路ＶＧＥＮを用いてチップ内部で複数の電圧Ｖ［３：０］を発生する点にある。内部電圧生成回路ＶＧＥＮは、電源電圧ＶＤＤ及び接地電圧ＶＳＳから、これらの複数の電圧を発生する。論理回路には、電源電圧ＶＤＤを、メモリアレイにこれらの複数を電圧を供給することにより、論理回路の動作と複数の電圧の駆動を安定させることが可能となる。
【００８８】
第二の特徴は、発生した電圧Ｖ［３：０］の給電線の夫々をパッドＰＡＤ＿Ｖ０〜ＰＡＤ＿Ｖ３に引き出した点にある。このような構成により、チップ内部で所望の電圧を発生できているか否かを測定することが容易となる。
【００８９】
第三の特徴は、メモリプレーンＰＬ０〜ＰＬ３に電圧選択回路ＶＳＥＬを設ける点にある。この電圧選択回路ＶＳＥＬは、制御信号群ＣＴＬ４の構成要素である初期化起動信号ＩＮＩＴ＿ＥＮとメモリ層選択信号ＬＳ［３：０］に応じた値を選択して、アレイ電圧ＶＡＲＹとして出力する。適正な値に制御されたアレイ電圧ＶＡＲＹは、第一のロウデコーダＸＤＥＣ１を経由してワード線ＷＬに供給され、また書き換えドライバＷＤにも供給される。このような電圧制御により、電気特性の違いにより層毎にばらつきを持つ抵抗値に応じて、層毎に最適な電圧でメモリセルの初期化動作を行うことが可能となる。
【００９０】
具体的には、アレイ電圧ＶＡＲＹは、図３６に示すように設定される。第一のメモリ層（最下層）のメモリセルを初期化する場合は、メモリ層選択信号ＬＳ０が活性化される（ここでは、電源電圧ＶＤＤに駆動される）ことにより、アレイ電圧ＶＡＲＹが第一の電圧Ｖ０に駆動される。第二のメモリ層のメモリセルを初期化する場合は、メモリ層選択信号ＬＳ１が活性化される（ここでは、電源電圧ＶＤＤに駆動される）ことにより、アレイ電圧ＶＡＲＹが第一の電圧Ｖ０よりも高い、第二の電圧Ｖ１に駆動される。第三のメモリ層のメモリセルを初期化する場合は、メモリ層選択信号ＬＳ２が活性化される（ここでは、電源電圧ＶＤＤに駆動される）ことにより、アレイ電圧ＶＡＲＹが第二の電圧Ｖ１よりも高い、第三の電圧Ｖ２に駆動される。第四のメモリ層（最上位）のメモリセルを初期化する場合は、メモリ層選択信号ＬＳ３が活性化される（ここでは、電源電圧ＶＤＤに駆動される）ことにより、アレイ電圧ＶＡＲＹが第三の電圧Ｖ２よりも高い、第四の電圧Ｖ３に駆動される。以上の電圧は、前述の（式１）の関係を満たす。
【００９１】
このように、層毎に最適の電圧を供給して初期化動作を行うことにより、記憶層への過剰なストレスの印加で引き起こされる電機特性の劣化を防ぐことが可能となり、高信頼の相変化メモリを実現することができる。
【００９２】
なお、初期化起動信号ＩＮＩＴ＿ＥＮが非活性状態にある（ここでは、接地電圧ＶＳＳに駆動されている）場合、本発明による相変化メモリは、読み出し動作または書き換え動作を行う。このような場合は、メモリ層選択信号ＬＳ［３：０］の状態に依らず、アレイ電圧ＶＡＲＹは電源電圧ＶＤＤに設定される。また、アレイ電圧ＶＡＲＹは、外部から供給することができる。これは、初期化動作は、出荷時のテスト等において一度行えば十分であり、初期化に必要な電圧も出荷時のテスト等で供給すれば十分なためである。アレイ電圧ＶＡＲＹ専用ピンを設けて、メモリ層に応じたアレイ電圧を給電することも可能である。しかし、電源電圧ＶＤＤの値を調整するだけでも所望の初期化動作可能であるため、電源電圧ＶＤＤピンに印加する電圧を調整することにより、本実施例の動作を実現することができる。この場合、ピン数を抑制することができるので、メモリチップの小面積化を図ることができる。
【００９３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、積層するメモリセルは４層に限定されず、それ以下またはそれ以上（例えば、２層や８層）でも良い。一方、初期化動作におけるアレイ電圧は、上層ほど高くなるような設定に限らず、メモリセルの特性によっては他の設定も可能である。例えば、加工寸法のばらつきが上層のメモリセルほど大きくなるなどの何らかの原因で、上層のメモリセルほど抵抗値が低くなる傾向にある場合は、アレイ電圧を上層ほど低くなるような設定にすることも可能である。同様に、リセット動作におけるリセット電流Ｉｒｓｔを、上層ほど小さく設定することも可能である。また、リセット動作におけるリセット起動信号ＲＳＴ＿ＥＮの幅を、上層ほど小さく設定することも可能である。さらに、リセット動作に限らず、メモリセルの電気特性によっては、セット動作においても同様な書き換え条件の最適化を行うことも可能である。なお、本発明は、単体メモリ・チップに限らず、オンチップ・メモリのインタフェイスに本発明を適用することも可能である。また、本発明の概念は、相変化メモリに限らず、フラッシュ・メモリやダイナミック・ランダム・アクセス・メモリ、スタティック・ランダム・アクセス・メモリ、磁気抵抗ランダム・アクセス・メモリなど、様々な半導体メモリに適用することも可能である。
【産業上の利用可能性】
【００９４】
本発明の半導体装置は、アクセスするメモリセルが位置する層に応じて、初期化動作条件やリセット動作条件を調整することにより、記録層への過度のストレスを防ぎ、電気特性の劣化を回避するものである。半導体メモリの大容量化が進むと、メモリアレイが積層により三次元化される。また、メモリセルの積層数が増えると、メモリセル間における熱履歴の差が大きくなるので、メモリアレイの電気特性の差が増加する。しかし、本発明によれば、層毎に動作条件を最適化できるので、将来の積層メモリアレイを有する半導体装置の高信頼技術に適している。
【符号の説明】
【００９５】
ＰＣＭ、ＰＣＭ０〜ＰＣＭ３ 相変化メモリ、
ＰＬ０〜ＰＬ３ メモリ・プレーン
ＭＡ メモリアレイ
ＹＤＥＣ カラムデコーダ
ＸＤＥＣ１、ＸＤＥＣ２、ＸＤＥＣ３ ロウデコーダ、
Ｄ［１６８９５：０］、Ｄ０Ｔ／Ｂ〜Ｄ１６８９５Ｔ／Ｂ データ線対、
ＩＡ［３０：０］ アドレス信号、
ＰＡ０［２８：２７］、ＰＡ０［２６：２４］、ＰＡ０［２３：１２］、ＣＡ［２８：２
７］、ＥＡ［２８：２７］ 内部アドレス信号、
ＷＬ［４０９５：０］ ワード線、
ＢＳ［７：０］ ビット線選択線、
ＬＳ７Ｔ、ＬＳ７Ｂ）〜（ＬＳ０Ｔ、ＬＳ０Ｂ） 選択線、
ＣＴＬ１〜ＣＴＬ４ 制御信号群、
ＩＮＩＴＶ［３：０］ 初期化電圧、
ＶＡＲＹ、Ｖ０、Ｖ１、Ｖ２、Ｖ３ アレイ電圧、
ＩＯ［７：０］ 入出力線、
ＣＬＥ コマンド・ラッチ起動信号、
ＡＬＥ アドレス・ラッチ起動信号、
ＣＥＢ チップ起動信号、
ＲＥＢ 読み出し起動信号、
ＷＥＢ 書き込み起動信号、
ＷＰＢ 書き込み保護信号、
ＲＢＢ レディ／ビジー信号、
ＰＳ［３：０］ メモリ・プレーン選択信号、
ＳＭ０〜ＳＭ１６８９５ サブ・メモリアレイ、
ＭＵＸＢ１、ＭＵＸＢ２、ＭＢ１０〜ＭＢ１１６８９５ マルチプレクサ群、
ＭＢ００〜ＭＢ（２１２−１）７ 積層メモリセル群、
Ｒ 相変化抵抗素子、
Ｄ メモリセル選択用のダイオード、
ＭＣ１〜ＭＣ４ メモリセル、
ＭＵＸ、 ＭＵＸ１０〜ＭＵＸ１７、ＭＵＸ２０〜ＭＵＸ２１６８９５ マルチプレクサ、
ＬＢ００１〜ＬＢ００４ ローカル・ビット線、
ＢＬ００〜ＢＬ１１６８９５７ ビット、
ＣＤ０〜ＣＤ１１６８９５ 共通データ線、
ＲＷ０〜ＲＷ１６８９５ 読み書き回路、
ＳＡ センスアンプ、
ＷＤ 書換えドライバ、
１００ Ｐ型シリコン基板、
１０１ Ｐウェル領域、
１０３ ポリシリコン層、
１０４ Ｎ＋拡散層領域、
１０５ 素子分離用の酸化物、
２０１〜２０４、２１１〜２１４、５００〜５０１ タングステン層、
６００ 相間絶縁膜、
３０１、３０２、３０３、３０４ コンタクト、
４００ ＰＮダイオードのＰ層、
４０１ ＰＮダイオードのＮ層、
４０２ カルコゲナイド材料層、
ＳＡ センスアンプ、
ＰＣＣ プリチャージ回路、
ＣＣＬ クロスカップル型ラッチアンプ、
ＲＧ 伝達ゲート、
ＤＬＥＱ データ線イコライズ信号、
ＣＳＰ、ＣＳＮ 共通ソース線、
ＲＧＥ１、ＲＧＥ２ 伝達ゲート起動信号、
ＶＤＤ 電源電圧、
ＶＰＰ 昇圧電圧、
ＶＤＲ 基準電圧、
ＶＳＳ 接地電圧、
ＶＲＥＦ 参照電圧、
ＶＢＩＡＳ０、ＶＢＩＡＳ１ バイアス電圧、
ＭＮ７０、ＭＮ７１、ＭＮ７２、ＭＮ７３ ＮＭＯＳトランジスタ、
ＭＰ７００、ＭＰ７０１、ＭＰ７１０、ＭＰ７１１、ＭＰ７１０、ＭＰ７２２、ＭＰ７２３、ＭＰ７２４、ＭＰ７２５、ＭＰ７２６ ＰＭＯＳトランジスタ、
ＩＮＴ＿ＥＮ 初期化起動信号、
ＩＶ７００、ＩＶ７３０〜７３３ インバータ回路、
Ｉｃｅｌｌ、Ｉｉｎｔ、Ｉｓｅｔ、Ｉｒｓｔ メモリセル電流、
ＳＥＴ＿ＥＮ セット起動信号、
ＮＤ７０、ＮＤ７１、ＮＤ７２０、ＮＤ７２１、ＮＤ７３０〜ＮＤ７３３ 二入力ＮＡＮＤ回路、
ＩＮＩＴ＿ＥＮ 初期化起動信号、
ＳＥＴ＿ＥＮ セット起動信号、
ＲＳＴ＿ＥＮ、ＲＳＴ＿ＥＮ０〜ＲＳＴ＿ＥＮ３ リセット起動信号、
ＩＮ１、ＩＮ２ 初期化コマンド信号、
ＣＡ１、ＣＡ２ カラム・アドレス、
ＲＡ１、ＲＡ２、ＲＡ３ ロウ・アドレス、
ＰＲＧ１、ＰＲＧ２ 書き込みコマンド信号、
ＲＤ１、ＲＤ２ 読み出しコマンド信号、
ＩＶ７２０、ＩＶ７２１ インバータ回路、
ＡＥ アドレス変換回路、
ＡＥＬ アドレス変換論理回路、
ＩＮＩＴ 初期化モード信号、
ＴＥＳＴ テストモード信号、
ＮＯＲＭ 通常動作モード信号、
ＲＬＳ１、ＲＬＳ２ メモリ層使用可否確認コマンド信号、
ＲＬＳ メモリ層確認モード信号、
ＲＩＤ デバイスＩＤ読み出しコマンド信号、
ＮＶＣＴＬ 不揮発メモリ制御チップ、
ＳＢＵＳ システム・バス、
ＮＲ７３０ 四入力ＮＯＲ回路、
ＰＡＤ＿Ｖ０〜ＰＡＤ＿Ｖ３ パッド
ＶＧＥＮ チップ内部電源発生回路
ＶＳＥＬ 電圧選択回路。
【特許請求の範囲】
【請求項１】
第１層に設けられ、電流により記憶情報を書き込む第１記憶素子を有する第１メモリセルと、
前記第１層の上方に形成された第２層に設けられ、電流により記憶情報を書き込む第２記憶素子を有する第２メモリセルと、
前記第１層又は前記第２層のいずれか一方を選択するための第１アドレス信号を前記第１層又は第２層の他方を選択するための第２アドレス信号に変換するためのアドレス変換回路と、
前記第１アドレス信号と前記アドレス変換回路の出力した前記第２アドレス信号のうちいずれか一方を選択するためのマルチプレクサと、
前記マルチプレクサが選択した信号に応じて、前記第１層を選択する第１層選択信号又は前記第２層を選択する第２層選択信号を発生するための第１アドレス・デコーダとを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記マルチプレクサは、前記第１層又は前記第２層のいずれか一方が使用可能ではなく、かつ前記第１層又は前記第２層の他方が使用可能な場合に、前記第２アドレス信号を選択することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
不揮発のメモリをさらに有し、
前記メモリには、前記第１層及び前記第２層が、使用可能か否かの情報が書き込まれることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１層に設けられ、前記第１メモリセルに接続される第１ビット線と、
前記第２層に設けられ、前記第２メモリセルに接続される第２ビット線と、
前記第１メモリセル及び前記第２メモリセルに接続される第１ワード線とをさらに有し、前記第１メモリセルは、前記第１ワード線から前記第１記憶素子を経由して前記第１ビット線に至る向きに電流を流すための第１整流素子をさらに有し、
前記第２メモリセルは、前記第１ワード線から前記第２記憶素子を経由して前記第２ビット線に至る向きに電流を流すための第２整流素子をさらに有することを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１記憶素子及び前記第２記憶素子は、相変化素子であることを特徴とする半導体装置。
【請求項６】
それぞれが相変化メモリを有する複数のメモリセルと、
前記複数のそれぞれにリセットパルスを供給するワードドライバと、を有し、
前記複数のメモリセルのそれぞれは、互いに積層され、
前記ワードドライバは、前記複数のメモリセルのうちより下層に位置するメモリセルに対し、よりパルス幅の広いリセットパルスを供給することを特徴とする半導体装置。
【請求項１】
第１層に設けられ、電流により記憶情報を書き込む第１記憶素子を有する第１メモリセルと、
前記第１層の上方に形成された第２層に設けられ、電流により記憶情報を書き込む第２記憶素子を有する第２メモリセルと、
前記第１層又は前記第２層のいずれか一方を選択するための第１アドレス信号を前記第１層又は第２層の他方を選択するための第２アドレス信号に変換するためのアドレス変換回路と、
前記第１アドレス信号と前記アドレス変換回路の出力した前記第２アドレス信号のうちいずれか一方を選択するためのマルチプレクサと、
前記マルチプレクサが選択した信号に応じて、前記第１層を選択する第１層選択信号又は前記第２層を選択する第２層選択信号を発生するための第１アドレス・デコーダとを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記マルチプレクサは、前記第１層又は前記第２層のいずれか一方が使用可能ではなく、かつ前記第１層又は前記第２層の他方が使用可能な場合に、前記第２アドレス信号を選択することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
不揮発のメモリをさらに有し、
前記メモリには、前記第１層及び前記第２層が、使用可能か否かの情報が書き込まれることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１層に設けられ、前記第１メモリセルに接続される第１ビット線と、
前記第２層に設けられ、前記第２メモリセルに接続される第２ビット線と、
前記第１メモリセル及び前記第２メモリセルに接続される第１ワード線とをさらに有し、前記第１メモリセルは、前記第１ワード線から前記第１記憶素子を経由して前記第１ビット線に至る向きに電流を流すための第１整流素子をさらに有し、
前記第２メモリセルは、前記第１ワード線から前記第２記憶素子を経由して前記第２ビット線に至る向きに電流を流すための第２整流素子をさらに有することを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１記憶素子及び前記第２記憶素子は、相変化素子であることを特徴とする半導体装置。
【請求項６】
それぞれが相変化メモリを有する複数のメモリセルと、
前記複数のそれぞれにリセットパルスを供給するワードドライバと、を有し、
前記複数のメモリセルのそれぞれは、互いに積層され、
前記ワードドライバは、前記複数のメモリセルのうちより下層に位置するメモリセルに対し、よりパルス幅の広いリセットパルスを供給することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【公開番号】特開２０１２−１８５９０４（Ｐ２０１２−１８５９０４Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１２−１３７４１４（Ｐ２０１２−１３７４１４）
【出願日】平成２４年６月１９日（２０１２．６．１９）
【分割の表示】特願２００７−３３５６１４（Ｐ２００７−３３５６１４）の分割
【原出願日】平成１９年１２月２７日（２００７．１２．２７）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願日】平成２４年６月１９日（２０１２．６．１９）
【分割の表示】特願２００７−３３５６１４（Ｐ２００７−３３５６１４）の分割
【原出願日】平成１９年１２月２７日（２００７．１２．２７）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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