半導体記憶装置
【課題】単位面積あたりのメモリモジュールの記憶容量を増加させる。また、消費電力の小さなメモリモジュールを提供する。
【解決手段】ＤＲＡＭに、高純度化された、バンドギャップが２．５ｅＶ以上の酸化物半導体膜、炭化シリコン膜および窒化ガリウム膜などでなるトランジスタを用いることで、キャパシタの電位の保持期間が延びる。また、メモリセルが容量の異なるｎ個のキャパシタを有し、ｎ個のキャパシタとそれぞれ異なるｎ本のデータ線を接続することによって保持容量を様々にとることができる。
【解決手段】ＤＲＡＭに、高純度化された、バンドギャップが２．５ｅＶ以上の酸化物半導体膜、炭化シリコン膜および窒化ガリウム膜などでなるトランジスタを用いることで、キャパシタの電位の保持期間が延びる。また、メモリセルが容量の異なるｎ個のキャパシタを有し、ｎ個のキャパシタとそれぞれ異なるｎ本のデータ線を接続することによって保持容量を様々にとることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、１つのトランジスタと１つのキャパシタで１ビット分のデータを記憶することのできる半導体記憶装置である。単位メモリセルあたりの面積が小さく、モジュール化した際の集積が容易であり、かつ安価に製造できる。
【０００３】
ＤＲＡＭは、キャパシタに蓄積した電荷がトランジスタのオフ電流によってリークしてしまうため、必要な電荷が失われる前に充電し直す（リフレッシュする）必要があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−２９５５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図８（Ａ）に示す回路図を用いてＤＲＡＭについて説明する。ＤＲＡＭは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する。
【０００６】
キャパシタに保持された電位の時間変化は、図８（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電位は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュ動作をする必要がある。
【０００７】
一方、単位面積あたりのメモリモジュールの記憶容量を増加させるためには、メモリセルを縮小化するだけでは限界があり、１メモリセルあたりに複数のデータを持たせる多値化が求められている。
【０００８】
ｄａｔａ１およびｄａｔａ２を読み出し可能とした３値メモリセルについて説明する。図８（Ｃ）において、ｄａｔａ２を読み出す限界点はＶ１となり、その期間を保持期間Ｔ＿２とする。保持期間Ｔ＿２は、２値メモリセルの保持期間Ｔ＿１と比べて、その期間が短いことがわかる。そのため、さらにリフレッシュの頻度を上げる必要があった。しかしながら、読み出しの余裕も考えると多値メモリセルは実現が困難であった。
【０００９】
特許文献１に記載の発明は、１つのメモリセルにつき１つのトランジスタと複数のキャパシタを有し、該複数のキャパシタの一端はトランジスタのソースまたはドレインと電気的に接続され、もう一端はプレート電極としてそれぞれ独立している。そして、書き込み時プレート電極に印加する電位の組み合わせによって複数の値をメモリセルに記憶させるというものである。
【００１０】
しかし、（１）リフレッシュ動作が必要な時間が短く、単位時間あたりに多くのリフレッシュ動作を繰り返す必要がある（そのため、消費電流が増大する）こと、（２）さらなる多値化が困難である点が挙げられる。
【００１１】
（１）については、メモリセルにシリコンでなる半導体基板にチャネルが形成されるトランジスタを用いることが原因である。トランジスタはオフ状態であってもわずかに電流が流れるが、シリコンでなる半導体基板にチャネルが形成されるトランジスタの場合オフ状態でのリーク電流は１ｎＡ程度となる。これに１ｆＦの保持容量を用いたとすると保持時間は数μ秒程度となり、データ保持のために極めて頻繁にリフレッシュ動作を行わなくてはならない。
【００１２】
（２）については、特許文献１に示した例では４つの分離した容量を用いているにもかかわらず、容量ごとに保持したデータを区別できないため４値（あるいは書き込みに負の電位も用いても９値）のデータを格納できるにとどまり、効率が悪い。
【００１３】
そこで、単位面積あたりのメモリモジュールの記憶容量を増加させることを課題の一とする。
【００１４】
また、消費電力の小さなメモリモジュールを提供することを課題の一とする。
【課題を解決するための手段】
【００１５】
メモリセルの多値化および積層構造化によって、単位面積あたりのメモリモジュールの記憶容量を増加させる。
【００１６】
本発明の一態様は、ビット線と、ワード線と、ｎ本（ｎは２以上の自然数）のデータ線と、チャネルに酸化物半導体膜を含むトランジスタおよび容量の異なるｎ個のキャパシタからなるメモリセルと、を有し、トランジスタのソースまたはドレインの一方がビット線と接続し、トランジスタのソースまたはドレインの他方がｎ個のキャパシタの一方の電極と接続し、トランジスタのゲートがワード線と接続し、ｎ個のキャパシタの他方の電極がそれぞれ異なる前記ｎ本のデータ線のいずれかと接続する半導体記憶装置である。
【００１７】
キャパシタからの電荷の消失は、トランジスタのオフ電流によって起こる。オフ電流とは、トランジスタがオフ状態のときソースおよびドレイン間を流れる電流をいう。オフ電流が流れることによりキャパシタに蓄積された電荷は時間の経過とともに消失してしまう。このような現象を回避するためにオフ電流の小さいトランジスタを用いることで、キャパシタの電位の保持期間を延ばすことができる。
【００１８】
トランジスタのオフ電流は、半導体膜におけるキャリアの再結合に起因して起こる。そのため、半導体膜のバンドギャップが大きいほど、また、キャリアの再結合中心となる不純物が少ないほどオフ電流は流れにくくなる。例えば、トランジスタは、高純度化された、バンドギャップが２．５ｅＶ以上の酸化物半導体膜、炭化シリコン膜または窒化ガリウム膜などを用いればよい。ただし、炭化シリコン膜および窒化ガリウム膜を用いたトランジスタは、デプレッション型となることが多く、しきい値の制御が困難である。そのため、本明細書では、エンハンスメント型のトランジスタの報告もされている、酸化物半導体膜を用いた場合について説明する。
【００１９】
特に、酸化物半導体膜はスパッタリング装置などで容易に成膜可能であり、かつ酸化物半導体膜を用いたトランジスタは低いオフ電流を実現しているため、本発明の実施に適した材料である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏからなる酸化物半導体膜を用いたトランジスタのオフ電流は、１×１０−１８Ａ以下、高純度化されたＩｎ−Ｇａ−Ｚｎ−Ｏからなる酸化物半導体膜を用いたトランジスタのオフ電流は、１×１０−２１Ａ以下、さらに不純物を低減していくと１×１０−２４Ａ以下という極めて小さな値をとる。これは、シリコンでなる半導体基板にチャネルが形成されるトランジスタのオフ電流の実に１０１４分の１〜１０８分の１であり、キャパシタの電荷の保持期間は１０８〜１０１４倍にもなる。
【００２０】
このように、オフ電流の小さなトランジスタを用いることで、リフレッシュ動作の頻度を増さなくてもキャパシタの電荷を長期間保持することができる。
【００２１】
また、リフレッシュ動作の頻度が低減することによって、消費電力を小さくすることができる。
【００２２】
また、電荷の消失がほとんど起こらないことによって微小な容量の差が比較可能となるため、キャパシタのサイズを小さくでき、メモリセルが縮小化されるため、メモリモジュールの小面積化または高集積化が実現可能となる。
【００２３】
さらに、メモリセルが容量の異なるｎ個のキャパシタを有し、ｎ個のキャパシタとそれぞれ異なるｎ本のデータ線を接続することによって、メモリセル全体の保持容量を様々にとることができる。保持容量に応じた電位を読み取ることで多値メモリセルを実現することができる。
【００２４】
例えば、１番目のキャパシタの容量を１としたとき、２番目のキャパシタの容量を２、ｋ番目（ｋはｎ以下の自然数）のキャパシタの容量を２ｋ−１とする。メモリセルの有するキャパシタの数がｎ個の場合、メモリセルに保持される電位の組み合わせは２ｎ組できる。即ち、２ｎ値メモリセルを作製することができる。
【００２５】
また、本発明の一態様は、キャパシタを重畳して設けることができる。キャパシタを重畳して設けることで小さな面積のメモリセルを作製でき、単位面積あたりのメモリモジュールの記憶容量をさらに増加させることができる。
【００２６】
または、メモリセルを重畳して設ける構成としても構わない。こうすることで、単位面積あたりのメモリモジュールの記憶容量をさらに増加させることができる。
【発明の効果】
【００２７】
メモリセルの多値化および積層構造化によって、単位面積あたりのメモリモジュールの記憶容量を増加させることができる。
【００２８】
また、メモリセルのリフレッシュの頻度を低減させることで、メモリモジュールの消費電力を低減することができる。
【図面の簡単な説明】
【００２９】
【図１】半導体記憶装置の例を示す回路図。
【図２】半導体記憶装置のモジュール化の例を示す回路図。
【図３】半導体記憶装置のメモリセルの断面図および上面図。
【図４】半導体記憶装置のメモリセルの断面図および上面図。
【図５】半導体記憶装置のメモリセルの断面図および上面図。
【図６】半導体記憶装置のメモリセルの断面図および上面図。
【図７】半導体記憶装置のメモリセルの断面図および上面図。
【図８】従来の半導体記憶装置について説明する図。
【発明を実施するための形態】
【００３０】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３１】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３２】
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００３３】
また、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
【００３４】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００３５】
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「トランジスタＴｒ＿ａ＿ｂ」、「ビット線ＢＬ＿ｂ」というように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、またはどの位置にあるか明らかである場合には、「トランジスタＴｒ」、「ビット線ＢＬ」、または、単に「トランジスタ」、「ビット線」というように表記することもある。
【００３６】
（実施の形態１）
本実施の形態では、半導体記憶装置であるメモリセルの構成およびその動作の例について、図１を用いて説明する。
【００３７】
図１（Ａ）は、ビット線ＢＬと、ワード線ＷＬと、データ線ＤＬ＿１乃至ＤＬ＿ｎと、トランジスタＴｒおよびキャパシタＣ＿１乃至Ｃ＿ｎを含むメモリセルＣＬと、センスアンプＳＡｍｐと、を有する２ｎ値メモリセルの回路図である。
【００３８】
トランジスタＴｒのゲートはワード線ＷＬと接続し、トランジスタＴｒのソースまたはドレインの一方はビット線ＢＬと接続し、トランジスタＴｒのソースまたはドレインの他方はキャパシタＣ＿１乃至Ｃ＿ｎの一端と接続し、キャパシタＣ＿１乃至Ｃ＿ｎの他端とデータ線ＤＬ＿１乃至ＤＬ＿ｎが接続する。例えば、キャパシタＣ＿１とデータ線ＤＬ＿１、キャパシタＣ＿２とデータ線ＤＬ＿２、キャパシタＣ＿ｎとデータ線ＤＬ＿ｎがそれぞれ接続すればよい。ビット線ＢＬはセンスアンプＳＡｍｐと接続する。
【００３９】
トランジスタＴｒには、オフ電流の小さいトランジスタを用いる。具体的には、高純度化された、バンドギャップが２．５ｅＶ以上の酸化物半導体膜などを活性層に用いたトランジスタとすればよい。バンドギャップが大きく、キャリアの再結合中心が少ないため、オフ電流の小さいトランジスタとすることができる。
【００４０】
オフ電流の小さいトランジスタをメモリセルに用いることで、キャパシタに保持された電荷の消失を抑制できる。そのため、電荷の保持期間が延び、リフレッシュ動作の頻度を低減できるため、消費電力の低減が見込める。また、電荷の消失が抑制できることによって、従来のＤＲＡＭにおけるメモリセルと比較してキャパシタの容量を小さくすることが可能となり、メモリセルを小面積化することができる。
【００４１】
さらに、各キャパシタの容量を調整することによって、保持される電荷量を複数持たせることができる。即ち多値化したメモリセルが作製できる。
【００４２】
例えば、キャパシタＣ＿ｋ（ｋはｎ以下の自然数）の容量をＣ＿１の２ｋ−１倍とすることによって、保持される電荷の組み合わせを２ｎ個作ることができる。ただし、ｎの大きさに合わせてキャパシタの面積を大きくするか、容量絶縁膜を薄くしなくてはならない。そのため、ｎの大きさによっては小面積化には不利な場合がある。また、電荷の蓄積が少ないと、電位の読み出しが困難になることがあるため、ｎを適切な範囲とすることが好ましい。例えば、ｎを２〜８、好ましくは３〜５とすればよい。
【００４３】
なお、最も容量の小さいキャパシタＣ＿１の容量が０．１ｆＦ以上１ｆＦ以下となるようにすればよい。メモリセルのトランジスタに酸化物半導体膜を用いることで、上述したような小さな容量でも、長期間電荷を保持することが可能となる。
【００４４】
例えば、図１（Ｂ）を用いて、ｎ＝３で、キャパシタＣ＿１の容量が１ｆＦ、キャパシタＣ＿２の容量が２ｆＦ、キャパシタＣ＿３の容量が４ｆＦのときの書き込みの方法について説明する。
【００４５】
キャパシタＣ＿１乃至Ｃ＿３の書き込みは、独立して行うことができる。例えば、ビット線を所定の電位ＶＤＤ（キャパシタの充電に十分な電位）とし、ワード線にＶＨを印加する。このとき、データ線ＤＬ＿１乃至ＤＬ＿３の電位を制御すればよい。電位をＶＤＤとしたデータ線と接続するキャパシタは充電されず、電位を接地電位ＧＮＤ（基準電位）としたデータ線と接続するキャパシタは容量に応じた電荷が保持される。本明細書において、ＶＨは、トランジスタのしきい値電圧（Ｖｔｈ）にＶＤＤを加えたよりも高い電位を有する電圧とする。表１に、ビット線（ＢＬ）、ワード線（ＷＬ）およびデータ線（ＤＬ１乃至ＤＬ３）の電圧、電位および保持容量の組み合わせを示す。
【００４６】
【表１】
【００４７】
表１に示した通り、ｎ＝３では、３ビット（８値）の書き込みができる。ここではｎ＝３の場合についてのみ示しているが、さらにｎを大きくした場合に拡張して適用することもできる。即ち、本発明の一態様によって、２ｎ個の組み合わせで書き込みを行うことができる。
【００４８】
メモリセルＣＬ内の電位は、ビット線ＢＬの電位を浮遊電位（ｆｌｏａｔ）に、ワード線ＷＬの電位をＧＮＤまたはしきい値電圧未満に、データ線ＤＬ＿１乃至ＤＬ＿３の電位をＧＮＤにすることで保持できる。
【００４９】
次に、読み出し方法について説明する。
【００５０】
読み出しの際は、データ線ＤＬ＿１乃至ＤＬ＿３をＧＮＤとし、ビット線ＢＬを適切な電位、例えばＶＲとする。次に、ワード線ＷＬをＶＨとすると、保持された電位に応じてビット線ＢＬの電位がｄａｔａ＿ＣＬに変動する。ここで、ｄａｔａ＿ＣＬは数式１で示すことができる。
【００５１】
【数１】
【００５２】
ここで、Ｃ＿ＢＬはビット線ＢＬの容量を示す。ｆ（１）乃至ｆ（３）は、それぞれＣ＿１乃至Ｃ＿３に保持される電荷に対応し、キャパシタに電荷が保持されている場合は１、保持されていない場合は０を与える。
【００５３】
ｄａｔａ＿ＣＬをセンスアンプＳＡｍｐで検出することで、３ビット（８値）のデータの読み出しが可能となる。ｎ＝３の場合について示しているが、もっとｎを大きくした場合に拡張して適用することもできる。即ち、本発明の一態様によって、２ｎ個の組み合わせで読み出しを行うことができる。その場合、数式１を拡張して数式２のように表すことができる。
【００５４】
【数２】
【００５５】
ここで、ｆ（ｎ）はＣ＿ｎに保持される電荷に対応し、キャパシタに電荷が保持されている場合は１、保持されていない場合は０を与える。
【００５６】
従来のシリコンでなる半導体基板にチャネルが形成されるトランジスタでは、オフ電流が大きいため電位を保持することができずメモリセルの多値化は困難となるところ、オフ電流の小さなトランジスタ用い、かつ複数のキャパシタと、該複数のキャパシタとそれぞれ接続する容量配線を有することで２ｎ値メモリセルを実現できる。
【００５７】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【００５８】
（実施の形態２）
本実施の形態では、半導体記憶装置の例として、実施の形態１に示したメモリセルを用いたａ行ｂ列のメモリモジュールについて図２を用いて説明する。
【００５９】
図２は、アドレス線ＡＤＬと、データ線ＤＬと、ビット線ＢＬ＿１乃至ＢＬ＿ｂと、ワード線ＷＬ＿１乃至ＷＬ＿ａと、ＡＮＤ回路と、出力ＯＵＴと、読み出し回路１０＿１乃至１０＿ｂと、スイッチ回路２０＿１乃至２０＿ｂと、メモリセルＣＬ＿１＿１乃至ＣＬ＿ａ＿ｂと、を有するメモリモジュールである。
【００６０】
アドレス線ＡＤＬは、ＡＮＤ回路を介して読み出し回路１０＿１乃至１０＿ｂおよびスイッチ回路２０＿１乃至２０＿ｂと接続する。データ線ＤＬは、スイッチ回路２０＿１乃至２０＿ｂを介してメモリセルＣＬ＿１＿１乃至ＣＬ＿ａ＿ｂにあるキャパシタの一つ一つと接続する。ＢＬ＿１は、メモリセルＣＬ＿１＿１乃至ＣＬ＿ａ＿１のトランジスタのソースまたはドレインの一方、および読み出し回路１０＿１を介して出力ＯＵＴと接続する。同様に、ＢＬ＿２およびＢＬ＿ｂは、それぞれメモリセルＣＬ＿１＿２乃至ＣＬ＿ａ＿２およびＣＬ＿１＿ｂ乃至ＣＬ＿ａ＿ｂのトランジスタのソースまたはドレインの一方、ならびに読み出し回路１０＿２および読み出し回路１０＿ｂを介して出力ＯＵＴと接続する。ワード線ＷＬ＿１は、メモリセルＣＬ＿１＿１乃至ＣＬ＿１＿ｂのトランジスタのゲートと接続する。同様にワード線ＷＬ＿２およびＷＬ＿ａは、それぞれメモリセルＣＬ＿２＿１乃至ＣＬ＿２＿ｂおよびＣＬ＿ａ＿１乃至ＣＬ＿ａ＿ｂのトランジスタのゲートと接続する。
【００６１】
メモリセルＣＬ＿１＿１乃至ＣＬ＿ａ＿ｂは、実施の形態１で説明したメモリセルＣＬと同様の構成とすればよい。
【００６２】
読み出し回路１０＿１乃至１０＿ｂは、例えばセンスアンプを用いればよい。
【００６３】
スイッチ回路２０＿１乃至２０＿ｂは、例えばアナログスイッチを用いればよい。
【００６４】
なお、スイッチ回路２０＿１乃至２０＿ｂとメモリセルＣＬ＿１＿１乃至ＣＬ＿１＿ｂとの間にレジスタを設ける構成としても構わない。後ほど詳細に説明するが、レジスタを設けることによって、行単位で一括に書き込むことが可能となり、書き込み速度を高めることができる。
【００６５】
データ線ＤＬは、本実施の形態では４本設けているが、これに限定されない。メモリセルＣＬ＿１＿１乃至ＣＬ＿ａ＿ｂに含まれるキャパシタの数に応じて適宜本数を選択すればよい。
【００６６】
アドレス線ＡＤＬは、本実施の形態では６本設けているが、これに限定されない。メモリモジュールを構成するメモリセルの数に応じて適宜本数を選択すればよい。
【００６７】
次に、図２のメモリモジュールにおいて、データを書き込みする方法を説明する。
【００６８】
データの書き込みはメモリセルごとに行う。例えば、メモリセルＣＬ＿ａ＿ｂにデータを書き込む場合、ビット線ＢＬ＿ｂを電位ＶＤＤとし、ワード線ＷＬ＿ａにＶＨを印加する。このとき、書き込みを行わないメモリセルに接続するビット線とデータ線は、適切な高い電位（例えば、ＶＨ以上の電位）とすることで、メモリセルＣＬ＿ａ＿ｂ以外のメモリセルのトランジスタがオフ状態を維持するようにする。そして、データ線ＤＬの電位を制御した上でアドレス線ＡＤＬを用いてスイッチ回路２０＿ｂをオンとすればよい。このようにすることで、メモリセルＣＬ＿ａ＿ｂにｄａｔａ＿ＣＬ＿ａ＿ｂを書き込むことができる。この動作をメモリセルごとに行えば、全てのメモリセルに対してデータ（ｄａｔａ＿ＣＬ＿１＿１乃至ｄａｔａ＿ＣＬ＿ａ＿ｂ）を書き込むことができる。
【００６９】
または、データの書き込みは行単位で行う。この場合、前述したレジスタをスイッチ回路とメモリセルとの間に設ける構成とすればよい。具体的なデータの書き込み方法として、例えば、ワード線ＷＬ＿ａを共有するａ行のメモリセルＣＬ＿ａ＿１乃至ＣＬ＿ａ＿ｂに一括でデータを書き込む方法について説明する。まず、アドレス線ＡＤＬを用いてスイッチ回路２０＿１のみをオンとし、制御したデータ線ＤＬの電位をレジスタに保持する。次に、アドレス線ＡＤＬを用いてスイッチ回路２０＿２のみをオンとし制御したデータ線ＤＬの電位をレジスタに保持する。これを繰り返し、アドレス線ＡＤＬを用いてスイッチ回路２０＿ｂのみをオンとし制御したデータ線ＤＬの電位をレジスタに保持する。その後、スイッチ回路２０＿１乃至２０＿ｂをオフした状態で、ビット線ＢＬ＿１乃至ＢＬ＿ｂを電位ＶＤＤとし、ワード線ＷＬ＿ａにＶＨを印加することで、レジスタに保持した電位に応じたデータをａ行のメモリセルＣＬ＿ａ＿１乃至ＣＬ＿ａ＿ｂに書き込むことができる。この動作を行ごとに行うことで、ａ行ｂ列にそれぞれメモリセルを有するメモリモジュールにデータを書き込むことができる。
【００７０】
次に、図２のメモリモジュールにおいて、データを読み出す方法を説明する。
【００７１】
データの読み出しはメモリセルごとに行う。例えば、ＣＬ＿ａ＿ｂのデータを読み出す際は、アドレス線ＡＤＬを用いてスイッチ回路２０＿ｂをオンしてデータ線ＤＬを全てＧＮＤとし、ビット線ＢＬ＿ｂをＶＲとする。また、読み出しを行わないメモリセルに接続するビット線とデータ線は、適切な高い電位（例えば、ＶＨ以上の電位）とすることで、メモリセルＣＬ＿ａ＿ｂ以外のメモリセルのトランジスタがオフ状態を維持するようにする。次に、ワード線ＷＬ＿ａをＶＨとすると、ビット線ＢＬ＿ｂの電位がｄａｔａ＿ＣＬ＿ａ＿ｂに変動する。この電位を読み出し回路１０＿ｂで読み出す。この動作をメモリセルごとに行うことで、ａ行ｂ列にそれぞれメモリセルを有するメモリモジュールのデータを読み出すことができる。
【００７２】
なお、スイッチ回路と読み出し回路は接続されているため、スイッチ回路をオンする電位を読み出し回路の参照電位としてもよい。このような構成とすることで、配線の本数を減らすことができ、メモリモジュールを小面積化または高集積化できる。
【００７３】
本発明の一態様を用いることで、２ｎ値メモリセルを複数接続した大容量のメモリモジュールを作製することができる。
【００７４】
本実施の形態は他の実施の形態と適宜組み合わせることができる。
【００７５】
（実施の形態３）
本実施の形態では、図３を用いて、半導体記憶装置のメモリセルについて説明する。
【００７６】
図３（Ａ）は、半導体基板３３１および第１の絶縁膜３３２を有する領域３００と、領域３００上の第２の絶縁膜３０２と、第２の絶縁膜３０２上に設けられた島状の半導体膜３０６と、半導体膜３０６と一部が接する導電膜３０８および導電膜３０９と、半導体膜３０６、導電膜３０８および導電膜３０９上に設けられた第３の絶縁膜３１２と、第３の絶縁膜３１２を介して半導体膜３０６に重畳して設けられた導電膜３０４と、導電膜３０４と同一層で設けられた導電膜３４１乃至３４４と、第３の絶縁膜３１２、導電膜３０４および導電膜３４１乃至３４４を覆って設けられた第４の絶縁膜３１６とを有する半導体記憶装置の断面構造である。
【００７７】
半導体膜３０６は、高純度化された、バンドギャップが２．５ｅＶ以上の半導体膜を用いる。例えば、酸化物半導体膜、炭化シリコン膜、窒化ガリウム膜などを用いればよい。
【００７８】
酸化物半導体膜に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いてもよい。また、上記の材料に酸化シリコンを含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【００７９】
特に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料は、高い電界効果移動度を得られるため、半導体記憶装置の高速動作の観点で好ましい材料である。
【００８０】
また、酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜により形成してもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【００８１】
酸化物半導体膜は、スパッタリング法、ＰＬＤ法、スプレー法などで形成することができる。
【００８２】
特に、スパッタリング法を用いて、高純度で欠陥の少ない酸化物半導体膜を形成する場合、成膜中の酸素分圧を１０％以上にすることが好ましい。また、成膜温度を２００℃以上４５０℃以下とすることで、膜中の不純物（水素など）濃度を低減できる。
【００８３】
さらに、成膜後に熱処理を行うことで、より高純度で欠陥の少ない酸化物半導体膜を形成できる。具体的には、温度を１５０℃以上基板の歪み点未満、好ましくは２５０℃以上４５０℃以下、高純度化された窒素、酸素、希ガスまたはこれらの混合雰囲気で６分以上２４時間以下の熱処理を行えばよい。処理時間は２４時間より長くなっても構わないが、時間を長くしすぎるとその費用対効果は小さくなる。好ましくは、窒素雰囲気で熱処理を行った後、温度を変更せずに酸化性雰囲気（酸素、オゾン、亜酸化窒素などを１０ｐｐｍ以上含む雰囲気）で熱処理を行う。こうすることで、高純度化し、かつ酸素欠損を低減することができる。
【００８４】
図示しないが、領域３００は、センスアンプ回路、レジスタ回路、アナログスイッチ回路等の回路、および配線等の少なくともいずれかを有する構成としてもよい。ここで、半導体基板３３１は、シリコンウェハ、炭化シリコン基板、窒化ガリウム基板、ガリウムヒ素基板、ゲルマニウム基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などの半導体を含む基板とすればよい。また、第１の絶縁膜３３２は、上記回路および配線等と、メモリセルを分離するために設けられるが、第２の絶縁膜３０２にてその機能を兼ねる構成としても構わない。領域３００の表面はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などによって平坦化されていてもよい。
【００８５】
ここで、トランジスタＴｒは、第２の絶縁膜３０２を下地絶縁膜に、半導体膜３０６を活性層に、導電膜３０８および導電膜３０９をソース電極およびドレイン電極に、導電膜３０４をゲート電極に、第３の絶縁膜３１２をゲート絶縁膜に用いて構成される。なお、トランジスタＴｒの構造は、図示した構造に限定されず、適宜選択すればよい。
【００８６】
第２の絶縁膜３０２は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜等を単層または積層で設ければよい。第２の絶縁膜３０２は、トランジスタＴｒの下地絶縁膜として機能するため、加熱により酸素を放出する絶縁膜を用いると好ましい。
【００８７】
「加熱により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００８８】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００８９】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料から得られる基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【００９０】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式３で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００９１】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数３）
【００９２】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式３の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【００９３】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００９４】
なお、ＮＯ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。
【００９５】
上記構成において、加熱により酸素を放出する絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００９６】
下地絶縁膜から酸化物半導体領域に酸素が供給されることで、下地絶縁膜および酸化物半導体領域の界面準位密度を低減できる。この結果、トランジスタの動作などに起因して生じうる電荷などが、上述の下地絶縁膜および酸化物半導体領域の界面に捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【００９７】
さらに、酸化物半導体領域の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体領域の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。これはバックチャネル側で生じる酸素欠損において顕著である。なお、本明細書におけるバックチャネルとは、酸化物半導体領域において下地絶縁膜側の界面近傍を指す。下地絶縁膜から酸化物半導体領域に酸素が十分に放出されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体領域の酸素欠損を低減することができる。
【００９８】
即ち、酸化物半導体領域に酸素欠損が生じると、下地絶縁膜と酸化物半導体領域との界面における電荷の捕獲を抑制することが困難となるところ、下地絶縁膜に、加熱により酸素を放出する絶縁膜を設けることで、酸化物半導体領域および下地絶縁膜の界面準位、ならびに酸化物半導体領域の酸素欠損を低減し、酸化物半導体領域および下地絶縁膜の界面における電荷捕獲の影響を小さくすることができる。
【００９９】
導電膜３０８および導電膜３０９の材料は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、タングステンからなる、単体金属、合金または金属窒化物を用いればよい。酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いても構わない。また、前述の材料を積層した構成としても構わない。
【０１００】
また、導電膜３０９は、キャパシタＣ＿１乃至Ｃ＿４の電極の一方として機能する。
【０１０１】
第３の絶縁膜３１２は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウムまたはイットリア安定化ジルコニアなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法、スパッタリング法などで形成すればよい。第３の絶縁膜３１２は、加熱により酸素を放出する膜を用いてもよい。第３の絶縁膜３１２に加熱により酸素を放出する膜を用いることで、半導体膜３０６に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【０１０２】
また、第３の絶縁膜３１２は、キャパシタＣ＿１乃至Ｃ＿４の容量絶縁膜として機能する。
【０１０３】
導電膜３０４および導電膜３４１乃至３４４の材料は、導電膜３０８および導電膜３０９と同様の構成とすればよい。
【０１０４】
導電膜３４１乃至３４４は、キャパシタＣ＿１乃至Ｃ＿４の電極の他方として機能する。即ち、第３の絶縁膜３１２の材料および厚さ、ならびに導電膜３４１乃至導電膜３４４の面積によってキャパシタＣ＿１乃至Ｃ＿４の容量が決まる。
【０１０５】
第４の絶縁膜３１６の材料は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法またはスパッタリング法などで形成すればよい。ポリイミドまたはアクリルなどの有機材料を用いてもよい。
【０１０６】
図３（Ｂ）は、図３（Ａ）に対応するメモリセルの上面図である。なお、簡単のため導電膜３０８、導電膜３０９、導電膜３０４および導電膜３４１乃至３４４以外は省略する。
【０１０７】
導電膜３０８はビット線ＢＬであり、導電膜３０４はワード線ＷＬであり、導電膜３４１乃至３４４はデータ線ＤＬ＿１乃至ＤＬ＿４である。
【０１０８】
本実施の形態を用いることで、トランジスタＴｒのオフ電流が小さいため、キャパシタの保持容量を小さくすることができる。また、メモリセルに保持される電位の変化が微小であるため、細かい電位の差を読み出すことが可能となり、多値メモリセルを作製することができる。
【０１０９】
なお、本実施の形態では、メモリセルにキャパシタを４つ、データ線を４本有する構成としているが、これに限定されない。必要な記憶容量によって適宜キャパシタおよびデータ線の数を変更することができる。
【０１１０】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１１１】
（実施の形態４）
本実施の形態では、キャパシタを重畳することで小面積化した、実施の形態３と異なるメモリセルについて説明する。
【０１１２】
図４（Ａ）は、メモリセルの断面図である。本実施の形態では、領域３００と、領域３００上の領域４７１と、領域４７１上の領域４７２と、領域４７２上の領域４７３と、を有する。
【０１１３】
領域４７１はトランジスタＴｒおよびキャパシタＣ＿１を有し、領域４７２はキャパシタＣ＿２を有し、領域４７３はキャパシタＣ＿３を有する。なお、キャパシタＣ＿１乃至Ｃ＿３は、導電膜４４１乃至４４３、絶縁膜４９１乃至４９３および導電膜４８１乃至４８３から構成される。絶縁膜４９１乃至４９３は、キャパシタＣ＿１乃至Ｃ＿３の容量を制御するため、それぞれ異なる材料や膜厚としても構わない。導電膜４８１乃至４８３は、コンタクトホールを介して接続している。
【０１１４】
領域３００および領域４７１乃至４７３の表面は、ＣＭＰなどによって平坦化されていても構わない。各領域の表面が平坦化されることによって、各領域で生じる段差の影響を低減することができる。
【０１１５】
図４（Ｂ）は領域４７３を、図４（Ｃ）は領域４７２を、図４（Ｄ）は領域４７１を、それぞれ上面から観察した上面図である。
【０１１６】
本実施の形態では、キャパシタを有する領域を３層重畳する構成としたが、これに限定されない。例えば、キャパシタを有する領域を４層以上重畳しても構わない。
【０１１７】
このような構成とすることで、メモリセルの小面積化が可能となる。
【０１１８】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１１９】
（実施の形態５）
本実施の形態では、キャパシタを重畳し、かつ同一層に複数のキャパシタを有することによってさらに小面積化した、実施の形態３および実施の形態４と異なるメモリセルについて説明する。
【０１２０】
図５（Ａ）は、メモリセルの断面図である。本実施の形態では、領域３００と、領域３００上の領域５７１と、領域５７１上の領域５７２と、領域５７２上の領域５７３と、を有する。
【０１２１】
領域５７１はトランジスタＴｒ、キャパシタＣ＿１およびＣ＿２を有し、領域５７２はキャパシタＣ＿３およびＣ＿４を有し、領域５７３はキャパシタＣ＿５を有する。なお、キャパシタＣ＿１乃至Ｃ＿５は、導電膜５４１乃至５４５、絶縁膜５９１乃至５９３および導電膜５８１乃至５８３から構成される。絶縁膜５９１乃至５９３は、キャパシタＣ＿１乃至Ｃ＿５の容量を制御するため、それぞれ異なる材料や膜厚としても構わない。導電膜５８１乃至５８３は、コンタクトホールを介して接続している。
【０１２２】
領域３００および領域５７１乃至５７３の表面は、ＣＭＰなどによって平坦化されていても構わない。
【０１２３】
図５（Ｂ）は領域５７３を、図５（Ｃ）は領域５７２を、図５（Ｄ）は領域５７１を、それぞれ上面から観察した上面図である。
【０１２４】
本実施の形態では、キャパシタを有する領域を３層重畳する構成としたが、これに限定されない。例えば、キャパシタを有する領域を４層以上重畳しても構わない。
【０１２５】
一つの領域に複数のキャパシタを有することで、実施の形態４と比較し、同程度の面積でさらにメモリセルを多値化することができる。即ち、記憶容量当たりのメモリセルのさらなる小面積化が可能となる。
【０１２６】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１２７】
（実施の形態６）
本実施の形態では、領域６００に段差を有し、該段差部にキャパシタを埋め込むことによってさらに小面積化した、実施の形態３乃至実施の形態５と異なる半導体記憶装置であるメモリセルについて説明する。本実施の形態の構造は、いわゆるトレンチ構造と呼ばれるものであり、小面積でも大容量のキャパシタを作製することができるものである。
【０１２８】
図６（Ａ）は、メモリセルの断面図である。本実施の形態では、領域６００と、領域６００上の領域６７１と、領域６７１上の領域６７２と、を有する。
【０１２９】
領域６００は、段差部およびキャパシタを有する以外は領域３００と同様の構成である。キャパシタＣ＿５は絶縁膜６９０、導電膜６８０および導電膜６４５によって構成される。
【０１３０】
領域６７１はトランジスタＴｒ、キャパシタＣ＿１およびＣ＿２を有し、領域６７２はキャパシタＣ＿３およびＣ＿４を有し、領域６００はキャパシタＣ＿５を有する。なお、キャパシタＣ＿１乃至Ｃ＿５は、導電膜６４１乃至６４５、絶縁膜６９０乃至６９２および導電膜６８０乃至６８２から構成される。絶縁膜６９０乃至６９２は、キャパシタＣ＿１乃至Ｃ＿５の容量を制御するため、それぞれ異なる材料や膜厚としても構わない。導電膜６８０乃至６８２は、コンタクトホールを介して接続している。
【０１３１】
領域６００、領域６７１および６７２の表面は、ＣＭＰなどによって平坦化されていても構わない。
【０１３２】
図６（Ｂ）は領域６７２を、図６（Ｃ）は領域６７１を、図６（Ｄ）は領域６００を、それぞれ上面から観察した上面図である。
【０１３３】
本実施の形態では、キャパシタを有する領域を３層重畳する構成としたが、これに限定されない。例えば、キャパシタを有する領域を４層以上重畳しても構わない。
【０１３４】
領域６００に段差部を有し、該段差部にキャパシタを有するため、メモリセルでキャパシタの占める面積を縮小することができ、実施の形態４および実施の形態５と比較し、メモリセルのさらなる小面積化が可能となる。
【０１３５】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１３６】
（実施の形態７）
本実施の形態では、領域７００に段差を有し、図７（Ａ）に示すように該段差部をキャパシタが乗り越えることによって小面積化した、実施の形態６で示したトレンチ構造の半導体記憶装置の別形態について説明する。
【０１３７】
図７（Ａ）は、メモリセルの断面図である。本実施の形態では、領域７００と、領域７００上の領域７７１と、領域７７１上の領域７７２と、を有する。
【０１３８】
領域７００は、段差部およびキャパシタを有する以外は領域３００と同様の構成である。キャパシタＣ＿５は、絶縁膜７９０、導電膜７８０および導電膜７４５によって構成される。
【０１３９】
領域７７１はトランジスタＴｒ、キャパシタＣ＿１およびＣ＿２を有し、領域７７２はキャパシタＣ＿３およびＣ＿４を有し、領域７００はキャパシタＣ＿５を有する。なお、キャパシタＣ＿１乃至Ｃ＿５は、導電膜７４１乃至７４５、絶縁膜７９０乃至７９２および導電膜７８０乃至７８２から構成される。絶縁膜７９０乃至７９２は、キャパシタＣ＿１乃至Ｃ＿５の容量を制御するため、それぞれ異なる材料や膜厚としても構わない。導電膜７８０乃至７８２は、コンタクトホールを介して接続している。
【０１４０】
領域７００、領域７７１および７７２の表面は、ＣＭＰなどによって平坦化されていても構わない。
【０１４１】
図７（Ｂ）は領域７７２を、図７（Ｃ）は領域７７１を、図７（Ｄ）は領域７００を、それぞれ上面から観察した上面図である。
【０１４２】
本実施の形態では、キャパシタを有する領域を３層重畳する構成としたが、これに限定されない。例えば、キャパシタを有する領域を４層以上重畳しても構わない。
【０１４３】
領域７００に段差部を有し、該段差部にキャパシタを有するため、メモリセルでキャパシタの占める面積を縮小することができ、実施の形態４および実施の形態５と比較し、メモリセルのさらなる小面積化が可能となる。
【０１４４】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０１４５】
１０ 読み出し回路
２０ スイッチ回路
３００ 領域
３０２ 第２の絶縁膜
３０４ 導電膜
３０６ 半導体膜
３０８ 導電膜
３０９ 導電膜
３１２ 第３の絶縁膜
３１６ 第４の絶縁膜
３３１ 半導体基板
３３２ 第１の絶縁膜
３４１ 導電膜
３４２ 導電膜
３４３ 導電膜
３４４ 導電膜
４４１ 導電膜
４４２ 導電膜
４４３ 導電膜
４７１ 領域
４７２ 領域
４７３ 領域
４８１ 導電膜
４８２ 導電膜
４８３ 導電膜
４９１ 絶縁膜
４９２ 絶縁膜
４９３ 絶縁膜
５４１ 導電膜
５４２ 導電膜
５４３ 導電膜
５４４ 導電膜
５４５ 導電膜
５７１ 領域
５７２ 領域
５７３ 領域
５８１ 導電膜
５８２ 導電膜
５８３ 導電膜
５９１ 絶縁膜
５９２ 絶縁膜
５９３ 絶縁膜
６００ 領域
６１２ 絶縁膜
６４１ 導電膜
６４２ 導電膜
６４３ 導電膜
６４４ 導電膜
６４５ 導電膜
６７１ 領域
６７２ 領域
６８０ 導電膜
６８１ 導電膜
６８２ 導電膜
６９０ 絶縁膜
６９１ 絶縁膜
６９２ 絶縁膜
７００ 領域
７１２ 絶縁膜
７４１ 導電膜
７４２ 導電膜
７４３ 導電膜
７４４ 導電膜
７４５ 導電膜
７７１ 領域
７７２ 領域
７８０ 導電膜
７８１ 導電膜
７８２ 導電膜
７９０ 絶縁膜
７９１ 絶縁膜
７９２ 絶縁膜
【技術分野】
【０００１】
半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、１つのトランジスタと１つのキャパシタで１ビット分のデータを記憶することのできる半導体記憶装置である。単位メモリセルあたりの面積が小さく、モジュール化した際の集積が容易であり、かつ安価に製造できる。
【０００３】
ＤＲＡＭは、キャパシタに蓄積した電荷がトランジスタのオフ電流によってリークしてしまうため、必要な電荷が失われる前に充電し直す（リフレッシュする）必要があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−２９５５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図８（Ａ）に示す回路図を用いてＤＲＡＭについて説明する。ＤＲＡＭは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する。
【０００６】
キャパシタに保持された電位の時間変化は、図８（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電位は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュ動作をする必要がある。
【０００７】
一方、単位面積あたりのメモリモジュールの記憶容量を増加させるためには、メモリセルを縮小化するだけでは限界があり、１メモリセルあたりに複数のデータを持たせる多値化が求められている。
【０００８】
ｄａｔａ１およびｄａｔａ２を読み出し可能とした３値メモリセルについて説明する。図８（Ｃ）において、ｄａｔａ２を読み出す限界点はＶ１となり、その期間を保持期間Ｔ＿２とする。保持期間Ｔ＿２は、２値メモリセルの保持期間Ｔ＿１と比べて、その期間が短いことがわかる。そのため、さらにリフレッシュの頻度を上げる必要があった。しかしながら、読み出しの余裕も考えると多値メモリセルは実現が困難であった。
【０００９】
特許文献１に記載の発明は、１つのメモリセルにつき１つのトランジスタと複数のキャパシタを有し、該複数のキャパシタの一端はトランジスタのソースまたはドレインと電気的に接続され、もう一端はプレート電極としてそれぞれ独立している。そして、書き込み時プレート電極に印加する電位の組み合わせによって複数の値をメモリセルに記憶させるというものである。
【００１０】
しかし、（１）リフレッシュ動作が必要な時間が短く、単位時間あたりに多くのリフレッシュ動作を繰り返す必要がある（そのため、消費電流が増大する）こと、（２）さらなる多値化が困難である点が挙げられる。
【００１１】
（１）については、メモリセルにシリコンでなる半導体基板にチャネルが形成されるトランジスタを用いることが原因である。トランジスタはオフ状態であってもわずかに電流が流れるが、シリコンでなる半導体基板にチャネルが形成されるトランジスタの場合オフ状態でのリーク電流は１ｎＡ程度となる。これに１ｆＦの保持容量を用いたとすると保持時間は数μ秒程度となり、データ保持のために極めて頻繁にリフレッシュ動作を行わなくてはならない。
【００１２】
（２）については、特許文献１に示した例では４つの分離した容量を用いているにもかかわらず、容量ごとに保持したデータを区別できないため４値（あるいは書き込みに負の電位も用いても９値）のデータを格納できるにとどまり、効率が悪い。
【００１３】
そこで、単位面積あたりのメモリモジュールの記憶容量を増加させることを課題の一とする。
【００１４】
また、消費電力の小さなメモリモジュールを提供することを課題の一とする。
【課題を解決するための手段】
【００１５】
メモリセルの多値化および積層構造化によって、単位面積あたりのメモリモジュールの記憶容量を増加させる。
【００１６】
本発明の一態様は、ビット線と、ワード線と、ｎ本（ｎは２以上の自然数）のデータ線と、チャネルに酸化物半導体膜を含むトランジスタおよび容量の異なるｎ個のキャパシタからなるメモリセルと、を有し、トランジスタのソースまたはドレインの一方がビット線と接続し、トランジスタのソースまたはドレインの他方がｎ個のキャパシタの一方の電極と接続し、トランジスタのゲートがワード線と接続し、ｎ個のキャパシタの他方の電極がそれぞれ異なる前記ｎ本のデータ線のいずれかと接続する半導体記憶装置である。
【００１７】
キャパシタからの電荷の消失は、トランジスタのオフ電流によって起こる。オフ電流とは、トランジスタがオフ状態のときソースおよびドレイン間を流れる電流をいう。オフ電流が流れることによりキャパシタに蓄積された電荷は時間の経過とともに消失してしまう。このような現象を回避するためにオフ電流の小さいトランジスタを用いることで、キャパシタの電位の保持期間を延ばすことができる。
【００１８】
トランジスタのオフ電流は、半導体膜におけるキャリアの再結合に起因して起こる。そのため、半導体膜のバンドギャップが大きいほど、また、キャリアの再結合中心となる不純物が少ないほどオフ電流は流れにくくなる。例えば、トランジスタは、高純度化された、バンドギャップが２．５ｅＶ以上の酸化物半導体膜、炭化シリコン膜または窒化ガリウム膜などを用いればよい。ただし、炭化シリコン膜および窒化ガリウム膜を用いたトランジスタは、デプレッション型となることが多く、しきい値の制御が困難である。そのため、本明細書では、エンハンスメント型のトランジスタの報告もされている、酸化物半導体膜を用いた場合について説明する。
【００１９】
特に、酸化物半導体膜はスパッタリング装置などで容易に成膜可能であり、かつ酸化物半導体膜を用いたトランジスタは低いオフ電流を実現しているため、本発明の実施に適した材料である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏからなる酸化物半導体膜を用いたトランジスタのオフ電流は、１×１０−１８Ａ以下、高純度化されたＩｎ−Ｇａ−Ｚｎ−Ｏからなる酸化物半導体膜を用いたトランジスタのオフ電流は、１×１０−２１Ａ以下、さらに不純物を低減していくと１×１０−２４Ａ以下という極めて小さな値をとる。これは、シリコンでなる半導体基板にチャネルが形成されるトランジスタのオフ電流の実に１０１４分の１〜１０８分の１であり、キャパシタの電荷の保持期間は１０８〜１０１４倍にもなる。
【００２０】
このように、オフ電流の小さなトランジスタを用いることで、リフレッシュ動作の頻度を増さなくてもキャパシタの電荷を長期間保持することができる。
【００２１】
また、リフレッシュ動作の頻度が低減することによって、消費電力を小さくすることができる。
【００２２】
また、電荷の消失がほとんど起こらないことによって微小な容量の差が比較可能となるため、キャパシタのサイズを小さくでき、メモリセルが縮小化されるため、メモリモジュールの小面積化または高集積化が実現可能となる。
【００２３】
さらに、メモリセルが容量の異なるｎ個のキャパシタを有し、ｎ個のキャパシタとそれぞれ異なるｎ本のデータ線を接続することによって、メモリセル全体の保持容量を様々にとることができる。保持容量に応じた電位を読み取ることで多値メモリセルを実現することができる。
【００２４】
例えば、１番目のキャパシタの容量を１としたとき、２番目のキャパシタの容量を２、ｋ番目（ｋはｎ以下の自然数）のキャパシタの容量を２ｋ−１とする。メモリセルの有するキャパシタの数がｎ個の場合、メモリセルに保持される電位の組み合わせは２ｎ組できる。即ち、２ｎ値メモリセルを作製することができる。
【００２５】
また、本発明の一態様は、キャパシタを重畳して設けることができる。キャパシタを重畳して設けることで小さな面積のメモリセルを作製でき、単位面積あたりのメモリモジュールの記憶容量をさらに増加させることができる。
【００２６】
または、メモリセルを重畳して設ける構成としても構わない。こうすることで、単位面積あたりのメモリモジュールの記憶容量をさらに増加させることができる。
【発明の効果】
【００２７】
メモリセルの多値化および積層構造化によって、単位面積あたりのメモリモジュールの記憶容量を増加させることができる。
【００２８】
また、メモリセルのリフレッシュの頻度を低減させることで、メモリモジュールの消費電力を低減することができる。
【図面の簡単な説明】
【００２９】
【図１】半導体記憶装置の例を示す回路図。
【図２】半導体記憶装置のモジュール化の例を示す回路図。
【図３】半導体記憶装置のメモリセルの断面図および上面図。
【図４】半導体記憶装置のメモリセルの断面図および上面図。
【図５】半導体記憶装置のメモリセルの断面図および上面図。
【図６】半導体記憶装置のメモリセルの断面図および上面図。
【図７】半導体記憶装置のメモリセルの断面図および上面図。
【図８】従来の半導体記憶装置について説明する図。
【発明を実施するための形態】
【００３０】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３１】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３２】
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００３３】
また、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
【００３４】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００３５】
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「トランジスタＴｒ＿ａ＿ｂ」、「ビット線ＢＬ＿ｂ」というように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、またはどの位置にあるか明らかである場合には、「トランジスタＴｒ」、「ビット線ＢＬ」、または、単に「トランジスタ」、「ビット線」というように表記することもある。
【００３６】
（実施の形態１）
本実施の形態では、半導体記憶装置であるメモリセルの構成およびその動作の例について、図１を用いて説明する。
【００３７】
図１（Ａ）は、ビット線ＢＬと、ワード線ＷＬと、データ線ＤＬ＿１乃至ＤＬ＿ｎと、トランジスタＴｒおよびキャパシタＣ＿１乃至Ｃ＿ｎを含むメモリセルＣＬと、センスアンプＳＡｍｐと、を有する２ｎ値メモリセルの回路図である。
【００３８】
トランジスタＴｒのゲートはワード線ＷＬと接続し、トランジスタＴｒのソースまたはドレインの一方はビット線ＢＬと接続し、トランジスタＴｒのソースまたはドレインの他方はキャパシタＣ＿１乃至Ｃ＿ｎの一端と接続し、キャパシタＣ＿１乃至Ｃ＿ｎの他端とデータ線ＤＬ＿１乃至ＤＬ＿ｎが接続する。例えば、キャパシタＣ＿１とデータ線ＤＬ＿１、キャパシタＣ＿２とデータ線ＤＬ＿２、キャパシタＣ＿ｎとデータ線ＤＬ＿ｎがそれぞれ接続すればよい。ビット線ＢＬはセンスアンプＳＡｍｐと接続する。
【００３９】
トランジスタＴｒには、オフ電流の小さいトランジスタを用いる。具体的には、高純度化された、バンドギャップが２．５ｅＶ以上の酸化物半導体膜などを活性層に用いたトランジスタとすればよい。バンドギャップが大きく、キャリアの再結合中心が少ないため、オフ電流の小さいトランジスタとすることができる。
【００４０】
オフ電流の小さいトランジスタをメモリセルに用いることで、キャパシタに保持された電荷の消失を抑制できる。そのため、電荷の保持期間が延び、リフレッシュ動作の頻度を低減できるため、消費電力の低減が見込める。また、電荷の消失が抑制できることによって、従来のＤＲＡＭにおけるメモリセルと比較してキャパシタの容量を小さくすることが可能となり、メモリセルを小面積化することができる。
【００４１】
さらに、各キャパシタの容量を調整することによって、保持される電荷量を複数持たせることができる。即ち多値化したメモリセルが作製できる。
【００４２】
例えば、キャパシタＣ＿ｋ（ｋはｎ以下の自然数）の容量をＣ＿１の２ｋ−１倍とすることによって、保持される電荷の組み合わせを２ｎ個作ることができる。ただし、ｎの大きさに合わせてキャパシタの面積を大きくするか、容量絶縁膜を薄くしなくてはならない。そのため、ｎの大きさによっては小面積化には不利な場合がある。また、電荷の蓄積が少ないと、電位の読み出しが困難になることがあるため、ｎを適切な範囲とすることが好ましい。例えば、ｎを２〜８、好ましくは３〜５とすればよい。
【００４３】
なお、最も容量の小さいキャパシタＣ＿１の容量が０．１ｆＦ以上１ｆＦ以下となるようにすればよい。メモリセルのトランジスタに酸化物半導体膜を用いることで、上述したような小さな容量でも、長期間電荷を保持することが可能となる。
【００４４】
例えば、図１（Ｂ）を用いて、ｎ＝３で、キャパシタＣ＿１の容量が１ｆＦ、キャパシタＣ＿２の容量が２ｆＦ、キャパシタＣ＿３の容量が４ｆＦのときの書き込みの方法について説明する。
【００４５】
キャパシタＣ＿１乃至Ｃ＿３の書き込みは、独立して行うことができる。例えば、ビット線を所定の電位ＶＤＤ（キャパシタの充電に十分な電位）とし、ワード線にＶＨを印加する。このとき、データ線ＤＬ＿１乃至ＤＬ＿３の電位を制御すればよい。電位をＶＤＤとしたデータ線と接続するキャパシタは充電されず、電位を接地電位ＧＮＤ（基準電位）としたデータ線と接続するキャパシタは容量に応じた電荷が保持される。本明細書において、ＶＨは、トランジスタのしきい値電圧（Ｖｔｈ）にＶＤＤを加えたよりも高い電位を有する電圧とする。表１に、ビット線（ＢＬ）、ワード線（ＷＬ）およびデータ線（ＤＬ１乃至ＤＬ３）の電圧、電位および保持容量の組み合わせを示す。
【００４６】
【表１】
【００４７】
表１に示した通り、ｎ＝３では、３ビット（８値）の書き込みができる。ここではｎ＝３の場合についてのみ示しているが、さらにｎを大きくした場合に拡張して適用することもできる。即ち、本発明の一態様によって、２ｎ個の組み合わせで書き込みを行うことができる。
【００４８】
メモリセルＣＬ内の電位は、ビット線ＢＬの電位を浮遊電位（ｆｌｏａｔ）に、ワード線ＷＬの電位をＧＮＤまたはしきい値電圧未満に、データ線ＤＬ＿１乃至ＤＬ＿３の電位をＧＮＤにすることで保持できる。
【００４９】
次に、読み出し方法について説明する。
【００５０】
読み出しの際は、データ線ＤＬ＿１乃至ＤＬ＿３をＧＮＤとし、ビット線ＢＬを適切な電位、例えばＶＲとする。次に、ワード線ＷＬをＶＨとすると、保持された電位に応じてビット線ＢＬの電位がｄａｔａ＿ＣＬに変動する。ここで、ｄａｔａ＿ＣＬは数式１で示すことができる。
【００５１】
【数１】
【００５２】
ここで、Ｃ＿ＢＬはビット線ＢＬの容量を示す。ｆ（１）乃至ｆ（３）は、それぞれＣ＿１乃至Ｃ＿３に保持される電荷に対応し、キャパシタに電荷が保持されている場合は１、保持されていない場合は０を与える。
【００５３】
ｄａｔａ＿ＣＬをセンスアンプＳＡｍｐで検出することで、３ビット（８値）のデータの読み出しが可能となる。ｎ＝３の場合について示しているが、もっとｎを大きくした場合に拡張して適用することもできる。即ち、本発明の一態様によって、２ｎ個の組み合わせで読み出しを行うことができる。その場合、数式１を拡張して数式２のように表すことができる。
【００５４】
【数２】
【００５５】
ここで、ｆ（ｎ）はＣ＿ｎに保持される電荷に対応し、キャパシタに電荷が保持されている場合は１、保持されていない場合は０を与える。
【００５６】
従来のシリコンでなる半導体基板にチャネルが形成されるトランジスタでは、オフ電流が大きいため電位を保持することができずメモリセルの多値化は困難となるところ、オフ電流の小さなトランジスタ用い、かつ複数のキャパシタと、該複数のキャパシタとそれぞれ接続する容量配線を有することで２ｎ値メモリセルを実現できる。
【００５７】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【００５８】
（実施の形態２）
本実施の形態では、半導体記憶装置の例として、実施の形態１に示したメモリセルを用いたａ行ｂ列のメモリモジュールについて図２を用いて説明する。
【００５９】
図２は、アドレス線ＡＤＬと、データ線ＤＬと、ビット線ＢＬ＿１乃至ＢＬ＿ｂと、ワード線ＷＬ＿１乃至ＷＬ＿ａと、ＡＮＤ回路と、出力ＯＵＴと、読み出し回路１０＿１乃至１０＿ｂと、スイッチ回路２０＿１乃至２０＿ｂと、メモリセルＣＬ＿１＿１乃至ＣＬ＿ａ＿ｂと、を有するメモリモジュールである。
【００６０】
アドレス線ＡＤＬは、ＡＮＤ回路を介して読み出し回路１０＿１乃至１０＿ｂおよびスイッチ回路２０＿１乃至２０＿ｂと接続する。データ線ＤＬは、スイッチ回路２０＿１乃至２０＿ｂを介してメモリセルＣＬ＿１＿１乃至ＣＬ＿ａ＿ｂにあるキャパシタの一つ一つと接続する。ＢＬ＿１は、メモリセルＣＬ＿１＿１乃至ＣＬ＿ａ＿１のトランジスタのソースまたはドレインの一方、および読み出し回路１０＿１を介して出力ＯＵＴと接続する。同様に、ＢＬ＿２およびＢＬ＿ｂは、それぞれメモリセルＣＬ＿１＿２乃至ＣＬ＿ａ＿２およびＣＬ＿１＿ｂ乃至ＣＬ＿ａ＿ｂのトランジスタのソースまたはドレインの一方、ならびに読み出し回路１０＿２および読み出し回路１０＿ｂを介して出力ＯＵＴと接続する。ワード線ＷＬ＿１は、メモリセルＣＬ＿１＿１乃至ＣＬ＿１＿ｂのトランジスタのゲートと接続する。同様にワード線ＷＬ＿２およびＷＬ＿ａは、それぞれメモリセルＣＬ＿２＿１乃至ＣＬ＿２＿ｂおよびＣＬ＿ａ＿１乃至ＣＬ＿ａ＿ｂのトランジスタのゲートと接続する。
【００６１】
メモリセルＣＬ＿１＿１乃至ＣＬ＿ａ＿ｂは、実施の形態１で説明したメモリセルＣＬと同様の構成とすればよい。
【００６２】
読み出し回路１０＿１乃至１０＿ｂは、例えばセンスアンプを用いればよい。
【００６３】
スイッチ回路２０＿１乃至２０＿ｂは、例えばアナログスイッチを用いればよい。
【００６４】
なお、スイッチ回路２０＿１乃至２０＿ｂとメモリセルＣＬ＿１＿１乃至ＣＬ＿１＿ｂとの間にレジスタを設ける構成としても構わない。後ほど詳細に説明するが、レジスタを設けることによって、行単位で一括に書き込むことが可能となり、書き込み速度を高めることができる。
【００６５】
データ線ＤＬは、本実施の形態では４本設けているが、これに限定されない。メモリセルＣＬ＿１＿１乃至ＣＬ＿ａ＿ｂに含まれるキャパシタの数に応じて適宜本数を選択すればよい。
【００６６】
アドレス線ＡＤＬは、本実施の形態では６本設けているが、これに限定されない。メモリモジュールを構成するメモリセルの数に応じて適宜本数を選択すればよい。
【００６７】
次に、図２のメモリモジュールにおいて、データを書き込みする方法を説明する。
【００６８】
データの書き込みはメモリセルごとに行う。例えば、メモリセルＣＬ＿ａ＿ｂにデータを書き込む場合、ビット線ＢＬ＿ｂを電位ＶＤＤとし、ワード線ＷＬ＿ａにＶＨを印加する。このとき、書き込みを行わないメモリセルに接続するビット線とデータ線は、適切な高い電位（例えば、ＶＨ以上の電位）とすることで、メモリセルＣＬ＿ａ＿ｂ以外のメモリセルのトランジスタがオフ状態を維持するようにする。そして、データ線ＤＬの電位を制御した上でアドレス線ＡＤＬを用いてスイッチ回路２０＿ｂをオンとすればよい。このようにすることで、メモリセルＣＬ＿ａ＿ｂにｄａｔａ＿ＣＬ＿ａ＿ｂを書き込むことができる。この動作をメモリセルごとに行えば、全てのメモリセルに対してデータ（ｄａｔａ＿ＣＬ＿１＿１乃至ｄａｔａ＿ＣＬ＿ａ＿ｂ）を書き込むことができる。
【００６９】
または、データの書き込みは行単位で行う。この場合、前述したレジスタをスイッチ回路とメモリセルとの間に設ける構成とすればよい。具体的なデータの書き込み方法として、例えば、ワード線ＷＬ＿ａを共有するａ行のメモリセルＣＬ＿ａ＿１乃至ＣＬ＿ａ＿ｂに一括でデータを書き込む方法について説明する。まず、アドレス線ＡＤＬを用いてスイッチ回路２０＿１のみをオンとし、制御したデータ線ＤＬの電位をレジスタに保持する。次に、アドレス線ＡＤＬを用いてスイッチ回路２０＿２のみをオンとし制御したデータ線ＤＬの電位をレジスタに保持する。これを繰り返し、アドレス線ＡＤＬを用いてスイッチ回路２０＿ｂのみをオンとし制御したデータ線ＤＬの電位をレジスタに保持する。その後、スイッチ回路２０＿１乃至２０＿ｂをオフした状態で、ビット線ＢＬ＿１乃至ＢＬ＿ｂを電位ＶＤＤとし、ワード線ＷＬ＿ａにＶＨを印加することで、レジスタに保持した電位に応じたデータをａ行のメモリセルＣＬ＿ａ＿１乃至ＣＬ＿ａ＿ｂに書き込むことができる。この動作を行ごとに行うことで、ａ行ｂ列にそれぞれメモリセルを有するメモリモジュールにデータを書き込むことができる。
【００７０】
次に、図２のメモリモジュールにおいて、データを読み出す方法を説明する。
【００７１】
データの読み出しはメモリセルごとに行う。例えば、ＣＬ＿ａ＿ｂのデータを読み出す際は、アドレス線ＡＤＬを用いてスイッチ回路２０＿ｂをオンしてデータ線ＤＬを全てＧＮＤとし、ビット線ＢＬ＿ｂをＶＲとする。また、読み出しを行わないメモリセルに接続するビット線とデータ線は、適切な高い電位（例えば、ＶＨ以上の電位）とすることで、メモリセルＣＬ＿ａ＿ｂ以外のメモリセルのトランジスタがオフ状態を維持するようにする。次に、ワード線ＷＬ＿ａをＶＨとすると、ビット線ＢＬ＿ｂの電位がｄａｔａ＿ＣＬ＿ａ＿ｂに変動する。この電位を読み出し回路１０＿ｂで読み出す。この動作をメモリセルごとに行うことで、ａ行ｂ列にそれぞれメモリセルを有するメモリモジュールのデータを読み出すことができる。
【００７２】
なお、スイッチ回路と読み出し回路は接続されているため、スイッチ回路をオンする電位を読み出し回路の参照電位としてもよい。このような構成とすることで、配線の本数を減らすことができ、メモリモジュールを小面積化または高集積化できる。
【００７３】
本発明の一態様を用いることで、２ｎ値メモリセルを複数接続した大容量のメモリモジュールを作製することができる。
【００７４】
本実施の形態は他の実施の形態と適宜組み合わせることができる。
【００７５】
（実施の形態３）
本実施の形態では、図３を用いて、半導体記憶装置のメモリセルについて説明する。
【００７６】
図３（Ａ）は、半導体基板３３１および第１の絶縁膜３３２を有する領域３００と、領域３００上の第２の絶縁膜３０２と、第２の絶縁膜３０２上に設けられた島状の半導体膜３０６と、半導体膜３０６と一部が接する導電膜３０８および導電膜３０９と、半導体膜３０６、導電膜３０８および導電膜３０９上に設けられた第３の絶縁膜３１２と、第３の絶縁膜３１２を介して半導体膜３０６に重畳して設けられた導電膜３０４と、導電膜３０４と同一層で設けられた導電膜３４１乃至３４４と、第３の絶縁膜３１２、導電膜３０４および導電膜３４１乃至３４４を覆って設けられた第４の絶縁膜３１６とを有する半導体記憶装置の断面構造である。
【００７７】
半導体膜３０６は、高純度化された、バンドギャップが２．５ｅＶ以上の半導体膜を用いる。例えば、酸化物半導体膜、炭化シリコン膜、窒化ガリウム膜などを用いればよい。
【００７８】
酸化物半導体膜に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いてもよい。また、上記の材料に酸化シリコンを含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【００７９】
特に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料は、高い電界効果移動度を得られるため、半導体記憶装置の高速動作の観点で好ましい材料である。
【００８０】
また、酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜により形成してもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【００８１】
酸化物半導体膜は、スパッタリング法、ＰＬＤ法、スプレー法などで形成することができる。
【００８２】
特に、スパッタリング法を用いて、高純度で欠陥の少ない酸化物半導体膜を形成する場合、成膜中の酸素分圧を１０％以上にすることが好ましい。また、成膜温度を２００℃以上４５０℃以下とすることで、膜中の不純物（水素など）濃度を低減できる。
【００８３】
さらに、成膜後に熱処理を行うことで、より高純度で欠陥の少ない酸化物半導体膜を形成できる。具体的には、温度を１５０℃以上基板の歪み点未満、好ましくは２５０℃以上４５０℃以下、高純度化された窒素、酸素、希ガスまたはこれらの混合雰囲気で６分以上２４時間以下の熱処理を行えばよい。処理時間は２４時間より長くなっても構わないが、時間を長くしすぎるとその費用対効果は小さくなる。好ましくは、窒素雰囲気で熱処理を行った後、温度を変更せずに酸化性雰囲気（酸素、オゾン、亜酸化窒素などを１０ｐｐｍ以上含む雰囲気）で熱処理を行う。こうすることで、高純度化し、かつ酸素欠損を低減することができる。
【００８４】
図示しないが、領域３００は、センスアンプ回路、レジスタ回路、アナログスイッチ回路等の回路、および配線等の少なくともいずれかを有する構成としてもよい。ここで、半導体基板３３１は、シリコンウェハ、炭化シリコン基板、窒化ガリウム基板、ガリウムヒ素基板、ゲルマニウム基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などの半導体を含む基板とすればよい。また、第１の絶縁膜３３２は、上記回路および配線等と、メモリセルを分離するために設けられるが、第２の絶縁膜３０２にてその機能を兼ねる構成としても構わない。領域３００の表面はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などによって平坦化されていてもよい。
【００８５】
ここで、トランジスタＴｒは、第２の絶縁膜３０２を下地絶縁膜に、半導体膜３０６を活性層に、導電膜３０８および導電膜３０９をソース電極およびドレイン電極に、導電膜３０４をゲート電極に、第３の絶縁膜３１２をゲート絶縁膜に用いて構成される。なお、トランジスタＴｒの構造は、図示した構造に限定されず、適宜選択すればよい。
【００８６】
第２の絶縁膜３０２は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜等を単層または積層で設ければよい。第２の絶縁膜３０２は、トランジスタＴｒの下地絶縁膜として機能するため、加熱により酸素を放出する絶縁膜を用いると好ましい。
【００８７】
「加熱により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００８８】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００８９】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料から得られる基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【００９０】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式３で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００９１】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数３）
【００９２】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式３の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【００９３】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００９４】
なお、ＮＯ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。
【００９５】
上記構成において、加熱により酸素を放出する絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００９６】
下地絶縁膜から酸化物半導体領域に酸素が供給されることで、下地絶縁膜および酸化物半導体領域の界面準位密度を低減できる。この結果、トランジスタの動作などに起因して生じうる電荷などが、上述の下地絶縁膜および酸化物半導体領域の界面に捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【００９７】
さらに、酸化物半導体領域の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体領域の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。これはバックチャネル側で生じる酸素欠損において顕著である。なお、本明細書におけるバックチャネルとは、酸化物半導体領域において下地絶縁膜側の界面近傍を指す。下地絶縁膜から酸化物半導体領域に酸素が十分に放出されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体領域の酸素欠損を低減することができる。
【００９８】
即ち、酸化物半導体領域に酸素欠損が生じると、下地絶縁膜と酸化物半導体領域との界面における電荷の捕獲を抑制することが困難となるところ、下地絶縁膜に、加熱により酸素を放出する絶縁膜を設けることで、酸化物半導体領域および下地絶縁膜の界面準位、ならびに酸化物半導体領域の酸素欠損を低減し、酸化物半導体領域および下地絶縁膜の界面における電荷捕獲の影響を小さくすることができる。
【００９９】
導電膜３０８および導電膜３０９の材料は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、タングステンからなる、単体金属、合金または金属窒化物を用いればよい。酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いても構わない。また、前述の材料を積層した構成としても構わない。
【０１００】
また、導電膜３０９は、キャパシタＣ＿１乃至Ｃ＿４の電極の一方として機能する。
【０１０１】
第３の絶縁膜３１２は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウムまたはイットリア安定化ジルコニアなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法、スパッタリング法などで形成すればよい。第３の絶縁膜３１２は、加熱により酸素を放出する膜を用いてもよい。第３の絶縁膜３１２に加熱により酸素を放出する膜を用いることで、半導体膜３０６に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【０１０２】
また、第３の絶縁膜３１２は、キャパシタＣ＿１乃至Ｃ＿４の容量絶縁膜として機能する。
【０１０３】
導電膜３０４および導電膜３４１乃至３４４の材料は、導電膜３０８および導電膜３０９と同様の構成とすればよい。
【０１０４】
導電膜３４１乃至３４４は、キャパシタＣ＿１乃至Ｃ＿４の電極の他方として機能する。即ち、第３の絶縁膜３１２の材料および厚さ、ならびに導電膜３４１乃至導電膜３４４の面積によってキャパシタＣ＿１乃至Ｃ＿４の容量が決まる。
【０１０５】
第４の絶縁膜３１６の材料は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法またはスパッタリング法などで形成すればよい。ポリイミドまたはアクリルなどの有機材料を用いてもよい。
【０１０６】
図３（Ｂ）は、図３（Ａ）に対応するメモリセルの上面図である。なお、簡単のため導電膜３０８、導電膜３０９、導電膜３０４および導電膜３４１乃至３４４以外は省略する。
【０１０７】
導電膜３０８はビット線ＢＬであり、導電膜３０４はワード線ＷＬであり、導電膜３４１乃至３４４はデータ線ＤＬ＿１乃至ＤＬ＿４である。
【０１０８】
本実施の形態を用いることで、トランジスタＴｒのオフ電流が小さいため、キャパシタの保持容量を小さくすることができる。また、メモリセルに保持される電位の変化が微小であるため、細かい電位の差を読み出すことが可能となり、多値メモリセルを作製することができる。
【０１０９】
なお、本実施の形態では、メモリセルにキャパシタを４つ、データ線を４本有する構成としているが、これに限定されない。必要な記憶容量によって適宜キャパシタおよびデータ線の数を変更することができる。
【０１１０】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１１１】
（実施の形態４）
本実施の形態では、キャパシタを重畳することで小面積化した、実施の形態３と異なるメモリセルについて説明する。
【０１１２】
図４（Ａ）は、メモリセルの断面図である。本実施の形態では、領域３００と、領域３００上の領域４７１と、領域４７１上の領域４７２と、領域４７２上の領域４７３と、を有する。
【０１１３】
領域４７１はトランジスタＴｒおよびキャパシタＣ＿１を有し、領域４７２はキャパシタＣ＿２を有し、領域４７３はキャパシタＣ＿３を有する。なお、キャパシタＣ＿１乃至Ｃ＿３は、導電膜４４１乃至４４３、絶縁膜４９１乃至４９３および導電膜４８１乃至４８３から構成される。絶縁膜４９１乃至４９３は、キャパシタＣ＿１乃至Ｃ＿３の容量を制御するため、それぞれ異なる材料や膜厚としても構わない。導電膜４８１乃至４８３は、コンタクトホールを介して接続している。
【０１１４】
領域３００および領域４７１乃至４７３の表面は、ＣＭＰなどによって平坦化されていても構わない。各領域の表面が平坦化されることによって、各領域で生じる段差の影響を低減することができる。
【０１１５】
図４（Ｂ）は領域４７３を、図４（Ｃ）は領域４７２を、図４（Ｄ）は領域４７１を、それぞれ上面から観察した上面図である。
【０１１６】
本実施の形態では、キャパシタを有する領域を３層重畳する構成としたが、これに限定されない。例えば、キャパシタを有する領域を４層以上重畳しても構わない。
【０１１７】
このような構成とすることで、メモリセルの小面積化が可能となる。
【０１１８】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１１９】
（実施の形態５）
本実施の形態では、キャパシタを重畳し、かつ同一層に複数のキャパシタを有することによってさらに小面積化した、実施の形態３および実施の形態４と異なるメモリセルについて説明する。
【０１２０】
図５（Ａ）は、メモリセルの断面図である。本実施の形態では、領域３００と、領域３００上の領域５７１と、領域５７１上の領域５７２と、領域５７２上の領域５７３と、を有する。
【０１２１】
領域５７１はトランジスタＴｒ、キャパシタＣ＿１およびＣ＿２を有し、領域５７２はキャパシタＣ＿３およびＣ＿４を有し、領域５７３はキャパシタＣ＿５を有する。なお、キャパシタＣ＿１乃至Ｃ＿５は、導電膜５４１乃至５４５、絶縁膜５９１乃至５９３および導電膜５８１乃至５８３から構成される。絶縁膜５９１乃至５９３は、キャパシタＣ＿１乃至Ｃ＿５の容量を制御するため、それぞれ異なる材料や膜厚としても構わない。導電膜５８１乃至５８３は、コンタクトホールを介して接続している。
【０１２２】
領域３００および領域５７１乃至５７３の表面は、ＣＭＰなどによって平坦化されていても構わない。
【０１２３】
図５（Ｂ）は領域５７３を、図５（Ｃ）は領域５７２を、図５（Ｄ）は領域５７１を、それぞれ上面から観察した上面図である。
【０１２４】
本実施の形態では、キャパシタを有する領域を３層重畳する構成としたが、これに限定されない。例えば、キャパシタを有する領域を４層以上重畳しても構わない。
【０１２５】
一つの領域に複数のキャパシタを有することで、実施の形態４と比較し、同程度の面積でさらにメモリセルを多値化することができる。即ち、記憶容量当たりのメモリセルのさらなる小面積化が可能となる。
【０１２６】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１２７】
（実施の形態６）
本実施の形態では、領域６００に段差を有し、該段差部にキャパシタを埋め込むことによってさらに小面積化した、実施の形態３乃至実施の形態５と異なる半導体記憶装置であるメモリセルについて説明する。本実施の形態の構造は、いわゆるトレンチ構造と呼ばれるものであり、小面積でも大容量のキャパシタを作製することができるものである。
【０１２８】
図６（Ａ）は、メモリセルの断面図である。本実施の形態では、領域６００と、領域６００上の領域６７１と、領域６７１上の領域６７２と、を有する。
【０１２９】
領域６００は、段差部およびキャパシタを有する以外は領域３００と同様の構成である。キャパシタＣ＿５は絶縁膜６９０、導電膜６８０および導電膜６４５によって構成される。
【０１３０】
領域６７１はトランジスタＴｒ、キャパシタＣ＿１およびＣ＿２を有し、領域６７２はキャパシタＣ＿３およびＣ＿４を有し、領域６００はキャパシタＣ＿５を有する。なお、キャパシタＣ＿１乃至Ｃ＿５は、導電膜６４１乃至６４５、絶縁膜６９０乃至６９２および導電膜６８０乃至６８２から構成される。絶縁膜６９０乃至６９２は、キャパシタＣ＿１乃至Ｃ＿５の容量を制御するため、それぞれ異なる材料や膜厚としても構わない。導電膜６８０乃至６８２は、コンタクトホールを介して接続している。
【０１３１】
領域６００、領域６７１および６７２の表面は、ＣＭＰなどによって平坦化されていても構わない。
【０１３２】
図６（Ｂ）は領域６７２を、図６（Ｃ）は領域６７１を、図６（Ｄ）は領域６００を、それぞれ上面から観察した上面図である。
【０１３３】
本実施の形態では、キャパシタを有する領域を３層重畳する構成としたが、これに限定されない。例えば、キャパシタを有する領域を４層以上重畳しても構わない。
【０１３４】
領域６００に段差部を有し、該段差部にキャパシタを有するため、メモリセルでキャパシタの占める面積を縮小することができ、実施の形態４および実施の形態５と比較し、メモリセルのさらなる小面積化が可能となる。
【０１３５】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１３６】
（実施の形態７）
本実施の形態では、領域７００に段差を有し、図７（Ａ）に示すように該段差部をキャパシタが乗り越えることによって小面積化した、実施の形態６で示したトレンチ構造の半導体記憶装置の別形態について説明する。
【０１３７】
図７（Ａ）は、メモリセルの断面図である。本実施の形態では、領域７００と、領域７００上の領域７７１と、領域７７１上の領域７７２と、を有する。
【０１３８】
領域７００は、段差部およびキャパシタを有する以外は領域３００と同様の構成である。キャパシタＣ＿５は、絶縁膜７９０、導電膜７８０および導電膜７４５によって構成される。
【０１３９】
領域７７１はトランジスタＴｒ、キャパシタＣ＿１およびＣ＿２を有し、領域７７２はキャパシタＣ＿３およびＣ＿４を有し、領域７００はキャパシタＣ＿５を有する。なお、キャパシタＣ＿１乃至Ｃ＿５は、導電膜７４１乃至７４５、絶縁膜７９０乃至７９２および導電膜７８０乃至７８２から構成される。絶縁膜７９０乃至７９２は、キャパシタＣ＿１乃至Ｃ＿５の容量を制御するため、それぞれ異なる材料や膜厚としても構わない。導電膜７８０乃至７８２は、コンタクトホールを介して接続している。
【０１４０】
領域７００、領域７７１および７７２の表面は、ＣＭＰなどによって平坦化されていても構わない。
【０１４１】
図７（Ｂ）は領域７７２を、図７（Ｃ）は領域７７１を、図７（Ｄ）は領域７００を、それぞれ上面から観察した上面図である。
【０１４２】
本実施の形態では、キャパシタを有する領域を３層重畳する構成としたが、これに限定されない。例えば、キャパシタを有する領域を４層以上重畳しても構わない。
【０１４３】
領域７００に段差部を有し、該段差部にキャパシタを有するため、メモリセルでキャパシタの占める面積を縮小することができ、実施の形態４および実施の形態５と比較し、メモリセルのさらなる小面積化が可能となる。
【０１４４】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０１４５】
１０ 読み出し回路
２０ スイッチ回路
３００ 領域
３０２ 第２の絶縁膜
３０４ 導電膜
３０６ 半導体膜
３０８ 導電膜
３０９ 導電膜
３１２ 第３の絶縁膜
３１６ 第４の絶縁膜
３３１ 半導体基板
３３２ 第１の絶縁膜
３４１ 導電膜
３４２ 導電膜
３４３ 導電膜
３４４ 導電膜
４４１ 導電膜
４４２ 導電膜
４４３ 導電膜
４７１ 領域
４７２ 領域
４７３ 領域
４８１ 導電膜
４８２ 導電膜
４８３ 導電膜
４９１ 絶縁膜
４９２ 絶縁膜
４９３ 絶縁膜
５４１ 導電膜
５４２ 導電膜
５４３ 導電膜
５４４ 導電膜
５４５ 導電膜
５７１ 領域
５７２ 領域
５７３ 領域
５８１ 導電膜
５８２ 導電膜
５８３ 導電膜
５９１ 絶縁膜
５９２ 絶縁膜
５９３ 絶縁膜
６００ 領域
６１２ 絶縁膜
６４１ 導電膜
６４２ 導電膜
６４３ 導電膜
６４４ 導電膜
６４５ 導電膜
６７１ 領域
６７２ 領域
６８０ 導電膜
６８１ 導電膜
６８２ 導電膜
６９０ 絶縁膜
６９１ 絶縁膜
６９２ 絶縁膜
７００ 領域
７１２ 絶縁膜
７４１ 導電膜
７４２ 導電膜
７４３ 導電膜
７４４ 導電膜
７４５ 導電膜
７７１ 領域
７７２ 領域
７８０ 導電膜
７８１ 導電膜
７８２ 導電膜
７９０ 絶縁膜
７９１ 絶縁膜
７９２ 絶縁膜
【特許請求の範囲】
【請求項１】
ビット線と、ワード線と、ｎ本（ｎは自然数）のデータ線と、チャネルに酸化物半導体膜を含むトランジスタおよびｎ個のキャパシタからなるメモリセルと、を有し、
前記トランジスタのソースまたはドレインの一方が前記ビット線と接続し、
前記トランジスタのソースまたはドレインの他方が前記ｎ個のキャパシタの一方の電極と接続し、
前記トランジスタのゲートが前記ワード線と接続し、
前記ｎ個のキャパシタの他方の電極がそれぞれ、異なる前記ｎ本のデータ線の一と接続することを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記ｎ個のキャパシタの容量がそれぞれ異なることを特徴とする半導体記憶装置。
【請求項３】
請求項１または請求項２において、
前記ｎ個のキャパシタのｋ番目（ｋはｎ以下の自然数）のキャパシタの容量が、最も容量の小さいキャパシタの容量の２ｋ−１倍であることを特徴とする半導体記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記ｎ個のキャパシタにおいて最も容量の小さいキャパシタの容量が０．１ｆＦ以上１ｆＦ以下であることを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記メモリセルを複数有し、
前記複数のメモリセルが重畳して設けられることを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記ｎ個のキャパシタが、異なる層に一以上ずつ設けられることを特徴とする半導体記憶装置。
【請求項７】
ビット線と、ワード線と、第１の絶縁膜上に設けられた第１のデータ線と、第２の絶縁膜上に設けられた第２のデータ線と、トランジスタ、第１のキャパシタおよび第２のキャパシタを含むメモリセルと、を有し、
前記トランジスタのソースおよびドレインの一方が前記ビット線と接続し、
前記トランジスタのソースおよびドレインの他方が、前記第１のキャパシタおよび前記第２のキャパシタそれぞれの一方の電極と接続し、
前記トランジスタのゲートが前記ワード線と接続し、
前記第１のキャパシタの他方の電極と前記第１のデータ線が接続し、
前記第２のキャパシタの他方の電極と前記第２のデータ線が接続することを特徴とする半導体記憶装置。
【請求項８】
請求項７において、
前記第１のキャパシタは、前記第２のキャパシタよりも容量が小さいことを特徴とする半導体記憶装置。
【請求項９】
請求項７において、
前記第１のキャパシタは、前記第２のキャパシタの２分の１の容量であることを特徴とする半導体記憶装置。
【請求項１０】
請求項７乃至請求項９のいずれか一において、
前記第１のキャパシタの容量が０．１ｆＦ以上１ｆＦ以下であることを特徴とする半導体記憶装置。
【請求項１１】
請求項７乃至請求項１０のいずれか一において、
前記メモリセルを複数有し、
前記複数のメモリセルが重畳して設けられることを特徴とする半導体記憶装置。
【請求項１２】
請求項７において、
前記メモリセルは、第３のキャパシタおよび第３のデータ線を有し、
前記第３のデータ線は、前記第１の絶縁膜上に設けられ、
前記第３のキャパシタの容量は、前記第１のキャパシタの容量より大きく、前記第２のキャパシタの容量よりも小さいことを特徴とする半導体記憶装置。
【請求項１３】
請求項７乃至請求項１２のいずれか位置において、
前記第１のデータ線および前記第２のデータ線が重畳して設けられることを特徴とする半導体記憶装置。
【請求項１】
ビット線と、ワード線と、ｎ本（ｎは自然数）のデータ線と、チャネルに酸化物半導体膜を含むトランジスタおよびｎ個のキャパシタからなるメモリセルと、を有し、
前記トランジスタのソースまたはドレインの一方が前記ビット線と接続し、
前記トランジスタのソースまたはドレインの他方が前記ｎ個のキャパシタの一方の電極と接続し、
前記トランジスタのゲートが前記ワード線と接続し、
前記ｎ個のキャパシタの他方の電極がそれぞれ、異なる前記ｎ本のデータ線の一と接続することを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記ｎ個のキャパシタの容量がそれぞれ異なることを特徴とする半導体記憶装置。
【請求項３】
請求項１または請求項２において、
前記ｎ個のキャパシタのｋ番目（ｋはｎ以下の自然数）のキャパシタの容量が、最も容量の小さいキャパシタの容量の２ｋ−１倍であることを特徴とする半導体記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記ｎ個のキャパシタにおいて最も容量の小さいキャパシタの容量が０．１ｆＦ以上１ｆＦ以下であることを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記メモリセルを複数有し、
前記複数のメモリセルが重畳して設けられることを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記ｎ個のキャパシタが、異なる層に一以上ずつ設けられることを特徴とする半導体記憶装置。
【請求項７】
ビット線と、ワード線と、第１の絶縁膜上に設けられた第１のデータ線と、第２の絶縁膜上に設けられた第２のデータ線と、トランジスタ、第１のキャパシタおよび第２のキャパシタを含むメモリセルと、を有し、
前記トランジスタのソースおよびドレインの一方が前記ビット線と接続し、
前記トランジスタのソースおよびドレインの他方が、前記第１のキャパシタおよび前記第２のキャパシタそれぞれの一方の電極と接続し、
前記トランジスタのゲートが前記ワード線と接続し、
前記第１のキャパシタの他方の電極と前記第１のデータ線が接続し、
前記第２のキャパシタの他方の電極と前記第２のデータ線が接続することを特徴とする半導体記憶装置。
【請求項８】
請求項７において、
前記第１のキャパシタは、前記第２のキャパシタよりも容量が小さいことを特徴とする半導体記憶装置。
【請求項９】
請求項７において、
前記第１のキャパシタは、前記第２のキャパシタの２分の１の容量であることを特徴とする半導体記憶装置。
【請求項１０】
請求項７乃至請求項９のいずれか一において、
前記第１のキャパシタの容量が０．１ｆＦ以上１ｆＦ以下であることを特徴とする半導体記憶装置。
【請求項１１】
請求項７乃至請求項１０のいずれか一において、
前記メモリセルを複数有し、
前記複数のメモリセルが重畳して設けられることを特徴とする半導体記憶装置。
【請求項１２】
請求項７において、
前記メモリセルは、第３のキャパシタおよび第３のデータ線を有し、
前記第３のデータ線は、前記第１の絶縁膜上に設けられ、
前記第３のキャパシタの容量は、前記第１のキャパシタの容量より大きく、前記第２のキャパシタの容量よりも小さいことを特徴とする半導体記憶装置。
【請求項１３】
請求項７乃至請求項１２のいずれか位置において、
前記第１のデータ線および前記第２のデータ線が重畳して設けられることを特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１２９５１２（Ｐ２０１２−１２９５１２Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１１−２５３４００（Ｐ２０１１−２５３４００）
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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