【課題】本発明は、超小型・超薄型の半導体メモリカードにおいて、品質の低下を防止できるとともに、生産性の悪化を改善できるようにする。
【解決手段】たとえば、半導体メモリカード１０は、カバーケース１１の一方の面内に、回路基板１２が接着材料１３を介して接着されている。カバーケース１１の一方の面には、回路基板１２上に搭載された半導体メモリチップ１２ｂやその他の部品１２ｃが収納される、第１の収納部１１ａが設けられている。また、第１の収納部１１ａの外周部の外側には、第１の収納部１１ａ内からあふれ出した接着材料１３を回収するための接着材料回収部１１ｂが形成されている。 （もっと読む）

【課題】 薄片化したチップの機械的強度を向上させたメモリモジュールを提供する。
【解決手段】 情報を格納するためのメモリコアチップ１０ａ〜１０ｄと、データの入出力を制御するインターフェースチップ３０と、外部との間でデータを送受信するインターポーザチップ４０と、インターポーザチップの最近傍に設けられた外部接続用端子４６とを有するメモリモジュールにおいて、インターフェースチップ３０の最近傍に放熱板２０が設けられ、インターポーザチップ４０は、メモリコアチップと同質の半導体材料を基板とし、一方の面に外部接続用端子を保持するためのランド４１、外部用接続端子に接続された配線４４、および配線を絶縁するための絶縁膜が一体形成されている構成である。 （もっと読む）

【課題】 ＤＲＡＭチップ選択方法において、選択対象であるＤＲＡＭチップの数よりも貫通配線の本数を減らすこと。
【解決手段】 貫通配線を複数の貫通配線群に分ける。この際、各貫通配線群における配線数は他の貫通配線群における配線数との関係において互いに素であるという条件を満たすようにして定められる。そのうえで、貫通配線群毎に一本の貫通配線選定した場合における選定された貫通配線の組み合わせのそれぞれを各ＤＲＡＭチップに対応付ける。このようにすると、貫通配線の本数よりも多い個数のＤＲＡＭチップを選択対象とすることができる。 （もっと読む）

本発明は、メモリを構成する各部分が２つの異なる基板上に配置されている、メモリ回路構造（１０）に関するものである。メモリセルアレイ（１６）は、特に、１つの基板に配置されている。制御回路（３８）は、特に、他の基板に配置されている。メモリを適切に分割することで、製造コストの大幅な低減を図ることができる。
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【課題】信号ピンが基準として電源ピンを用いることによって生じるノイズの増加を抑えるメモリモジュールを提供する。
【解決手段】メモリモジュール（１０４、１０６）は、支持基板と、支持基板上に取り付けられる複数のメモリデバイス（１２２、１２４）と、支持基板上で所定の配列を有するピン（ＰＦ、ＰＲ）とを備え、ピン（ＰＦ、ＰＲ）は、電源ピン、グラウンドピン及びメモリデバイスに接続される信号ピンから構成され、ピン（ＰＦ、ＰＲ）の所定の配列では、信号ピンの各々は基準としてグラウンドピンを利用し、電源ピンとグラウンドピンとの間の電気抵抗を下げるために、電源ピンの各々はグラウンドピンに隣接していることを特徴とする。 （もっと読む）

【課題】入出力ビット構造を調節し得る半導体メモリ装置が開示される。
【解決手段】半導体メモリ装置は、第１単位メモリチップ、及び第２単位メモリチップを具備する。第１単位メモリチップは、第１チップ選択信号とコマンド信号とアドレス信号とクロック信号に応答して第１乃至第Ｎデータを内部に入力するか外部に出力する。第２単位メモリチップは、第１単位メモリチップと半導体基板を共有し、第２チップ選択信号とコマンド信号とアドレス信号とクロック信号に応答して第Ｎ＋１乃至第２Ｎデータを内部に入力するか外部に出力する。したがって、半導体メモリ装置は同一の半導体基板上に形成される単位メモリチップをチップ選択信号に応答して選択することで入出力ビット構造を調節することができ、マルチチップパッケージの製造が容易である。 （もっと読む）

耐タンパー性パッケージングの取り組み方は、望まれていないアクセスから、集積回路（１００）を保護する。本発明の例示的な実施例によれば、データは、複数の磁気応答性回路エレメントの状態（１３０−１３５）の関数に従って、暗号化され、次いで、前記状態（１３０−１３５）の関数に従って解読される。パッケージ（１０６）は、前記集積回路へのアクセスを防止し、磁性粒子（１２０−１２５）を有する。磁性粒子（１２０−１２５）は、磁気応答性回路エレメント（１３０−１３５）に、前記データを暗号化するのに使用される状態をとらせる。従って、これらのエレメントの前記状態は、再度、前記データを解読するように（例えば、鍵として）使用される。前記磁性粒子は、例えば、前記パッケージの一部を取り除くことにより、変更された場合、１つ以上の前記磁気応答性回路エレメントの状態が、変化され、従って、前記状態を、前記データを解読するのに使用されることができないようにする。 （もっと読む）

【課題】 半導体装置の性能や製造歩留まりを向上させる。
【解決手段】
半導体基板に相変化メモリと相変化メモリ以外の不揮発性メモリとを含む半導体集積回路を形成した（ステップＳ１）後、プローブ検査などの検査工程を行い（ステップＳ２）、検査の結果に応じて、相変化メモリ以外の不揮発性メモリにデータの格納を行う（ステップＳ３）。この際、相変化メモリにはデータを格納しない。それから、ダイシングなどにより半導体基板を切断して半導体チップに個片化し（ステップＳ４）、個片化された半導体チップを半導体パッケージ化する（ステップＳ５）。 （もっと読む）

【課題】ＴＥＧ上のパッド部の浸食を防止し、また、実デバイスのパッド部の半田のぬれ性や半田形成後のシェア強度の向上を図る。
【解決手段】半導体ウエハのチップ領域ＣＡの第３層配線Ｍ３およびスクライブ領域ＳＡの第３層配線Ｍ３を、それぞれ、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成し、チップ領域ＣＡの再配線４９上の第２パッド部ＰＡＤ２を洗浄し、もしくはその上部に無電界メッキ法でＡｕ膜５３ａを形成する。さらに、Ａｕ膜５３ａ形成後、リテンション検査を行い、その後、さらに、Ａｕ膜５３ｂを形成した後、半田バンプ電極５５を形成する。その結果、ＴｉＮ膜Ｍ３ｃによってＴＥＧであるスクライブ領域ＳＡの第３層配線Ｍ３の第１パッド部ＰＡＤ１のメッキ液等による浸食を防止でき、また、Ａｕ膜５３ａ、５３ｂによって第２パッド部ＰＡＤ２の半田のぬれ性や半田形成後のシェア強度の向上を図ることができる。 （もっと読む）

【課題】 配線と半導体基板間の寄生容量を低減して、信号伝送の高速化や信号伝送時の消費電力の増大を防止できる半導体チップ及び半導体装置を提供する。
【解決手段】 半導体基板と、半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、配線の、半導体基板に埋設された部位を覆う絶縁膜と、半導体基板内に前記絶縁膜との界面から伸びる空乏層が形成されるように、半導体基板または配線にバイアス電圧を印加するための手段とを有する。または、絶縁膜を囲むように半導体基板内に形成される、半導体基板と導電型と異なる半導体層を有する構成とする。 （もっと読む）

【課題】 不必要なルーティング空間を最小化し得るメモリモジュールとそのメモリモジュール用ＰＣＢにメモリ装置を搭載する方法を提供する。
【解決手段】 ＰＣＢにメモリ装置を少なくとも２個以上搭載する方法において、前記メモリ装置中で少なくとも一つを前記ＰＣＢの長手方向に対し前記メモリ装置の長手方向の基準線が所定の傾斜を有するように、前記ＰＣＢの少なくとも一面に搭載する。 （もっと読む）

【課題】多様なパッケージに対応可能な半導体記憶装置を提供する。
【解決手段】パッド列は、ＥＡＳＴ帯およびＷＥＳＴ帯（Ｅ／Ｗ帯）に沿ってチップ周辺に配置される。周辺パッド配置であってもＴＳＯＰに対応可能とするため、ＶＤＤパッド１１およびＶＳＳパッド１２がＮＯＲＴＨ帯およびＳＯＵＴＨ帯（Ｎ／Ｓ帯）の中央部近傍の端部に配置される。さらに、ＴＳＯＰ時のフレーム設計を考慮して、パッド列の端部の一部のパッドがピン配列と逆順に配置される。また、フレーム設計に対する考慮が不要なパッケージ用に、ピン配列と同順のＶＤＤＱパッド１９およびＶＳＳＱパッド２０がさらに配置される。一方、ＢＧＡパッケージでの使用を考慮して、パッド列の最端部の各々にＶＤＤパッド１７およびＶＳＳパッド１８が対で配置される。 （もっと読む）

【課題】ＣＰＵおよびフラッシュメモリとＤＲＡＭとの２種類のチップを１パッケージ化したパッケージ構造において、回路的にも、外部接続端子数の低減、１パッケージ化による実装面積の縮小を図り、コストダウンが可能な半導体集積回路装置を提供する。
【解決手段】ＣＰＵ、メモリおよび周辺回路などを含むマイクロコンピュータとフラッシュメモリとが搭載されたチップ（ＭＦ）と、ＤＲＡＭとＡＳＩＣなどのロジック回路とが搭載されたチップ（ＡＤ）とからなり、このチップ（ＭＦ）とチップ（ＡＤ）との接続において、アドレス端子（Ａ０〜Ａ１０）、データ入出力端子（Ｄ０〜Ｄ３１）、電源端子（Ｖcc）、接地端子（Ｖss）、ロウアドレスストローブ端子（バーＲＡＳ、カラムアドレスストローブ端子バーＣＡＳＬ，バーＣＡＳＨ，バーＣＡＳＨＬ，バーＣＡＳＨＨ）などの制御端子は、１パッケージ化された半導体集積回路装置の同じ外部接続端子に接続されている。 （もっと読む）

不法行為抵抗性パッケージング・アプローチは、不揮発性メモリ（１０８）を保護する。本発明の一例の実施形態によれば、そこに複数の磁性粒子（１２０−１２５）を有するパッケージ（１０６）は、複数の磁気応答性回路ノード（１３０−１３４）が磁性状態を得るように、集積回路デバイス（１００）によってアレンジされている。各磁性状態は、論理状態として検出され、次に磁気応答性回路ノードのリアルタイムの論理状態と比較され、そして、格納されている論理状態が、リアルタイムの論理状態とは異なることに応答して、パッケージへの不法行為が検出される。ある場合には、パッケージの一部が除去され、磁気応答性回路ノードの一つの磁性状態が変えられると、不法行為が検出される。検出された不法行為は、パッケージに不法行為がなされたことを示す、例えば格納されているデータを変えることや、不法行為フラグを設定することなどによって、集積回路の特性を変えることがある。
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【課題】メモリ装置を覆う一対の放熱保護シート及び緩衝フィルムが抜けることなく、メモリ装置を容易に組み立てることができるメモリ装置放熱保護装置を提供する。
【解決手段】メモリ装置２０を覆う一対の放熱保護シート１０を設け、その放熱保護シートの内側に緩衝効果を持つフィルム１１１を設け、放熱保護シート内側すそ部に垂直に一対の噛み合わせシート１２と噛み合わせ台１３を設け、噛み合わせシート前部側面にほぞを設け、噛み合わせ台下段表面に噛み合わせ孔を設け、２枚の放熱保護シートを噛み合わせた後、噛み合わせシートのほぞが径の小さい噛み合わせ台の上段表面噛み合わせ孔内に噛み合わせられて、外部に滑らず分離しないようにする。 （もっと読む）

不法行為抵抗性パッケージング・アプローチは、不揮発性メモリを保護する。本発明の一例の実施形態によれば、集積回路装置（１００）内に配置された磁気メモリ素子（１３０−１３２）は、磁石（１２０）を含むパッケージ（１０６）によって磁束（１２２）から保護される。磁石からの磁束は、パッケージによって磁気メモリ素子から離れる方向に向けられている。例えば、磁気メモリ素子にアクセスするための、パッケージの一部の除去など、不法行為がなされると、パッケージは、磁束が、いくつか又は全ての磁気メモリ素子に達することを可能にし、これは、その論理状態の変化を引き起こす。この方法によれば、磁気メモリ素子は、不法行為から保護される。
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【課題】不揮発性メモリにおいて、メモリアレイの面積の増大を抑えて、記憶情報の書き換えの信頼性を向上させることのできる技術を提供する。
【解決手段】ソースＳを共有し、対称の位置にある２つのメモリセルＭ００およびＭ１０に対して別個のビット線ＢＬ０およびビット線ＢＬ１をそれぞれ接続して、１つのメモリセルＭ００（またはメモリセルＭ１０）が占有する領域のチャネル幅方向の幅に対して２本のメタル配線（ビット線ＢＬ０およびビット線ＢＬ１）を配置する。これに対し、２ワード分のメモリセルＭ００およびＭ１０のメモリゲートＭＧと、コントロールゲートＣＧとをそれぞれ同電位として、２つのメモリセルＭ００およびＭ１０が占有する領域のチャネル長方向の長さに対して３本のメタル配線（コントロールゲート制御線ＣＧ０、メモリゲート制御線ＭＧ０および共通ソース線ＳＬ０）を配置する。 （もっと読む）

【課題】 相変化メモリは、例えば、スタティックランダムアクセスメモリ及び／又はランダムアクセスメモリのようなバッファと結合したＮＡＮＤフラッシュメモリを置き換えるために用いられることが可能である。
【解決手段】 相変化メモリは十分に低コストであることが可能であるため、低コストのＮＡＮＤフラッシュと置き換えることが可能であり、相変化メモリは十分高い性能を有するため、ＮＡＮＤフラッシュメモリを伴ってパッケージングされるバッファメモリにおいてスタティックランダムアクセスメモリ及び／又はランダムアクセスメモリと置き換えることが又できる。それ故、一部の実施形態においては、比較的低コスト、高い性能の解決方法が比較的小さいパッケージサイズにおいて達成される。 （もっと読む）

【課題】従来のワード長可変記憶装置では、積層収納する半導体メモリ毎にチップアドレスデータ比較回路をあらかじめ備えなければならず、汎用の半導体メモリを使用できないという問題がある。
【解決手段】本発明は、複数の半導体メモリチップを実装基板上に樹脂封止し、前記実装基板にはデータ入出力用の端子が設けられ、前記各半導体メモリチップのデータ入出力端子は前記実装基板のデータ入出力端子に別々に接続することを特徴とする、ワード長可変記憶装置製造方法に関するものである。 （もっと読む）

【課題】 ３次元半導体メモリ装置において、データ転送時の充放電に必要な配線容量を減らして低消費電力化する。
【解決手段】 第１の半導体チップ上に複数積層され、バンクメモリが分割されたサブバンクが入出力ビットに対応してまとめられて配置されたメモリセルアレイチップと、前記入出力ビットの数分設けられ、前記サブバンクを対応する入出力ビットが同じとなるように前記メモリセルアレイチップをその積層方向に貫通する形態で接続するチップ間配線とを有する。
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