【課題】基準電圧を調整する回路を構成する抵抗素子を有するフラッシュ記憶素子である半導体装置及びその製造方法を提供する。
【解決手段】フラッシュ記憶素子である半導体装置の製造方法は、半導体基板上にトレンチを定義する鋳型パターンＭＬＤＰを形成し、鋳型パターンＭＬＤＰ上にトレンチを横切る抵抗パターンＲＰを形成し、抵抗パターンＲＰ上に互いに離隔された第１及び第２導電パターン２１０、２２０を形成し、第１及び第２導電パターン２１０、２２０に各々接続する第１及び第２配線ＵＬ１，ＵＬ２を形成する段階を有し、第１及び第２導電パターンＵＬ１，ＵＬ２は鋳型パターンＭＬＤＰの上部に各々形成される。 （もっと読む）

【課題】メモリ半導体装置、その製造方法及び動作方法を提供する。
【解決手段】メモリ半導体装置は、基板の上部面に垂直長軸を有し、２次元的に配列される複数の半導体パターン、及び複数の半導体パターンを横切る長軸を有しながら、複数の半導体パターン間で３次元的に配列される複数のワードラインを包含できる。 （もっと読む）

【課題】プログラムディスターバンスが効果的に遮断されて高いデータ信頼性を有する３次元半導体メモリー装置のチャンネルをプリチャージする方法を提供する。
【解決手段】本発明による半導体メモリー装置のプログラム方法は、複数のビットラインの中でプログラムビットラインに連結される少なくとも１つのインヒビットストリングのチャンネルと、インヒビットビットラインに連結されるインヒビットストリングの中で少なくとも何れか１つのチャンネルとを共通ソースラインに供給されるプリチャージ電圧に充電する段階と、ワードライン電圧を複数のセルストリングに供給してプリチャージされたチャンネルをブースティングさせる段階と、を有する。 （もっと読む）

【課題】複数の被制御チップを積層して構成される積層半導体装置では、制御チップが積層半導体層の外部に設けられており、被制御チップと制御チップとの間のデータ転送による遅延等が問題となっている。
【解決手段】制御チップと共に複数の被制御チップを積層し、制御チップは、それぞれの被制御チップに異なるＩ／Ｏセットをアサインし、複数のＩ／Ｏセットを同一のアクセスサイクルで処理するシステムインパッケージにおいて、制御チップに近い下位の被制御チップのＩ／Ｏ貫通電極に関連する貫通配線は、使用されることのない上位の被制御チップまで延伸されることによって、すべての被制御チップで使用するそれぞれの貫通配線を等長配線とする半導体装置が得られる。 （もっと読む）

【課題】 メモリデバイスとロジック回路間の待ち時間を最小化するとともに組み立てに有利なデバイスを提供すること。
【解決手段】 パッケージ半導体デバイスが開示される。本デバイスは、対向配置された第１の面と第２の面間の複数層と、少なくとも１つの集積回路メモリデバイスを入れ子式に組み込むための第１の面に開口を有するキャビティとを有する基板を含む。ロジック回路は第２の面上に配置され、積層された集積回路メモリデバイスに電気的に接続するための接点を含む。ロジック回路は、基板の複数層内に形成された、導電性トレースとビアとを含む第１の電気経路を介して、第１の面上に形成された電気接点に接続される。 （もっと読む）

【課題】集積度の増加と共にプログラムディスターバンス問題を効果的に減らすことができる３次元メモリー装置、及びそのプログラム方法が提供される。
【解決手段】本発明の３次元メモリー装置は、複数のワードライン平面が積層されたメモリーセルアレイ、選択されたワードライン平面に具備された少なくとも２以上のページのメモリーセルを同時にプログラムする書込み読出し回路、そして前記書込み読出し回路のプログラム動作を制御する制御回路を含むことができる。 （もっと読む）

【課題】半導体チップがパッケージに実装された状態でのヒューズ専用端子を不所望に増加させることなく、最終テスト工程での電気ヒューズ溶断を実現する。
【解決手段】第１パッド（Ｐ１）、第２パッド（Ｐ３）、第３パッド（Ｐ２）を半導体チップに設ける。上記第１パッドと上記第３パッドとの間には、所定電圧が印加されることでプログラミング可能な第１ヒューズ素子を有する第１ヒューズ部（ＷＦＭ）を設ける。上記第２パッドと上記第３パッドとの間には、所定電圧が印加されることでプログラミング可能な第２ヒューズ素子を有する第２ヒューズ部（ＰＦＭ）を設ける。上記第２パッドに結合された第１端子（Ｔ３）と、上記第３パッドに結合された第２端子（Ｔ２）をパッケージに設ける。上記第１端子は、上記第２端子とは電気的に独立しており、上記第１端子を介して、上記第２ヒューズ部にヒューズ溶断のための電圧を印加することができる。 （もっと読む）

【課題】本発明は、ビットラインとストリング選択ラインとの交差領域に各々形成され、各々が基板上に垂直に多層構造で形成されたメモリセルを有するストリングを含む不揮発性メモリ装置のプログラム方法を提供する。
【解決手段】本発明のプログラム方法によると、シャドープログラム方式によってＹＺ平面の各層に属したメモリセルがマルチビットデータにプログラムされ、ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、ＹＺ平面の他層のメモリセルがプログラムされる前にＮ番目の層に対応するＸＺ平面の残りのメモリセルがプログラムされる。 （もっと読む）

【課題】回路に発生したノイズが接地電位供給配線を介して他の回路に流れるのを防いだ半導体装置を提供する。
【解決手段】第１および第２のパッド列と、第１のパッド列の近くに設けられた第１の配線に接続された第１の接地電位供給電極と、第２のパッド列の近くに設けられた第２の配線に接続された第２の接地電位供給電極とを有し、第１のパッド列は、チップ内の第１の回路に接続され、第１のボンディングワイヤを介して第１の配線と接続された第１のパッドと、チップ内の第２の回路に接続され、第２のパッド列をまたぐ第２のボンディングワイヤを介して第２の配線と接続された第２のパッドとを含む構成である。 （もっと読む）

【課題】高いデータ転送レートを実現可能なLoad Reduced型のメモリモジュールを提供する。
【解決手段】モジュール基板１１０に搭載されたメモリチップ２００、データレジスタバッファ３００及びコマンド／アドレスレジスタバッファ４００を備える。データレジスタバッファ３００は、メモリチップ２００との間でデータ転送を行う。コマンド／アドレスレジスタバッファ４００は、コマンド／アドレス信号をバッファリングするとともに、コントロール信号を生成する。バッファリングされたコマンド／アドレス信号は、メモリチップ２００に供給され、コントロール信号はデータレジスタバッファ３００に供給される。本発明によれば、データレジスタバッファ３００とメモリチップ２００との配線距離が短くなることから、非常に高いデータ転送レートを実現することが可能となる。 （もっと読む）

【課題】高いデータ転送レートを実現可能なLoad Reduced型のメモリモジュールを提供する。
【解決手段】モジュール基板１１０の長辺に沿って設けられた複数のデータコネクタ１２０と、モジュール基板１１０に搭載されたメモリチップ２００及びデータレジスタバッファ３００と、データコネクタ１２０とデータレジスタバッファ３００とを接続するデータ配線Ｌ０と、データレジスタバッファ３００とメモリチップ２００とを接続するデータ配線Ｌ１，Ｌ２とを備える。各データレジスタバッファ３００と、これに対応するデータコネクタ１２０及びメモリチップ２００は、モジュール基板１１０の短辺方向に並べて配置されている。本発明によれば、データ配線の配線距離が非常に短くなることから、非常に高いデータ転送レートを実現することが可能となる。 （もっと読む）

【課題】減少した信号スキューを提供するマルチチップ・パッケージされた集積回路装置及びその動作方法を提供する。
【解決手段】本発明のパッケージされた集積回路装置は、導電性パッドを上に含む基板と、基板上に複数のチップを含むチップスタックと、１次導電性ラインと、２次導電性ラインと、を備える。１次導電性ラインは、基板上の導電性パッドと、チップスタックの複数のチップのうちの一つの上に設けられた導電性パッドとを電気的に連結する。２次導電性ラインは、チップスタック内の複数のチップのうちの一つの上に設けられた導電性パッドを、その上側にある複数のチップのうちの一つ、及び下側にある複数のチップのうちの一つの上に設けられた対応する導電性パッドに電気的に連結する。 （もっと読む）

【課題】集積度を高めることが容易な３次元積層された多層構造メモリ素子を提供する。
【解決手段】本積層メモリ素子は、基板と、基板上に相互積層され、複数の群に分割された複数のメモリ層と、各群内のメモリ層と電気的に接続され、各群内のメモリ層の間に配された複数のインターデコーダと、複数のインターデコーダと電気的に接続され、複数のインターデコーダの間に配された少なくとも一つのプレデコーダと、を備えることを特徴とする。 （もっと読む）

不揮発性記憶装置は、Ｙ線の組と、共通Ｘ線と、それぞれが共通Ｘ線に接続された複数のデータ記憶素子と、共通Ｘ線及び特定のＹ線に接続されたダミー記憶素子と、共通Ｘ線及びＹ線の組と通信する制御回路を有している。複数のデータ記憶素子は、第１状態又は第２状態になることができる。ダミー記憶素子は、導電状態にある。制御回路は、ダミー記憶素子を介して特定のＹ線から第１のデータ記憶素子に電流を流すことによって、複数のデータ記憶素子のうちの第１データ記憶素子を第１状態から第２状態に変化させるために、制御信号を共通Ｘ線及びＹ線の組に供給する。制御回路は、複数のデータ記憶素子のうちの第２状態に予め変化させられているデータ記憶素子とこれらに関連付けられた異なるＹ線から複数のデータ記憶素子のうちの付加的なデータ記憶素子へ電流を流すことによって、付加的なデータ記憶素子を第１状態から第２状態に順次に変化させるために、制御信号を共通Ｘ線及びＹ線の組に供給する。
（もっと読む）

【課題】積層チップパッケージの製造工程を簡略化し得る構造を備えた半導体基板、積層チップパッケージおよび半導体プレート並びにこれらの製造方法を提供する。
【解決手段】半導体基板は、スクライブラインに沿って複数の溝部が形成されている。半導体基板は、複数の溝部に形成されている絶縁層と、複数の溝部のいずれか少なくとも１つに接する矩形状の単位領域と、その単位領域から溝部の内側に延出された延出端子部を備えた配線電極とを有している。半導体基板は、スクライブラインに沿って複数の溝部を形成し、複数の溝部に絶縁材を埋め込み平坦化して絶縁層を形成し、複数の溝部のいずれか少なくとも１つに接する矩形状の単位領域から溝部の内側に延出された延出端子部を備える配線電極を形成することによって製造する。 （もっと読む）

【課題】 ３次元ダイスタックを用いて形成されたメモリを提供する。
【解決手段】 システムは、中央処理装置（ＣＰＵ）、ＣＰＵと連絡し、複数の垂直に積層された集積回路チップと複数の入力／出力（Ｉ／Ｏ）ポートを含み、各Ｉ／Ｏポートは、基板貫通ビアによって複数のチップの少なくとも１つに接続されるメモリデバイス、及び
ＣＰＵと前記メモリデバイスと連絡し、メモリデバイスにデータを伝送、またはメモリデバイスから伝送するのを管理するように構成するダイレクトメモリアクセス（ＤＭＡ）コントローラを含むシステム。 （もっと読む）

【課題】メモリセルの微細化と信頼性の向上とを図る。
【解決手段】本発明の例に係る半導体メモリは、アクティブエリアＡＡ１，ＡＡ２，・・・と素子分離エリアとが第１方向に交互に配置される周期構造を備える。第１方向の最端部からｍ（ｍは２以上の数）番目以降のアクティブエリア上には、第１ゲート絶縁膜が形成され、第１方向の最端部からｍ番目未満のアクティブエリア上には、第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜が形成される。素子分離絶縁膜は、第１方向の最端部からｍ−１番目とｍ番目のアクティブエリアの間に段差を有する。第１方向において、ｍ−１番目とｍ番目のアクティブエリアの間の素子分離絶縁膜の幅は、ｍ番目とｍ＋１番目のアクティブエリアの間の素子分離絶縁膜の幅よりも広い。 （もっと読む）

【課題】微細化が進んだ半導体装置の短チャネル効果を防ぎ、特性を向上させることができる半導体装置の提供を課題とする。
【解決手段】単結晶シリコン基板上に形成された酸化膜と、酸化膜上に形成された単結晶シリコン層と、単結晶シリコン層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極を有する半導体装置であって、単結晶シリコン層はチャネル形成領域、ソース領域、ドレイン領域を有し、チャネル形成領域には、ソース領域、ドレイン領域とは逆の導電型の不純物元素が添加され、チャネル形成領域の不純物元素が添加された領域は、上面から見て主軸がソース領域からドレイン領域にかけて伸びるフィッシュボーン形状を有し、フィッシュボーン形状は単結晶シリコン層の表面から底部にかけて形成され、チャネル形成領域の不純物元素が添加された領域は、空乏層を抑止する機能を有することを特徴としている半導体装置を提供する。 （もっと読む）

【課題】除去可能な補助検査端子を有するソリッドステート・ドライブの検査方法を提供する。
【解決手段】除去可能な補助検査端子を有するソリッドステート・ドライブの検査方法において、該ソリッドステート・ドライブのメモリ半導体素子に不良が発生した場合、不良分析のために検査端子が設けられた補助ボードを別途に使用して除去するか、又は印刷回路基板の一側面エッジにメモリ半導体素子を検査可能な印刷回路パターンと接続された貫通ホールを設け、不良発生時に、前記貫通ホールが露出されるように、印刷回路基板の一部を切断し、メモリ半導体素子に対する不良分析を実施する。従って、印刷回路基板に搭載されたメモリ半導体素子を取り外さずに不良分析を実施することが可能である。 （もっと読む）

【課題】信頼性よく、かつ高速にメモリセルにデータを書き込むことができる。
【解決手段】ＮＯＲ型フラッシュメモリは、第１〜第４の電源切替部１３５〜１３８を備える。第１の電源切替部１３５は、ロウデコーダ１１５内の第１のプリデコーダ１３１に対して専用の電源電圧ＶＳＷｉを供給するため、電源電圧ＶＳＷｉの負荷容量が小さくなり、選択ワード線ＷＬ電圧の遷移速度が向上する。また、第２の電源切替部１３６は、第２のプリデコーダ１３２、ロウメインデコーダ１３３およびロウサブデコーダ１３４に対して、書き込み時とベリファイ読み出し時で電圧レベルが変化しない電源電圧ＶＳＷ２ｉを供給するため、電源電圧ＶＳＷ２ｉの負荷容量が大きくても書き込み時間には大きく影響しない。これにより、書き込みとベリファイ読み出し間の選択ワード線ＷＬ電圧の切替を迅速に行うことができる。 （もっと読む）