【課題】アプリケーションに頻繁にアクセスされるワーク領域と、プログラムコードを記憶させる領域とを、従来に比較して小型なチップサイズにて、１チップで構成することができる不揮発性ＲＡＭを提供する。
【解決手段】本発明の不揮発性ＲＡＭは、ランダムにデータの読み書きを行う不揮発性メモリであり、電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのデータ保持状態に、データ保持の状態を制御可能なメモリ素子からなるメモリ領域と、該メモリ領域において、不揮発性モード書込及び揮発性モード書込各々の対象となるアドレス範囲の領域が設定されるアドレス設定レジスタと、該アドレス設定レジスタを参照して、それぞれのアドレス範囲に対応したデータの書き込みを行うメモリ制御回路とを有する。 （もっと読む）

【課題】多層基板の間の相互接続構造及びその製造方法を提供する。
【解決手段】多層基板の間の相互接続構造は、第１の多層基板（３００）と第２の多層基板（４００）を含む。第１の多層基板は複数の第１の金属層（１１、１４、１７）、複数の第１の誘電層（１０、１３、１６）及び複数のビアホール（１、２、３）を有する。一つの第１の金属層の端縁は、それに対応する第１の誘電層の端縁と互いに接続され、それと隣接する他の第１の金属層の端縁と他の第１の誘電層の端縁から分離される。第２の多層基板は複数の第２の金属層（２１、２４、２７）及び複数の第２の誘電層（２０、２３、２６）を有する。一つの第２の金属層の端縁は、それに対応する第２の誘電層の端縁と互いに接続され、それと隣接する他の第２の金属層の端縁と他の第２の誘電層の端縁から分離される。ビアホールは第１の誘電層の端縁に設けられ、導電部を有する。第１の金属層に対応する導電部と第２の金属層は互いに接着される。 （もっと読む）

【課題】 積層メモリの貫通電極は同一配置位置であり、各層は並列接続となる。そのため各層を個別にアクセスするために複数の貫通電極が必要になるという問題がある。
【解決手段】 本発明の積層メモリは、各層の階層認識情報を設定するＩＤ用貫通電極の配置位置を異ならせた第１及び第２のメモリチップを交互に積層する。このように交互に積層することで、各層の階層認識情報用の内部回路はカスケード接続となる。内部回路は各層の階層認識情報を簡単に生成することができる。これらの階層認識情報を識別することで各層の動作又は非動作が選択できる積層メモリが得られる。 （もっと読む）

【課題】歩留まりが高く、簡便かつ安価に記憶素子を提供する。
【解決手段】記憶素子を少なくとも第１の導電層１１０と、第２の導電層１１２と、第１の導電層１１０と第２の導電層に挟持されたメモリ層１１１とを有する構成とする。メモリ層１１１は、有機薄膜で被覆された導電性材料よりなるナノ粒子から構成されており、液滴吐出法を用いて形成する。有機薄膜で被覆された導電性材料よりなるナノ粒子が溶媒に分散された組成物を液滴として吐出（噴出）し、乾燥することで該溶媒を気化させ、メモリ層を形成する。よって、簡便に記憶素子を形成することができる。また、材料の利用効率、さらには歩留まりも上がるため安価に記憶素子を提供することが可能となる。 （もっと読む）

【課題】メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させる
【解決手段】各層が別々に最適化されるように、別々の層（１０３）上へのメモリ回路（１０３）および制御論理回路（１０１）の物理的分離が可能な三次元（３ＤＳ）メモリ（１００）。幾つかのメモリ回路（１０３）について１つの制御論理回路（１０１）で十分であり、コストを低減できる。３ＤＳメモリ（１００）の製造は、メモリ回路（１０３）を５０μｍ以下の厚さに薄肉化する工程と、該メモリ回路を、ウェーハ基板形態のまま回路積層体に接合する工程とを有する。微粒子の高密度層間垂直バス相互接続部（１０５）が使用されている。３ＤＳメモリ（１００）製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。 （もっと読む）

【課題】有機化合物を含む層を有する素子が設けられたフレキシブルな記憶装置及び半導体装置を歩留まり高く作製する。また、信頼性の高いフレキシブルな記憶装置及び半導体装置を歩留まり高く作製する。
【解決手段】剥離層を有する基板上に素子層及び素子層を封止する絶縁層を有する積層体を形成し、剥離層から積層体を剥離してフレキシブルな記憶装置及び半導体装置を作製する方法であって、素子層において第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有する記憶素子を含み、少なくとも一方の電極層はスズを含む合金層で形成する。また、第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有する記憶素子を含み、少なくとも一方の電極層はスズを含む合金層で形成されるフレキシブルな記憶装置及び半導体装置である。 （もっと読む）

【課題】高速ＤＲＡＭなどにおいてボンディングパッドと共に評価パッドも増加する状況の下、余計なチップ面積の増大を最小限に抑える。
【解決手段】ウェハ上の１チップ分のＤＲＡＭでは、チップ上の中央部に、アドレスピン、データピン、電源ピン、グラウンドピンなどの様々な機能を持つ複数のパッド（No.1~103）が一列に配置されている。これらのパッド（No.1~103）のうち、パッケージ組み立て時にはボンディングはするが評価用パッケージ段階やプローブテスト時では使用しないパッド３の横に、パッケージ組み立て時にボンディングは実施されない電源モニタ用評価パッド４が近接して配置されている。 （もっと読む）

【課題】制御チップの裏面側に搭載されたメモリチップにて生じる信号の反射の影響を低減する。
【解決手段】モジュール基板１０を介してメモリバッファＭＢと対向する位置に配置されたメモリチップＭＣ１と、モジュール基板１０を介してメモリバッファＭＢと対向しない位置に配置されたメモリチップＭＣ３と、モジュール基板１０を介してメモリチップＭＣ３と対向する位置に配置されたメモリチップＭＣ１１とを備え、メモリチップＭＣ１に接続される配線部分Ａ１０１とメモリチップＭＣ３，１１に接続される配線部分Ａ１０３とが分岐する分岐点Ｂ１００が、メモリバッファＭＢの平面的な搭載位置とメモリチップＭＣ３，１１の平面的な搭載位置との中間線Ｃから見てメモリバッファＭＢ側に位置している。これにより、配線部分Ａ１０１の配線長を十分に短くすることができる。 （もっと読む）

【課題】 低プログラミング電力で切断可能な半導体ヒューズ及びその作成方法を提供する。
【解決手段】 半導体ヒューズは、ヒューズ要素と、ヒューズ要素のエレクトロマイグレーション耐性を低減する圧縮応力ライナとを含む。方法は、基板内にトレンチ構造部を形成するステップと、トレンチ構造部内にヒューズ材料を堆積させるステップと、ヒューズ材料の上に圧縮応力ライナ材料を堆積させるステップと、圧縮応力ライナ材料をパターン付けするステップとを含む。 （もっと読む）

【課題】メモリ・セルは、半導体フィーチャおよび相変化材料を含む。
【解決手段】半導体フィーチャは、半導体フィーチャを第１の電極および第２の電極に分割する溝を画成する。相変化材料は、少なくとも部分的にこの溝を満たし、第１および第２の電極を電気的に結合するように働く。相変化材料の少なくとも一部は、第１および第２の電極のうちの少なくとも１つに対して加えられるスイッチング信号に呼応して、低電気抵抗状態と高電気抵抗状態を切り換えるように作動する。 （もっと読む）

【課題】 不揮発性メモリ装置にデータを電気的に書き込むときに、半導体集積回路基板には高電圧が印加されないようにする。
【解決手段】 １つの配線基板（５１）上に、第１の電圧で電気的にデータを書込み可能な不揮発性メモリ装置（１５Ｂ）と、第１の電圧よりも低い第２の電圧で動作する半導体集積回路基板（１０Ｅ）とが搭載された半導体集積回路装置（２０Ｅ）において、不揮発性メモリ装置は、第１の電圧が供給される第１の端子（１５−３）と第２の電圧を出力する第２の端子（１５−４）とを持ち、半導体集積回路基板（１０Ｅ）は、第２の端子と電気的に接続された第３の端子（ＲＥＳ＃）を持つ。不揮発性メモリ装置（１５Ｂ）は、第１の端子と第２の端子との間に設けられて、第１の電圧を第２の電圧に変換する電圧変換回路を有する。不揮発性メモリ装置（１５Ｂ）は、半導体集積回路基板（１０Ｅ）上に積層されている。 （もっと読む）

【課題】 パッケージの端子数の増加と、ベースチップのＩ／Ｏ領域の増加を抑制すること。
【解決手段】 マスクＲＯＭ領域と内部バス（１３）とを有する半導体集積回路基板（１０）と、この半導体集積回路基板上に積層され、複数のＲＯＭ接続端子(１５−１，１５−２)を持つプログラマブルＲＯＭ（１５）とを備えた半導体集積回路装置(２０)において、内部バスに接続された複数のバス接続端子（１３２−１，１３４−１）と複数のＲＯＭ接続端子とがそれぞれ電気的に接続されている。複数のバス接続端子は、半導体集積回路基板の外周に設けられて良いし、マスクＲＯＭ領域上に設けられても良いし、内部バス上に設けられても良い。この場合、複数のＲＯＭ接続端子と複数のバス接続端子とはワイヤボンディングによって電気的に接続される。 （もっと読む）

【課題】メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させる
【解決手段】各層が別々に最適化されるように、別々の層（１０３）上へのメモリ回路(１０３)および制御論理回路（１０１）の物理的分離が可能な三次元（３ＤＳ）メモリ（１００）。幾つかのメモリ回路（１０３）について１つの制御論理回路(１０１)で充分であり、コストを低減できる。３ＤＳメモリ（１００）の製造は、メモリ回路（１０３）を５０μｍ以下の厚さに薄肉化する工程と、該メモリ回路を、ウェーハ基板形態のまま回路積層体に接合する工程とを有する。微粒子の高密度層間垂直バス相互接続部（１０５）が使用されている。３ＤＳメモリ（１００）製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。 （もっと読む）

【課題】複数の半導体記憶装置を混載した場合であってもより効率的なデータ転送が可能な半導体記憶装置を提供すること。
【解決手段】本発明の半導体記憶装置は、基板と、基板上に形成される揮発性の第一の半導体記憶装置及び不揮発性の第二の半導体記憶装置とを有する半導体装置であって、第一の半導体記憶装置及び第二の半導体記憶装置のそれぞれは、チップイネーブル信号を入力するための第一のパッド、書き込みイネーブル信号を入力するための第二のパッド、出力イネーブル信号を入力するための第三のパッド、アドレス信号を入力するための第四のパッド、データを入力するための第五のパッドを有し、かつ、第一の半導体記憶装置は、第二の半導体記憶装置における第一のパッドに電気的に接続される第六のパッドを、第二の半導体記憶装置は、第一の半導体記憶装置における前記第一のパッドに電気的に接続される第七のパッドを、有している。 （もっと読む）

【課題】低コストで大容量の半導体メモリ装置を実現する。
【解決手段】メモリカードは、メモリチップ１００と、複数のメモリチップ２００と、これらメモリチップを制御するメモリコントローラとから構成される。メモリチップ１００は、メモリセルアレイ３、デコーダ４及びセンスアンプ５から構成されるＮＡＮＤフラッシュメモリと、周辺回路６と、チャージポンプ部７と、ボンディングパッド領域２−１及び２−２から構成される。ボンディングパッド領域２−１にはチャージポンプ部７の出力電圧を外部に出力する端子パッド２２が設けられ、メモリチップ２００はメモリチップ１００からの出力電圧を入力して動作する。メモリチップ２００は電源回路を備える必要が無いため面積を削減することが可能である。このため、メモリカードの実装密度が向上し、低価格が実現できる。 （もっと読む）

【課題】高速且つ低コストで、メモリ容量の拡張性を確保できる使い勝手の良い情報システム装置を提供する。
【解決手段】情報処理装置、揮発性メモリおよび不揮発性メモリを含む情報処理システムを構成する。情報処理装置、揮発性メモリおよび不揮発性メモリは直列接続させ、接続信号数を少なくすることにより、メモリ容量の拡張性を保ちつつ、高速化を図る。不揮発性メモリのデータを揮発性メモリへ転送させる際は、エラー訂正を行い、信頼性の向上を図る。これら複数のチップからなる情報処理システムを、各チップが相互に積層して配置され、ボールグリッドアレイ(BGA)やチップ間のボンディングによって配線された情報処理システム・モジュールとして構成する。 （もっと読む）

【課題】アスペクト比が１：２のパッケージに高い有効比率で収容できる２^２Ｎ＋１ビットの半導体記憶装置を提供する。
【解決手段】アスペクト比が１：２の半導体基板２の主表面を３行３列の９個の領域に等分割し、中央領域以外の各領域にアスペクト比が１：２で２^２Ｎ−２ビットのサブアレイ部３を配置する。中央領域には制御回路４およびパッド５群を設ける。アスペクト比が１：２のメモリチップを形成することができ、従来と同様のアスペクト比が１：２のパッケージに高い有効比率で収容できる。 （もっと読む）

【課題】 電気的にデータの書き換えが可能な不揮発性の複数のメモリセルを有する複数のメモリセルアレイが配置された不揮発半導体記憶装置のチップ上において、特にチップ端にパッドを配置することを前提とした場合に、データ伝送遅延を最小限度にし、スキューを最小化すると共に、高集積化を実現する。
【解決手段】 データ線の配線方法について、パッドから近い位置に配置されるページバッファブロック内に、パッドから遠い位置に配置されるページバッファブロックから出力されるデータ線を配線する。 （もっと読む）

【課題】信頼性や信号伝達性能を確保しつつ、小型化や量産性を向上させた不揮発性記憶装置を提供する。
【解決手段】搭載基板上にパッドが形成されない第１辺及びパッドが形成された第２辺とを有する不揮発性メモリチップを搭載する。上記不揮発性メモリチップ上に、上記不揮発性メモリチップを制御するコントロールチップを搭載する。上記コントロールチップは、上記不揮発性メモリチップのパッドに対応した第１パッド列を有し、上記第１パッド列が上記不揮発性メモリチップの上記第１辺に近接するように搭載する。上記コントロールチップの第１パッド列と上記搭載基板上に形成された第１電極列とを第１ワイヤ群を介して接続する。上記不揮発性メモリチップのパッドと、上記搭載基板上に形成された第２電極列とを第２ワイヤ群を介して接続する。上記第１電極列と上記第２電極列とを上記搭載基板に形成された配線を介して接続する。 （もっと読む）

【課題】コントロールゲート電極を形成する際の位置ずれの問題を起こさず自己整合的に形成し、さらにコントロールゲート電極とフローティングゲート電極間でリークを発生させない半導体装置及びその作製方法を提供する。
【解決手段】半導体膜と、前記半導体膜上の第１のゲート絶縁膜と、前記第１のゲート絶縁膜上のフローティングゲート電極と、前記フローティングゲート電極を覆った第２のゲート絶縁膜と、前記第２のゲート絶縁膜上のコントロールゲート電極と、を有し、前記コントロールゲート電極は、前記第２のゲート絶縁膜を介して前記フローティングゲート電極を覆うように形成され、前記コントロールゲート電極にはサイドウォールが形成され、前記サイドウォールは前記フローティングゲート電極によって生じた前記コントロールゲート電極の段差部分に形成されている。 （もっと読む）