【課題】ＴＥＧ上のパッド部の浸食を防止し、また、実デバイスのパッド部の半田のぬれ性や半田形成後のシェア強度の向上を図る。
【解決手段】半導体ウエハのチップ領域ＣＡの第３層配線Ｍ３およびスクライブ領域ＳＡの第３層配線Ｍ３を、それぞれ、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成し、チップ領域ＣＡの再配線４９上の第２パッド部ＰＡＤ２を洗浄し、もしくはその上部に無電界メッキ法でＡｕ膜５３ａを形成する。さらに、Ａｕ膜５３ａ形成後、リテンション検査を行い、その後、さらに、Ａｕ膜５３ｂを形成した後、半田バンプ電極５５を形成する。その結果、ＴｉＮ膜Ｍ３ｃによってＴＥＧであるスクライブ領域ＳＡの第３層配線Ｍ３の第１パッド部ＰＡＤ１のメッキ液等による浸食を防止でき、また、Ａｕ膜５３ａ、５３ｂによって第２パッド部ＰＡＤ２の半田のぬれ性や半田形成後のシェア強度の向上を図ることができる。 （もっと読む）

【課題】基板上に複数のメモリチップとコントローラチップを搭載した半導体装置において、チップ間の配線を短縮するチップレイアウトを実現して性能向上を実現することができる半導体装置を提供する。
【解決手段】本発明の実施の形態に係る半導体装置は、半導体基板と、一方の表面上の中央部に複数のパッドが形成され、前記半導体基板上に搭載されたメモリチップと、前記メモリチップの外形サイズより外形サイズが小さく、一方の表面上の周辺部に複数のパッドが形成され、前記メモリチップの一方の表面上の中央部を除く一部分に搭載されたコントローラチップと、前記メモリチップの一方の表面上の中央部に形成された複数のパッドと前記コントローラチップの一方の表面上の周辺部に形成された複数のパッドとを電気的に接続する複数の金属ワイヤと、を備える。 （もっと読む）

【課題】複数の半導体メモリチップと半導体キャッシュメモリチップとを具える半導体記憶装置において、その小型化を図るとともに、動作速度及び放熱特性を向上させる。
【解決手段】配線基板の第１の主面上に、複数の半導体メモリチップを積層するとともに、前記複数の半導体メモリチップ上にインターポーザチップを積層し、さらに前記インターポーザチップ上に半導体コントローラチップを積層する。前記複数の半導体メモリチップは、それぞれ前記配線基板の内部接続用端子と配線を介して互いに独立に電気的に接続されてなり、前記インタポーザチップを介して前記配線基板の他の内部接続用端子と電気的に接続されてなる前記半導体コントローラチップによって、互いに独立に制御される。 （もっと読む）

【課題】動作速度が従来よりも高速な半導体装置を提供する。
【解決手段】各々に同じ信号が入力される第１電極パッド２１及び第２電極パッド２２と、第１電極パッド２１及び第２電極パッド２２の両方から信号が入力されるメモリ回路２３と、を備える半導体装置である。メモリ回路２３は、第１電極パッド２１から入力される信号と、第２電極パッド２２から入力される信号と、のいずれか早く入力される信号により動作する。 （もっと読む）

【課題】半導体素子の形成方法、及びメモリシステムの製造方法を提供する。
【解決手段】基板４００上にパターン形成対象層４３０を形成し、パターン形成対象層４３０上に、マスク層４３２を形成する。半導体素子の第１領域でマスク層４３２の一部を除去し、マスク層４３２を半導体素子の第２領域に残留させる。第１領域ではパターン形成対象層４３０上に、第２領域ではマスク層４３２上にモールドマスクパターン４５０を形成する。第１領域及び第２領域で、モールドマスクパターン４５０上にスペーサ層４６０を形成する。モールドマスクパターン４５０のパターン構造物の側壁に複数のスペーサが残留するようにスペーサ層４６０をエッチングし、第２領域でマスク層４３２をエッチングする。 （もっと読む）

【課題】リテンションタイム(情報保持時間)を大きくすることで、リフレッシュサイクルを長くでき、消費電力を大幅に低減できるキャパシタレスＲＡＭを提供する。
【解決手段】キャパシタレスＲＡＭを含む半導体装置は、フローテイングボデイ構造を有する電界効果トランジスタ（ＦＥＴ）を含み、ＦＥＴは所定のバンドギャップを有する第１の半導体（ｐ−ＳｉＧｅ）からなる領域に設けられたチャネルボデイ部３と、第１の半導体よりもバンドギャップの大きい第２の半導体（ｎ−Ｓｉ）からなる領域１０−２を有する。この特徴により電荷（ホール）をボデイ領域３に蓄える際、ボデイ領域３にあるホールから見たソース・ドレイン領域１０のエネルギー障壁が大きいので、蓄えられるホール（正電荷）数を多くすることができる。 （もっと読む）

【課題】複数の機種に展開される集積回路装置の低コスト化を実現する集積回路装置及びその端子配置方法を提供する。
【解決手段】マスクＲＯＭを内蔵する集積回路装置は、ＥＰＲＯＭを内蔵する集積回路装置の第１の辺に沿って配置される外部端子群と共通の第１の共通外部端子群と、前記ＥＰＲＯＭにアクセスするＥＰＲＯＭ版処理回路の機能の少なくとも一部を有し、その処理内容に対応した信号が前記第１の共通外部端子群を介して入力又は出力される処理回路と、前記処理回路によってアクセスされる前記マスクＲＯＭとを含み、前記第１の共通外部端子群が、当該集積回路装置の周囲の４辺のうち前記第１の辺に対応する第２の辺に沿って配置され、前記外部端子群を構成する各外部端子の並び順序と、前記第１の共通外部端子群を構成する各共通外部端子の並び順序とが同じである。 （もっと読む）

【課題】ロジックチップとメモリチップとをインタポーザを介して積層した半導体装置におけるインタポーザ上での接続配線構造の複雑化を緩和できるメモリチップの提供。
【解決手段】ロジックチップとメモリチップ５００とをインタポーザを介して積層した構造の半導体装置であって、前記ロジックチップは、その中央部に前記メモリチップ５００と電気的に接続される信号及びデータ用内部端子を有し、前記メモリチップ５００は、中央部に配置された信号及びデータ用内部端子と、前記内部端子を取り囲むようにその周囲に配置され前記内部端子と電気的に接続されたメモリアレイを含み、前記ロジックチップの内部端子が前記メモリチップの内部端子に前記インタポーザのスルーホール（貫通電極）を介して接続されている。 （もっと読む）

【課題】マルチコア構成のシステムＬＳＩの処理性能を高める。
【解決手段】１チップ内に複数のＣＰＵコアを有するシステムＬＳＩまたはマイクロプロセッサと、それに積層されたＤＲＡＭにより情報処理装置を構成する。システムＬＳＩチップ内部はチップ多分割Ｉ／Ｏ分散アーキテクチャをとる。システムＬＳＩ内に独立動作可能な複数のＣＰＵコアを有し、それぞれのＣＰＵコアに３Ｄインターフェース回路を設け、独立にデータ送受信を行うことを可能とする。ＤＲＡＭチップ内部もチップ多分割Ｉ／Ｏ分散アーキテクチャをとる。ＤＲＡＭを独立動作可能な複数のＤＲＡＭコアに分割し、それぞれのＤＲＡＭコアに３Ｄインターフェース回路を設け、独立にデータ送受信を行うことを可能とする。 （もっと読む）

本発明は複数の記憶回路から成るスタックの製造方法（１０）に関し、少なくとも２つの記憶回路の有効性をテストする段階（１４）を含む。この方法は、各記憶回路を構成する段階（１８）を含み、この段階では、スタック内の各記憶回路の構成装置に、スタック内の記憶回路に割り当てられた識別子に関する情報と、記憶回路の有効性テストの結果に関する情報とを書き込む（１１０）。本発明はまた、記憶回路をアドレスする方法と、記憶回路スタック、及びスタックを含む電子装置に関する。 （もっと読む）

【課題】積層して搭載する複数の半導体記憶素子のサイズの拡大や積層数の増大を可能にする半導体記憶装置を提供する。
【解決手段】本発明の実施の形態に係る半導体記憶装置は、素子搭載部と、外形の一辺に沿って配列された接続パッドとを備える配線基板と、外形の一辺に沿って配列された電極パッドを有する複数の半導体記憶素子を備え、複数の半導体記憶素子は配線基板の素子搭載部上にパッド配列辺を同方向に向けるように積層された半導体記憶素子群と、半導体記憶素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、を具備し、複数の半導体記憶素子の電極パッドとコントローラ素子の電極パッドは、配線基板の接続パッドの配列位置に合わせて平行に配置する。 （もっと読む）

【課題】不揮発性メモリ等の書き込み状態を外観だけで認識できるＩＣパッケージおよび通信機器を提供する。
【解決手段】ＩＣパッケージ１０に、データの書き換えが可能な記憶部１１と、記憶部１１の状態を検出する検出部１２と、検出部１２の検出結果に応じた報知を行う表示部１４とを設ける。 （もっと読む）

【課題】リセスゲート及びこれを含む半導体素子の製造方法を提供する。
【解決手段】半導体素子のリセスゲートは、基板１１０と、金属層１６５と、ポリシリコン層と、ポリシリコン層に隣接し、金属層１６５から離隔され、形成されたソース領域及びドレーン領域と、を含む。半導体素子の形成方法は、基板１１０の上にソース/ドレーン１２０層を形成する段階と、リセス１１２を形成し、第１導電層パターン１４５を形成する段階と、第１導電層パターン１４５上に第２導電層を形成する段階、ソース/ドレーン層１２０と重畳されるように第２導電層パターン１５６を形成する段階と、前記第２導電層パターン１５６と、前記ソース/ドレーン層１２０上に絶縁層を蒸着する段階と、第２導電層パターン１５６上にキャップを形成するように絶縁層を平坦化する段階と、を含む。 （もっと読む）

第１のメモリデバイス及び第２のメモリデバイスは同一の入力／出力レイアウト配置を有する。スタックを形成するように第２のメモリデバイスは第１のメモリデバイスに固定される。接続を容易にするため、第２のメモリデバイスは、第１のメモリデバイスの出力を第２のメモリデバイスの対応する入力と位置整合させるよう、スタック内の第１のメモリデバイスに対して回転オフセットされる。第１のメモリデバイスに対する第２のメモリデバイスの回転オフセットは、第１のメモリデバイスの１つ以上の出力を、第２のメモリデバイスの１つ以上のそれぞれの入力と位置整合させる。スタック内の第１のメモリデバイスから別のメモリデバイスへの出力群と入力群との間のリンク群に基づいて、メモリデバイスのスタックは、これらのメモリデバイスを通る１つ以上の直列接続構成を担う経路群を含むことができる。
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メモリデバイスは、ビットセル（３４）にアクセスする前にビット線電圧を低減するために、選択的プリチャージおよび電荷共有を利用する。ビット線電圧の低減は、ビット線の異なるセクション（３１、３３）を異なる電圧（たとえば、供給電圧および接地）にプリチャージし、これらのセクション間で電荷共有を使用することによって達成される。読取り安定性は、ビット線電圧の低減の結果として改善される。ビット線セクション間の相対容量差（Ｂ２−Ｃ２）により、電荷共有後のビット線電圧を決定する。したがって、メモリデバイスはプロセス変動または温度変動に耐性がある。ビット線電圧は、供給電圧または接地にプリチャージされるセクションを選択することによって、設計において制御できる。
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【課題】基準電流の立ち上がりの高速化を図ることが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、しきい値電圧に応じたデータを保持するメモリセルにデータを記憶し、読み出すことが可能な半導体記憶装置であって、基準電流生成部と、基準電流生成部の出力に応じて出力端子から配線に基準電流を出力するアンプ部と、を有する基準電流生成回路を備える。 （もっと読む）

【課題】本発明は、抵抗変化型メモリ素子をセルに用いたマルチチップパッケージにおいて、高抵抗素子を利用することにより、工程数の増加を必要とすることなく、積層された複数のメモリチップを識別できるようにする。
【解決手段】たとえば、同一パッケージ内に積層された複数のメモリチップは、それぞれ、チップアドレス識別回路１５０を備える。各チップは、相互に接続される第１のメモリ位置検知用パッドのテストパッドＴＴ，ＴＢ間に、それぞれ、メモリセルと共通のプロセスにより同時に形成される可変抵抗素子ＣＣを有する。チップアドレス識別回路１５０は、各チップの可変抵抗素子ＣＣを高抵抗化することにより、チップの積層順に応じて、テストパッドＴＴにそれぞれ現れる電圧を、比較器１５４にて、メモリ位置検知回路１５６からの既知の比較信号と比較することで、各層のメモリチップの位置を検知する。 （もっと読む）

【課題】ヒューズ配線部の開口工程において、ヒューズ配線にダメージを与えて誤切断してしまうことを防ぐ。
【解決手段】ヒューズ配線６上の開口部１７下にて、ＳｉＣＮ膜からなる保護膜１１とプラズマＣＶＤ法によって成膜された窒化シリコン膜または酸化シリコン膜からなる保護膜１８とが積層された構造を形成することにより、ヒューズ配線６上のシード膜２３およびバリア導電膜２２をウエットエッチングする際の洗浄液のヒューズ配線６への浸入を保護膜１８にて防ぐ。 （もっと読む）

高速で低電力のメモリ素子は、非線形導体のアレイを備え、格納、アドレスデコーディング、および出力検出はすべて、ダイオードまたは他の非線形導体によって達成される。様々な実施形態において、行抵抗器および列抵抗器は、選択されていない行または列に接続されているときの高抵抗と、選択された行および列に接続されたときの低抵抗との間で切り替え可能である。電子メモリ素子は、情報回路と、複数の行スイッチと、複数の列スイッチと、選択回路とを含む。
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本発明の様々な実施形態は、スタックされたメモリモジュールに向けられている。本発明の一実施形態において、メモリモジュール(100,600,1200,1400)は、少なくとも１つのメモリ層がスタックされた少なくとも１つのメモリコントローラ層(102,602,1204,1402)を備える。ファインピッチのスルー複数バイア（例えば、スルーシリコン複数バイア）(114,116)が、前記少なくとも１つのメモリコントローラ(401〜404)と、前記少なくとも１つのメモリ層との間の電気的な伝達を提供する前記スタックを通じて、前記少なくとも１つのメモリコントローラの表面に対してほぼ垂直に延在する。追加的には、前記メモリコントローラ層は、前記メモリモジュールに対して双方向にデータを伝達するよう構成された少なくとも１つの外部インターフェースを含む。更にまた、前記メモリモジュールには、光学層(602,1202)を含めることができる。該光学層を、前記スタック内に含めることができ、及び、該光学層は、前記少なくとも１つのメモリコントローラに対して双方向にデータを伝達するバス導波路を有する。前記外部インターフェースは、前記光学層とインターフェースする光学的な外部インターフェースとすることができる。
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