いくつかの実施形態は、誘電体材料によって互いにスペーシングされる、垂直に積層される電荷捕獲領域を有するメモリセルを含む。誘電体材料は、高ｋ材料を含み得る。電荷捕獲領域のうちの１つ以上は、金属材料を含み得る。かかる金属材料は、ナノドット等の複数の個別の絶縁されたアイランドとして存在し得る。いくつかの実施形態は、メモリセルの形成方法を含み、トンネル誘電体上に２つの電荷捕獲領域が形成され、当該領域は互いに対して垂直に配置され、トンネル誘電体に最も近い領域は、もう１つの当該領域よりも深いトラップを有する。いくつかの実施形態は、メモリセルを含む電子システムを含む。いくつかの実施形態は、垂直に積層される電荷捕獲領域を有するメモリセルのプログラミング方法を含む。
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【課題】配線基板上に半導体素子を多段に積層して半導体装置を構成するにあたって、ワイヤボンディング性を維持しつつ、半導体素子の占有面積を低減する。
【解決手段】配線基板上２には第１の素子群１１を構成する複数の半導体素子９Ａ〜９Ｄが階段状に積層されている。第１の素子群１１上には第２の素子群１４を構成する複数の半導体素子９Ｅ〜９Ｈが第１の素子群１１の階段方向とは逆方向に向けて階段状に積層されている。各半導体素子９は金属ワイヤ１３、１５を介して配線基板２の接続パッド７と電気的に接続されている。第２の素子群１５を構成する複数の半導体素子９Ｅ〜９Ｈのうち、最下段の半導体素子９Ｅは他の半導体素子９Ｆ〜９Ｈより厚い厚さを有する。 （もっと読む）

３Ｄ集積素子（１０）として実施された読み出し専用メモリは、第１の層（１０’）、第２の層（１０’’）及び該第１の層を該第２の層に結合する結合層間接続（２８、３０、３２、３４、３６、３８）を有する。２つの層の間の物理的結合は、読み出し専用メモリのプログラミングを実施する。層はウエハ形式又はダイ形式であってもよい。第１の層は、機能能動素子（２６、２７、４６、４８、４９）及び少なくとも１つの未プログラミング能動素子（４０、４１、４２、４３）を有する。第２の層は、少なくとも１つの未プログラミング能動素子に関連付けられる少なくとも導電性経路（１６、１７）を有する。結合層間接続は、少なくとも１つの未プログラミング能動素子をプログラミングするために及び導電性経路をプログラミング済み能動素子に提供するために、少なくとも１つの結合されたプログラマブル層間接続（３２、３４、３６、３８）を有する。従って、２つの層は、プログラミングされたＲＯＭを形成する。２つの層を結合することにより他の種類のプログラマブル記憶素子が実施されてもよい。
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【課題】負領域に存在する複数の閾値分布を判別する読み出し方式を提案する。
【解決手段】本発明の例に係る不揮発性半導体記憶装置は、半導体領域と、半導体領域内に形成され、第１及び第２拡散層、電荷蓄積層及びコントロールゲート電極を有するセルトランジスタと、第１拡散層に接続されるビット線と、第２拡散層に接続されるソース線と、半導体領域、ビット線、及び、ソース線を制御する制御回路とを備える。制御回路は、ビット線を第１電位にプリチャージした後にビット線をフローティングにする手段と、ビット線がフローティングの状態で半導体領域及びソース線に第２電位を与えてビット線を第１電位から第３電位に変化させる手段と、ビット線を第３電位にした後にセルトランジスタのデータをビット線に読み出す手段とから構成される。 （もっと読む）

本開示は、半導体デバイス中のノイズを低減する方法、デバイス、モジュール、及びシステムを開示する。一方法の実施形態は、ある期間、半導体デバイスのコントロールゲートにリセット電圧を印加すること、を含む。方法はさらに、リセット電圧を印加した後に、半導体デバイスの状態を検知することを含む。
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【課題】メモリセルの微細化と信頼性の向上とを図る。
【解決手段】本発明の例に係る半導体メモリは、アクティブエリアＡＡ１，ＡＡ２，・・・と素子分離エリアとが第１方向に交互に配置される周期構造を備え、第１方向の最端部からｎ（ｎは奇数）番目のアクティブエリアＡＡｎとｎ＋１番目のアクティブエリアＡＡｎ＋１とは、第１方向に直交する第２方向の最端部において互いに結合され、閉ループ構造を構成している。 （もっと読む）

欠陥をなくすように不揮発性半導体メモリ・デバイスを修復する方法が、半導体パッケージ内に含まれる不揮発性半導体メモリ・デバイスに関するメモリ耐久性インジケータを監視するステップを含む。前記メモリ耐久性インジケータが規定の限度を超えているかどうか判断される。最後に、メモリ耐久性インジケータが規定の限度を超えているという判断に応答して、デバイスがアニール処理される。
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【課題】プログラム済みセルの閾値変動が生じないプログラム方法を提案する。
【解決手段】本発明の例に係るＮＡＮＤ型不揮発性半導体メモリは、互いに直列接続されるｎ個のメモリセル（ｎは３以上の整数）と、ｎ個のメモリセルの一端とソース線との間に接続される第１セレクトゲートトランジスタと、ｎ個のメモリセルの他端とビット線との間に接続される第２セレクトゲートトランジスタと、プログラミング時に、ｎ個のメモリセルのうち、選択された第１メモリセルのコントロールゲート電極に第１電圧を印加し、第１メモリセルに隣接する第２メモリセルのコントロールゲート電極に第１電圧よりも低い第２電圧を印加し、第１及び第２メモリセル以外の第３メモリセルのコントロールゲート電極に第２電圧よりも低い第３電圧を印加するドライバとを備える。第１、第２及び第３電圧は、ｎ個のメモリセルをそれらの閾値によらずオンにする値以上である。 （もっと読む）

【課題】電荷保持能力を回復することが可能なフラッシュメモリを提供する。
【解決手段】フラッシュメモリ１０は、フラッシュメモリ回路が形成された半導体チップ１６と、フラッシュメモリ回路に対してアニーリング処理を行うヒータ１３と、を備える。また、フラッシュメモリ１０は、フラッシュメモリ回路の温度を計測する温度センサ１１と、温度センサの検出値に基づいて所定のアニーリング条件に従ってヒータを制御する制御部１５と、を備えてもよい。 （もっと読む）

【課題】特定領域の動作による温度分布の偏りと、それに特性変動を効果的に削減する積層メモリを提供する。
【解決手段】外部からの活性化信号４が第１層の貫通電極１−１１に入力されると、この活性化信号４は、まずマット３−１を活性化した後、バンプ２−１２を経て第２層の貫通電極１−２２に流れてマット３−２を活性化し、バンプ２−２３を経て第３層の貫通電極１−３３に流れ、マット３−３を活性化し、バンプ２−３４を経て第４層の貫通電極１−４４に流れマット３−４を活性化する。つまり、活性化信号４は螺旋状に層間の貫通電極を流れ、マット３−１、３−２、３−３、３−４が順次活性化される。 （もっと読む）

【課題】共通の構造を有していながら端子の配列が面対称の関係にある２つの半導体チップを有する半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器を提供することにある。
【解決手段】第１の半導体チップ１００の第１の端子Ｔ₁の位置と、第２の半導体チップ２００の第２の端子Ｔ₂の位置とは、面対称の関係にある。第１の半導体チップ１００の第１のバッファ回路Ｃ₁，Ｃ₂と、第２の半導体チップ２００の第２のバッファ回路Ｃ₁，Ｃ₂とは、少なくとも設計上同一である。第１及び第２の内部回路（デコーダ１１、制御回路２１等）は、少なくとも設計上同一である。配線５５，６１は異なるパターンで形成されてなる。 （もっと読む）

【課題】高速化と低消費電力化が可能な抵抗変化メモリ装置及び集積回路装置を提供する。
【解決手段】抵抗変化メモリ装置は、抵抗変化型メモリセルを用いたメモリチップと、このメモリチップに、メモリセルの状態変化を加速するための温度バイアスを与えるヒータと、を有する。 （もっと読む）

【課題】動作用の電圧を供給するポンプ回路を各メモリチップから取り去り、ポンプチップとして別チップにしてＭＣＰチップ内に同梱するようにして、メモリチップの出荷前試験を可能にする半導体装置を提供する。
【解決手段】本発明の一実施の形態に係る半導体装置は、複数の不揮発性半導体記憶装置と、前記複数の不揮発性半導体記憶装置を動作させる昇圧電圧を生成する昇圧回路と、前記複数の不揮発性半導体記憶装置の動作シーケンスに基づいて、前記昇圧回路における前記昇圧電圧の生成動作を制御する昇圧回路制御部と、を備える。 （もっと読む）

【課題】歩留まりを向上できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリチップ１５−１〜１５−８と、前記複数のメモリチップのいずれか１つが不良チップとなった場合に前記不良チップと置換される冗長用の予備チップ１７と、前記複数のメモリチップおよび前記予備チップを同一のパッケージ内に封止する外囲器１４とを具備する。 （もっと読む）

【課題】 ワイヤボンドを用いてチップ積層を行う場合の課題から解放され、且つ、積層されるチップコストの低減が可能でコスト優位性のある大容量の不揮発性半導体記憶装置を提供する。
【解決手段】 １または複数の少なくともメモリアレイ１１と行選択回路１２と列選択回路１３，１４を備えるメモリアレイチップ１０と、少なくとも制御回路２５〜２８と電圧供給回路２９と入力インターフェース回路２１〜２３と出力インターフェース回路２４を備えメモリアレイチップ１０に対する制御を行う制御チップ２０を積層してなり、メモリアレイチップ上の第１貫通電極Ｔ１と制御チップ上の第２貫通電極Ｔ２が、対応する同士が同位置に整合するように配置され、メモリアレイチップの第１貫通電極と制御チップの第２貫通電極の対応する同士が積層方向に積み重なって相互に電気的に接続し、メモリアレイチップと制御チップの各チップが相互に電気的に接続している。 （もっと読む）

【課題】プログラム可能な感知検出器、ソフト・エラーを検出する方法及びＤＲＡＭアレイを提供する。
【解決手段】本発明の態様は、高速化されたＤＲＡＭソフト・エラー検出のためのプログラム可能な重イオン感知デバイスに関する。ＤＲＡＭベースのアルファ・イオン粒子感知装置の設計は、高速化されたオン・チップＳＥＲテスト装置として使用されることが望ましい。多様な度合いのＳＥＲ感度を達成するために、感知装置には、プログラム可能感知マージン、リフレッシュ率及び供給電圧が与えられる。更に、デュアル・モードのＤＲＡＭアレイが提案され、その結果、アレイの少なくとも一部が、ソフト・エラー検出（ＳＥＤ）モードの間、高エネルギー粒子の活動をモニタするために使用され得る。 （もっと読む）

【課題】外部からの局所的押圧による非破壊の信頼性が高い半導体装置を歩留まり高く作製する方法を提供する。
【解決手段】単結晶半導体基板またはＳＯＩ基板を用いて単結晶基板またはＳＯＩ基板を用いて形成された半導体素子を有する素子基板を形成し、素子基板上に有機化合物または無機化合物の繊維体を設け、素子基板及び繊維体上から有機樹脂を含む組成物を塗布し、加熱することにより、素子基板上に有機化合物または無機化合物の繊維体に有機樹脂が含浸された封止層を形成して半導体装置を作製する。 （もっと読む）

内蔵メモリ内の１以上の不良を修理するためのメモリ修理回路は少なくとも１つのヒューズレジスタ及び当該ヒューズレジスタに結合された状態機械回路を含む。状態機械回路は、（ｉ）内蔵メモリ内の１以上の不良に関するステータス情報を受信し、（ii）ステータス情報に基づいてメモリが修理可能かを判断し、（iii）メモリが修理可能であるとみなされるときは、メモリの不良メモリセルに対応するアドレスを記憶し、（iv）メモリ修理回路に供給された電圧源を用いて、不良メモリセルに対応するアドレスをヒューズレジスタに焼き付け、及び（ｖ）不良メモリセルに対応するアドレスがヒューズレジスタに焼き付けられたことを確認するように動作する第１の状態機械を実装する状態機械回路を備える。状態機械回路がさらに、（ｉ）少なくとも１つのヒューズレジスタに記憶された情報を内蔵メモリに関連する少なくとも１つの修理レジスタにダウンロードし、及び（ii）アドレスが内蔵メモリ内の不良メモリ部分に対応する回路で受信されると、不良メモリ部分へのアクセスを少なくとも１つの修理レジスタに再ルーティングするように動作する第２の状態機械を実装する。
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【課題】高集積化が容易であり、高い信頼性を持つ不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】基板上１０５に形成され、第１導電型の第１ドーピング層１１５と、第１ドーピング層１１５から基板１０５の一面に対して上向きに伸長し、第１導電型と逆の導電性を有する第２導電型の半導体柱１２０と、半導体柱１２０の側壁を一回り取り囲む制御ゲート電極１５０ａと、半導体柱１２０と制御ゲート電極１５０ａとの間に介在された電荷保存層１４０ａと、半導体柱１２０と電気的に連結されるように半導体柱１２０上に配置され、第１導電型の第２ドーピング層１３０と、を備える不揮発性メモリ素子。 （もっと読む）

【課題】アプリケーションに頻繁にアクセスされるワーク領域と、プログラムコードを記憶させる領域とを、従来に比較して小型なチップサイズにて、１チップで構成することができる不揮発性ＲＡＭを提供する。
【解決手段】本発明の不揮発性ＲＡＭは、ランダムにデータの読み書きを行う不揮発性メモリであり、電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのデータ保持状態に、データ保持の状態を制御可能なメモリ素子からなるメモリ領域と、該メモリ領域において、不揮発性モード書込及び揮発性モード書込各々の対象となるアドレス範囲の領域が設定されるアドレス設定レジスタと、該アドレス設定レジスタを参照して、それぞれのアドレス範囲に対応したデータの書き込みを行うメモリ制御回路とを有する。 （もっと読む）