半導体チップ選択方法、半導体チップ及び半導体集積回路装置
【課題】 ＤＲＡＭチップ選択方法において、選択対象であるＤＲＡＭチップの数よりも貫通配線の本数を減らすこと。
【解決手段】 貫通配線を複数の貫通配線群に分ける。この際、各貫通配線群における配線数は他の貫通配線群における配線数との関係において互いに素であるという条件を満たすようにして定められる。そのうえで、貫通配線群毎に一本の貫通配線選定した場合における選定された貫通配線の組み合わせのそれぞれを各ＤＲＡＭチップに対応付ける。このようにすると、貫通配線の本数よりも多い個数のＤＲＡＭチップを選択対象とすることができる。
【解決手段】 貫通配線を複数の貫通配線群に分ける。この際、各貫通配線群における配線数は他の貫通配線群における配線数との関係において互いに素であるという条件を満たすようにして定められる。そのうえで、貫通配線群毎に一本の貫通配線選定した場合における選定された貫通配線の組み合わせのそれぞれを各ＤＲＡＭチップに対応付ける。このようにすると、貫通配線の本数よりも多い個数のＤＲＡＭチップを選択対象とすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを積層してなる半導体集積回路装置における半導体チップ選択方法及びその方法に使用可能な半導体チップ及び半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、複数の半導体チップを積層してなる半導体集積回路装置において動作させたい半導体チップを選択するために、複数の半導体チップを貫通するようにして配置・形成された複数の貫通配線を用いる技術が知られている（例えば、特許文献１及び特許文献２参照）
【０００３】
【特許文献１】特開２００２−３０５２８３
【特許文献２】特開２００３−６００５３
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術では選択対象である半導体チップの数よりも貫通配線の本数を減らすことができない。例えば、特許文献１記載の技術によれば、ｎ個（ｎは正の整数）の半導体チップに対してｎ本の貫通配線が必要であり、特許文献２記載の技術によればｎ個の半導体チップに対してｎ＋１本の貫通配線が必要である。
【０００５】
そこで、本発明は、選択対象である半導体チップの数よりも貫通配線の本数を減らしてなる半導体チップ選択方法及びその方法に使用可能な半導体チップを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明によれば、複数の半導体チップを積層してなる半導体集積回路装置において前記複数の半導体チップに貫通するようにして配置・形成された複数の貫通配線を用いて少なくとも一つの半導体チップを選択する半導体チップ選択方法であって、
前記複数の貫通配線を、複数の貫通配線群であって各貫通配線群の配線数が他の貫通配線群の配線数との関係において互いに素であるような複数の貫通配線群によって構成し、
前記貫通配線群毎に、該貫通配線群に含まれる前記貫通配線の中から少なくとも一つの前記貫通配線をアサートし、
前記各貫通配線群においてアサートされた前記貫通配線の組み合わせを利用して前記半導体チップを選択する
ことを特徴とする半導体チップ選択方法が得られる。
【０００７】
また、本発明によれば、前記半導体チップ選択方法に使用可能な第１の半導体チップであって、
第１及び第２面を有しており、且つ、前記貫通配線群毎に、前記第１面上に形成された複数の第１端子からなる第１端子群及び前記第２面上に形成された第２端子であって対応する前記第１端子と同数の前記第２端子からなる第２端子群を備えており、
前記各貫通配線群に対応する前記第１端子群における前記第１端子の数は、当該貫通配線群の配線数に等しく、
前記各貫通配線群に対応する前記第１端子群における前記第１端子は、当該貫通配線群の配線数に等しいノードを有し且つ当該ノードを当該ノードと同数の有向辺で有向サイクルを構成するように連結してなる有向サイクルグラフにおいて、前記ノードと一対一に対応付けられるようにして配置されており、
前記各貫通配線群に対応する前記第２端子群における前記第２端子は、前記対応する第１端子と同じ配置状態をとり、
前記第２端子群における前記第２端子の夫々は、対応する前記第１端子群における前記第１端子の一つであって、当該第２端子群に関連した前記有向サイクルグラフにおける当該第２端子に対応する前記ノードの次のノードに対応する前記第１端子に接続されている
ことを特徴とする半導体チップが得られる。
【０００８】
更に、本発明によれば、前記第１の半導体チップを複数個積層してなる第１の半導体集積回路装置であって、
前記半導体チップは、互いに同一構造を備えており、
前記複数の半導体チップは、一の前記半導体チップの前記第１面と他の一の前記半導体チップの前記第２面とを対向させるようにして、且つ、当該半導体集積回路装置を前記半導体チップの積層方向から見た場合に、対応する前記有向サイクルグラフが一致するようにして、積層されている、
ことを特徴とする半導体集積回路装置が得られる。
【０００９】
また、本発明によれば、第２の半導体チップとして、
第１及び第２面を有しており、且つ、前記第１面上に形成された複数の第１端子からなる第１端子群及び前記第２面上に形成された前記第１端子と同数の前記第２端子からなる第２端子群を備えており、
前記第１端子群における前記第１端子は、当該第１端子の数に等しいノードを有し且つ当該ノードを当該ノードと同数の有向辺で有向サイクルを構成するように連結してなる有向サイクルグラフにおいて、前記ノードと一対一に対応付けられるようにして配置されており、
前記第２端子群における前記第２端子は、前記第１端子群における前記第１端子と同じ配置状態をとり、
前記第２端子群における前記第２端子の夫々は、前記第１端子群における前記第１端子の一つであって、当該第２端子群に前記有向サイクルグラフにおける当該第２端子に対応する前記ノードの次のノードに対応する前記第１端子に接続されている
ことを特徴とする半導体チップが得られる。
【００１０】
更に、本発明によれば、前記第２の半導体チップを複数個積層してなる第２の半導体集積回路装置であって、
前記半導体チップは、互いに同一構造を備えており、
前記複数の半導体チップは、一の前記半導体チップの前記第１面と他の一の前記半導体チップの前記第２面とを対向させるようにして積層されており、
一の前記半導体チップの前記第１面上の前記第１端子は、当該半導体集積回路装置を前記半導体チップの積層方向から見た場合に、対応する前記有向サイクルグラフが一致するようにして、他の一の前記半導体チップの前記対向する第２面上の前記第２端子と接続され、それによって前記複数の半導体チップを貫通する貫通配線であって前記第１端子と同数の貫通配線からなる貫通配線群が形成されている
ことを特徴とする半導体集積回路装置が得られる。
【発明の効果】
【００１１】
本発明の半導体チップ選択方法によれば、貫通配線の総数よりも大きい数の半導体チップを選択することができる。例えば、ｎ＋ｍ（ｎ，ｍは互いに素である整数）本の貫通配線によってｎｍ個の半導体チップを選択対象とすることができる。
【００１２】
本発明の第１の半導体チップ及び第１の半導体集積回路装置においては、例えば、各貫通配線群に含まれる貫通配線が互いに交わることのない複数の螺旋のような関係を満たしつつ配される。そのため、各半導体チップ上において貫通配線用に確保すべき領域を減らすことができる。
【００１３】
なお、本発明の第２の半導体チップ及び第２の半導体集積回路装置においても、同様の効果が得られる。
【００１４】
更に、本発明の第１の半導体チップ及び第１の半導体集積回路装置によれば、本発明による半導体チップ選択方法が、同一構成の半導体チップを複数個積層することにより実現できる。すなわち、各層毎に異なる構成の半導体チップを用いる必要がない。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を用いて説明する。なお、以下に示す実施の形態においては、積層される半導体チップはＤＲＡＭチップであり、半導体集積回路装置はＤＲＡＭ装置であるものとして説明を行うが、本発明の概念は他の半導体集積回路装置にも適用可能である。
【００１６】
（第１の実施の形態）
本発明の第１の実施の形態によるＤＲＡＭ装置は、図１に示されるように、インターフェースチップ１００の上に８個のＤＲＡＭチップ１０〜８０が積層されてなるものである。このＤＲＡＭ装置にはＤＲＡＭチップ１０〜８０の選択・識別のためにＤＲＡＭチップ１０〜８０を貫通する貫通配線が設けられている。
【００１７】
ここで、本実施の形態における貫通配線は複数の貫通配線群に分けられており、各貫通配線群における配線数は他の貫通配線群における配線数との関係において互いに素であるという条件を満たしている。加えて、本実施の形態においては、各貫通配線それら自体が各ＤＲＡＭチップの選択に対応付けられているのではなく、貫通配線群毎に一本の貫通配線を選定し、選定された貫通配線の多数の組み合わせのそれぞれを各ＤＲＡＭチップの選択に対応付けている。
【００１８】
例えば、７本の貫通配線をそれぞれＤＲＡＭチップの選択に対応付ける従来のやり方では、最も多くて７個のＤＲＡＭチップしか選択できない。しかし、７本の貫通配線を４本の貫通配線Ｘ１〜Ｘ４からなる貫通配線群と３本の貫通配線Ｙ１〜Ｙ３からなる貫通配線群の２つのグループに分けた場合、図２の表に示されるように、最高で１２個（＝３×４）のＤＲＡＭチップを選択することができる。また、９本の貫通配線を４本の貫通配線Ｘ１〜Ｘ４からなる貫通配線群と５本の貫通配線Ｙ１〜Ｙ５からなる貫通配線群の２つのグループに分けた場合、図３の表に示されるように、最高で２０個（＝４×５）のＤＲＡＭチップを選択することができる。更に、１０本の貫通配線を２本の貫通配線Ｘ１，Ｘ２からなる貫通配線群と３本の貫通配線Ｙ１〜Ｙ３からなる貫通配線群と５本の貫通配線Ｚ１〜Ｚ５からなる貫通配線群の３つの貫通配線群に分けた場合、最高で３０個（＝２×３×５）のＤＲＡＭチップを選択することができる。
【００１９】
このように、貫通配線群毎に一本の貫通配線を選定し、選定された貫通配線の多数の組み合わせのそれぞれを各ＤＲＡＭチップの選択に対応付けることとし、その対応関係に基づいて、アサートすべき貫通配線の組を選定することとすれば、選択・認識可能なＤＲＡＭチップの個数を増やすことが可能となる。
【００２０】
以下、図４〜図９を更に用いて、本実施の形態によるＤＲＡＭ装置について、より具体的に説明する。なお、本実施の形態においては、バンクアドレスで示されるメモリバンクとＤＲＡＭチップ１０〜８０とが一対一に対応しており、選択すべきＤＲＡＭチップ１０〜８０はバンクアドレスＢＡ０，ＢＡ１，ＢＡ２の３つのアドレスの値の組み合わせによって示されている。
【００２１】
図４に示されるように、インターフェースチップ１００上には、これらバンクアドレスＢＡ０〜ＢＡ２の値から選択すべきＤＲＡＭチップ１０〜８０に対応する貫通配線の組み合わせを選定し、その選定した貫通配線の組み合わせをアサートする貫通配線選定回路１１０が設けられている。詳しくは、貫通配線選定回路１１０は、図５に示される真理値表に従ってアサートすべき貫通配線のみをアサートするように構成されている。
【００２２】
なお、図４の貫通配線選定回路１１０の出力部から明らかなように、本実施の形態によるＤＲＡＭ装置は、４本の貫通配線Ｘ１〜Ｘ４からなる貫通配線群と３本の貫通配線Ｙ１〜Ｙ３からなる貫通配線群の２つの貫通配線群を備えている。従って、理論上は１２個のＤＲＡＭチップを選択することができる。そのため、例えば、貫通配線選定回路１１０を含めインターフェースチップ１００の構成を変更すれば、１２個のＤＲＡＭチップを選択することも可能である。例えば、バンクアドレスＢＡ３も選択すべきＤＲＡＭチップを示すために用いられるものとした場合、バンクアドレスＢＡ０〜ＢＡ２に加え、バンクアドレスＢＡ３も貫通配線選定回路１１０に引き込むこととすると共に、バンクアドレスＢＡ０〜ＢＡ３に基づいて貫通配線Ｘ１〜Ｘ４と貫通配線Ｙ１〜Ｙ３との組み合わせを決定することが可能なように、貫通配線選定回路１１０の構成に若干の変更を加えればよい。
【００２３】
図６及び図７に、貫通配線選定回路１１０の例を示す。 }６に示される貫通配線選定回路１１０ａは、バンクアドレスＢＡ３をもＭＯＤ３回路及びＭＯＤ４回路に入力することとすれば１２個のＤＲＡＭチップまで対応可能なものであるが、図７に示される貫通配線選定回路１１０ｂは、９個以上のＤＲＡＭチップを備えているものには対応できない。勿論、いずれの貫通配線選定回路１１０ａ及び１１０ｂも、本実施の形態のように８個のＤＲＡＭチップ１０〜８０の選択には対応可能である。
【００２４】
図８及び図９に示されるように、各ＤＲＡＭチップ１０〜８０における端子は同じ配置状態を採用しており、４Ａ，４Ｂ，４Ｃ，４Ｄに各ＤＲＡＭチップの層番号１〜８を添え字として付した参照符号で示されている。本実施の形態における貫通配線Ｘ１〜Ｘ４は、真っ直ぐ上方に向けて延びており、ＤＲＡＭチップ１０〜８０上において対応する端子４Ａ１〜端子４Ａ８、端子４Ｂ１〜４Ｂ８、端子４Ｃ１〜４Ｃ８、端子４Ｄ１〜４Ｄ８をそれぞれ貫いている。他の貫通配線群における貫通配線Ｙ１〜Ｙ３についても同様に構成されている。
【００２５】
この場合、一組のアサートされた貫通配線に対応する一組の端子の位置は、ＤＲＡＭチップ１０〜８０毎に異なっている。従って、各ＤＲＡＭチップ１０〜８０は、自己の層番号に対応して自己が選択される場合にアサートされるはずの端子をチェックするように構成されていなければならない。具体的には、各ＤＲＡＭチップ１０〜８０は、自己が選択されているか否かを自己判定し選択されていた場合には内部信号を生成する信号生成回路を備えているが、判定材料としてチェックする端子は各ＤＲＡＭチップ１０〜８０毎に異なっている。例えば、ＤＲＡＭチップ１０においては、端子４Ａ１と端子３Ａ１とが同時に“１”となるときに自己が選択されたことを示す内部信号１１ａを発行する。また、ＤＲＡＭチップ２０においては、端子４Ｂ２と端子３Ｂ２とが同時に“１”となるときに自己が選択されたことを示す内部信号２１ａを発行する。このように、本実施の形態におけるＤＲＡＭチップは各層毎に異なる構成を採らなければならない。しかしながら、この場合にも、貫通配線の本数削減という効果は得ることができる。
【００２６】
（第２の実施の形態）
本発明の第２の実施の形態によるＤＲＡＭ装置は、互いに同一構造を備えるＤＲＡＭチップを積層してなるものである。その他の点（例えば、インターフェースチップ１００の構成など）は上述した第１の実施の形態と同様であるが、すべてのＤＲＡＭチップを同一構成とするために、本実施の形態においては貫通配線の貫通ルートに工夫を凝らしてある。
【００２７】
本実施の形態においては、貫通ルートを説明するために、有向サイクルグラフという概念を導入する。有向サイクルグラフとは、複数のノードを当該ノードと同数の有向辺によって連結されてなるサイクルグラフであって、すべての有向辺がサイクル内の同一方向に向いているようなグラフをいう。また、すべての有向辺が同一方向に向いているようなサイクルを有向サイクルという。
【００２８】
本実施の形態においては、各ＤＲＡＭチップ上の端子は、有向サイクルグラフ上のノードと一対一に対応付けられて配置されている。図１０には、様々な有向サイクルグラフの例が示されている。図１０（ａ）に示されているのは端子数が２の場合であり、図１０（ｂ）に示されているのは端子数が３の場合である。有向サイクルグラフ上のノード遷移というのは論理的なものであるので、図１０（ｃ）に示されるような５つの端子５Ａ〜５Ｅを図示された順番で巡回するような有向サイクルグラフも考えられる。また、各端子はかならずしも単純多角形の頂点上に配置されていなくても良い。例えば、図１０（ｄ）において端子５Ｂは、端子５Ａと端子５Ｃとを結ぶ直線上に位置している。なお、単純多角形とは、各辺を構成する線分が頂点以外で交差しない多角形をいう。但し、物理的な配置と論理的な有向サイクルグラフ上の遷移との対応を分かりやすくし、設計を容易なものとするには、物理的に単純な閉路上にすべての端子が配置されているか（例えば、図１０（ａ）又は図１０（ｄ））、貫通配線数（端子数）に応じた単純多角形の頂点上に各端子が配置されている（例えば、図１０（ｂ））ことが好ましい。
【００２９】
具体的には、貫通配線Ｘ１〜Ｘ４に対応する端子４Ａ〜４Ｄは図１１に示されるように配置され、貫通配線Ｙ１〜Ｙ３に対応する端子３Ａ〜３Ｃは図１２に示されるように配置されている。なお、以下において、端子４Ａ〜４Ｄ及び端子３Ａ〜３Ｃは各ＤＲＡＭチップの下面に形成された下部端子を言うこととし、ＤＲＡＭチップの上面に形成された上部端子には“’（ダッシュ）”を付し下部端子と区別することとする。
【００３０】
図１１及び図１２から明らかなように、下部端子４Ａ〜４Ｄ及び下部端子３Ａ〜３Ｃと上部端子４Ａ’〜４Ｄ’及び上部端子３Ａ’〜３Ｃ’互いに同一の配置状態を採っており、従って、上部端子４Ａ’〜４Ｄ’及び上部端子３Ａ’〜３Ｃ’は対応する下部端子４Ａ〜４Ｄ及び下部端子３Ａ〜３Ｃの直上に位置している。しかしながら、下部端子４Ａ〜４Ｄ及び下部端子３Ａ〜３Ｃとその直上に位置する上部端子４Ａ’〜４Ｄ’及び上部端子３Ａ’〜３Ｃ’とは、各ＤＲＡＭチップ内部では接続されていない。
【００３１】
図１１及び図１２に示されるように、下部端子４Ａ〜４Ｄ及び下部端子３Ａ〜３Ｃは、夫々、上部端子４Ｄ’〜４Ｃ’及び上部端子３Ｃ’〜３Ｂ’に接続されている。すなわち、図１１においては、“４Ｄ→４Ｃ→４Ｂ→４Ａ→４Ｄ”と巡回する有向サイクルグラフにおいて、各下部端子４Ａ，４Ｂ，４Ｃ，４Ｄとそれらに対応するノードの次ノードに対応する４Ｄ’，４Ａ’，４Ｂ’，４Ｃ’とが接続されている。同様に、図１２においては、“３Ｃ→３Ｂ→３Ａ→３Ｃ”と巡回する有向サイクルグラフにおいて、各下部端子３Ａ，３Ｂ，３Ｃとそれらに対応するノードの次ノードに対応する３Ｃ’，３Ａ’，３Ｂ’とが接続されている。
【００３２】
各ＤＲＡＭチップにおける上部端子と下部端子との間の接続は、ＤＲＡＭチップを積層した際に貫通配線の一部を構成するものである。従って、このようなＤＲＡＭチップを積層して得られたＤＲＡＭ装置における貫通配線は、第１の実施の形態とは異なり、常に直上の端子を貫通し続けるわけではない。
【００３３】
本実施の形態においては、下側に位置するＤＲＡＭチップの上部端子４Ａ’〜４Ｄ’及び上部端子３Ａ’〜３Ｃ’が、その直上に位置するＤＲＡＭチップの下部端子４Ａ〜４Ｄ及び下部端子３Ａ〜３Ｃと夫々接続されている。例えば、図１３に示されるように、ＤＲＡＭチップ１０の上部端子４Ａ’１〜４Ｄ’１及び上部端子３Ａ’１〜３Ｃ’１とＤＲＡＭチップ２０の下部端子４Ａ２〜４Ｄ２及び下部端子３Ａ２〜３Ｃ２とが接続され、ＤＲＡＭチップ２０の上部端子４Ａ’２〜４Ｄ’２及び上部端子３Ａ’２〜３Ｃ’２とＤＲＡＭチップ３０の下部端子４Ａ３〜４Ｄ３及び下部端子３Ａ３〜３Ｃ３とが接続されている。即ち、ＤＲＡＭ装置をＤＲＡＭチップ１０〜８０の積層方向（即ち、チップの主面に対して垂直な方向）から見た場合（例えば、上から見た場合）に、対応する有向サイクルグラフが一致している。
【００３４】
上述したようにしてＤＲＡＭチップ１０〜８０を積層すると、ＤＲＡＭチップ１０〜８０を貫通する貫通配線Ｘ１〜Ｘ４及びＹ１〜Ｙ３が形成される。これら各貫通配線は、図１４に示されるように、ＤＲＡＭ装置をＤＲＡＭチップの積層方向から見た場合に、層番号が一つ変化するごとに、有向サイクルグラフ上のノードを当該有向サイクルグラフで定められる方向に一つずつ移動しつつ、関連する下部端子を貫いている。なお、貫通配線Ｙ１〜Ｙ３についても同様である。このように各貫通配線を構成すると、それぞれの層において各貫通配線は図１５に示されるようにして貫通対象である端子を移動する。
【００３５】
図９及び図１５を比較すると、本実施の形態において各ＤＲＡＭチップが自己判定用に用いなければならない下部端子は、いずれの層においても下部端子４Ａ及び３Ａである。４層以降についても図５を用いて確認すれば明らかなように、チェック対象である下部端子４Ａ及び３Ａに変化はない。ここで、いずれの層においても直接的なチェック対象となる下部端子を特定端子とよぶこととする。
【００３６】
本実施の形態においては、図１５に示されるように、各ＤＲＡＭチップに搭載される信号生成回路１２，２２，３２は、特定端子４Ａ１，４Ａ２，４Ａ３及び３Ａ１，３Ａ２，３Ａ３がアサートされているかどうかをチェックすればよい。従って、本実施の形態においては、各層において同一構成のＤＲＡＭチップを用いることができる。
【００３７】
なお、図１５に示されるＤＲＡＭチップ１０〜３０に設けられている信号生成回路１２〜３２は、信頼性を高めるため、特定端子以外の下部端子がアサートされていないこともチェック対象としている。従って、各信号生成回路１２〜３２においては、特定端子がアサートされており、且つ、特定端子以外の下部端子がアサートされていない場合に限り、内部信号１２ａ〜３２ａが発行される。
【００３８】
これに対して、図１６に示されるように、各信号生成回路１３〜３３においては、特定端子の状態のみをチェック対象とするようにすることも可能である。この場合、特定端子以外の端子の状態はチェックしていないので、特定端子以外の端子はアサートされていてもされていなくても良い。従って、図５に示される表を満たすようにして、適切な貫通配線をアサートすれば複数のＤＲＡＭチップを同時に選択することができる。例えば、貫通配線Ｘ１と貫通配線Ｙ１及びＹ２の３本を同時にアサートすると、ＤＲＡＭチップ１０とＤＲＡＭチップ５０とを同時に選択することができる。
【００３９】
（第３の実施の形態）
本発明の第３の実施の形態によるＤＲＡＭ装置においては、インターフェースチップに貫通配線選定回路を設けていない。その代わりに、貫通配線Ｘ１及びＹ１のみをＶＤＤに固定し他の貫通配線Ｘ２〜Ｘ４及びＹ２，Ｙ３をＧＮＤ固定とする。即ち、正論理の場合、本実施の形態においては貫通配線Ｘ１及びＹ１のみが常時アサートされていることとなる。
【００４０】
下部端子及び上部端子の配列並びに下部端子と上部端子との接続を第２の実施の形態の場合と同様にすると、各層ごとにアサートされている下部端子が夫々の有向サイクルに従って４Ａ→４Ｄ→４Ｃ→４Ｂ→４Ａ、３Ａ→３Ｃ→３Ｂ→３Ａと変化していく。この変化を考慮し、すべての下部端子の組み合わせをチェックすると、アサートされている下部端子の組み合わせによって自己の層番号を知ることができる。
【００４１】
具体的には、本実施の形態における各ＤＲＡＭチップには図１７に示されるような層番号認識回路１０５が設けられている。層番号認識回路１０５は、アサートされている下部端子の組み合わせから自己の層番号を認識し、認識信号ＩＤ１〜ＩＤ８のいずれか一つをＬレベルとする。この層番号認識回路１０５の出力は、図１８に示される信号生成回路１０６に入力される。
【００４２】
図１８に示される信号生成回路１０６は、接点１０６ａと電源との間に接続されたｐチャネルトランジスタ１０６ｂと、接点１０６ａとＧＮＤとの間に並列接続された８個の２入力ＮＡＮＤ回路１０６ｃと、接点１０６ａのレベルを維持すると共に内部信号線１０６ｅに伝達するラッチ回路１０６ｄを備えている。ｐチャネルトランジスタ１０６ｂのゲートには、信号αが入力されている。信号αは接点１０６ａをプリチャージすべきときにＬレベルとなってｐチャネルトランジスタ１０６ｂをオンさせる。各ＮＡＮＤ回路１０６ｃは、接点１０６ａとＧＮＤとの間に従属接続された２つのｎチャネルトランジスタから構成されている。各ＮＡＮＤ回路の一方の入力（ＧＮＤに接続されるｎチャネルトランジスタのゲート）には層番号認識回路１０５のＩＤ１〜ＩＤ８がインバータを介して接続されている。各ＮＡＮＤ回路の他方の入力（接点１０６ａに接続されるｎチャネルトランジスタのゲート）には、各層がバンクアドレスＢＡ０〜ＢＡ２によって選択指示された層である場合にアサートされるような層選択信号（ＢＡ０Ｎ１Ｎ２Ｎなど）が入力されている。ここで、図１８において、“Ｎ”とはＮｏｔ（＝偽：０）を示し、“Ｔ”とはＴｒｕｅ（＝真：１）を示す。また、Ｎ又はＴの直前に記載された数値はバンクアドレスの番号である。従って、例えば、一層目のチップが選択されている場合には、層選択信号ＢＡ０Ｎ１Ｎ２Ｎのみがアサートされ、二層目のチップが選択されている場合には、層選択信号ＢＡ０Ｔ１Ｎ２Ｎのみがアサートされる。なお、層選択信号ＢＡ０Ｎ１Ｎ２Ｎのような信号は、例えば、インターフェースチップで生成して各ＤＲＡＭチップに分配することとしても良いし、各ＤＲＡＭチップにバンクアドレスＢＡ０〜ＢＡ２も引き込み、各ＤＲＡＭチップ内で生成させることとしても良い。
【００４３】
図１９には、一層目のＤＲＡＭチップ１０に搭載されている信号生成回路１０６の動作が示されている。一層目のＤＲＡＭチップ１０の場合、認識信号ＩＤ１のみがＬレベルであり、他の認識信号ＩＤ２〜ＩＤ８はＨレベルである。この状態で、信号αがアサートされる（信号αがＬレベルになる）と、接点１０６ａが電源と一時的に接続されて接点１０６ａがプリチャージされる。接点１０６ａがプリチャージされた状態は、ラッチ回路１０６ｄによって保持されると共に、内部信号線１０６ｅに伝達される。その状態で、バンクアドレスが発行されると、そのバンクアドレスに対応する層選択信号（ＢＡ０Ｎ１Ｎ２Ｎなど）のみがアサートされる。例えば、バンクアドレスにより一層目のＤＲＡＭチップ１０が選択されている場合には、層選択信号ＢＡ０Ｎ１Ｎ２ＮのみがＨレベルになり、他の層選択信号（例えば、ＢＡ０Ｔ１Ｎ２Ｎなど）はＬレベルとなる。この場合、認識信号ＩＤ１に対応するＮＡＮＤ回路１０６ｃがＬレベルを出力する。即ち、接点１０６ａがＧＮＤに接続されて、内部信号線１０６ｅがＬレベルを出力する。一方、バンクアドレスにより選択されたチップが一層目ではなく例えば二層目のＤＲＡＭチップ２０であった場合、層選択信号ＢＡ０Ｔ１Ｎ２ＮのみがＨレベルとなり、他の層選択信号（例えば、ＢＡ０Ｎ１Ｎ２Ｎなど）はＬレベルとなる。この場合、いずれのＮＡＮＤ回路１０６ｃもＮＡＮＤ条件を満たさない。従って、接点１０６ａのレベルは信号αに応じてプリチャージされたＨレベルに維持され、同様にして内部信号線１０６ｅもＨレベルに維持される。
【００４４】
他の層のＤＲＡＭチップ２０〜８０に搭載されている信号生成回路１０６も、上述した一層目のＤＲＡＭチップに搭載されている信号生成回路１０６と同様にして動作する。即ち、バンクアドレスによって自己の層が選択された場合のみ、内部信号線１０６ｅ（接点１０６ａ）のレベルがＬレベルとなり、一方、自己の層が選択されない場合には、内部信号線１０６ｅ（接点１０６ａ）のレベルはＨレベルに維持される。
【００４５】
以上説明してきた本発明の実施の形態によるＤＲＡＭ装置は様々な変形が可能である。例えば、第１の実施の形態におけるインターフェースチップ及び貫通配線と第３の実施の形態における層番号認識回路及び信号生成回路とを組み合わせれば、第１の実施の形態のように直上に延びるような貫通配線の場合でも同一構成のチップでチップ選択を実現することができる。なお、この場合、層番号認識回路１０５ａと下部端子との接続関係は、図２０に示されるようになる。
【００４６】
また、上述した実施の形態においては、貫通配線群が複数あった場合についてのみ例示してきたが、例えば、第２又は第３の実施の形態において、貫通配線群を一組のみ備えていることとしても良い。
【００４７】
更に、上述した実施の形態においては、層選択とバンクアドレスとを対応させた場合の例について説明してきたが、いずれの層を選択すべきかの信号はアドレス信号だけには限られず、例えばチップセレクト信号などを利用することとしても良い。
【産業上の利用可能性】
【００４８】
本発明は、上に例示したＤＲＡＭ装置のみならず、複数層の半導体チップを積層し且つチップ選択を行う必要性のある半導体集積回路装置に適用可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施の形態によるＤＲＡＭ装置の構成を示す図である。
【図２】本発明の第１の実施の形態におけるＤＲＡＭチップ選択方法の一例を説明するための表である。
【図３】本発明の第１の実施の形態におけるＤＲＡＭチップ選択方法の他の例を説明するための表である。
【図４】図１に示されるインターフェースチップ１００の構成を示す図である。
【図５】図４に示される貫通配線選定回路の動作を規定する表である。
【図６】図４に示される貫通配線選定回路の一例を示す図である。
【図７】図４に示される貫通配線選定回路の他の例を示す図である。
【図８】第１の実施の形態における貫通配線がどのように延びているかを示す図である。
【図９】図１に示されるＤＲＡＭチップの構成を例示した図である。
【図１０】本発明の第２の実施の形態において導入した有向サイクルグラフを説明するための図である。
【図１１】第２の実施の形態における各ＤＲＡＭチップ上の一組の端子（端子数４）の接続関係を示す図である。
【図１２】第２の実施の形態における各ＤＲＡＭチップ上の他の組の端子（端子数３）の接続関係を示す図である。
【図１３】図１１及び図１２に示されるＤＲＡＭチップが積層されたときに貫通配線がどのような形態をとるかを示す図である。
【図１４】第２の実施の形態におけるＤＲＡＭチップの下部端子（端子数４）と貫通配線との関係を示す図である。
【図１５】第２の実施の形態におけるＤＲＡＭチップの構成の例を示す図である。
【図１６】第２の実施の形態におけるＤＲＡＭチップの構成の他の例を示す図である。
【図１７】本発明の第３の実施の形態において各ＤＲＡＭチップ上に設けられる層番号認識回路の構成を示す図である。
【図１８】第３の実施の形態において層番号認識回路の後段に接続される信号生成回路の構成を示す図である。
【図１９】図１８に示される信号生成回路であって一層目のチップに搭載されたものの動作を示すタイミングチャートである。
【図２０】第１の実施の形態と第３の実施の形態とを組み合わせる場合の層番号認識回路の構成を示す図である。
【符号の説明】
【００５０】
１０〜８０ ＤＲＡＭチップ
１１，２１，３１，１２，２２，３２，１３，２３，３３ 信号生成回路
１００ インターフェースチップ
１１０ 貫通配線選定回路
１０５ 層番号認識回路
１０６ 信号生成回路
Ｘ１〜Ｘ４，Ｙ１〜Ｙ３ 貫通配線
４Ａ〜４Ｄ，３Ａ〜３Ｃ 端子（下部端子）
【技術分野】
【０００１】
本発明は、複数の半導体チップを積層してなる半導体集積回路装置における半導体チップ選択方法及びその方法に使用可能な半導体チップ及び半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、複数の半導体チップを積層してなる半導体集積回路装置において動作させたい半導体チップを選択するために、複数の半導体チップを貫通するようにして配置・形成された複数の貫通配線を用いる技術が知られている（例えば、特許文献１及び特許文献２参照）
【０００３】
【特許文献１】特開２００２−３０５２８３
【特許文献２】特開２００３−６００５３
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術では選択対象である半導体チップの数よりも貫通配線の本数を減らすことができない。例えば、特許文献１記載の技術によれば、ｎ個（ｎは正の整数）の半導体チップに対してｎ本の貫通配線が必要であり、特許文献２記載の技術によればｎ個の半導体チップに対してｎ＋１本の貫通配線が必要である。
【０００５】
そこで、本発明は、選択対象である半導体チップの数よりも貫通配線の本数を減らしてなる半導体チップ選択方法及びその方法に使用可能な半導体チップを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明によれば、複数の半導体チップを積層してなる半導体集積回路装置において前記複数の半導体チップに貫通するようにして配置・形成された複数の貫通配線を用いて少なくとも一つの半導体チップを選択する半導体チップ選択方法であって、
前記複数の貫通配線を、複数の貫通配線群であって各貫通配線群の配線数が他の貫通配線群の配線数との関係において互いに素であるような複数の貫通配線群によって構成し、
前記貫通配線群毎に、該貫通配線群に含まれる前記貫通配線の中から少なくとも一つの前記貫通配線をアサートし、
前記各貫通配線群においてアサートされた前記貫通配線の組み合わせを利用して前記半導体チップを選択する
ことを特徴とする半導体チップ選択方法が得られる。
【０００７】
また、本発明によれば、前記半導体チップ選択方法に使用可能な第１の半導体チップであって、
第１及び第２面を有しており、且つ、前記貫通配線群毎に、前記第１面上に形成された複数の第１端子からなる第１端子群及び前記第２面上に形成された第２端子であって対応する前記第１端子と同数の前記第２端子からなる第２端子群を備えており、
前記各貫通配線群に対応する前記第１端子群における前記第１端子の数は、当該貫通配線群の配線数に等しく、
前記各貫通配線群に対応する前記第１端子群における前記第１端子は、当該貫通配線群の配線数に等しいノードを有し且つ当該ノードを当該ノードと同数の有向辺で有向サイクルを構成するように連結してなる有向サイクルグラフにおいて、前記ノードと一対一に対応付けられるようにして配置されており、
前記各貫通配線群に対応する前記第２端子群における前記第２端子は、前記対応する第１端子と同じ配置状態をとり、
前記第２端子群における前記第２端子の夫々は、対応する前記第１端子群における前記第１端子の一つであって、当該第２端子群に関連した前記有向サイクルグラフにおける当該第２端子に対応する前記ノードの次のノードに対応する前記第１端子に接続されている
ことを特徴とする半導体チップが得られる。
【０００８】
更に、本発明によれば、前記第１の半導体チップを複数個積層してなる第１の半導体集積回路装置であって、
前記半導体チップは、互いに同一構造を備えており、
前記複数の半導体チップは、一の前記半導体チップの前記第１面と他の一の前記半導体チップの前記第２面とを対向させるようにして、且つ、当該半導体集積回路装置を前記半導体チップの積層方向から見た場合に、対応する前記有向サイクルグラフが一致するようにして、積層されている、
ことを特徴とする半導体集積回路装置が得られる。
【０００９】
また、本発明によれば、第２の半導体チップとして、
第１及び第２面を有しており、且つ、前記第１面上に形成された複数の第１端子からなる第１端子群及び前記第２面上に形成された前記第１端子と同数の前記第２端子からなる第２端子群を備えており、
前記第１端子群における前記第１端子は、当該第１端子の数に等しいノードを有し且つ当該ノードを当該ノードと同数の有向辺で有向サイクルを構成するように連結してなる有向サイクルグラフにおいて、前記ノードと一対一に対応付けられるようにして配置されており、
前記第２端子群における前記第２端子は、前記第１端子群における前記第１端子と同じ配置状態をとり、
前記第２端子群における前記第２端子の夫々は、前記第１端子群における前記第１端子の一つであって、当該第２端子群に前記有向サイクルグラフにおける当該第２端子に対応する前記ノードの次のノードに対応する前記第１端子に接続されている
ことを特徴とする半導体チップが得られる。
【００１０】
更に、本発明によれば、前記第２の半導体チップを複数個積層してなる第２の半導体集積回路装置であって、
前記半導体チップは、互いに同一構造を備えており、
前記複数の半導体チップは、一の前記半導体チップの前記第１面と他の一の前記半導体チップの前記第２面とを対向させるようにして積層されており、
一の前記半導体チップの前記第１面上の前記第１端子は、当該半導体集積回路装置を前記半導体チップの積層方向から見た場合に、対応する前記有向サイクルグラフが一致するようにして、他の一の前記半導体チップの前記対向する第２面上の前記第２端子と接続され、それによって前記複数の半導体チップを貫通する貫通配線であって前記第１端子と同数の貫通配線からなる貫通配線群が形成されている
ことを特徴とする半導体集積回路装置が得られる。
【発明の効果】
【００１１】
本発明の半導体チップ選択方法によれば、貫通配線の総数よりも大きい数の半導体チップを選択することができる。例えば、ｎ＋ｍ（ｎ，ｍは互いに素である整数）本の貫通配線によってｎｍ個の半導体チップを選択対象とすることができる。
【００１２】
本発明の第１の半導体チップ及び第１の半導体集積回路装置においては、例えば、各貫通配線群に含まれる貫通配線が互いに交わることのない複数の螺旋のような関係を満たしつつ配される。そのため、各半導体チップ上において貫通配線用に確保すべき領域を減らすことができる。
【００１３】
なお、本発明の第２の半導体チップ及び第２の半導体集積回路装置においても、同様の効果が得られる。
【００１４】
更に、本発明の第１の半導体チップ及び第１の半導体集積回路装置によれば、本発明による半導体チップ選択方法が、同一構成の半導体チップを複数個積層することにより実現できる。すなわち、各層毎に異なる構成の半導体チップを用いる必要がない。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を用いて説明する。なお、以下に示す実施の形態においては、積層される半導体チップはＤＲＡＭチップであり、半導体集積回路装置はＤＲＡＭ装置であるものとして説明を行うが、本発明の概念は他の半導体集積回路装置にも適用可能である。
【００１６】
（第１の実施の形態）
本発明の第１の実施の形態によるＤＲＡＭ装置は、図１に示されるように、インターフェースチップ１００の上に８個のＤＲＡＭチップ１０〜８０が積層されてなるものである。このＤＲＡＭ装置にはＤＲＡＭチップ１０〜８０の選択・識別のためにＤＲＡＭチップ１０〜８０を貫通する貫通配線が設けられている。
【００１７】
ここで、本実施の形態における貫通配線は複数の貫通配線群に分けられており、各貫通配線群における配線数は他の貫通配線群における配線数との関係において互いに素であるという条件を満たしている。加えて、本実施の形態においては、各貫通配線それら自体が各ＤＲＡＭチップの選択に対応付けられているのではなく、貫通配線群毎に一本の貫通配線を選定し、選定された貫通配線の多数の組み合わせのそれぞれを各ＤＲＡＭチップの選択に対応付けている。
【００１８】
例えば、７本の貫通配線をそれぞれＤＲＡＭチップの選択に対応付ける従来のやり方では、最も多くて７個のＤＲＡＭチップしか選択できない。しかし、７本の貫通配線を４本の貫通配線Ｘ１〜Ｘ４からなる貫通配線群と３本の貫通配線Ｙ１〜Ｙ３からなる貫通配線群の２つのグループに分けた場合、図２の表に示されるように、最高で１２個（＝３×４）のＤＲＡＭチップを選択することができる。また、９本の貫通配線を４本の貫通配線Ｘ１〜Ｘ４からなる貫通配線群と５本の貫通配線Ｙ１〜Ｙ５からなる貫通配線群の２つのグループに分けた場合、図３の表に示されるように、最高で２０個（＝４×５）のＤＲＡＭチップを選択することができる。更に、１０本の貫通配線を２本の貫通配線Ｘ１，Ｘ２からなる貫通配線群と３本の貫通配線Ｙ１〜Ｙ３からなる貫通配線群と５本の貫通配線Ｚ１〜Ｚ５からなる貫通配線群の３つの貫通配線群に分けた場合、最高で３０個（＝２×３×５）のＤＲＡＭチップを選択することができる。
【００１９】
このように、貫通配線群毎に一本の貫通配線を選定し、選定された貫通配線の多数の組み合わせのそれぞれを各ＤＲＡＭチップの選択に対応付けることとし、その対応関係に基づいて、アサートすべき貫通配線の組を選定することとすれば、選択・認識可能なＤＲＡＭチップの個数を増やすことが可能となる。
【００２０】
以下、図４〜図９を更に用いて、本実施の形態によるＤＲＡＭ装置について、より具体的に説明する。なお、本実施の形態においては、バンクアドレスで示されるメモリバンクとＤＲＡＭチップ１０〜８０とが一対一に対応しており、選択すべきＤＲＡＭチップ１０〜８０はバンクアドレスＢＡ０，ＢＡ１，ＢＡ２の３つのアドレスの値の組み合わせによって示されている。
【００２１】
図４に示されるように、インターフェースチップ１００上には、これらバンクアドレスＢＡ０〜ＢＡ２の値から選択すべきＤＲＡＭチップ１０〜８０に対応する貫通配線の組み合わせを選定し、その選定した貫通配線の組み合わせをアサートする貫通配線選定回路１１０が設けられている。詳しくは、貫通配線選定回路１１０は、図５に示される真理値表に従ってアサートすべき貫通配線のみをアサートするように構成されている。
【００２２】
なお、図４の貫通配線選定回路１１０の出力部から明らかなように、本実施の形態によるＤＲＡＭ装置は、４本の貫通配線Ｘ１〜Ｘ４からなる貫通配線群と３本の貫通配線Ｙ１〜Ｙ３からなる貫通配線群の２つの貫通配線群を備えている。従って、理論上は１２個のＤＲＡＭチップを選択することができる。そのため、例えば、貫通配線選定回路１１０を含めインターフェースチップ１００の構成を変更すれば、１２個のＤＲＡＭチップを選択することも可能である。例えば、バンクアドレスＢＡ３も選択すべきＤＲＡＭチップを示すために用いられるものとした場合、バンクアドレスＢＡ０〜ＢＡ２に加え、バンクアドレスＢＡ３も貫通配線選定回路１１０に引き込むこととすると共に、バンクアドレスＢＡ０〜ＢＡ３に基づいて貫通配線Ｘ１〜Ｘ４と貫通配線Ｙ１〜Ｙ３との組み合わせを決定することが可能なように、貫通配線選定回路１１０の構成に若干の変更を加えればよい。
【００２３】
図６及び図７に、貫通配線選定回路１１０の例を示す。 }６に示される貫通配線選定回路１１０ａは、バンクアドレスＢＡ３をもＭＯＤ３回路及びＭＯＤ４回路に入力することとすれば１２個のＤＲＡＭチップまで対応可能なものであるが、図７に示される貫通配線選定回路１１０ｂは、９個以上のＤＲＡＭチップを備えているものには対応できない。勿論、いずれの貫通配線選定回路１１０ａ及び１１０ｂも、本実施の形態のように８個のＤＲＡＭチップ１０〜８０の選択には対応可能である。
【００２４】
図８及び図９に示されるように、各ＤＲＡＭチップ１０〜８０における端子は同じ配置状態を採用しており、４Ａ，４Ｂ，４Ｃ，４Ｄに各ＤＲＡＭチップの層番号１〜８を添え字として付した参照符号で示されている。本実施の形態における貫通配線Ｘ１〜Ｘ４は、真っ直ぐ上方に向けて延びており、ＤＲＡＭチップ１０〜８０上において対応する端子４Ａ１〜端子４Ａ８、端子４Ｂ１〜４Ｂ８、端子４Ｃ１〜４Ｃ８、端子４Ｄ１〜４Ｄ８をそれぞれ貫いている。他の貫通配線群における貫通配線Ｙ１〜Ｙ３についても同様に構成されている。
【００２５】
この場合、一組のアサートされた貫通配線に対応する一組の端子の位置は、ＤＲＡＭチップ１０〜８０毎に異なっている。従って、各ＤＲＡＭチップ１０〜８０は、自己の層番号に対応して自己が選択される場合にアサートされるはずの端子をチェックするように構成されていなければならない。具体的には、各ＤＲＡＭチップ１０〜８０は、自己が選択されているか否かを自己判定し選択されていた場合には内部信号を生成する信号生成回路を備えているが、判定材料としてチェックする端子は各ＤＲＡＭチップ１０〜８０毎に異なっている。例えば、ＤＲＡＭチップ１０においては、端子４Ａ１と端子３Ａ１とが同時に“１”となるときに自己が選択されたことを示す内部信号１１ａを発行する。また、ＤＲＡＭチップ２０においては、端子４Ｂ２と端子３Ｂ２とが同時に“１”となるときに自己が選択されたことを示す内部信号２１ａを発行する。このように、本実施の形態におけるＤＲＡＭチップは各層毎に異なる構成を採らなければならない。しかしながら、この場合にも、貫通配線の本数削減という効果は得ることができる。
【００２６】
（第２の実施の形態）
本発明の第２の実施の形態によるＤＲＡＭ装置は、互いに同一構造を備えるＤＲＡＭチップを積層してなるものである。その他の点（例えば、インターフェースチップ１００の構成など）は上述した第１の実施の形態と同様であるが、すべてのＤＲＡＭチップを同一構成とするために、本実施の形態においては貫通配線の貫通ルートに工夫を凝らしてある。
【００２７】
本実施の形態においては、貫通ルートを説明するために、有向サイクルグラフという概念を導入する。有向サイクルグラフとは、複数のノードを当該ノードと同数の有向辺によって連結されてなるサイクルグラフであって、すべての有向辺がサイクル内の同一方向に向いているようなグラフをいう。また、すべての有向辺が同一方向に向いているようなサイクルを有向サイクルという。
【００２８】
本実施の形態においては、各ＤＲＡＭチップ上の端子は、有向サイクルグラフ上のノードと一対一に対応付けられて配置されている。図１０には、様々な有向サイクルグラフの例が示されている。図１０（ａ）に示されているのは端子数が２の場合であり、図１０（ｂ）に示されているのは端子数が３の場合である。有向サイクルグラフ上のノード遷移というのは論理的なものであるので、図１０（ｃ）に示されるような５つの端子５Ａ〜５Ｅを図示された順番で巡回するような有向サイクルグラフも考えられる。また、各端子はかならずしも単純多角形の頂点上に配置されていなくても良い。例えば、図１０（ｄ）において端子５Ｂは、端子５Ａと端子５Ｃとを結ぶ直線上に位置している。なお、単純多角形とは、各辺を構成する線分が頂点以外で交差しない多角形をいう。但し、物理的な配置と論理的な有向サイクルグラフ上の遷移との対応を分かりやすくし、設計を容易なものとするには、物理的に単純な閉路上にすべての端子が配置されているか（例えば、図１０（ａ）又は図１０（ｄ））、貫通配線数（端子数）に応じた単純多角形の頂点上に各端子が配置されている（例えば、図１０（ｂ））ことが好ましい。
【００２９】
具体的には、貫通配線Ｘ１〜Ｘ４に対応する端子４Ａ〜４Ｄは図１１に示されるように配置され、貫通配線Ｙ１〜Ｙ３に対応する端子３Ａ〜３Ｃは図１２に示されるように配置されている。なお、以下において、端子４Ａ〜４Ｄ及び端子３Ａ〜３Ｃは各ＤＲＡＭチップの下面に形成された下部端子を言うこととし、ＤＲＡＭチップの上面に形成された上部端子には“’（ダッシュ）”を付し下部端子と区別することとする。
【００３０】
図１１及び図１２から明らかなように、下部端子４Ａ〜４Ｄ及び下部端子３Ａ〜３Ｃと上部端子４Ａ’〜４Ｄ’及び上部端子３Ａ’〜３Ｃ’互いに同一の配置状態を採っており、従って、上部端子４Ａ’〜４Ｄ’及び上部端子３Ａ’〜３Ｃ’は対応する下部端子４Ａ〜４Ｄ及び下部端子３Ａ〜３Ｃの直上に位置している。しかしながら、下部端子４Ａ〜４Ｄ及び下部端子３Ａ〜３Ｃとその直上に位置する上部端子４Ａ’〜４Ｄ’及び上部端子３Ａ’〜３Ｃ’とは、各ＤＲＡＭチップ内部では接続されていない。
【００３１】
図１１及び図１２に示されるように、下部端子４Ａ〜４Ｄ及び下部端子３Ａ〜３Ｃは、夫々、上部端子４Ｄ’〜４Ｃ’及び上部端子３Ｃ’〜３Ｂ’に接続されている。すなわち、図１１においては、“４Ｄ→４Ｃ→４Ｂ→４Ａ→４Ｄ”と巡回する有向サイクルグラフにおいて、各下部端子４Ａ，４Ｂ，４Ｃ，４Ｄとそれらに対応するノードの次ノードに対応する４Ｄ’，４Ａ’，４Ｂ’，４Ｃ’とが接続されている。同様に、図１２においては、“３Ｃ→３Ｂ→３Ａ→３Ｃ”と巡回する有向サイクルグラフにおいて、各下部端子３Ａ，３Ｂ，３Ｃとそれらに対応するノードの次ノードに対応する３Ｃ’，３Ａ’，３Ｂ’とが接続されている。
【００３２】
各ＤＲＡＭチップにおける上部端子と下部端子との間の接続は、ＤＲＡＭチップを積層した際に貫通配線の一部を構成するものである。従って、このようなＤＲＡＭチップを積層して得られたＤＲＡＭ装置における貫通配線は、第１の実施の形態とは異なり、常に直上の端子を貫通し続けるわけではない。
【００３３】
本実施の形態においては、下側に位置するＤＲＡＭチップの上部端子４Ａ’〜４Ｄ’及び上部端子３Ａ’〜３Ｃ’が、その直上に位置するＤＲＡＭチップの下部端子４Ａ〜４Ｄ及び下部端子３Ａ〜３Ｃと夫々接続されている。例えば、図１３に示されるように、ＤＲＡＭチップ１０の上部端子４Ａ’１〜４Ｄ’１及び上部端子３Ａ’１〜３Ｃ’１とＤＲＡＭチップ２０の下部端子４Ａ２〜４Ｄ２及び下部端子３Ａ２〜３Ｃ２とが接続され、ＤＲＡＭチップ２０の上部端子４Ａ’２〜４Ｄ’２及び上部端子３Ａ’２〜３Ｃ’２とＤＲＡＭチップ３０の下部端子４Ａ３〜４Ｄ３及び下部端子３Ａ３〜３Ｃ３とが接続されている。即ち、ＤＲＡＭ装置をＤＲＡＭチップ１０〜８０の積層方向（即ち、チップの主面に対して垂直な方向）から見た場合（例えば、上から見た場合）に、対応する有向サイクルグラフが一致している。
【００３４】
上述したようにしてＤＲＡＭチップ１０〜８０を積層すると、ＤＲＡＭチップ１０〜８０を貫通する貫通配線Ｘ１〜Ｘ４及びＹ１〜Ｙ３が形成される。これら各貫通配線は、図１４に示されるように、ＤＲＡＭ装置をＤＲＡＭチップの積層方向から見た場合に、層番号が一つ変化するごとに、有向サイクルグラフ上のノードを当該有向サイクルグラフで定められる方向に一つずつ移動しつつ、関連する下部端子を貫いている。なお、貫通配線Ｙ１〜Ｙ３についても同様である。このように各貫通配線を構成すると、それぞれの層において各貫通配線は図１５に示されるようにして貫通対象である端子を移動する。
【００３５】
図９及び図１５を比較すると、本実施の形態において各ＤＲＡＭチップが自己判定用に用いなければならない下部端子は、いずれの層においても下部端子４Ａ及び３Ａである。４層以降についても図５を用いて確認すれば明らかなように、チェック対象である下部端子４Ａ及び３Ａに変化はない。ここで、いずれの層においても直接的なチェック対象となる下部端子を特定端子とよぶこととする。
【００３６】
本実施の形態においては、図１５に示されるように、各ＤＲＡＭチップに搭載される信号生成回路１２，２２，３２は、特定端子４Ａ１，４Ａ２，４Ａ３及び３Ａ１，３Ａ２，３Ａ３がアサートされているかどうかをチェックすればよい。従って、本実施の形態においては、各層において同一構成のＤＲＡＭチップを用いることができる。
【００３７】
なお、図１５に示されるＤＲＡＭチップ１０〜３０に設けられている信号生成回路１２〜３２は、信頼性を高めるため、特定端子以外の下部端子がアサートされていないこともチェック対象としている。従って、各信号生成回路１２〜３２においては、特定端子がアサートされており、且つ、特定端子以外の下部端子がアサートされていない場合に限り、内部信号１２ａ〜３２ａが発行される。
【００３８】
これに対して、図１６に示されるように、各信号生成回路１３〜３３においては、特定端子の状態のみをチェック対象とするようにすることも可能である。この場合、特定端子以外の端子の状態はチェックしていないので、特定端子以外の端子はアサートされていてもされていなくても良い。従って、図５に示される表を満たすようにして、適切な貫通配線をアサートすれば複数のＤＲＡＭチップを同時に選択することができる。例えば、貫通配線Ｘ１と貫通配線Ｙ１及びＹ２の３本を同時にアサートすると、ＤＲＡＭチップ１０とＤＲＡＭチップ５０とを同時に選択することができる。
【００３９】
（第３の実施の形態）
本発明の第３の実施の形態によるＤＲＡＭ装置においては、インターフェースチップに貫通配線選定回路を設けていない。その代わりに、貫通配線Ｘ１及びＹ１のみをＶＤＤに固定し他の貫通配線Ｘ２〜Ｘ４及びＹ２，Ｙ３をＧＮＤ固定とする。即ち、正論理の場合、本実施の形態においては貫通配線Ｘ１及びＹ１のみが常時アサートされていることとなる。
【００４０】
下部端子及び上部端子の配列並びに下部端子と上部端子との接続を第２の実施の形態の場合と同様にすると、各層ごとにアサートされている下部端子が夫々の有向サイクルに従って４Ａ→４Ｄ→４Ｃ→４Ｂ→４Ａ、３Ａ→３Ｃ→３Ｂ→３Ａと変化していく。この変化を考慮し、すべての下部端子の組み合わせをチェックすると、アサートされている下部端子の組み合わせによって自己の層番号を知ることができる。
【００４１】
具体的には、本実施の形態における各ＤＲＡＭチップには図１７に示されるような層番号認識回路１０５が設けられている。層番号認識回路１０５は、アサートされている下部端子の組み合わせから自己の層番号を認識し、認識信号ＩＤ１〜ＩＤ８のいずれか一つをＬレベルとする。この層番号認識回路１０５の出力は、図１８に示される信号生成回路１０６に入力される。
【００４２】
図１８に示される信号生成回路１０６は、接点１０６ａと電源との間に接続されたｐチャネルトランジスタ１０６ｂと、接点１０６ａとＧＮＤとの間に並列接続された８個の２入力ＮＡＮＤ回路１０６ｃと、接点１０６ａのレベルを維持すると共に内部信号線１０６ｅに伝達するラッチ回路１０６ｄを備えている。ｐチャネルトランジスタ１０６ｂのゲートには、信号αが入力されている。信号αは接点１０６ａをプリチャージすべきときにＬレベルとなってｐチャネルトランジスタ１０６ｂをオンさせる。各ＮＡＮＤ回路１０６ｃは、接点１０６ａとＧＮＤとの間に従属接続された２つのｎチャネルトランジスタから構成されている。各ＮＡＮＤ回路の一方の入力（ＧＮＤに接続されるｎチャネルトランジスタのゲート）には層番号認識回路１０５のＩＤ１〜ＩＤ８がインバータを介して接続されている。各ＮＡＮＤ回路の他方の入力（接点１０６ａに接続されるｎチャネルトランジスタのゲート）には、各層がバンクアドレスＢＡ０〜ＢＡ２によって選択指示された層である場合にアサートされるような層選択信号（ＢＡ０Ｎ１Ｎ２Ｎなど）が入力されている。ここで、図１８において、“Ｎ”とはＮｏｔ（＝偽：０）を示し、“Ｔ”とはＴｒｕｅ（＝真：１）を示す。また、Ｎ又はＴの直前に記載された数値はバンクアドレスの番号である。従って、例えば、一層目のチップが選択されている場合には、層選択信号ＢＡ０Ｎ１Ｎ２Ｎのみがアサートされ、二層目のチップが選択されている場合には、層選択信号ＢＡ０Ｔ１Ｎ２Ｎのみがアサートされる。なお、層選択信号ＢＡ０Ｎ１Ｎ２Ｎのような信号は、例えば、インターフェースチップで生成して各ＤＲＡＭチップに分配することとしても良いし、各ＤＲＡＭチップにバンクアドレスＢＡ０〜ＢＡ２も引き込み、各ＤＲＡＭチップ内で生成させることとしても良い。
【００４３】
図１９には、一層目のＤＲＡＭチップ１０に搭載されている信号生成回路１０６の動作が示されている。一層目のＤＲＡＭチップ１０の場合、認識信号ＩＤ１のみがＬレベルであり、他の認識信号ＩＤ２〜ＩＤ８はＨレベルである。この状態で、信号αがアサートされる（信号αがＬレベルになる）と、接点１０６ａが電源と一時的に接続されて接点１０６ａがプリチャージされる。接点１０６ａがプリチャージされた状態は、ラッチ回路１０６ｄによって保持されると共に、内部信号線１０６ｅに伝達される。その状態で、バンクアドレスが発行されると、そのバンクアドレスに対応する層選択信号（ＢＡ０Ｎ１Ｎ２Ｎなど）のみがアサートされる。例えば、バンクアドレスにより一層目のＤＲＡＭチップ１０が選択されている場合には、層選択信号ＢＡ０Ｎ１Ｎ２ＮのみがＨレベルになり、他の層選択信号（例えば、ＢＡ０Ｔ１Ｎ２Ｎなど）はＬレベルとなる。この場合、認識信号ＩＤ１に対応するＮＡＮＤ回路１０６ｃがＬレベルを出力する。即ち、接点１０６ａがＧＮＤに接続されて、内部信号線１０６ｅがＬレベルを出力する。一方、バンクアドレスにより選択されたチップが一層目ではなく例えば二層目のＤＲＡＭチップ２０であった場合、層選択信号ＢＡ０Ｔ１Ｎ２ＮのみがＨレベルとなり、他の層選択信号（例えば、ＢＡ０Ｎ１Ｎ２Ｎなど）はＬレベルとなる。この場合、いずれのＮＡＮＤ回路１０６ｃもＮＡＮＤ条件を満たさない。従って、接点１０６ａのレベルは信号αに応じてプリチャージされたＨレベルに維持され、同様にして内部信号線１０６ｅもＨレベルに維持される。
【００４４】
他の層のＤＲＡＭチップ２０〜８０に搭載されている信号生成回路１０６も、上述した一層目のＤＲＡＭチップに搭載されている信号生成回路１０６と同様にして動作する。即ち、バンクアドレスによって自己の層が選択された場合のみ、内部信号線１０６ｅ（接点１０６ａ）のレベルがＬレベルとなり、一方、自己の層が選択されない場合には、内部信号線１０６ｅ（接点１０６ａ）のレベルはＨレベルに維持される。
【００４５】
以上説明してきた本発明の実施の形態によるＤＲＡＭ装置は様々な変形が可能である。例えば、第１の実施の形態におけるインターフェースチップ及び貫通配線と第３の実施の形態における層番号認識回路及び信号生成回路とを組み合わせれば、第１の実施の形態のように直上に延びるような貫通配線の場合でも同一構成のチップでチップ選択を実現することができる。なお、この場合、層番号認識回路１０５ａと下部端子との接続関係は、図２０に示されるようになる。
【００４６】
また、上述した実施の形態においては、貫通配線群が複数あった場合についてのみ例示してきたが、例えば、第２又は第３の実施の形態において、貫通配線群を一組のみ備えていることとしても良い。
【００４７】
更に、上述した実施の形態においては、層選択とバンクアドレスとを対応させた場合の例について説明してきたが、いずれの層を選択すべきかの信号はアドレス信号だけには限られず、例えばチップセレクト信号などを利用することとしても良い。
【産業上の利用可能性】
【００４８】
本発明は、上に例示したＤＲＡＭ装置のみならず、複数層の半導体チップを積層し且つチップ選択を行う必要性のある半導体集積回路装置に適用可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施の形態によるＤＲＡＭ装置の構成を示す図である。
【図２】本発明の第１の実施の形態におけるＤＲＡＭチップ選択方法の一例を説明するための表である。
【図３】本発明の第１の実施の形態におけるＤＲＡＭチップ選択方法の他の例を説明するための表である。
【図４】図１に示されるインターフェースチップ１００の構成を示す図である。
【図５】図４に示される貫通配線選定回路の動作を規定する表である。
【図６】図４に示される貫通配線選定回路の一例を示す図である。
【図７】図４に示される貫通配線選定回路の他の例を示す図である。
【図８】第１の実施の形態における貫通配線がどのように延びているかを示す図である。
【図９】図１に示されるＤＲＡＭチップの構成を例示した図である。
【図１０】本発明の第２の実施の形態において導入した有向サイクルグラフを説明するための図である。
【図１１】第２の実施の形態における各ＤＲＡＭチップ上の一組の端子（端子数４）の接続関係を示す図である。
【図１２】第２の実施の形態における各ＤＲＡＭチップ上の他の組の端子（端子数３）の接続関係を示す図である。
【図１３】図１１及び図１２に示されるＤＲＡＭチップが積層されたときに貫通配線がどのような形態をとるかを示す図である。
【図１４】第２の実施の形態におけるＤＲＡＭチップの下部端子（端子数４）と貫通配線との関係を示す図である。
【図１５】第２の実施の形態におけるＤＲＡＭチップの構成の例を示す図である。
【図１６】第２の実施の形態におけるＤＲＡＭチップの構成の他の例を示す図である。
【図１７】本発明の第３の実施の形態において各ＤＲＡＭチップ上に設けられる層番号認識回路の構成を示す図である。
【図１８】第３の実施の形態において層番号認識回路の後段に接続される信号生成回路の構成を示す図である。
【図１９】図１８に示される信号生成回路であって一層目のチップに搭載されたものの動作を示すタイミングチャートである。
【図２０】第１の実施の形態と第３の実施の形態とを組み合わせる場合の層番号認識回路の構成を示す図である。
【符号の説明】
【００５０】
１０〜８０ ＤＲＡＭチップ
１１，２１，３１，１２，２２，３２，１３，２３，３３ 信号生成回路
１００ インターフェースチップ
１１０ 貫通配線選定回路
１０５ 層番号認識回路
１０６ 信号生成回路
Ｘ１〜Ｘ４，Ｙ１〜Ｙ３ 貫通配線
４Ａ〜４Ｄ，３Ａ〜３Ｃ 端子（下部端子）
【特許請求の範囲】
【請求項１】
複数の半導体チップを積層してなる半導体集積回路装置において前記複数の半導体チップに貫通するようにして配置・形成された複数の貫通配線を用いて少なくとも一つの半導体チップを選択する半導体チップ選択方法であって、
前記複数の貫通配線を、複数の貫通配線群であって各貫通配線群の配線数が他の貫通配線群の配線数との関係において互いに素であるような複数の貫通配線群によって構成し、
前記貫通配線群毎に、該貫通配線群に含まれる前記貫通配線の中から少なくとも一つの前記貫通配線をアサートし、
前記各貫通配線群においてアサートされた前記貫通配線の組み合わせを利用して前記半導体チップを選択する
ことを特徴とする半導体チップ選択方法。
【請求項２】
請求項１記載の半導体チップ選択方法に使用可能な半導体チップであって、
第１及び第２面を有しており、且つ、前記貫通配線群毎に、前記第１面上に形成された複数の第１端子からなる第１端子群及び前記第２面上に形成された第２端子であって対応する前記第１端子と同数の前記第２端子からなる第２端子群を備えており、
前記各貫通配線群に対応する前記第１端子群における前記第１端子の数は、当該貫通配線群の配線数に等しく、
前記各貫通配線群に対応する前記第１端子群における前記第１端子は、当該貫通配線群の配線数に等しいノードを有し且つ当該ノードを当該ノードと同数の有向辺で有向サイクルを構成するように連結してなる有向サイクルグラフにおいて、前記ノードと一対一に対応付けられるようにして配置されており、
前記各貫通配線群に対応する前記第２端子群における前記第２端子は、前記対応する第１端子と同じ配置状態をとり、
前記第２端子群における前記第２端子の夫々は、対応する前記第１端子群における前記第１端子の一つであって、当該第２端子群に関連した前記有向サイクルグラフにおける当該第２端子に対応する前記ノードの次のノードに対応する前記第１端子に接続されている
ことを特徴とする半導体チップ。
【請求項３】
請求項２記載の半導体チップであって、前記貫通配線群毎に前記第２端子のいずれか一つを特定端子と定義した場合において、
すべての前記貫通配線群における前記特定端子に接続され、当該特定端子のすべてがアサートされている場合に自己が選択されたことを示す信号を生成する信号生成回路を更に備えている
ことを特徴とする半導体チップ。
【請求項４】
請求項２記載の半導体チップであって、複数個積層されて半導体集積回路装置として用いられる際には、一の半導体チップにおける前記第２端子であって前記貫通配線群毎に一つずつのみ選択された前記第２端子を固定的にアサートされる半導体チップにおいて、
アサートされた前記第２端子の組み合わせから前記半導体集積回路装置における自己の層番号を認識するための層番号認識回路と、
いずれの層番号の前記半導体チップを選択すべきかを示す信号と前記層番号認識回路の認識結果を受けて、前記信号により示される層番号と前記層番号認識回路の認識結果とが一致している場合に自己が選択されたことを示す内部信号を生成する信号生成回路を
更に備えている、ことを特徴とする半導体チップ。
【請求項５】
請求項２乃至４のいずれかに記載の半導体チップであって、
一の前記第２端子群を構成する前記第２端子は、単純多角形の頂点に相当する位置に夫々配置されている、
ことを特徴とする半導体チップ。
【請求項６】
請求項２乃至５のいずれかに記載の半導体チップを複数個積層してなる半導体集積回路装置であって、
前記半導体チップは、互いに同一構造を備えており、
前記複数の半導体チップは、一の前記半導体チップの前記第１面と他の一の前記半導体チップの前記第２面とを対向させるようにして、且つ、当該半導体集積回路装置を前記半導体チップの積層方向から見た場合に、対応する前記有向サイクルグラフが一致するようにして、積層されている、
ことを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
前記各貫通配線群に含まれる前記貫通配線の各々は、当該半導体集積回路装置を前記半導体チップの積層方向から見た場合に、前記層番号が一つ変化するごとに、前記有向サイクルグラフ上の前記ノードを当該有向サイクルグラフで定められる方向に一つずつ移動するようにして、配置されている
ことを特徴とする半導体集積回路装置。
【請求項８】
請求項３記載の半導体チップを複数個積層してなる半導体集積回路装置であって、
前記半導体チップは、互いに同一構造を備えており、
前記複数の半導体チップは、一の前記半導体チップの前記第１面と他の一の前記半導体チップの前記第２面とを対向させるようにして、且つ、当該半導体集積回路装置を前記半導体チップの積層方向から見た場合に、対応する前記有向サイクルグラフが一致するようにして、積層されている半導体集積回路装置において、
いずれの層番号の前記半導体チップを選択すべきかを示す信号の内容に基づいて前記貫通配線毎に少なくとも一つの貫通配線を選定し、当該選定した貫通配線をアサートする貫通配線選定回路を更に備える
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記貫通配線選定回路は、前記半導体集積回路装置を構成する前記半導体チップから二以上の前記半導体チップを同時に選択する場合には、前記複数の貫通配線群のうちの少なくとも一つの貫通配線群に含まれる二以上の貫通配線を同時に選定し、且つ、当該選定された貫通配線を同時にアサートする
ことを特徴とする半導体集積回路装置。
【請求項１０】
第１及び第２面を有しており、且つ、前記第１面上に形成された複数の第１端子からなる第１端子群及び前記第２面上に形成された前記第１端子と同数の前記第２端子からなる第２端子群を備えており、
前記第１端子群における前記第１端子は、当該第１端子の数に等しいノードを有し且つ当該ノードを当該ノードと同数の有向辺で有向サイクルを構成するように連結してなる有向サイクルグラフにおいて、前記ノードと一対一に対応付けられるようにして配置されており、
前記第２端子群における前記第２端子は、前記第１端子群における前記第１端子と同じ配置状態をとり、
前記第２端子群における前記第２端子の夫々は、前記第１端子群における前記第１端子の一つであって、当該第２端子群に前記有向サイクルグラフにおける当該第２端子に対応する前記ノードの次のノードに対応する前記第１端子に接続されている
ことを特徴とする半導体チップ。
【請求項１１】
請求項１０記載の半導体チップを複数個積層してなる半導体集積回路装置であって、
前記半導体チップは、互いに同一構造を備えており、
前記複数の半導体チップは、一の前記半導体チップの前記第１面と他の一の前記半導体チップの前記第２面とを対向させるようにして積層されており、
一の前記半導体チップの前記第１面上の前記第１端子は、当該半導体集積回路装置を前記半導体チップの積層方向から見た場合に、対応する前記有向サイクルグラフが一致するようにして、他の一の前記半導体チップの前記対向する第２面上の前記第２端子と接続され、それによって前記複数の半導体チップを貫通する貫通配線であって前記第１端子と同数の貫通配線からなる貫通配線群が形成されている
ことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１記載の半導体集積回路装置において、
前記貫通配線の各々は、前記貫通配線群の配線数が３以上の場合には、一層毎に前記有向サイクルグラフにおける隣接ノードを当該有向サイクルで定められる順番に従って通ってなる有向多角螺旋状の電気的パスを形成する
ことを特徴とする半導体集積回路装置。
【請求項１】
複数の半導体チップを積層してなる半導体集積回路装置において前記複数の半導体チップに貫通するようにして配置・形成された複数の貫通配線を用いて少なくとも一つの半導体チップを選択する半導体チップ選択方法であって、
前記複数の貫通配線を、複数の貫通配線群であって各貫通配線群の配線数が他の貫通配線群の配線数との関係において互いに素であるような複数の貫通配線群によって構成し、
前記貫通配線群毎に、該貫通配線群に含まれる前記貫通配線の中から少なくとも一つの前記貫通配線をアサートし、
前記各貫通配線群においてアサートされた前記貫通配線の組み合わせを利用して前記半導体チップを選択する
ことを特徴とする半導体チップ選択方法。
【請求項２】
請求項１記載の半導体チップ選択方法に使用可能な半導体チップであって、
第１及び第２面を有しており、且つ、前記貫通配線群毎に、前記第１面上に形成された複数の第１端子からなる第１端子群及び前記第２面上に形成された第２端子であって対応する前記第１端子と同数の前記第２端子からなる第２端子群を備えており、
前記各貫通配線群に対応する前記第１端子群における前記第１端子の数は、当該貫通配線群の配線数に等しく、
前記各貫通配線群に対応する前記第１端子群における前記第１端子は、当該貫通配線群の配線数に等しいノードを有し且つ当該ノードを当該ノードと同数の有向辺で有向サイクルを構成するように連結してなる有向サイクルグラフにおいて、前記ノードと一対一に対応付けられるようにして配置されており、
前記各貫通配線群に対応する前記第２端子群における前記第２端子は、前記対応する第１端子と同じ配置状態をとり、
前記第２端子群における前記第２端子の夫々は、対応する前記第１端子群における前記第１端子の一つであって、当該第２端子群に関連した前記有向サイクルグラフにおける当該第２端子に対応する前記ノードの次のノードに対応する前記第１端子に接続されている
ことを特徴とする半導体チップ。
【請求項３】
請求項２記載の半導体チップであって、前記貫通配線群毎に前記第２端子のいずれか一つを特定端子と定義した場合において、
すべての前記貫通配線群における前記特定端子に接続され、当該特定端子のすべてがアサートされている場合に自己が選択されたことを示す信号を生成する信号生成回路を更に備えている
ことを特徴とする半導体チップ。
【請求項４】
請求項２記載の半導体チップであって、複数個積層されて半導体集積回路装置として用いられる際には、一の半導体チップにおける前記第２端子であって前記貫通配線群毎に一つずつのみ選択された前記第２端子を固定的にアサートされる半導体チップにおいて、
アサートされた前記第２端子の組み合わせから前記半導体集積回路装置における自己の層番号を認識するための層番号認識回路と、
いずれの層番号の前記半導体チップを選択すべきかを示す信号と前記層番号認識回路の認識結果を受けて、前記信号により示される層番号と前記層番号認識回路の認識結果とが一致している場合に自己が選択されたことを示す内部信号を生成する信号生成回路を
更に備えている、ことを特徴とする半導体チップ。
【請求項５】
請求項２乃至４のいずれかに記載の半導体チップであって、
一の前記第２端子群を構成する前記第２端子は、単純多角形の頂点に相当する位置に夫々配置されている、
ことを特徴とする半導体チップ。
【請求項６】
請求項２乃至５のいずれかに記載の半導体チップを複数個積層してなる半導体集積回路装置であって、
前記半導体チップは、互いに同一構造を備えており、
前記複数の半導体チップは、一の前記半導体チップの前記第１面と他の一の前記半導体チップの前記第２面とを対向させるようにして、且つ、当該半導体集積回路装置を前記半導体チップの積層方向から見た場合に、対応する前記有向サイクルグラフが一致するようにして、積層されている、
ことを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
前記各貫通配線群に含まれる前記貫通配線の各々は、当該半導体集積回路装置を前記半導体チップの積層方向から見た場合に、前記層番号が一つ変化するごとに、前記有向サイクルグラフ上の前記ノードを当該有向サイクルグラフで定められる方向に一つずつ移動するようにして、配置されている
ことを特徴とする半導体集積回路装置。
【請求項８】
請求項３記載の半導体チップを複数個積層してなる半導体集積回路装置であって、
前記半導体チップは、互いに同一構造を備えており、
前記複数の半導体チップは、一の前記半導体チップの前記第１面と他の一の前記半導体チップの前記第２面とを対向させるようにして、且つ、当該半導体集積回路装置を前記半導体チップの積層方向から見た場合に、対応する前記有向サイクルグラフが一致するようにして、積層されている半導体集積回路装置において、
いずれの層番号の前記半導体チップを選択すべきかを示す信号の内容に基づいて前記貫通配線毎に少なくとも一つの貫通配線を選定し、当該選定した貫通配線をアサートする貫通配線選定回路を更に備える
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記貫通配線選定回路は、前記半導体集積回路装置を構成する前記半導体チップから二以上の前記半導体チップを同時に選択する場合には、前記複数の貫通配線群のうちの少なくとも一つの貫通配線群に含まれる二以上の貫通配線を同時に選定し、且つ、当該選定された貫通配線を同時にアサートする
ことを特徴とする半導体集積回路装置。
【請求項１０】
第１及び第２面を有しており、且つ、前記第１面上に形成された複数の第１端子からなる第１端子群及び前記第２面上に形成された前記第１端子と同数の前記第２端子からなる第２端子群を備えており、
前記第１端子群における前記第１端子は、当該第１端子の数に等しいノードを有し且つ当該ノードを当該ノードと同数の有向辺で有向サイクルを構成するように連結してなる有向サイクルグラフにおいて、前記ノードと一対一に対応付けられるようにして配置されており、
前記第２端子群における前記第２端子は、前記第１端子群における前記第１端子と同じ配置状態をとり、
前記第２端子群における前記第２端子の夫々は、前記第１端子群における前記第１端子の一つであって、当該第２端子群に前記有向サイクルグラフにおける当該第２端子に対応する前記ノードの次のノードに対応する前記第１端子に接続されている
ことを特徴とする半導体チップ。
【請求項１１】
請求項１０記載の半導体チップを複数個積層してなる半導体集積回路装置であって、
前記半導体チップは、互いに同一構造を備えており、
前記複数の半導体チップは、一の前記半導体チップの前記第１面と他の一の前記半導体チップの前記第２面とを対向させるようにして積層されており、
一の前記半導体チップの前記第１面上の前記第１端子は、当該半導体集積回路装置を前記半導体チップの積層方向から見た場合に、対応する前記有向サイクルグラフが一致するようにして、他の一の前記半導体チップの前記対向する第２面上の前記第２端子と接続され、それによって前記複数の半導体チップを貫通する貫通配線であって前記第１端子と同数の貫通配線からなる貫通配線群が形成されている
ことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１記載の半導体集積回路装置において、
前記貫通配線の各々は、前記貫通配線群の配線数が３以上の場合には、一層毎に前記有向サイクルグラフにおける隣接ノードを当該有向サイクルで定められる順番に従って通ってなる有向多角螺旋状の電気的パスを形成する
ことを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２００６−３１３６０７（Ｐ２００６−３１３６０７Ａ）
【公開日】平成１８年１１月１６日（２００６．１１．１６）
【国際特許分類】
【出願番号】特願２００５−１３６６５９（Ｐ２００５−１３６６５９）
【出願日】平成１７年５月９日（２００５．５．９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成１８年１１月１６日（２００６．１１．１６）
【国際特許分類】
【出願日】平成１７年５月９日（２００５．５．９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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