【課題】フォトリソグラフィ法に用いるフォトマスクの枚数を少なくする。
【解決手段】第１の膜を形成し、該第１の膜上にフォトリソグラフィ法により第１のレジストマスクを形成し、第１のレジストマスクを用いて所定のパターンを有する第１の層を形成し、第１のレジストマスクを除去し、第２の膜を形成し、該第２の膜上にフォトリソグラフィ法により第１のレジストマスクと同一のフォトマスクにより第２のレジストマスクを形成し、該第２のレジストマスクを縮小して第３のレジストマスクを形成し、第３のレジストマスクを用いて所定のパターンを有する第２の層を形成する。 （もっと読む）

【課題】絶縁破壊に至らない微量の電荷の蓄積を抑制した半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成された半導体素子１及び保護ダイオード２を備えている。半導体基板１１の上には、半導体素子１及び保護ダイオード２を覆うように第１の層間絶縁膜２２が形成されている。第１の層間絶縁膜２２には、半導体素子１と電気的に接続された第１のプラグ２５と、保護ダイオード２と電気的に接続された第２のプラグ２３、２４とが形成されている。第２のプラグ２３、２４の上面の面積は、第１のプラグ２５の上面の面積よりも大きい。 （もっと読む）

【課題】側壁転写加工技術を用いる場合に、転写用のマスクが非対称な形状となることに起因した不具合を極力防止する
【解決手段】半導体基板１上に、ゲート電極を形成するための膜を積層形成する。第１膜としてシリコン窒化膜８ａ、第２膜としてシリコン酸化膜９ａを積層形成する。シリコン酸化膜９ａを加工して芯材パターン９を形成する。ウェット処理によりシリコン窒化膜８ａを選択的エッチングして、所定深さまで除去すると共に、芯材パターン９の直下に括れ部８ｂを形成する。非晶質シリコン膜１１ａを形成し、エッチバックによりスペーサパターン１１を形成する。芯材パターン９をエッチングにより除去すると独立したスペーサパターン１１を得ることができ、これをマスクとしてシリコン窒化膜８ａをＲＩＥエッチング加工しマスクパターン８を形成する。イオンが斜入しても芯材パターン９の直下部分が偏ったエッチング状態とならない。 （もっと読む）

【課題】コンタクト抵抗の増大を防止できるようにする、記憶部と論理部とを混載する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】半導体基板１の上にビット線コンタクト領域２０と、ビット線コンタクト領域を含め、行方向に延伸する複数の第１のゲート絶縁膜１１とを形成し、ビット線コンタクト領域２０を挟んでビット線拡散層２を形成し、ビット線拡散層２及び第１のゲート絶縁膜１１の上に導電膜４を形成し、導電膜４からビット線拡散層２と交差するコントロールゲート電極４ａを形成し、少なくともビット線コンタクト領域２０の第１のゲート絶縁膜１１を除くと共に、ビット線コンタクト領域２０に、その両側のビット線拡散層２同士を接続するように接続拡散層を形成する。コントロールゲート電極４ａを形成する時に、ビット線コンタクト領域２０の上及びその両側のビット線拡散層２の上にまたがるように導電膜４を残存させる。 （もっと読む）

【課題】ＭＯＮＯＳ型半導体記憶装置の電荷蓄積用のトラップ膜及びビット線拡散層を有する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０１に形成され、それぞれ行方向に延伸する複数のビット線拡散層１０４と、半導体基板１０１上における互いに隣接する各ビット線拡散層１０４同士の間に形成され、それぞれが電荷トラップ膜１０２ｂを含む複数のＯＮＯ膜１０２と、複数のビット線拡散層１０４の上にそれぞれ形成された複数のビット線絶縁膜１０５と、半導体基板１０１の上にそれぞれ複数のＯＮＯ膜１０２及び複数のビット線絶縁膜１０５を覆うように形成され、各ビット線拡散層１０４と交差して列方向に延伸する複数のワード線１０６とを有している。ビット線絶縁膜１０５の膜厚はＯＮＯ膜１０２の膜厚よりも小さく、且つビット線絶縁膜１０５の上面はＯＮＯ膜１０２の上面と平行である。 （もっと読む）

【課題】隣り合うワードラインの間においてショートが発生する虞がある。
【解決手段】半導体装置の製造方法では、半導体基板１０１の上面上にトラップ膜１０２、第１の導電膜１０３、第１の絶縁膜１０４、第２の絶縁膜１０５及び第３の絶縁膜１０６を順次形成した後、第３の絶縁膜１０６、第２の絶縁膜１０５、第１の絶縁膜１０４及び第１の導電膜１０３を貫通する開口部１０８を列方向に並べて形成する。その後、半導体基板１０１の上部のうち各開口部１０８の底面下に位置する部分にビットライン１０９を形成してから、各開口部１０８の内部に第４の絶縁膜１１０を埋める。それから、第２の絶縁膜１０５の上面が露出するように第３の絶縁膜１０６と第４の絶縁膜１１０とをＣＭＰにより除去したのち、第２の絶縁膜１０５及び第１の絶縁膜１０４を除去して第１の導電膜１０３及び第４の絶縁膜１１０を第２の導電膜１１１で覆う。その後、第１の導電膜１０３及び第２の導電膜１１１を選択的に除去する。 （もっと読む）

【課題】ウエハの設置状態にかかわらず、ドレイン領域およびソース領域をゲート電極に対して対称に形成することにより、単一セルにおける電流の対称性を確保する。
【解決手段】
半導体基板上にゲート酸化膜を形成する。ゲート酸化膜上にゲート電極を形成する。半導体基板の表面のゲート電極を挟む位置にドレイン領域およびソース領域を形成する。ドレイン領域およびソース領域を形成する工程は、半導体基板をイオン注入装置の搭載ステージ上に載置して、ゲート電極をマスクとして半導体基板の表面に不純物イオンを注入する第１のイオン注入工程と、搭載ステージの載置面内において、半導体基板を搭載ステージに対して１８０°回転させた向きに搭載ステージ上に再載置して、ゲート電極をマスクとして半導体基板の表面に不純物イオンを注入する第２のイオン注入工程と、を含む。 （もっと読む）

【課題】メモリ装置を製造するための方法。
【解決手段】ナノ粒子２４４を含むメモリ装置１００を製造するための方法であって、少なくとも１つの半導体をベースとする基板において、ソースおよびドレイン領域１１８、１２０と、ソースおよびドレイン領域１１８、１２０の間に配置され、かつメモリ装置１００のチャネル１２１を形成するための基板の少なくとも１つの領域上に少なくとも１つの第１の誘電体２４１とを形成するステップと、少なくとも１つの導電材料のナノ粒子を懸濁した状態で含み、少なくとも第１の誘電体２４１を覆う少なくとも１つのイオン液を堆積するステップと、ナノ粒子２４４の堆積物を少なくとも第１の誘電体２４１上に形成するステップと、残りのイオン液を除去するステップと、ナノ粒子２４４の堆積物の少なくとも一部上に、少なくとも１つの第２の誘電体２５２および少なくとも１つの制御ゲート２５４を形成するステップとを含む。 （もっと読む）

【課題】モリセルトランジスタ素子以外の周辺回路の特性を低減させることなく、書込み特性の劣化を抑制した半導体記憶装置を提供すること。
【解決手段】ホットエレクトロン注入による書込み方式の半導体記憶装置１０１において、例えば、Ｐ＋半導体基板１０と、Ｐ＋半導体基板１０上に形成されるＰ−エピ層（半導体層）であって、Ｐ＋半導体基板１０よりも高い抵抗を持つＰ−エピ層１１（半導体層）と、Ｐ−エピ層１１に形成されたメモリセルトランジスタ素子２０と、メモリセルトランジスタ素子２０の下方のＰ−エピ層１１内に、底部がＰ＋半導体基板１０に到達する深さで形成されたＰ＋不純物拡散領域１２であって、Ｐ−エピ層１１よりも低い抵抗を持つＰ＋不純物拡散領域１２と、を備える半導体記憶装置である。 （もっと読む）

【課題】本発明の目的は、欠陥の少ない良質な塗布型酸化シリコン膜の製造方法を提供することにある。
【解決手段】本発明の一態様にかかる半導体装置の製造方法は、半導体基板に素子分離溝を形成し、前記素子分離溝の内部に、前記素子分離溝を埋め込むように、シリコン化合物膜を形成し、第１の温度での第１の酸化処理により、前記シリコン化合物膜の表面を、酸化剤及び不純物の通過を許容しつつもシリコン原子を含む揮発物が通過不可能な揮発物放出防止層に、改質し、前記第１の温度よりも高い第２の温度での第２の酸化処理により、前記素子分離溝の内部に、塗布型酸化シリコン膜を形成する。 （もっと読む）

【課題】第２領域において不純物低密度拡散領域をゲート電極に近接して形成することができる半導体装置、及びその製造方法を得る。
【解決手段】半導体不揮発性メモリ１０は、第１ゲート電極２２と一対の第１不純物拡散領域２４と一対の第１サイドウォール部２６とを有し構成された第１ＭＯＳ型電界効果トランジスタ１８と、第２ゲート電極４２と一対の第２不純物拡散領域４４と一対の第２サイドウォール部４６とを有し構成された第２ＭＯＳ型電界効果トランジスタ２０とを備える。第２サイドウォール部４６の第２下部絶縁膜５４は、Ｐ型半導体基板１２の上表面１２Ａの上表面１２Ａの上表面１２Ａ上においてシリコン酸化膜６２の分だけ第１サイドウォール部２６のシリコン熱酸化膜３４よりも厚肉とされ、該シリコン酸化膜６２は第２ゲート電極４２の側壁を側方から覆う部分を有しない。 （もっと読む）

【課題】中空円筒型の半導体ピラーに適用でき、高濃度で位置制御性の高いソースドレイン拡散層を低製造コストで実現する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第１方向に交互に積層された複数の絶縁膜１４及び複数の電極膜ＷＬを有する積層構造体ＭＬと、積層構造体ＭＬの上に積層された選択ゲート電極ＳＧ及び絶縁層１６と、半導体ピラーＳＰと、芯部６８と、第１導電層１８と、を備える。半導体ピラーＳＰは、積層構造体ＭＬ、選択ゲート電極ＳＧ及び絶縁層１６を第１方向に貫通し、第１方向に直交する平面で切断した時の断面が環状である。芯部６８は、半導体ピラーＳＰの内側に埋め込まれ、絶縁層１６の上面から後退している。第１導電層１８は、芯部６８の上に、芯部６８に接触して設けられる。 （もっと読む）

【課題】製造工程においてメモリセル領域へのＵＶ光の入射が抑えられ、メモリセル特性の局所的なバラツキが抑えられた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のビット線４、複数のビット線４と交差する複数のワード線６２、及び半導体基板と各ワード線６２との間に挟まれ、隣接する二本のビット線４の間の領域に形成され、電荷保持機能を有する第１の絶縁膜５が配置されたメモリセル領域８０、９０と、複数のビット線４にそれぞれ接続されるコンタクト３０が配置されたビット線コンタクト領域６３と、少なくともビット線コンタクト領域６３内の半導体基板の一部を覆う第１のＵＶ遮光膜２５と、層間絶縁膜２０と、層間絶縁膜２０上に形成され、メモリセル領域８０、９０を覆う第２のＵＶ遮光膜２１とを備えている。第１のＵＶ遮光膜２５は、製造工程で発生するＵＶ光を効果的に遮る。 （もっと読む）

【課題】不揮発性メモリセルを有する半導体装置において、メモリ周辺回路の信頼性を向上させることのできる技術を提供する。
【解決手段】メモリ周辺回路領域の高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４を、半導体基板１の主面上に順次積層された下層の絶縁膜１１ｂ、電荷蓄積層ＣＳＬおよび上層の絶縁膜１１ｔにより構成し、続いて上層の絶縁膜１１ｔ上に積層されたｎ型の導電膜により高圧系ｎＭＩＳのゲート電極ＧＨｎまたは高圧系ｐＭＩＳのゲート電極ＧＨｐを構成する。メモリ周辺回路領域の低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのゲート絶縁膜８を、半導体基板１の主面上に形成された酸化シリコン膜により構成する。 （もっと読む）

【課題】トンネル絶縁膜中に挿入する微粒子層における粒径の微小化でエネルギーバリアを高くして記憶保持を改善しても、低電圧／低電界書き込み・消去時にける低いエネルギーバリアによる書き込み・消去の劣化を抑制する。
【解決手段】半導体基板１００のチャネル領域１０１上にトンネル絶縁膜１１０を介して電荷蓄積層１３０を形成した不揮発性半導体メモリであって、トンネル絶縁膜１１０中に、第１の導電性微粒子を含む第１の微粒子層１２１をチャネル側に、第１の導電性微粒子よりも平均粒径が大きい複数の第２の導電性微粒子を含む第２の微粒子層１２２を電荷蓄積層側に設け、第１の導電性微粒子における電子１個の帯電に必要なエネルギーの平均値ΔＥ₁ を、第２の導電性微粒子の電子１個の帯電に必要なエネルギーの平均値ΔＥよりも小さくし、ΔＥ₁ とΔＥとの差を熱揺らぎのエネルギー（ｋ_BＴ）よりも大きくした。 （もっと読む）

【課題】セル電流を増大させる不揮発性半導体記憶装置、その製造方法を提供する。
【解決手段】メモリトランジスタ層３０は、一対の柱状部３５ａ、及び連結部３５ｂを有するＵ字状半導体層３５と、Ｕ字状半導体層３５の側面を取り囲むように形成された電荷蓄積層３４ｂと、電荷蓄積層３４ｂの側面を取り囲むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。選択トランジスタ層４０Ａは、柱状部３５ａの上面から上方に延びるドレイン側柱状半導体層４７ａ（ソース側柱状半導体層４７ｂ）と、その側面を取り囲むように形成されたドレイン側ゲート絶縁層４６Ａ（ソース側ゲート絶縁層４６Ｂ）と、その側面を取り囲むように形成されたドレイン側導電層４２ａ（ソース側導電層４２ｂ）と、その上面に形成され、且つシリコンゲルマニウムを含む半導体層４９ａとを備える。 （もっと読む）

【課題】高い信頼性を有し、安価な不揮発性半導体記憶装置、その製造方法を提供する。
【解決手段】メモリストリングＭＳは、一対の柱状部、及びそれらの下端を連結させる連結部を有するＵ字状半導体層３５、柱状部を取り囲むトンネル絶縁層３４ｃ、電荷蓄積層３４ｂ、ブロック絶縁層３４ａ、及びブロック絶縁層３４ａを取り囲むワード線導電層３２ａ〜３２ｄを備える。ソース側選択トランジスタＳＳＴｒは、柱状部から上に延びるソース側柱状半導体層４７ｂ、ソース側柱状半導体層４７ｂを取り囲む第２ソース側ゲート絶縁層４６ｄ、第１ソース側ゲート絶縁層４６ｂ、及び第１ソース側ゲート絶縁層４６ｂを取り囲むソース側導電層４２ｂを備える。ブロック絶縁層３４ａは、ソース側ゲート絶縁層４６Ｂと連続して形成されている。Ｕ字状半導体層３５は、ソース側柱状導体層４７ｂと連続して形成されている。 （もっと読む）

【課題】上部絶縁層と素子分離絶縁層の界面に起因する信頼性劣化が抑制された半導体装置を提供する。
【解決手段】半導体装置は，半導体基板と，前記半導体基板上に配置され，かつトンネル絶縁膜，電荷蓄積層，上部絶縁層，および制御電極が順に積層される積層構造と，前記積層構造の側面に配置される素子分離絶縁層と，前記半導体基板の前記トンネル絶縁膜の両側に形成された不純物ドーピング層と，を具え，前記素子分離絶縁層は，ＳｉＯ_２，ＳｉＮ及びＳｉＯＮの少なくとも一つからなり，前記上部絶縁層は，希土類金属，Ｙ，Ｚｒ，及びＨｆからなる群より選ばれる少なくとも一つの金属Ｍ，及びＳｉを含む酸化物であり，前記電荷蓄積層，前記上部絶縁層，前記制御電極それぞれのチャネル長方向の長さＬ_{ｃｈａｒｇｅ}，Ｌ_ｔｏｐ，Ｌ_ｇａｔｅが関係「Ｌ_{ｃｈａｒｇｅ}，Ｌ_ｇａｔｅ ＜ Ｌ_ｔｏｐ」を満たす。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】メモリトランジスタの特性が良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体を設ける。電極膜１４は、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧを貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。そして、各制御ゲート電極ＣＧは、Ｙ方向において隣り合う２本のシリコンピラー３１によって貫かれており、接続部材３２によって相互に接続された２本のシリコンピラー３１は、相互に異なる制御ゲート電極ＣＧを貫いている。 （もっと読む）