【課題】動作の信頼性が高い不揮発性半導体記憶装置及びその駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置１においては、シリコン基板上に、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体ＭＬが設けられており、積層体ＭＬ内には積層方向に延びる貫通ホール２１が形成されており、各電極膜は複数の制御ゲート電極ＣＧに分断されており、貫通ホール２１の内部にはシリコンピラー３１が埋設されている。また、装置１には、制御ゲート電極ＣＧに対して電位を供給する駆動回路４１が設けられている。そして、貫通ホール２１の径は積層方向における位置によって異なっており、駆動回路４１は、貫通している貫通ホール２１の径が小さい制御ゲート電極ＣＧほど、シリコンピラー３１との間の電位差が小さくなるような電位を印加する。 （もっと読む）

【課題】動作の信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置にメモリセルアレイ及び制御回路を設け、メモリセルアレイには、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体を設け、この積層体に積層方向に延びる貫通ホールを形成し、その内部にシリコンピラーを埋設し、電極膜とシリコンピラーとの間に電荷蓄積膜を設ける。これにより、電極膜とシリコンピラーとの交差部分毎にメモリセルが形成される。そして、制御回路は、フォーマット時に、全てのメモリセルに値「０」を書き込み、全てのメモリセルに対して値「０」を消去する動作を行い、積層体の最上段に形成されたメモリセルに記憶された値を読み出し、値「０」が読み出されたメモリセルについては、消去動作が不良であったと判定し、以後不使用とする。 （もっと読む）

【課題】半導体基板の素子分離溝内の絶縁膜をエッチバック処理したときに側壁に残存する絶縁膜を除去して容量カップリングのロスを低減する。
【解決手段】シリコン基板１に、ゲート絶縁膜４、浮遊ゲート電極用の多結晶シリコン膜５、シリコン窒化膜８を積層形成する。所定間隔で複数のトレンチ１ａを形成し、トレンチ１ａ内に素子分離絶縁膜２を埋め込み形成する。トレンチ１ａ内の素子分離絶縁膜２を所定深さまでエッチバックする。フォトレジストを全面に塗布してトレンチ１ａ底部が露光されにくい条件で露光し、トレンチ１ａの底面部にレジスト１０ａを残す。レジスト１０ａをマスクとしてウェットエッチングでシリコン酸化膜をエッチングしてトレンチ１ａ内の側壁に残存する素子分離絶縁膜を除去する。 （もっと読む）

【課題】ワードゲートとコントロールゲートの間の高低差を大きくすることなく、シリサイドショートを防止することが可能な不揮発性半導体記憶装置、及びその製造方法を提供すること。
【解決手段】本発明にかかる不揮発性半導体記憶装置は、半導体基板１上にゲート絶縁膜２を介して形成され、一定の幅を有する部分が上に突出した突出部３ｂが設けられているワードゲート３と、ワードゲート３の側壁面にＯＮＯ膜４を介して設けられたコントロールゲート５と、コントロールゲート５の側壁面と、ワードゲート３の突出部３ｂの側壁面とに形成された絶縁性のサイドウォール７と、ワードゲート３の突出部３ｂの上面と、コントロールゲート５の表面の一部とに形成されたシリサイド層９と、を備え、突出部３ｂの幅は、突出部３ｂよりも下側の部分のワードゲート３の幅よりも狭いものである。 （もっと読む）

【課題】ロジック回路とメモリ回路を混載した半導体装置において、ロジック回路部に形成されるレジストパターン形状の精度低下抑制に寄与する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、ロジックトランジスタ、不揮発性メモリをそれぞれ形成する第１及び第２の活性領域を画定する素子分離絶縁膜を、ＳＴＩで形成する工程と、第２の活性領域上方に、フローティングゲートとなる導電層を形成する工程と、導電層上及びその外側の領域を覆って、窒化シリコンを含む絶縁膜を形成する工程と、第１の活性領域の隣接部分の素子分離絶縁膜上の窒化シリコンを含む絶縁膜を覆い、第１の活性領域を露出するマスクを用いてエッチングする工程と、第１の活性領域の隣接部分の素子分離絶縁膜上の窒化シリコンを含む絶縁膜上に端部の配置されたフォトレジストパターンを形成する工程とを有する。 （もっと読む）

【課題】ソースがチャネル領域の中に横方向に散在および拡散するのを低減させ、これはフローティングゲートメモリセルにおけるドレイン誘導障壁低下（ＤＩＢＬ）の低減をもたらす。
【解決手段】基板４０４のソース領域４２２に窪み４６４を形成する。窪み４６４はスタックゲート構造４０８に隣接して位置し、窪み４６４は傾斜のついた側壁４６６と底部４６８と深さ４７６とを有し、スタックゲート構造４０８は基板４０４におけるチャネル領域４２６の上に位置する。さらに、窪み４６４の傾斜のついた側壁４６６に隣接したフローティングゲートメモリセル４０２のソース４８８を形成し、スタックゲート構造４０８に隣接しかつ窪み４６４の傾斜のついた側壁４６６に隣接したスペーサ４９０を形成する。スペーサ４９０は窪み４６４の底部４６８に延在し、ソース４８８が前記チャネル領域４２６の中に横方向に散在および拡散するのを低減させる。 （もっと読む）

【課題】フラッシュメモリと、精度が低くても高耐圧性が要求されるキャパシタと、耐圧性が低くても高精度が要求されるキャパシタとを備えた半導体装置を比較的少ない工程で製造できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に形成されたシリコン膜１３により、フラッシュメモリのフローティングゲートと高耐圧キャパシタの下部電極１３ｂとを形成する。この場合、シリコン膜１３中の不純物濃度を、フラッシュメモリに適した濃度とする。その後、半導体基板１０に不純物をイオン注入して高精度キャパシタの下部電極となる高濃度不純物領域１５を形成する際に、高耐圧キャパシタの下部電極１３ｂに不純物を追加注入し、下部電極１３ｂの不純物濃度を向上させる。次いで、高精度キャパシタの誘電体膜１２を、増速酸化により形成する。 （もっと読む）

【課題】電荷蓄積膜を用いる不揮発性記憶用ＭＯＳ型トランジスタと、これを選択するＭＯＳ型トランジスタが隣接するスプリットゲート構造を有する不揮発性メモリセルにおいて、電荷保持特性を向上し、ゲート電極を低抵抗化する。
【解決手段】電荷蓄積膜のコーナー部２０の薄膜化を抑制して電荷保持特性を向上するために、選択ゲート電極１５の側壁にテーパーを設ける。また、自己整合で形成するゲート電極を低抵抗化するシリサイドを安定に行うため、選択ゲート電極１５の側壁をリセスさせる。もしくは、自己整合ゲート電極上部１８と選択ゲート電極上部６５の間に段差を設ける。 （もっと読む）

【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】Ｎ型シリコン基板１上にゲート酸化膜３６およびＰ+型ゲート電極３５を形成する。Ｐ+型ゲート電極３５の両側にソース／ドレイン領域６を形成する。ゲート酸化膜３６およびＰ+型ゲート電極３５中には窒素がドープされ、窒素ドーピング領域３０が形成される。 （もっと読む）

【課題】選択トランジスタの閾値が安定した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１において、シリコン基板１１に複数本のＳＴＩ１７を形成して、シリコン基板１１の上層部分を複数本のアクティブエリアＡＡに区画する。また、アクティブエリアＡＡ上にトンネル絶縁膜１４及び電荷蓄積膜１５を設け、ＳＴＩ１７を覆うようにブロック絶縁膜１８を設け、その上にワード電極ＷＬ及び選択ゲート電極ＳＧを設ける。そして、ＳＴＩ１７の上面１７ａにおける選択ゲート電極ＳＧの直下域を、ワード電極ＷＬの直下域よりも上方に位置させることにより、アクティブエリアＡＡの角部と選択ゲート電極ＳＧとの間の最短距離を、アクティブエリアＡＡの角部とワード電極ＷＬとの間の最短距離よりも長くする。 （もっと読む）

【課題】ゲート電極から電荷蓄積層に電荷を注入する不揮発性メモリにおいて、従来のゲート構造に比べて電荷の注入効率、電荷保持特性および信頼性を共に向上させる。
【解決手段】電荷蓄積層を構成する窒化シリコン膜に電子および正孔を注入し、トータルの電荷量を変えることによって書き込み・消去を行う不揮発性メモリにおいて、ゲート電極からの電荷注入を高効率で行うために、メモリセルのゲート電極を、ノンドープのポリシリコン層５４とメタル材料電極層５９の２層膜で構成する。 （もっと読む）

【課題】コントロールゲートが半導体基板に形成された不純物拡散層によって構成されている不揮発性半導体記憶装置において、信頼性を維持しつつ、カップリング比を大きくする。
【解決手段】Ｐ型の半導体基板１に、Ｎ型ウェル３とＮ型高濃度拡散層１７からなるコントロールゲートと、コントロールゲートとは絶縁され、互いに間隔をもって形成された２つのＮ型拡散層からなるソース５及びドレイン７が形成されている。コントロールゲート表面に第１絶縁膜１１が形成されている。ソース５及びドレイン７の間の半導体基板１表面に第２絶縁膜１３が形成されている。第１絶縁膜１１上からフィールド酸化膜９上を介して第２絶縁膜１３上にわたって形成された半導体膜からなるフローティングゲート１５が形成されている。コントロールゲートの一部分を構成するＮ型高濃度拡散層１７は、フローティングゲート１５下にも配置されている。 （もっと読む）

【課題】選択トランジスタと浮遊ゲート・メモリ・トランジスタのゲート酸化物（２４）を単一の酸化工程で製造する、ＮＡＮＤメモリ・ストリングを製造するための単一トンネル・ゲート酸化方法を開示する。
【解決手段】選択ゲート・トランジスタと浮遊ゲート・メモリ・トランジスタは、８５Å〜１０５Åの厚さの酸化物を有する。単一トンネル・ゲート手法の場合は、ＮＡＮＤメモリ・ストリングを適切に機能させるためにミデアムドープ・ソース／ドレイン領域（６２）注入条件を慎重に選択する必要がある。１つの実施形態において、ミデアムドープ・ソース／ドレイン領域は、ヒ素が１０¹³〜１０¹⁴／ｃｍ²の濃度にドープされる。 （もっと読む）

【課題】高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。不純物拡散層２０，２１の間に位置するチャネル領域のうち、選択ゲート１８により制御され得る領域５１とメモリゲート１７により制御され得る領域５２とにおける不純物の電荷密度が異なる。 （もっと読む）

【課題】信頼性の高いドレインコンタクトを有する半導体装置の製造方法を提供する。
【解決手段】第１ドレインコンタクト１４を形成する工程と、第１ドレインコンタクト１４に接続された第２ドレインコンタクト１５を形成する工程と、第２ドレインコンタクト１５に接続された配線１６を形成する工程と、配線１６をマスクとして自己整合的に、少なくとも第２ドレインコンタクト１５の近傍の第２層間絶縁膜３３に、第１層間絶縁膜１３と第２層間絶縁膜３３との界面３４より深い位置まで不純物イオンを注入し、界面３４に残置されている異物３２をアモルファス化する工程と、不純物イオンが注入された第１および第２層間絶縁膜１３、３３をエッチングして異物３２を露出させ、異物３２を除去する工程と、第１絶縁膜１３上に配線１６を覆うように第３層間絶縁膜３６を形成する工程と、を具備する。 （もっと読む）

【課題】微細化が進んだ場合であってもトランジスタのカットオフ特性を改善する。
【解決手段】半導体基板１００上に形成されるｐ型ウェル２には、ビット線ＢＬの長手方向に沿って形成されたトレンチ３に素子分離絶縁膜４が埋め込まれている。素子分離絶縁膜４によりｐ型ウェル２が分離され、メモリトランジスタが形成される素子形成領域２Ａが形成される。素子分離絶縁膜４にはボロン等のｐ型不純物が注入されており、その不純物濃度は、ｐ型ウェル２の不純物濃度よりも大きい。 （もっと読む）

【課題】 抵抗素子の抵抗値の選択範囲を拡大し、且つ抵抗層形成後にシリサイドブロックを形成せずに該抵抗層のシリサイド化を防止することを可能にする。
【解決手段】 半導体領域１１上に絶縁膜１５を形成し、絶縁膜１５を介して半導体領域１１に不純物のイオン注入１２を行う。これにより、絶縁膜１５の下に抵抗層１３が形成されるとともに、抵抗層１３に隣接して電極領域１４が形成される。その後、電極領域１４の表面にシリサイド膜１７を形成する。このとき、絶縁膜１５は、抵抗層１３がシリサイド化されることを防止するシリサイドブロックとして機能する。イオン注入１２として、同一半導体基板上に形成されるＭＯＳトランジスタのソース／ドレイン領域への不純物注入工程を利用し得る。 （もっと読む）

【課題】周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】第１導電体２５ａのコンタクト領域CR上の第２絶縁膜２６を除去する工程と、第２絶縁膜２６の上に第２導電膜３０を形成する工程と、第１導電体２５ａのコンタクト領域CR上の第２導電膜３０を除去し、該第２導電膜３０を第２導電体３０ａとする工程と、第２導電体３０ａを覆う層間絶縁膜（第３絶縁膜）４４を形成する工程と、コンタクト領域CR上の層間絶縁膜４４に第１ホール４４ａを形成する工程と、コンタクト領域CRと電気的に接続される導電性プラグ４５ａを第１ホール４４ａ内に形成する工程と、を有することを特徴とする半導体装置の製造方法による。 （もっと読む）

【課題】フォトリソグラフィ法に用いるフォトマスクの枚数を少なくする。
【解決手段】第１の膜を形成し、該第１の膜上にフォトリソグラフィ法により第１のレジストマスクを形成し、第１のレジストマスクを用いて所定のパターンを有する第１の層を形成し、第１のレジストマスクを除去し、第２の膜を形成し、該第２の膜上にフォトリソグラフィ法により第１のレジストマスクと同一のフォトマスクにより第２のレジストマスクを形成し、該第２のレジストマスクを縮小して第３のレジストマスクを形成し、第３のレジストマスクを用いて所定のパターンを有する第２の層を形成する。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）