【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体を用いた書き込み用トランジスタ、該トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極（またはドレイン電極）と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。また、読み出し用トランジスタとして、しきい値電圧を正に制御したトランジスタを用いることで、読み出し電位を正の電位とする。 （もっと読む）

【課題】高品質な半導体装置およびその製造方法を提供する
【解決手段】半導体基板１内に形成された一対の第１の不純物拡散領域１ｂと、一対の第１の不純物拡散領域１ｂに挟まれ、一対の第１の不純物拡散領域１ｂに隣接して形成され、第１の不純物拡散領域１ｂと同じ導電型且つ第１の不純物拡散領域１ｂよりも不純物濃度の低い一対の第２の不純物拡散領域１ａと、一対の第２の不純物拡散領域１ａに挟まれたチャネル領域と、第１の不純物拡散領域１ｂ上に形成された周辺絶縁膜４と、第２の不純物拡散領域１ａ上およびチャネル領域上に形成され、周辺絶縁膜４よりも膜厚の厚いゲート絶縁膜３と、ゲート絶縁膜３上且つチャネル領域の略直上に形成されたゲート電極５とを備える。 （もっと読む）

【課題】トランジスタの微細化を達成し、電界緩和がなされた、酸化物半導体を用いた半導体装置を提供することを課題の一とする。
【解決手段】ゲート電極の線幅を微細化し、ソース電極層とドレイン電極層の間隔を短縮する。ゲート電極をマスクとして自己整合的に希ガスを添加し、チャネル形成領域に接する低抵抗領域を酸化物半導体層に設けることができるため、ゲート電極の幅、即ちゲート配線の線幅を小さく加工しても位置精度よく低抵抗領域を設けることができ、トランジスタの微細化を実現できる。 （もっと読む）

【課題】トランジスタ間の分離性が良好な半導体装置を提供する。
【解決手段】半導体装置において、第１導電型の半導体基板と、前記半導体基板の上層部分を複数の能動領域に区画する素子分離絶縁膜と、前記能動領域の上部に相互に離隔して形成された第２導電型のソース層及びドレイン層と、前記半導体基板上における前記ソース層と前記ドレイン層との間のチャネル領域の直上域に設けられたゲート電極と、前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、第１導電型であり、実効的な不純物濃度が前記半導体基板の実効的な不純物濃度よりも高く、前記能動領域における前記ソース層及び前記ドレイン層の直下域に形成され、前記ゲート電極の直下域には形成されていないパンチスルーストッパ層と、を設ける。 （もっと読む）

【課題】従来の半導体記憶装置では、十分に半導体チップの面積を削減することができない問題があった。
【解決手段】本発明の半導体記憶装置は、半導体基板の平坦部に形成されたドレイン領域１３と、半導体基板に形成された凸部の上端部に形成されたソース領域１０と、ドレイン領域１３の一部と重なる領域であって、かつ、平坦部の上層に形成されるコントロールゲート１２と、コントロールゲート１２と隣り合った領域であって、平坦部、凸部の壁面及びソース領域１０の一部を覆う領域に形成されるフローティングゲート１１と、を有する。 （もっと読む）

【課題】半導体装置の信頼性を向上する。
【解決手段】メモリセルＭＣは、半導体基板１の主面上のゲート絶縁膜５を介して設けられたコントロールゲート電極ＣＧと、コントロールゲート電極ＣＧの側面および半導体基板１の主面に沿って設けられたＯＮＯ膜９と、ＯＮＯ膜９を介してコントロールゲート電極ＣＧの側面および半導体基板１の主面上に設けられたメモリゲート電極ＭＧとを有する。コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの上部には、シリサイド膜１５およびシリサイド膜１５の表面の酸化によって形成された絶縁膜５１が設けられている。 （もっと読む）

【課題】ゲート電極の不純物分布のバラツキを抑え、ＳＴＩエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法を提供する。
【解決手段】Ｐ型のシリコン基板１０の一主面１１に、トレンチ２２と絶縁物２４とを有する素子分離領域２５と、素子分離領域２５に囲まれた素子領域１２であって、シリコン基板１０の側面上部１７が、トレンチ２５に露出した素子領域１２を形成し、ゲート絶縁膜４０をシリコン基板１０の上面１４から側面上部１７に延在して形成し、Ｎ^＋型ポリシリコン３２とＮ^＋型ポリシリコン３２の両側のＰ^＋型ポリシリコン３４と、Ｐ^＋型ポリシリコン３４の下側の側面上部１７に沿って設けられたＮ^＋型ポリシリコン３６とを有するゲート電極３０を形成する。 （もっと読む）

【課題】素子分離絶縁膜の埋め込み後の化学機械研磨法による研磨で、浮遊ゲート電極をストッパ膜として使用できるようにする。
【解決手段】シリコン基板１にゲート絶縁膜４、下層多結晶シリコン膜５ａ、上層多結晶シリコン膜５ｂを積層形成する。上層多結晶シリコン膜５ｂは、成膜時に炭素を１×１０¹⁸ａｔｏｍｓ／ｃｍ³以上例えば２×１０²⁰〜２×１０²¹ａｔｏｍｓ／ｃｍ³の範囲の濃度で添加される。素子分離溝１ｂを形成した後に、素子分離絶縁膜２を埋め込み、化学機械研磨法の研磨で素子分離溝１ｂ内以外の部分を除去する。この時、上層多結晶シリコン膜５ｂがスクラッチの発生を抑制できるストッパ膜として利用でき、シリコン窒化膜などを不要とした構成とすることができる。 （もっと読む）

【課題】スプリットゲート型のＭＯＮＯＳメモリセルを有する半導体記憶装置において、ＳＳＩ方式による書込み時のディスターブ耐性を向上させる。また、非選択メモリセルのディスターブ耐性が向上することにより、メモリモジュールの面積を低減させる。
【解決手段】メモリゲート電極１２の側面において、電荷蓄積膜９と絶縁膜１１との間に絶縁膜１０を形成し、メモリゲート電極１２側面の絶縁膜１０および１１の合計の厚さを、メモリゲート電極１２下部の絶縁膜１１の厚さよりも厚く形成する。 （もっと読む）

【課題】電荷保持特性の良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体層ＳＭＬと、半導体層に対向して設けられた第１絶縁層Ｉ１と、半導体層と第１絶縁層との間に設けられた第２絶縁層Ｉ２と、第１絶縁層と第２絶縁層との間に設けられた機能層Ｉ３と、第１絶縁層の半導体層とは反対の側に設けられ、互いに離間した第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２と、を備えた不揮発性半導体記憶装置が提供される。機能層のうちの第１ゲート電極に対向する第１領域Ｒ１、及び、機能層のうちの第２ゲート電極に対向する第２領域Ｒ２の電荷蓄積能は、機能層のうちの第１領域と第２領域との間の第３領域Ｒ３とは異なる。 （もっと読む）

半導体層（１２）に半導体デバイス（１０）を形成する方法が提供される。方法は、半導体層（１２）の上方に選択ゲート誘電体層（１４）を形成すること、選択ゲート誘電体層（１４）の上方に選択ゲート層（１６）を形成すること、選択ゲート層の少なくとも一部分を除去することによって、選択ゲート層（１６）の側壁を形成することを含む。方法は、選択ゲート層（１６）の側壁の少なくとも一部分に、および選択ゲート層（１６）の少なくとも一部分の下に、犠牲層（２２）を成長させること、犠牲層（２２）を除去して、選択ゲート層の側壁の少なくとも一部分の表面および選択ゲート層の下の半導体層の表面を露出させることをさらに含む。方法は、制御ゲート誘電体層（２８）、電荷蓄積層（３２）、および制御ゲート層（３４）を形成することをさらに含む。 （もっと読む）

【課題】電荷蓄積膜を用いる不揮発性記憶用ＭＯＳ型トランジスタと、これを選択するＭＯＳ型トランジスタが隣接するスプリットゲート構造を有する不揮発性メモリセルにおいて、電荷保持特性を向上し、ゲート電極を低抵抗化する。
【解決手段】電荷蓄積膜のコーナー部の薄膜化を抑制して電荷保持特性を向上するために、選択ゲート電極１５の側壁にテーパーを設ける。また、自己整合で形成するゲート電極を低抵抗化するシリサイドを安定に行うため、選択ゲート電極１５の側壁をリセスさせる。もしくは、自己整合ゲート電極上部１８と選択ゲート電極上部６５の間に段差を設ける。 （もっと読む）

【課題】記憶容量の大容量化に伴うメモリ誤動作の発生を抑制できる不揮発性メモリを含む半導体装置を提供すること。
【解決手段】半導体基板と、その表面に埋め込まれた素子分離絶縁膜と、該基板上の複数の不揮発性のメモリセルを備え、該メモリセルは、該基板上の第１絶縁膜、第１絶縁膜上の電荷蓄積層、電荷蓄積層上方の制御ゲート電極及び制御ゲート電極と電荷蓄積層の間の第２絶縁膜を備え、該メモリセルのチャネル幅方向の断面において、素子分離絶縁膜上面は該基板表面よりも高く且つ電荷蓄積層上面よりも低く、第２絶縁膜は素子分離絶縁膜上面及び電荷蓄積層上面上に設けられ、素子分離絶縁膜上面上の第２絶縁膜は電荷蓄積層上面上の第２絶縁膜よりも誘電率が低く且つ電荷蓄積層上面上の第２絶縁膜とは組成が異なる領域を含み及び複数の該メモリセルの隣接する該メモリセル間の素子分離絶縁膜上面上の制御ゲート電極は下に向かって突出している。 （もっと読む）

【課題】Ｎ＋型ソース層とフローティングゲートとのカップリング比を高くしてプログラム特性を改善すると共にメモリーセルの面積の縮小化を図る。
【解決手段】Ｎ＋型ソース層４の両側にトレンチ３を形成する。トレンチ３の側壁は２つの素子分離層ＳＴＩ２の端面と平行なトレンチ側壁２ａ、トレンチ側壁２ｂと、ＳＴＩ２に垂直な面からなるトレンチ側壁３ａ、及びトレンチ側壁３ａと平行でないトレンチ側壁３ｂから構成される。かかる構成のトレンチ３の上部からトレンチ側壁３ａに平行で、且つＰ型ウエル層１に垂直又は角度をもった砒素イオン等のイオン注入を行い、トレンチ３底面からトレンチ側壁３ｂに延在するフローティングゲートＦＧ６と広い面積で対峙するＮ＋型ソース層４を形成する。 （もっと読む）

【課題】複数の絶縁膜及び電極膜が交互に積層された信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置において、メモリアレイ領域にメモリ積層体を設け、周辺回路領域にダミー積層体を設け、ダミー積層体にダミーホール３１ａ，３１ｂを形成し、その内部に絶縁部材を埋め込む。そして、絶縁部材内に複数本のコンタクト３５ａ，３５ｂ，３５ｃ，３５ｄ，３５ｅを形成する。コンタクト３５ａ，３５ｂはＭＯＳＦＥＴ４０のソース層３６に、コンタクト３５ｃ，３５ｄはドレイン層３７に、コンタクト３５ｅはゲート電極３８に接続される。そして、１つのダミーホール内に配置された複数本のコンタクトは、同じ電位が印加されるコンタクトとするか、ダミーホールの長手方向に延びる中心線４１ａ，４１ｃ、４１ｄ、４１ｆ、４１ｈ、４１ｊ、４１ｋ、４１ｌから外れた位置に配置する。 （もっと読む）

【課題】周辺回路の設計の複雑さと、セルの信頼性とを改善するメモリセルを提供する。
【解決手段】絶縁ＢＯＸ層によってベース基板５から分離された半導体材料からなる薄膜を備えた半導体・オン・インシュレータ基板上の、フローティングゲート２０を備え薄膜内にチャネル４を有するＦＥＴトランジスタからなるフラッシュメモリセル１Ａに関する。フラッシュメモリセル１Ａは２つのコントロールゲートを備え、フロント・コントロール・ゲート２２が、フローティングゲート２０の上方に配置され、かつ、ゲート間誘電体層２３によってフローティングゲート２０から分離され、バック・コントロール・ゲート６が、絶縁ＢＯＸ層のみによってチャネル４から分離されるように、ベース基板５内において絶縁ＢＯＸ層の真下に配置され、これらの２つのコントロールゲート２２；６がセル書き込み動作を実行するために併用されるように設計されている。 （もっと読む）

【課題】素子特性の劣化を可及的に防止することのできる半導体装置を提供する。
【解決手段】半導体基板５１と、半導体基板上に設けられたゲート絶縁膜５３と、ゲート絶縁膜上に設けられた第１ゲート電極５４ａと、第１ゲート電極上に設けられ金属および酸素を含む電極間絶縁膜５５と、電極間絶縁膜上に設けられた第２ゲート電極５４ｂと、第１および第２ゲート電極の両側の半導体基板に設けられたソース／ドレイン領域５８ａ、５８ｂと、を備え、電極間絶縁膜５５は、リン、砒素、アンチモン、ビスマスのうちから選択された少なくとも１つの添加元素を含み、その含有量が０．１ａｔ％以上３ａｔ％以下である。 （もっと読む）

【課題】ゲート電極を形成してからチャネル形成用半導体部を形成する方法において、結晶品質の良い単結晶Ｓｉを用いて良質なゲート絶縁膜を形成した縦型半導体装置を提供する。
【解決手段】単結晶半導体基板に少なくとも第１絶縁層を有する積層体を形成する工程Ｓ１と、前記積層体に、前記単結晶半導体基板が露出する孔を形成する工程Ｓ２と、前記孔の底面に露出している前記単結晶半導体基板を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程Ｓ３と、前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板を再び露出させる工程Ｓ４と、前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程Ｓ５と、前記孔にチャネル形成用半導体部を形成する工程Ｓ６と、を有する半導体装置の製造方法。 （もっと読む）

【課題】微細化が進んだ場合であってもトランジスタのカットオフ特性を改善しつつ、選択トランジスタのカットオフ特性のバラツキ及びジャンクションリークを抑制する。
【解決手段】半導体基板１００上に形成されるｐ型ウェル２には、ビット線ＢＬの長手方向に沿って形成されたトレンチ３に素子分離絶縁膜４が埋め込まれている。素子分離絶縁膜４によりｐ型ウェル２が分離され、メモリトランジスタが形成される素子形成領域２Ａが形成される。ドレインコンタクト拡散領域１５’の位置における素子分離絶縁膜４の高さは、メモリトランジスタＭＣの位置における素子分離絶縁膜４の高さよりも高くされている。 （もっと読む）

【課題】書き換え電圧を低くできるようにしたＰチャネル型不揮発性メモリ及び半導体装置、Ｐチャネル型不揮発性メモリの製造方法を提供する。
【解決手段】シリコン基板１に設けられたＮ型ウェル領域２と、Ｎ型ウェル領域２内で互いに離れた状態で設けられた第１のＰ型拡散領域（ソース）及び第２のＰ型拡散領域（ドレイン）と、第２のＰ型拡散領域上に設けられたトンネル絶縁膜１４ｂと、Ｎ型ウェル領域２のうちの第１のＰ型拡散領域と第２のＰ型拡散領域とに挟まれた領域（即ち、チャネルとなる領域）上に設けられたゲート絶縁膜１４ａと、ゲート絶縁膜１４ａ上からトンネル絶縁膜１４ｂ上にかけて連続して設けられた浮遊ゲート電極１５と、を備え、第２のＰ型拡散領域はトンネル絶縁膜１４ｂの直下の全領域に配置されている。 （もっと読む）