【課題】素子形成領域の端部のチャンネル起因の閾値電圧低下の抑制や、隣接素子との間のリーク電流の低減を可能にする。
【解決手段】シリコン基板１の表面は素子分離絶縁膜２により島状の素子形成領域である活性領域３に分離されている。活性領域３内にゲート絶縁膜４を介して矩形の環状をなすゲート電極ＧＷが形成されている。ゲート電極ＧＷの内部側Ｄｉｎに内部拡散領域１ｂが、外部側Ｄｏｕｔに外部拡散領域１ｃが形成されている。ゲート電極ＧＷは活性領域３内に形成されるので、端部でのチャンネル発生を抑制できる。内部拡散領域１ｂ側に高電圧を印加することで、隣接する素子との間のリーク電流の低減が可能である。 （もっと読む）

【課題】高い不純物濃度を有する拡散領域によってメモリセルトランジスタと選択トランジスタとが確実に接続されるＥＥＰＲＯＭの製造方法を提供する。
【解決手段】半導体基板にメモリセルトランジスタのソース及びドレイン領域を形成し、半導体基板上にメモリセルトランジスタ及び選択トランジスタのゲート電極構造を形成した後に、メモリセルトランジスタのドレイン領域と部分的に重ねて選択トランジスタのソース領域を形成する。 （もっと読む）

【課題】データ保持の信頼性が高い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板上にそれぞれ複数の絶縁膜１２及び電極膜ＷＬを交互に積層させて積層体を形成し、この積層体に積層方向に延びる貫通ホール１７を形成する。次に、貫通ホール１７を介して絶縁膜１２をエッチングすることにより、電極膜ＷＬ間に隙間１８を形成する。次に、貫通ホール１７の側面及び隙間１８の内面に沿って電荷蓄積層２６を形成し、貫通ホール１７の内部にシリコンピラーＳＰを埋設する。これにより、不揮発性半導体記憶装置１を製造する。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の特性を向上させる。
【解決手段】電荷蓄積膜ＭＩ１に対して電荷を授受することで記憶動作を行う不揮発性メモリセルＮＶＭ１を有する半導体装置であって、不揮発性メモリセルＮＶＭ１は、シリコン基板１の主面ｓ１に形成されたｐウェルｐｗ１と、主面ｓ１上に電荷蓄積膜ＭＩ１を隔てて形成されたメモリゲート電極ＭＧ１とを有し、更に、シリコン基板１の主面ｓ１のうち、電荷蓄積膜ＭＩ１下に位置するメモリチャネル領域ｃｈ１ａにフッ素を含んでいる。 （もっと読む）

【課題】所望の特性を果たす複数種類のトランジスタを少ない工程数で製造する形成方法を提供する。
【解決手段】半導体装置は、第１の深さに達する素子分離領域１２と、第１導電型の第１および第２のウェルと、第１のウェルに形成され、第１の厚さのゲート絶縁膜ＧＩ１と、第２導電型のソース／ドレイン領域およびゲート電極とを有する第１のトランジスタ１７と、第２のウェルに形成され、第１の厚さより薄い第２の厚さのゲート絶縁膜ＧＩ２と、第２導電型のソース／ドレイン領域およびゲート電極とを有する第２のトランジスタ１８と、を有し、第１のウェルは、第１の深さと同等又はより深い深さにのみ極大値を有する第１の不純物濃度分布を有し、第２のウェルは、第１のウェルと同一の第１の不純物濃度分布に第１の深さより浅い第２の深さに極大値を有する不純物濃度分布を重ね合わせ、全体としても第２の深さにも極大値を示す第２の不純物濃度分布を有する。 （もっと読む）

【課題】工程数を削減した不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】浮遊ゲート電極１８からキャップ層３０まで、およびゲート電極２４からキャップ層３０までをマスクとして、半導体基板１１の上方から、メモリセルアレイ領域に不純物を自己整合的にイオン注入し、浮遊ゲート電極１８、およびゲート電極２４をそれぞれ挟むように第１不純物拡散層２１を形成する工程と、半導体基板１１の斜め上方から、ゲート電極２４を挟むように形成された第１不純物拡散層２１のうち、セルトランジスタ１２と反対側に形成されている第１不純物拡散層２１ａに不純物を選択的にイオン注入し、第１不純物拡散層２１ａを、不純物の濃度が第１不純物拡散層２１より高い第２不純物拡散層２２に転換する工程と、を具備する。 （もっと読む）

【課題】素子分離領域の深さを抑制しながら耐圧の低下を抑制できるようにする。
【解決手段】ドレイン領域２ａはゲート電極ＭＧ１の近傍に位置して形成されており、ソース領域２ｂはシリコン酸化膜１１およびシリコン窒化膜１２の膜厚分だけゲート電極ＭＧ１の側端（端部）から平面方向に離間してシリコン基板２の表層に形成されている。 （もっと読む）

【課題】面積の増大を抑制しつつ、高速な動作が可能な不揮発性半導体記憶装置を提供する。
【解決手段】トレンチを有する半導体基板（２）と、トレンチ内に形成された電荷蓄積層（７）と、トレンチの一側面及び底面の一部に、第１絶縁層（８）を介して形成された第１ゲート（５）と、電荷蓄積層（７）上に形成され、第１ゲート（５）の側方に第２絶縁層（７）を介して形成された第２ゲート（６）とを備えている不揮発性半導体記憶装置を攻勢する。ここにおいて、その不揮発性半導体記憶装置は、トレンチ内の半導体基板（２）中に形成された第１拡散層（３）と、トレンチ外の半導体基板中に形成された第２拡散層（４）とを備えることが好ましい。 （もっと読む）

【課題】不揮発性半導体記憶装置の駆動時において、書き戻しに駆動電流が大きい、書き戻し時間が長い、チャネルコンダクタンスの劣化があるなどの課題があった。
【解決手段】第１導電型のチャネル領域を介して対向する第２導電型の第１、第２の拡散層２ａａ，２ｂｂと、第１導電型のチャネル領域上の２層ゲート電極とを備えたトランジスタに対して、チャネル領域と一方の拡散層を第１の電圧レベルに設定し、拡散層の他方を第２の電圧レベルに設定し、コントロールゲート６を第１または第３の電圧レベルに設定し、第１の電圧レベルと第２の電圧レベルとの電位差が第１の電圧レベルと第３の電圧レベルとの電位差よりも絶対値において大きく設定し、チャネル電流が流れるトランジスタに対してそのチャネル領域を流れる電荷の一部をフローティングゲート４に注入するようにした。 （もっと読む）

【課題】ＴＦＴの従来構造をそのまま生かした構造で同一基板内に不揮発性メモリを形成することができ、よりコンパクトな信頼性の高いものを得る構造を提供する。
【解決手段】本発明の電気光学装置は、画素部と、不揮発性メモリ１１０ＡのＴＦＴの半導体層１０が同一層に形成され、不揮発性メモリ１１０Ａは、ゲート絶縁膜２０を介して半導体層１０上に設けられたゲート電極３０を覆うように形成されたフローティングゲート絶縁膜２１と、フローティングゲート絶縁膜２１を介してゲート電極３０と一部重なるように配置されたフローティングゲート電極３１と、フローティングゲート電極３１を覆うように形成されたトンネル絶縁膜２２と、トンネル絶縁膜２２を介してゲート電極３０及びフローティングゲート電極３１と一部重なるように配置されたソース電極３２とを有するメモリセルを備えている。 （もっと読む）

【課題】薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有する信頼性の高い半導体装置を提供することを目的の一とする。また、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することを目的の一とする。さらに低コストで生産性高く半導体装置を作製することを目的の一とする。
【解決手段】半導体集積回路を囲いこむように覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止する。導電性遮蔽体はめっき法により電気的に接続するように形成する。また、導電性遮蔽体の形成にめっき法を用いるために、低コストで生産性高く半導体装置を作製することができる。 （もっと読む）

【課題】通常のロジックLSI製造プロセスに最小限の変更により、ロジックLSIに組み込むのに適した構成にしたチャージトラップ型のメモリセルを提供する。
【解決手段】本発明は、ゲート絶縁膜としての高誘電率絶縁膜及びゲート電極を有するロジックＦＥＴと共に、１チップ内に混載することによりロジックLSIを半導体基板上に構成する。半導体基板上にトンネル絶縁膜として機能する絶縁膜を形成する。この絶縁膜の上に、ロジックＦＥＴの高誘電率絶縁膜と同じプロセスフローで実現される高誘電率絶縁膜をチャージトラップ層として形成する。このチャージトラップ層の上に絶縁膜を、かつその上にゲート電極を形成する。 （もっと読む）

【課題】強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、半導体トランジスタを形成する方法において、半導体基板領域上に該半導体基板領域から絶縁されるゲート電極を形成する工程と、前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、前記ゲート電極と各々のソース及びドレイン領域との間のオーバーラップの広さが前記オフセットスペーサの厚さに依存するように、前記オフセットスペーサを形成した後に、前記基板領域内にソース領域及びドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、半導体トランジスタを形成する方法において、半導体基板領域上に該半導体基板領域から絶縁されるゲート電極を形成する工程と、前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、前記ゲート電極と各々のソース及びドレイン領域との間のオーバーラップの広さが前記オフセットスペーサの厚さに依存するように、前記オフセットスペーサを形成した後に、前記基板領域内にソース領域及びドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の特性を向上させる。
【解決手段】シリコン基板１上のメモリ領域Ｒｍに不揮発性メモリを形成する工程であって、シリコン基板１の主面に選択ゲート電極ＣＧを形成し、いずれか一方の側壁面に隣り合うダミーゲートＤＧを形成する。その後、ダミーゲートＤＧをイオン注入マスクとしたイオン注入Ｄ０１によって、メモリソース・ドレイン領域ＳＤｍを形成する。その後ダミーゲートＤＧを除去し、ダミーゲートＤＧが配置されていた箇所に、電荷蓄積膜とメモリゲート電極とを順に形成することで、メモリゲート電極の側方下部にメモリソース・ドレイン領域ＳＤｍが配置された構造を形成する。本工程では、メモリソース・ドレイン領域ＳＤｍを形成するためのイオン注入Ｄ０１を施した後に、電荷蓄積膜とメモリゲート電極とを形成する。 （もっと読む）

スプリット・ゲート・メモリ・デバイス（１０）は、第１の仕事関数を有する選択ゲート（４６）を基板（１２）の第１の部分の上に有する。第２の仕事関数を有する制御ゲート（４４）は、第１の部分に隣接する基板の第２の部分の上にある。スプリット・ゲート・メモリ・デバイス（１０）の多数キャリアが電子であるとき、第１の仕事関数は第２の仕事関数よりも大きい。スプリット・ゲート・メモリ・デバイス（１０）の多数キャリアがホールであるとき、第１の仕事関数は第２の仕事関数よりも小さい。基板（１２）内の第１の電流電極（６２）および第２の電流電極（６４）は、制御ゲートおよび選択ゲートの下にあるチャネルによって分離される。制御ゲートおよび選択ゲートの異なる仕事関数は、デバイス性能を最適化するために各ゲートに対して異なる閾値電圧をもたらす。ｎチャネルデバイスでは、選択ゲートはｐ導電型であり、制御ゲートはｎ導電型である。
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【課題】メモリセル間の干渉を抑制できる不揮発性半導体記憶装置を提供する。
【解決手段】ＮＡＮＤ型メモリ１において、半導体基板１１の表面上に、トンネル絶縁層１２、電荷蓄積層１３、電荷ブロック層１４を設け、その上に、チャネル長方向に沿ってそれぞれ複数の制御ゲート電極１５及びセル間絶縁膜１６を交互に設ける。そして、電荷ブロック層１４におけるセル間絶縁膜１６の直下域に相当する部分１４ｂに塩素を導入し、部分１４ｂの誘電率を電荷ブロック層１４における制御ゲート電極１５の直下域に相当する部分１４ａの誘電率よりも低くする。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタにおいて低電圧下で急峻なスイッチング特性を有する半導体素子を提供する。
【解決手段】大規模集積回路に用いられているプレーナ型のロジック回路用ＭＯＳＦＥＴにおいて、ドレイン拡散層電極のなかに、ダイオード素子と抵抗素子が並列配置されるように形成することで、低電圧であってもゲート電圧変化に対してドレイン電流が急峻な変化を示す高性能トランジスタが実現できる。 （もっと読む）

【課題】 メモリセルの最小面積をより小さくし、高集積化、高密度化、大容量化を図ることが可能になるＮＡＮＤ型の不揮発性半導体記憶装置を提供する。
【解決手段】 絶縁層と半導体層が半導体基板１０の表面に垂直な第１方向に沿って交互に積層され、且つ、１対の互いに対向する側面を備えて畝状に構成された積層構造部Ｌと、積層構造部Ｌの１対の側面の両方に接し、側面内における半導体基板１０の表面に平行な第２方向に一定の幅を有するように形成された電荷蓄積層ＣＳと、電荷蓄積層ＣＳの表面に接し、積層構造部Ｌ及び電荷蓄積層ＣＳを覆うように形成された第１導電体層ＣＧ１を備え、半導体層の第１導電体層ＣＧ１の第２方向の両側部分にソースドレイン領域Ａ２が形成され、ソースドレイン領域Ａ２、電荷蓄積層ＣＳ及び第１導電体層ＣＧ１により、積層構造部Ｌの１対の側面に、１つの半導体層に対し、１対のメモリセルが構成されている。 （もっと読む）

【課題】一度の酸化処理でＯＮＯ膜の上側酸化膜を下側酸化膜よりも厚く形成することができるミラービットの半導体装置の製造方法を提供する。
【解決手段】基板１０上に第１酸化膜１１、この第１酸化膜１１よりも膜厚が薄い窒化膜１２、第１酸化膜１１よりも膜厚が薄い第２酸化膜１３、及びゲート電極１４を積層する工程と、第１酸化膜１１の端部及び第２酸化膜１３の端部を除去して窒化膜１２を一部露出する工程と、第１酸化膜１１が除去された基板１０上に第３酸化膜１５を形成すると同時に、窒化膜１２の露出部分を酸化して第４酸化膜１６を形成し且つゲート電極１４の周囲に第５酸化膜１７を形成して、第４酸化膜１６と第５酸化膜１７とが一体化した、第３酸化膜１５よりも厚い酸化膜を形成する工程と、第３酸化膜１５と第４酸化膜１６との間に電荷蓄積層１８ａを形成する工程と、をこの順に行う。 （もっと読む）