【課題】酸化物半導体膜と該酸化物半導体膜と接する下地となる膜との界面の電子状態が良好なトランジスタ。
【解決手段】下地となる膜は酸化物半導体膜と同様の原子配列を有し、下地となる膜と酸化物半導体膜とが接している面において、面内の下地膜の最隣接原子間距離と酸化物半導体の格子定数の差を、下地となる膜の同面内における最隣接原子間距離で除した値は０．１５以下、好ましくは０．１２以下、さらに好ましくは０．１０以下、さらに好ましくは０．０８以下とする。例えば、立方晶系の結晶構造を有し（１１１）面に配向する安定化ジルコニアを含む下地となる膜上に酸化物半導体膜を成膜することで、下地となる膜の直上においても結晶化度の高い結晶領域を有する酸化物半導体膜が得られる。 （もっと読む）

【課題】良好な特性を有する複数の有機トランジスタを備えた有機半導体素子の製造方法を提供する。
【解決手段】有機半導体素子１０は、基板１１と、基板１１上に設けられ、各々が有機半導体材料を含む有機半導体領域４を有する複数の有機トランジスタ２０と、を備えている。このうち有機半導体領域４は、少なくとも基板１１を含む支持部材１７によって支持されている。そして、有機半導体素子１０の製造方法は、支持部材１７を準備する工程と、支持部材１７上に有機半導体材料を含む連続的な有機半導体層３０を設ける工程と、有機半導体層３０をパターニングして複数の有機半導体領域４を形成するパターニング工程と、を備えている。ここで、パターニング工程は、凹部４２および凸部４１を有する凹凸版４０を準備する工程と、凹凸版４０の凸部４１を支持部材１７上の有機半導体層３０に当接させることにより有機半導体層３０をパターニングする当接工程と、を有している。 （もっと読む）

【課題】オフ電流を低減した優れた特性を有する薄膜トランジスタを作製する。
【解決手段】ｐ型の逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜側から、微結晶半導体領域、非晶質半導体領域、及び不純物半導体領域が積層される半導体膜と、一対の配線とが接する領域が、ゲート絶縁膜を介してゲート電極と重畳し、一対の配線の仕事関数と、微結晶半導体領域を構成する微結晶半導体の電子親和力の差である電子のショットキーバリアφＢｎは０．６５ｅＶ以上である。 （もっと読む）

【課題】所望の体積抵抗率を有する金属酸化物薄膜を、簡便かつ大面積に作製でき、更に所望の形状の金属酸化物を形成する精度が高い金属酸化物薄膜形成用塗布液などの提供。
【解決手段】無機インジウム化合物と、無機マグネシウム化合物及び無機亜鉛化合物の少なくともいずれかと、グリコールエーテル類とを含有する金属酸化物薄膜形成用塗布液である。 （もっと読む）

【課題】良好な特性を有する複数の有機トランジスタを備えた有機半導体素子の製造方法を提供する。
【解決手段】有機半導体素子１０は、基板１１と、基板１１上に設けられ、各々が液晶性有機半導体材料を含む有機半導体領域４を有する複数の有機トランジスタ２０と、を備えている。このうち有機半導体領域４は、少なくとも基板１１を含む支持部材１７によって支持されている。そして、有機半導体素子１０の製造方法は、支持部材１７を準備する工程と、支持部材１７上に液晶性有機半導体材料を含む連続的な有機半導体層３０を設ける工程と、有機半導体層３０をパターニングして複数の有機半導体領域４を形成するパターニング工程と、を備えている。ここで、パターニング工程は、凹部４２および凸部４１を有する凹凸版４０を準備する工程と、凹凸版４０の凸部４１を支持部材１７上の有機半導体層３０に当接させることにより有機半導体層３０をパターニングする当接工程と、を有している。 （もっと読む）

【課題】印刷法による少ない工程数のメリットを生かしつつ、より微細であり、絶縁性の低下がなく、導電部寸法精度の高い、配線部材および電子素子の製造方法を提供することを目的とする。また、配線部材、積層配線、電子素子、電子素子アレイ及び表示装置を提供することを目的とする
【解決手段】基板上にエネルギーの付与により臨界表面張力が変化する材料を含有する濡れ性変化層を形成する工程、紫外領域のレーザーを用いたレーザーアブレーション法により、濡れ性変化層に凹部を形成する工程、凹部に導電性インクを塗布して導電部を形成する工程、を含み、前記濡れ性変化層の凹部のパターン形成と同時に、前記臨界表面張力を変化させて高表面エネルギー領域のパターン形成が行われることを特徴とする配線部材の製造方法、電子素子の製造方法、及び、それにより得られた配線部材、電子素子を提供する。また、電子素子アレイ及び表示装置を提供する。 （もっと読む）

【課題】半導体素子の電気的な特性のバラツキを低減し、鮮明な多階調カラー表示を可能
にすることを目的とする。
【解決手段】半導体素子に用いられる半導体層の一部を抵抗体として利用する。具体的に
は、半導体素子と、前記半導体素子の有する半導体層と電気的に接続された発光素子と、
を有する表示装置であり、前記半導体層には、前記半導体素子と前記発光素子との間に設
けられた抵抗体とみなせる領域が含まれる。抵抗体とみなせる領域が存在することによっ
て半導体素子の電気的な特性のバラツキの影響を低減することができる。 （もっと読む）

【課題】コストを増大させずとも、書き込みに高電圧を必要とせず、不良が発生しにくく
、書き込み時間が短く、データの書換えができない半導体記憶装置を提供する。
【解決手段】ダイオード接続した第１のトランジスタと、ダイオード接続した第１のトラ
ンジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第２のトランジ
スタと、ダイオード接続した第１のトランジスタのソース電極及びドレイン電極の一方の
端子及び第２のトランジスタのゲートに接続する容量素子を有するメモリ素子を含む半導
体記憶装置である。 （もっと読む）

【課題】高い開口率を有し、安定した電気特性を有する薄膜トランジスタを有する、信頼
性のよい表示装置を作製し、提供することを課題の一とする。
【解決手段】同一基板上に駆動回路部と、表示部（画素部ともいう）とを有し、当該駆動
回路部は、ソース電極及びドレイン電極が金属によって構成され且つチャネル層が酸化物
半導体によって構成された駆動回路用薄膜トランジスタと、金属によって構成された駆動
回路用配線とを有し、当該表示部は、ソース電極層及びドレイン電極層が酸化物導電体に
よって構成され且つ半導体層が酸化物半導体によって構成された画素用薄膜トランジスタ
と、酸化物導電体によって構成された表示部用配線とを有する。 （もっと読む）

【課題】配線基板に半導体素子を形成する場合において、配線基板の製造工程数を少なくする。
【解決手段】コア層２００の一面上には、第１配線２３２が設けられている。第１配線２３２上、及びその周囲に位置するコア層２００の一面上には、半導体層２３６が形成されている。第１配線２３２及び半導体層２３６は、半導体素子を形成している。本実施形態において半導体素子は、第１配線２３２をゲート電極としたトランジスタ２３０であり、半導体層２３６と第１配線２３２の間に、ゲート絶縁膜２３４を有している。 （もっと読む）

【課題】半導体膜と電極又は配線との接触抵抗を低減し、かつ半導体膜と電極又は配線と
の被覆率を改善し、特性を向上させた半導体装置を得ることを課題とする。
【解決手段】基板上にゲート電極と、前記ゲート電極上にゲート絶縁膜と、前記ゲート絶
縁膜上に第１のソース電極又はドレイン電極と、前記第１のソース電極又はドレイン電極
上に島状半導体膜と、前記島状半導体膜及び前記第１のソース電極又はドレイン電極上に
第２のソース電極又はドレイン電極とを有し、前記第２のソース電極又はドレイン電極は
前記第１のソース電極又はドレイン電極と接触しており、前記第１のソース電極又はドレ
イン電極及び第２のソース電極又はドレイン電極が前記島状半導体膜を挟みこんでいる半
導体装置及びその作製方法に関するものである。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタ上に設けられた第２のトランジスタと容量素子とを有し、第２のトランジスタの半導体層にはオフセット領域が設けられた半導体装置を提供する。第２のトランジスタを、オフセット領域を有する構造とすることで、第２のトランジスタのオフ電流を低減させることができ、長期に記憶を保持可能な半導体装置を提供することができる。 （もっと読む）

【課題】Inversion型トランジスタやＩｎｔｒｉｎｓｉｃ型トランジスタ、及び半導体層の蓄積層電流制御型Accumulation型トランジスタでは不純物原子濃度の統計的ばらつきによってしきい値電圧のばらつきが微細化世代で大きくなってしまい、ＬＳＩの信頼性を保つことが困難であった。
【解決手段】空乏層の厚さが半導体層の膜厚よりも大きくなるように、半導体層の膜厚と不純物原子濃度を制御することによって形成されたバルク電流制御型Accumulation型トランジスタが得られる。例えば、半導体層の膜厚を１００ｎｍにすると共に不純物濃度２×１０^１７[ｃｍ^−３]より高くすることによって、しきい値のばらつきの標準偏差が電源電圧のばらつきよりも小さくすることができる。 （もっと読む）

【課題】半導体集積回路における消費電力を低減する。また、半導体集積回路における動作の遅延を低減する。
【解決手段】記憶回路が有する複数の順序回路のそれぞれにおいて、酸化物半導体によってチャネル形成領域が構成されるトランジスタと、該トランジスタがオフ状態となることによって一方の電極が電気的に接続されたノードが浮遊状態となる容量素子とを設ける。なお、酸化物半導体によってトランジスタのチャネル形成領域が構成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。そのため、記憶回路に対して電源電圧が供給されない期間において当該トランジスタをオフ状態とすることで、当該期間における容量素子の一方の電極が電気的に接続されたノードの電位を一定又はほぼ一定に保持することが可能である。その結果、上述した課題を解決することが可能である。 （もっと読む）

【課題】電源電圧の供給を停止しても論理回路の結線状態を保持可能なプログラマブルロジックデバイスにおける処理速度の向上及び低消費電力化を図ることを目的の一とする。
【解決手段】論理状態を切り替え可能な複数の演算回路と、演算回路の論理状態を切り替えるコンフィグレーション状態切り替え回路と、演算回路の電源電圧の供給または停止を切り替える電源制御回路と、複数の演算回路の論理状態及び電源電圧の状態を記憶する状態記憶回路と、状態記憶回路の記憶情報に応じて、コンフィグレーション状態切り替え回路及び電源制御回路の制御を行う演算状態制御回路と、を有し、演算回路とコンフィグレーション状態切り替え回路との間に、酸化物半導体層にチャネル形成領域が形成されるトランジスタが設け、電源制御回路からの電源電圧の停止時に該トランジスタの導通状態を保持する。 （もっと読む）

【課題】電流型アクティブマトリックスOLEDを改良すること。
【解決手段】電流型アクティブ・マトリックスOLEDデバイスの製造方法は、基板の上方に、半導体層と、導電層と、その半導体層と導電層の間に挟まれた絶縁層を設け；上記半導体層または上記導電層の上方に有機発光ダイオードを画素ごとに設け；第1の電流としてのデータ信号を受け取って対応する画素から出る光の明るさを調節するため、上記半導体層の中に形成されたチャネル領域と、上記導電層の中に形成されたゲートとを備える第1のトランジスタを画素ごとに形成する操作を含んでいる。この方法は、第1の電流に応答して上記有機発光ダイオードの中を流れる電流を調節するため、上記導電層の中に形成されたゲートと、上記半導体層の中に形成されたチャネル領域とを備える第2のトランジスタを画素ごとに形成し；パルス式レーザーを用いて半導体層の特定の領域をアニーリングする操作も含んでいる。 （もっと読む）

【課題】グラフェンの特性を生かしつつ、高耐圧デバイスや紫外発光・受光デバイスを実現する。
【解決手段】半導体デバイスを、２次元構造のグラフェン電極２、３と、グラフェン電極のグラフェン端に結合した２次元構造のボロンナイトライド半導体層５とを備えるものとする。 （もっと読む）

【課題】短時間の電源停止により消費電力を抑えることができ、電源再開時において誤動作を引き起こすことなく初期化することのできる信号処理装置の記憶回路の提供を目的の一つとする。
【解決手段】記憶回路に電源が供給されない間は、揮発性記憶部に記憶していたデータ信号を、不揮発性記憶部に保持する。不揮発性記憶部では、オフ電流が極めて小さいトランジスタを用いることによって、容量素子に保持されたデータ信号は長期間にわたり保持する。こうして、不揮発性記憶部は電源の供給が停止した間も論理状態を保持する。また電源停止時に容量素子で保持されたデータ信号は、電源再開時にはリセット回路を導通状態とすることで、誤動作を引き起こすことのない電位にする。 （もっと読む）

【課題】単位面積あたりのメモリモジュールの記憶容量を増加させる。また、消費電力の小さなメモリモジュールを提供する。
【解決手段】半導体装置は、ビット線と、二以上のワード線と、トランジスタおよびキャパシタからなるサブメモリセルを二以上有するメモリセルと、を有する。トランジスタのソースまたはドレインの一方がビット線と接続し、トランジスタのソースまたはドレインの他方がキャパシタと接続し、トランジスタのゲートがワード線の一と接続し、キャパシタの容量が各サブメモリセルで異なる。 （もっと読む）

【課題】記憶装置の消費電力を低減すること、記憶装置の面積を低減すること、記憶装置を構成するトランジスタの数を低減する。
【解決手段】第１の出力信号及び第２の出力信号の電位を比較する比較器と、第１の酸化物半導体トランジスタ及び第１のシリコントランジスタを有する第１のメモリ部と、第２の酸化物半導体トランジスタ及び第２のシリコントランジスタを有する第２のメモリ部と、当該第１の出力信号及び当該第２の出力信号の電位を確定する出力電位確定器とを有し、当該第１の酸化物半導体トランジスタのソース又はドレインの一方は、当該第１のシリコントランジスタのゲートに電気的に接続されており、当該第２の酸化物半導体トランジスタのソース又はドレインの一方は、当該第２のシリコントランジスタのゲートに電気的に接続されている記憶装置に関する。 （もっと読む）