表示装置
【課題】半導体素子の電気的な特性のバラツキを低減し、鮮明な多階調カラー表示を可能
にすることを目的とする。
【解決手段】半導体素子に用いられる半導体層の一部を抵抗体として利用する。具体的に
は、半導体素子と、前記半導体素子の有する半導体層と電気的に接続された発光素子と、
を有する表示装置であり、前記半導体層には、前記半導体素子と前記発光素子との間に設
けられた抵抗体とみなせる領域が含まれる。抵抗体とみなせる領域が存在することによっ
て半導体素子の電気的な特性のバラツキの影響を低減することができる。
にすることを目的とする。
【解決手段】半導体素子に用いられる半導体層の一部を抵抗体として利用する。具体的に
は、半導体素子と、前記半導体素子の有する半導体層と電気的に接続された発光素子と、
を有する表示装置であり、前記半導体層には、前記半導体素子と前記発光素子との間に設
けられた抵抗体とみなせる領域が含まれる。抵抗体とみなせる領域が存在することによっ
て半導体素子の電気的な特性のバラツキの影響を低減することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は半導体素子（半導体薄膜を用いた素子）を基板上に作り込んで形成されたＥ
Ｌ（エレクトロルミネッセンス）表示装置及びそのＥＬ表示装置を表示ディスプレイとし
て有する電子装置（電子デバイス）に関する。
【背景技術】
【０００２】
近年、基板上にＴＦＴを形成する技術が大幅に進歩し、アクティブマトリクス型表示装
置への応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモ
ルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高い
ので、高速動作が可能である。そのため、従来、基板外の駆動回路で行っていた画素の制
御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。
【０００３】
このようなアクティブマトリクス型表示装置は、同一基板上に様々な回路や素子を作り
込むことで製造コストの低減、表示装置の小型化、歩留まりの上昇、スループットの低減
など、様々な利点が得られるとして注目されている。
【０００４】
従来、アクティブマトリクス型ＥＬ表示装置の画素構造は図３に示すようなものが一般
的であった。図３において、３０１はスイッチング素子として機能するＴＦＴ（以下、ス
イッチング用ＴＦＴという）、３０２はＥＬ素子３０３に供給する電流を制御するための
素子（電流制御素子）として機能するＴＦＴ（以下、電流制御用ＴＦＴという）、３０４
はコンデンサ（保持容量）である。スイッチング用ＴＦＴ３０１はゲート配線３０５及び
ソース配線（データ配線）３０６に接続されている。また、電流制御用ＴＦＴ３０２はの
ドレインはＥＬ素子３０３に、ソースは電源供給線３０７に接続されている。
【０００５】
ゲート配線３０５が選択されるとスイッチング用ＴＦＴ３０１のゲートが開き、ソース
配線３０６のデータ信号がコンデンサ３０４に蓄積され、電流制御用ＴＦＴ３０２のゲー
トが開く。そして、スイッチング用ＴＦＴ３０１のゲートが閉じた後、コンデンサ３０４
に蓄積された電荷によって電流制御用ＴＦＴ３０２のゲートは開いたままとなり、その間
、ＥＬ素子３０３が発光する。このＥＬ素子３０３の発光量は流れる電流量で変化する。
【０００６】
このとき、ＥＬ素子３０３に供給される電流量は電流制御用ＴＦＴ３０２のゲート電圧
によって制御される。その様子を図４に示す。
【０００７】
図４（Ａ）は電流制御用ＴＦＴのトランジスタ特性を示すグラフであり、４０１はＩｄ
−Ｖｇ特性（又はＩｄ−Ｖｇ曲線）と呼ばれている。ここでＩｄはドレイン電流であり、
Ｖｇはゲート電圧である。このグラフにより任意のゲート電圧に対して流れる電流量を知
ることができる。
【０００８】
通常、ＥＬ素子を駆動するにあたって、上記Ｉｄ−Ｖｇ特性の点線４０２で示した領域
を用いる。４０２で囲んだ領域の拡大図を図４（Ｂ）に示す。
【０００９】
図４（Ｂ）において、斜線で示す領域はサブスレッショルド領域と呼ばれている。実際
にはしきい値電圧（Ｖｔｈ）近傍又はそれ以下のゲート電圧である領域を指し、この領域
ではゲート電圧の変化に対して指数関数的にドレイン電流が変化する。この領域を使って
ゲート電圧による電流制御を行う。
【００１０】
スイッチング用ＴＦＴ３０１が開いて画素内に入力されたデータ信号は、まずコンデン
サ３０４に蓄積され、そのデータ信号がそのまま電流制御用ＴＦＴ３０２のゲート電圧と
なる。このとき、図４（Ａ）に示したＩｄ−Ｖｇ特性に従ってゲート電圧に対してドレイ
ン電流が１対１で決まる。即ち、データ信号に対応して所定の電流がＥＬ素子３０３を流
れ、その電流量に対応した発光量で前記ＥＬ素子３０３が発光する。
【００１１】
以上のように、データ信号によってＥＬ素子の発光量が制御され、その発光量の制御に
よって階調表示がなされる。この方式はいわゆるアナログ階調と呼ばれる方式であり、信
号の振幅の変化で階調表示が行われる。
【００１２】
しかしながら、上記アナログ階調方式はＴＦＴの特性バラツキに非常に弱いという欠点
がある。例えばスイッチング用ＴＦＴのＩｄ−Ｖｇ特性が同じ階調を表示する隣接画素の
スイッチング用ＴＦＴと異なる場合（全体的にプラス又はマイナス側へシフトした場合）
を想定する。
【００１３】
その場合、各スイッチング用ＴＦＴのドレイン電流はバラツキの程度にもよるが異なる
ものとなり、各画素の電流制御用ＴＦＴには異なるゲート電圧がかかることになる。即ち
、各ＥＬ素子に対して異なる電流が流れ、結果として異なる発光量となり、同じ階調表示
を行えなくなる。
【００１４】
また、仮に各画素の電流制御用ＴＦＴに等しいゲート電圧がかかったとしても、電流制
御用ＴＦＴのＩｄ−Ｖｇ特性にバラツキがあれば、同じドレイン電流を出力することはで
きない。さらに、図４（Ａ）からも明らかなようにゲート電圧の変化に対して指数関数的
にドレイン電流が変化するような領域を使っているため、Ｉｄ−Ｖｇ特性が僅かでもずれ
れば、等しいゲート電圧がかかっても出力される電流量は大きく異なるといった事態が生
じうる。こうなってしまうとＥＬ素子の発光量が隣接画素で大きく異なってしまう。
【００１５】
実際には、スイッチング用ＴＦＴと電流制御用ＴＦＴとの、両者のバラツキの相乗効果
となるので条件的にはさらに厳しい。このように、アナログ階調方式はＴＦＴの特性バラ
ツキに対して極めて敏感であり、その点が従来のアクティブマトリクス型ＥＬ表示装置の
多色カラー化における障害となっていた。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本願発明は上記問題点を鑑みてなされたものであり、鮮明な多階調カラー表示の可能な
アクティブマトリクス型ＥＬ表示装置を提供することを課題とする。そして、そのような
アクティブマトリクス型ＥＬ表示装置を表示用ディスプレイとして具備する高性能な電子
装置（電子デバイス）を提供することを課題とする。
【課題を解決するための手段】
【００１７】
本出願人はアナログ階調方式の問題はＥＬ素子に流れる電流制御用ＴＦＴの特性バラツ
キ、特に電流制御用ＴＦＴのオン抵抗のバラツキに起因することを見いだした。なお、オ
ン抵抗とはＴＦＴのドレイン電圧をその時に流れているドレイン電流で割った値である。
【００１８】
即ち、電流制御用ＴＦＴのオン抵抗がＴＦＴ間でばらつくために同一条件でも異なる電
流（ドレイン電流）が流れてしまい、その結果、所望の階調が得られないという不具合が
生じるのである。
【００１９】
そこで本願発明では、電流制御用ＴＦＴのドレインとＥＬ素子との間に抵抗体（Ｒ）を
直列に接続し、その抵抗体によって電流制御用ＴＦＴからＥＬ素子へ供給される電流量を
制御することを目的とする。このためには、電流制御用ＴＦＴのオン抵抗よりも十分に抵
抗の高い抵抗体を設ける必要がある。抵抗値としては１ｋΩ〜５０ＭΩ（好ましくは１０
ｋΩ〜１０ＭΩ、さらに好ましくは５０ｋΩ〜１ＭΩ）の範囲から選択すれば良い。
【００２０】
また、本願発明を実施する場合、ＥＬ素子に流れる電流量が抵抗体（Ｒ）の抵抗値で決
まり、供給される電流は常に一定となる。即ち、従来のような電流値を制御して階調表示
を行うアナログ階調方式は使えない。そこで本願発明では電流制御用ＴＦＴを単に電流供
給用のスイッチング素子として用いた時間分割方式の階調表示（以下、時分割階調という
）を用いることを特徴としている。
【００２１】
具体的には以下のようにして時分割階調表示を行う。ここでは８ビットデジタル駆動方
式により２５６階調（１６７７万色）のフルカラー表示を行う場合について説明する。
【００２２】
まず、画像１フレームを８つのサブフレームに分割する。なお、表示領域の全画素にデ
ータを入力する１周期を１フレームと呼び、通常のＥＬディスプレイでは発振周波数は６
０Ｈｚ、即ち１秒間に６０フレームが形成される。１秒間のフレーム数がこれ以下になる
と視覚的にフリッカ等の画像のちらつきが目立ち始める。なお、１フレームをさらに複数
に分割したフレームをサブフレームと呼ぶ。
【００２３】
１つのサブフレームはアドレス期間（Ｔa）とサステイン期間（Ｔs）とに分けられる。
アドレス期間とは、１サブフレーム期間中、全画素にデータを入力するのに要する時間全
体であり、サステイン期間（点灯期間と言っても良い）とは、ＥＬ素子を発光させている
期間を示している。（図１０）
【００２４】
ここで１つ目のサブフレームをＳＦ１と呼び、以下２つ目のサブフレームから８つ目の
サブフレームまでをＳＦ２〜ＳＦ８と呼ぶ。また、アドレス期間（Ｔa）はＳＦ１〜ＳＦ
８まで一定である。一方、ＳＦ１〜ＳＦ８のサステイン期間（Ｔs）をそれぞれＴs1〜Ｔs
8とする。
【００２５】
この時、Ｔs1：Ｔs2：Ｔs3：Ｔs4：Ｔs5：Ｔs6：Ｔs7：Ｔs8＝１：１／２：１／４：１
／８：１／１６：１／３２：１／６４：１／１２８となるようにサステイン期間を設定す
る。但し、ＳＦ１〜ＳＦ８を出現させる順序はどのようにしても良い。このサステイン期
間の組み合わせで２５６階調のうち所望の階調表示を行うことができる。
【００２６】
まず、画素が有するＥＬ素子の対向電極（ＴＦＴに接続されていない側の電極を指す。
通常は陰極となる。）に電圧を加えない（選択しない）状態としておき、ＥＬ素子を発光
させずに各画素にデータ信号を入力していく。この期間がアドレス期間となる。そして、
全ての画素にデータが入力されてアドレス期間が終了したら、対向電極に電圧を加えて（
選択して）一斉にＥＬ素子を発光させる。この期間がサステイン期間となる。また、発光
させる（画素を点灯させる）期間はＴs1〜Ｔs8までのいずれかの期間である。ここではＴ
s8の期間、所定の画素を点灯させたとする。
【００２７】
次に、再びアドレス期間に入り、全画素にデータ信号を入力したらサステイン期間に入
る。このときはＴs1〜Ｔs7のいずれかの期間がサステイン期間となる。
ここではＴs7の期間、所定の画素を点灯させたとする。
【００２８】
以下、残りの６つのサブフレームについて同様の動作を繰り返し、順次Ｔs6、Ｔs5…Ｔ
s1とサステイン期間を設定し、それぞれのサブフレームで所定の画素を点灯させたとする
。
【００２９】
８つのサブフレームが出現したら１フレームを終えたことになる。このとき、サステイ
ン期間の積算によってその画素の階調を制御する。例えば、Ｔs1とＴs2を選択した場合に
は全灯を１００％としたうちの７５％の輝度を表現でき、Ｔs3とＴs5とＴs8を選択した場
合には１６％の輝度を表現できる。
【００３０】
なお、以上は２５６階調の場合について説明したが、他の階調表示を行うことも可能で
ある。
【００３１】
ｎビット（ｎは２以上の整数）の階調（２n階調）の表示を行う場合には、まず１フレ
ームをｎビットの階調に対応させてｎ枚のサブフレーム（ＳＦ1、ＳＦ2、ＳＦ3…ＳＦ(n-
1)、ＳＦ(n)と表す）に分割する。階調が多くなるにつれて１フレームの分割数も増え、
駆動回路を高い周波数で駆動しなければならない。
【００３２】
さらに、これらｎ枚の各サブフレームはアドレス期間（Ｔa）及びサステイン期間（Ｔs
）に分離される。即ち、全てのＥＬ素子に共通な対向電極に対して電圧を加えるか加えな
いかを選択することによってアドレス期間とサステイン期間を選択する。
【００３３】
そして、ｎ枚の各サブフレームのサステイン期間（但し、ＳＦ1、ＳＦ2、ＳＦ3…ＳＦ(
n-1)、ＳＦ(n)に対応するサステイン期間を各々Ｔs1、Ｔs2、Ｔs3…Ｔs(n-1)、Ｔs(n)と
表す）をＴs1：Ｔs2：Ｔs3：…：Ｔs(n-1)：Ｔs(n)＝２0：２-1：２-2：…：２-(n-2)：
２-(n-1)となるように処理する。
【００３４】
この状態で、任意の１サブフレームでは順次画素が選択され（厳密には各画素のスイッ
チング用ＴＦＴが選択され）、電流制御用ＴＦＴのゲート電極に所定のゲート電圧（デー
タ信号に対応する）が加わる。このとき、電流制御用ＴＦＴが導通状態になるようなデー
タ信号が入力された画素のＥＬ素子は、アドレス期間終了後、そのサブフレームに割り当
てられたサステイン期間だけ発光する、即ち所定の画素が点灯する。
【００３５】
この動作をｎ枚のサブフレーム全てにおいて繰り返し、そのサステイン期間の積算によ
って各画素の階調が制御される。従って、任意の一画素に注目すると、その画素が各サブ
フレームでどれだけの期間点灯したか（どれだけのサステイン期間を経由したか）によっ
て、その一画素の階調が制御される。
【００３６】
以上のように、アクティブマトリクス型ＥＬ表示装置において、電流制御用ＴＦＴのド
レインとＥＬ素子との間に抵抗体（Ｒ）を設け、ＥＬ素子を流れる電流を常に一定とした
上で、時分割階調表示を行う点が本願発明の特徴である。この構成によりＴＦＴの特性バ
ラツキによる階調不良を防ぐことができる。
【発明の効果】
【００３７】
本願発明を実施することで、ＴＦＴの特性バラツキに影響されない鮮明な多階調カラー
表示が可能なアクティブマトリクス型ＥＬ表示装置を得ることができる。具体的には、画
素部に設ける電流制御用ＴＦＴとＥＬ素子との間に抵抗体を設け、その抵抗体の抵抗値に
よって電流値を決定する。その上でデジタル信号により時分割階調表示を行い、電流制御
用ＴＦＴの特性バラツキによる階調不良のない、色再現性の良い高精細な画像を得る。
【００３８】
また、基板上に形成されるＴＦＴ自体も各回路又は素子が必要とする性能に併せて最適
な構造のＴＦＴを配置することで、信頼性の高いアクティブマトリクス型ＥＬ表示装置を
実現している。
【００３９】
そして、そのようなアクティブマトリクス型ＥＬ表示装置を表示ディスプレイとして具
備することで、画像品質が良く、信頼性の高い高性能な電子装置を生産することが可能と
なる。
【図面の簡単な説明】
【００４０】
【図１】ＥＬ表示装置の構成を示す図。
【図２】ＥＬ表示装置の断面構造を示す図。
【図３】従来のＥＬ表示装置における画素部の構成を示す図。
【図４】アナログ階調方式で利用するＴＦＴ特性を説明する図。
【図５】ＥＬ表示装置の作製工程を示す図。
【図６】ＥＬ表示装置の作製工程を示す図。
【図７】ＥＬ表示装置の作製工程を示す図。
【図８】ＥＬ表示装置の作製工程を示す図。
【図９】ＥＬ表示装置の画素部を拡大した図。
【図１０】時分割階調方式の動作モードを説明する図。
【図１１】ＥＬモジュールの外観を示す図。
【図１２】ＥＬモジュールの外観を示す図。
【図１３】コンタクト構造の作製工程を示す図。
【図１４】ＥＬ表示装置の画素部の構成を示す図。
【図１５】ＥＬ表示装置の断面構造を示す図。
【図１６】ＥＬ表示装置の画素部の上面構造を示す図。
【図１７】ＥＬ表示装置の画素部の上面構造を示す図。
【図１８】電子装置の具体例を示す図。
【図１９】ポリシリコン膜の電子線回折像を示す図面代用写真。
【図２０】ＥＬ表示装置の回路構成を示す図。
【図２１】ＥＬ表示装置の回路構成を示す図。
【図２２】ＥＬ表示装置の回路構成を示す図。
【図２３】ＥＬ素子の電気特性を示す図。
【発明を実施するための形態】
【００４１】
まず、本願発明のアクティブマトリクス型ＥＬ表示装置の回路構成を図１（Ａ）に示す
。図１（Ａ）のアクティブマトリクス型ＥＬ表示装置は、基板上に形成されたＴＦＴによ
って画素部１０１、画素部の周辺に配置されたデータ信号側駆動回路１０２及びゲート信
号側駆動回路１０３が形成される。なお、データ側信号側駆動回路とゲート信号側駆動回
路はどちらも画素部を挟んで１対で設けても構わない。
【００４２】
データ信号側駆動回路１０２は基本的にシフトレジスタ１０２a、ラッチ（Ａ）１０２b
、ラッチ（Ｂ）１０２cを含む。また、シフトレジスタ１０２aにはクロックパルス（ＣＫ
）及びスタートパルス（ＳＰ）が入力され、ラッチ（Ａ）１０２bにはデジタルデータ信
号（Digital Data Signals）が入力され、ラッチ（Ｂ）１０２cにはラッチ信号（Latch S
ignals）が入力される。
【００４３】
本願発明では画素部に入力されるデータ信号がデジタル信号であり、また液晶表示装置
と異なり電圧階調表示ではないので、「０」または「１」の情報を有するデジタルデータ
信号がそのまま画素部へと入力される。
【００４４】
画素部１０１にはマトリクス状に複数の画素１０４が配列される。画素１０４の拡大図
を図１（Ｂ）に示す。図１（Ｂ）において、１０５はスイッチング用ＴＦＴであり、ゲー
ト信号を入力するゲート配線１０６とデータ信号を入力するデータ配線（ソース配線とも
いう）１０７に接続されている。
【００４５】
また、１０８は電流制御用ＴＦＴであり、そのゲートはスイッチング用ＴＦＴ１０５の
ドレインに接続される。そして、電流制御用ＴＦＴ１０８のドレインは抵抗体１０９を介
してＥＬ素子１１０に接続され、ソースは電源供給線１１１に接続される。ＥＬ素子１１
０は電流制御用ＴＦＴ１０８に接続された陽極（画素電極）と、ＥＬ層を挟んで陽極に対
向して設けられた陰極（対向電極）とでなり、陰極は所定の電源１１２に接続されている
。
【００４６】
なお、抵抗体１０９は電流制御用ＴＦＴ１０８のオン抵抗よりも十分に大きい抵抗値を
示す素子であれば良いため構造等に限定はない。抵抗値の高い半導体層を用いると形成が
容易であり好ましい。
【００４７】
また、スイッチング用ＴＦＴ１０５が非選択状態（オフ状態）にある時、電流制御用Ｔ
ＦＴ１０８のゲート電圧を保持するためにコンデンサ１１３が設けられる。このコンデン
サ１１３はスイッチング用ＴＦＴ１０５のドレインと電源供給線１１１とに接続されてい
る。
【００４８】
以上のような画素部に入力されるデジタルデータ信号は、時分割階調データ信号発生回
路１１４にて形成される。この回路ではアナログ信号又はデジタル信号でなるビデオ信号
（画像情報を含む信号）を、時分割階調を行うためのデジタルデータ信号に変換すると共
に、時分割階調表示を行うために必要なタイミングパルス等を発生させる回路である。
【００４９】
典型的には、時分割階調データ信号発生回路１１４には、１フレームをｎビット（ｎは
２以上の整数）の階調に対応した複数のサブフレームに分割する手段と、それら複数のサ
ブフレームにおいてアドレス期間及びサステイン期間を選択する手段と、そのサステイン
期間をＴs1：Ｔs2：Ｔs3：…：Ｔs(n-1)：Ｔs(n)＝２0：２-1：２-2：…：２-(n-2)：２-
(n-1)となるように設定する手段とが含まれる。
【００５０】
この時分割階調データ信号発生回路１１４は、本願発明のＥＬ表示装置の外部に設けら
れても良い。その場合、そこで形成されたデジタルデータ信号が本願発明のＥＬ表示装置
に入力される構成となる。この場合、本願発明のＥＬ表示装置をディスプレイとして有す
る電子装置は、本願発明のＥＬ表示装置と時分割階調データ信号発生回路を別の部品とし
て含むことになる。
【００５１】
また、時分割階調データ信号発生回路１１４をＩＣチップなどの形で本願発明のＥＬ表
示装置に実装しても良い。その場合、そのＩＣチップで形成されたデジタルデータ信号が
本願発明のＥＬ表示装置に入力される構成となる。この場合、本願発明のＥＬ表示装置を
ディスプレイとして有する電子装置は、時分割階調データ信号発生回路を含むＩＣチップ
を実装した本願発明のＥＬ表示装置を部品として含むことになる。
【００５２】
また最終的には、時分割階調データ信号発生回路１１４を画素部１０４、データ信号側
駆動回路１０２及びゲート信号側駆動回路と同一の基板上にＴＦＴでもって形成しうる。
この場合、ＥＬ表示装置に画像情報を含むビデオ信号を入力すれば全て基板上で処理する
ことができる。勿論、この場合の時分割階調データ信号発生回路は本願発明で用いるポリ
シリコン膜を活性層とするＴＦＴで形成することが望ましい。また、この場合、本願発明
のＥＬ表示装置をディスプレイとして有する電子装置は、時分割階調データ信号発生回路
がＥＬ表示装置自体に内蔵されており、電子装置の小型化を図ることが可能である。
【００５３】
次に、本願発明のアクティブマトリクス型ＥＬ表示装置について、断面構造の概略を図
２に示す。
【００５４】
図２において、１１は基板、１２は下地となる絶縁膜（以下、下地膜という）
である。基板１１としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミ
ックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高
処理温度に耐えるものでなくてはならない。
【００５５】
また、下地膜１２は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有
効であるが、石英基板には設けなくても構わない。下地膜１２としては、珪素（シリコン
）を含む絶縁膜を用いれば良い。なお、本明細書において「珪素を含む絶縁膜」とは、具
体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜（ＳｉＯｘＮｙ：ｘ、ｙは任意
の整数、で示される）など珪素に対して酸素若しくは窒素を所定の割合で含ませた絶縁膜
を指す。
【００５６】
２０１はスイッチング用ＴＦＴ、２０２は電流制御用ＴＦＴであり、どちらもｎチャネ
ル型ＴＦＴで形成されている。ｎチャネル型ＴＦＴの電界効果移動度はｐチャネル型ＴＦ
Ｔの電界効果移動度よりも大きいため、動作速度が早く大電流を流しやすい。また、同じ
電流量を流すにもＴＦＴサイズはｎチャネル型ＴＦＴの方が小さくできる。そのため、ｎ
チャネル型ＴＦＴを電流制御用ＴＦＴとして用いた方が画像表示部の有効発光面積が広く
なるので好ましい。
【００５７】
ただし、本願発明において、スイッチング用ＴＦＴと電流制御用ＴＦＴをｎチャネル型
ＴＦＴに限定する必要はなく、両方又はどちらか片方にｐチャネル型ＴＦＴを用いること
も可能である。
【００５８】
スイッチング用ＴＦＴ２０１は、ソース領域１３、ドレイン領域１４、ＬＤＤ領域１５
a〜１５d、分離領域１６及びチャネル形成領域１７a、１７bを含む活性層、ゲート絶縁膜
１８、ゲート電極１９a、１９b、第１層間絶縁膜２０、ソース配線２１並びにドレイン配
線２２を有して形成される。なお、ゲート絶縁膜１８又は第１層間絶縁膜２０は基板上の
全ＴＦＴに共通であっても良いし、回路又は素子に応じて異ならせても良い。
【００５９】
また、図２に示すスイッチング用ＴＦＴ２０１はゲート電極１９a、１９bが電気的に接
続されており、いわゆるダブルゲート構造となっている。勿論、ダブルゲート構造だけで
なく、トリプルゲート構造などいわゆるマルチゲート構造（直列に接続された二つ以上の
チャネル形成領域を有する活性層を含む構造）であっても良い。
【００６０】
マルチゲート構造はオフ電流を低減する上で極めて有効であり、スイッチング用ＴＦＴ
のオフ電流を十分に低くすれば、それだけ図１（Ｂ）に示すコンデンサ１１２に必要な容
量を小さくすることができる。即ち、コンデンサ１１２の専有面積を小さくすることがで
きるので、マルチゲート構造とすることはＥＬ素子１０９の有効発光面積を広げる上でも
有効である。
【００６１】
さらに、スイッチング用ＴＦＴ２０１においては、ＬＤＤ領域１５a〜１５dは、ゲート
絶縁膜１８を介してゲート電極１７a、１７bと重ならないように設ける。このような構造
はオフ電流を低減する上で非常に効果的である。また、ＬＤＤ領域１５a〜１５dの長さ（
幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【００６２】
なお、チャネル形成領域とＬＤＤ領域との間にオフセット領域（チャネル形成領域と同
一組成の半導体層でなり、ゲート電圧が印加されない領域）を設けることはオフ電流を下
げる上でさらに好ましい。また、二つ以上のゲート電極を有するマルチゲート構造の場合
、チャネル形成領域の間に設けられた分離領域１６（ソース領域又はドレイン領域と同一
の濃度で同一の不純物元素が添加された領域）がオフ電流の低減に効果的である。
【００６３】
次に、電流制御用ＴＦＴ２０２は、ソース領域２６、ドレイン領域２７、ＬＤＤ領域２
８及びチャネル形成領域２９を含む活性層、ゲート絶縁膜１８、ゲート電極３０、第１層
間絶縁膜２０、ソース配線３１並びにドレイン配線３２を有して形成される。但し、図２
の場合はドレイン領域２７とドレイン配線３２との間に抵抗体３３、接続領域３４とが設
けられている。
【００６４】
抵抗体３３は図１（Ｂ）の抵抗体１０９に相当し、接続領域３４は抵抗体３３とドレイ
ン配線３２とを電気的に接続するための高濃度不純物領域（ドレイン領域２７と同じ組成
の不純物領域）である。なお、ここでは電流制御用ＴＦＴ２０２の活性層を延長させて同
ＴＦＴと抵抗体３３とを電気的に接続しているが、電気的な接続方法はこの構造に限定す
る必要はない。
【００６５】
なお、５５で示される薄膜は抵抗体３３を形成する際にドーピングマスクとして用いる
薄膜（以下、マスク膜という）であり、ここではゲート電極３０と同時に形成される。図
２の場合、マスク膜５５はゲート電極３０と同一材料でなる導電膜だが電気的に孤立させ
ておけば良い。
【００６６】
図２の構造とする場合、抵抗体３３はＬＤＤ領域２８と同一組成の不純物領域で形成さ
れる。そして、抵抗体の長さと断面積で抵抗値が決定される。何も不純物を添加しない真
性な半導体層で形成することも可能であるが、抵抗値の制御が困難になるので、不純物を
添加して制御する方が好ましい。
【００６７】
なお、上記のように抵抗体３３を半導体層で形成する場合、ＥＬ素子から発した光が抵
抗体に当たると抵抗値が変化する可能性がある。従って、図２のように遮光性を有するマ
スク膜を設けておいて遮光膜として用いることは、抵抗値の変化を防ぐという意味で有効
である。
【００６８】
また、図１（Ｂ）に示すように、スイッチング用ＴＦＴのドレインは電流制御用ＴＦＴ
のゲートに接続されている。具体的には電流制御用ＴＦＴ２０２のゲート電極３０はスイ
ッチング用ＴＦＴ２０１のドレイン領域１４とドレイン配線（接続配線とも言える）２２
を介して電気的に接続されている。なお、ゲート電極３０はシングルゲート構造となって
いるが、マルチゲート構造であっても良い。
また、ソース配線３１は図１（Ｂ）の電源供給線１１０に接続される。
【００６９】
電流制御用ＴＦＴ２０２はＥＬ素子に注入される電流量を制御するための素子であり、
比較的多くの電流が流れる。そのため、チャネル幅（Ｗ）はスイッチング用ＴＦＴのチャ
ネル幅よりも大きく設計することが好ましい。また、電流制御用ＴＦＴ２０２に過剰な電
流が流れないように、チャネル長（Ｌ）は長めに設計することが好ましい。望ましくは一
画素あたり０．５〜２μＡ（好ましくは１〜１．５μＡ）となるようにする。
【００７０】
以上のことを踏まえると、図９に示すようにスイッチング用ＴＦＴのチャネル長をＬ１
（但しＬ１＝Ｌ１a＋Ｌ１b）、チャネル幅をＷ１とし、電流制御用ＴＦＴのチャネル長を
Ｌ２、チャネル幅をＷ２とした時、Ｗ１は０．１〜５μm（代表的には１〜３μm）、Ｗ２
は０．５〜３０μm（代表的には２〜１０μm）とするのが好ましい。また、Ｌ１は０．２
〜１８μm（代表的には２〜１５μm）、Ｌ２は０．１〜５０μm（代表的には１〜２０μm
）とするのが好ましい。但し、以上の数値に限定する必要はない。なお、図９に記載され
たＬ３は抵抗体の長さ、Ｗ３は抵抗体の幅である。
【００７１】
また、図２に示したＥＬ表示装置は、電流制御用ＴＦＴ２０２において、ドレイン領域
２７とチャネル形成領域２９との間にＬＤＤ領域２８が設けられ、且つ、ＬＤＤ領域２８
がゲート絶縁膜１８を介してゲート電極３０に重なっている領域と重なっていない領域と
を有する点にも特徴がある。
【００７２】
電流制御用ＴＦＴ２０２は、ＥＬ素子２０３を発光させるために比較的多くの電流を流
すため、ホットキャリア注入による劣化対策を講じておくことが望ましい。また、黒色を
表示する際は、電流制御用ＴＦＴ２０２をオフ状態にしておくが、その際、オフ電流が高
いときれいな黒色表示ができなくなり、コントラストの低下等を招く。従って、オフ電流
も抑える必要がある。
【００７３】
ホットキャリア注入による劣化に関しては、ゲート電極に対してＬＤＤ領域が重なった
構造が非常に効果的であることが知られている。しかしながら、ＬＤＤ領域全体を重ねて
しまうとオフ電流が増加してしまうため、本出願人は上記構造に加えてゲート電極に重な
らないＬＤＤ領域を直列に設けるという新規な構造によって、ホットキャリア対策とオフ
電流対策とを同時に解決している。
【００７４】
この時、ゲート電極に重なったＬＤＤ領域の長さは０．１〜３μm（好ましくは０．３
〜１．５μm）にすれば良い。長すぎては寄生容量を大きくしてしまい、短すぎてはホッ
トキャリアを防止する効果が弱くなってしまう。また、ゲート電極に重ならないＬＤＤ領
域の長さは１．０〜３．５μｍ（好ましくは１．５〜２．０μｍ）にすれば良い。長すぎ
ると十分な電流を流せなくなり、短すぎるとオフ電流を低減する効果が弱くなる。
【００７５】
また、上記構造においてゲート電極とＬＤＤ領域とが重なった領域では寄生容量が形成
されてしまうため、ソース領域２６とチャネル形成領域２９との間には設けない方が好ま
しい。電流制御用ＴＦＴはキャリア（ここでは電子）の流れる方向が常に同一であるので
、ドレイン領域側のみにＬＤＤ領域を設けておけば十分である。
【００７６】
また、流しうる電流量を多くするという観点から見れば、電流制御用ＴＦＴ２０２の活
性層（特にチャネル形成領域）の膜厚を厚くする（好ましくは５０〜１００ｎｍ、さらに
好ましくは６０〜８０ｎｍ）ことも有効である。逆に、スイッチング用ＴＦＴ２０１の場
合はオフ電流を小さくするという観点から見れば、活性層（特にチャネル形成領域）の膜
厚を薄くする（好ましくは２０〜５０ｎｍ、さらに好ましくは２５〜４０ｎｍ）ことも有
効である。
【００７７】
以上は画素内に設けられたＴＦＴの構造について説明したが、このとき同時に駆動回路
も形成される。図２には駆動回路を形成する基本単位となるＣＭＯＳ回路が図示されてい
る。
【００７８】
図２においては極力動作速度を落とさないようにしつつホットキャリア注入を低減させ
る構造を有するＴＦＴをＣＭＯＳ回路のｎチャネル型ＴＦＴ２０４として用いる。なお、
ここでいう駆動回路としては、図１に示したデータ信号駆動回路１０２、ゲート信号駆動
回路１０３を指す。勿論、他の論理回路（レベルシフタ、Ａ／Ｄコンバータ、信号分割回
路等）を形成することも可能である。
【００７９】
ｎチャネル型２０５の活性層は、ソース領域３５、ドレイン領域３６、ＬＤＤ領域３７
及びチャネル形成領域３８を含み、ＬＤＤ領域３７はゲート絶縁膜１８を介してゲート電
極３９と重なっている。
【００８０】
ドレイン領域側のみにＬＤＤ領域を形成しているのは、動作速度を落とさないための配
慮である。また、このｎチャネル型ＴＦＴ２０５はオフ電流値をあまり気にする必要はな
く、それよりも動作速度を重視した方が良い。従って、ＬＤＤ領域３７は完全にゲート電
極に重ねてしまい、極力抵抗成分を少なくすることが望ましい。即ち、いわゆるオフセッ
トはなくした方がよい。
【００８１】
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ２０５は、ホットキャリア注入による劣化が
殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。従って活性層はソース領域
４０、ドレイン領域４１及びチャネル形成領域４２を含み、その上にはゲート絶縁膜１８
とゲート電極４３が設けられる。勿論、ｎチャネル型ＴＦＴ２０４と同様にＬＤＤ領域を
設け、ホットキャリア対策を講じることも可能である。
【００８２】
また、ｎチャネル型ＴＦＴ２０４及びｐチャネル型ＴＦＴ２０５はそれぞれ第１層間絶
縁膜２０に覆われ、ソース配線４４、４５が形成される。また、ドレイン配線４６によっ
て両者は電気的に接続される。
【００８３】
次に、４７は第１パッシベーション膜であり、膜厚は１０ｎｍ〜１μm（好ましくは２
００〜５００ｎｍ）とすれば良い。材料としては、珪素を含む絶縁膜（特に窒化酸化珪素
膜又は窒化珪素膜が好ましい）を用いることができる。このパッシベーション膜４７は形
成されたＴＦＴをアルカリ金属や水分から保護する役割をもつ。最終的にＴＦＴの上方に
設けられるＥＬ層にはナトリウム等のアルカリ金属が含まれている。即ち、第１パッシベ
ーション膜４７はこれらのアルカリ金属（可動イオン）をＴＦＴ側に侵入させない保護層
としても働く。
【００８４】
また、４８は第２層間絶縁膜であり、ＴＦＴによってできる段差の平坦化を行う平坦化
膜としての機能を有する。第２層間絶縁膜４８としては、有機樹脂膜が好ましく、ポリイ
ミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）
等を用いると良い。これらの有機樹脂膜は良好な平坦面を形成しやすく、比誘電率が低い
という利点を有する。ＥＬ層は凹凸に非常に敏感であるため、ＴＦＴによる段差は第２層
間絶縁膜で殆ど吸収してしまうことが望ましい。また、ゲート配線やデータ配線とＥＬ素
子の陰極との間に形成される寄生容量を低減する上で、比誘電率の低い材料を厚く設けて
おくことが望ましい。従って、膜厚は０．５〜５μm（好ましくは１．５〜２．５μm）が
好ましい。
【００８５】
また、４９は透明導電膜でなる画素電極（ＥＬ素子の陽極）であり、第２層間絶縁膜４
８及び第１パッシベーション膜４７にコンタクトホール（開孔）を開けた後、形成された
開孔部において電流制御用ＴＦＴ２０２のドレイン配線３２に接続されるように形成され
る。なお、図２のように画素電極４９とドレイン領域２７とが直接接続されないようにし
ておくと、ＥＬ層のアルカリ金属が画素電極を経由して活性層へ侵入することを防ぐこと
ができる。
【００８６】
画素電極４９の上には酸化珪素膜、窒化酸化珪素膜または有機樹脂膜でなる第３層間絶
縁膜５０が０．３〜１μmの厚さに設けられる。この第３層間絶縁膜５０は画素電極４９
の上にエッチングにより開口部が設けられ、その開口部の縁はテーパー形状となるように
エッチングする。テーパーの角度は１０〜６０°（好ましくは３０〜５０°）とすると良
い。
【００８７】
第３層間絶縁膜５０の上にはＥＬ層５１が設けられる。ＥＬ層５１は単層又は積層構造
で用いられるが、積層構造で用いた方が発光効率は良い。一般的には画素電極上に正孔注
入層／正孔輸送層／発光層／電子輸送層の順に形成されるが、正孔輸送層／発光層／電子
輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層のような構造
でも良い。本願発明では公知のいずれの構造を用いても良いし、ＥＬ層に対して蛍光性色
素等をドーピングしても良い。
【００８８】
有機ＥＬ材料としては、例えば、以下の米国特許又は公開公報に開示された材料を用い
ることができる。米国特許第４，３５６，４２９号、 米国特許第４，５３９，５０７号
、 米国特許第４，７２０，４３２号、 米国特許第４，７６９，２９２号、 米国特許
第４，８８５，２１１号、 米国特許第４，９５０，９５０号、 米国特許第５，０５９
，８６１号、 米国特許第５，０４７，６８７号、 米国特許第５，０７３，４４６号、
米国特許第５，０５９，８６２号、 米国特許第５，０６１，６１７号、 米国特許第
５，１５１，６２９号、 米国特許第５，２９４，８６９号、 米国特許第５，２９４，
８７０号、特開平１０−１８９５２５号公報、特開平８−２４１０４８号公報、特開平８
−７８１５９号公報。
【００８９】
なお、ＥＬ表示装置には大きく分けて四つのカラー化表示方式があり、Ｒ（赤）Ｇ（緑
）Ｂ（青）に対応した三種類のＥＬ素子を形成する方式、白色発光のＥＬ素子とカラーフ
ィルターを組み合わせた方式、青色又は青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層
：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）
に透明電極を使用してＲＧＢに対応したＥＬ素子を重ねる方式、がある。
【００９０】
図２の構造はＲＧＢに対応した三種類のＥＬ素子を形成する方式を用いた場合の例であ
る。なお、図２には一つの画素しか図示していないが、同一構造の画素が赤、緑又は青の
それぞれの色に対応して形成され、これによりカラー表示を行うことができる。
【００９１】
本願発明は発光方式に関わらず実施することが可能であり、上記四つの全ての方式を本
願発明に用いることができる。しかし、蛍光体はＥＬに比べて応答速度が遅く残光が問題
となりうるので、蛍光体を用いない方式が望ましい。また、発光輝度を落とす要因となる
カラーフィルターもなるべく使わない方が望ましいと言える。
【００９２】
ＥＬ層５１の上にはＥＬ素子の陰極５２が設けられる。陰極５２としては、仕事関数の
小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料
を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）で
なる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、また、ＬｉＦＡｌ電
極が挙げられる。
【００９３】
陰極５２はＥＬ層５１を形成した後、大気解放しないで連続的に形成することが望まし
い。陰極５２とＥＬ層５１との界面状態はＥＬ素子の発光効率に大きく影響するからであ
る。なお、本明細書中では、画素電極（陽極）、ＥＬ層及び陰極で形成される発光素子を
ＥＬ素子と呼ぶ。
【００９４】
ＥＬ層５１と陰極５２とでなる積層体は、各画素で個別に形成する必要があるが、ＥＬ
層５１は水分に極めて弱いため、通常のフォトリソグラフィ技術を用いることができない
。従って、メタルマスク等の物理的なマスク材を用い、真空蒸着法、スパッタ法、プラズ
マＣＶＤ法等の気相法で選択的に形成することが好ましい。
【００９５】
なお、ＥＬ層を選択的に形成する方法として、インクジェット法、スクリーン印刷法又
はスピンコート法等を用いることも可能であるが、これらは現状では陰極の連続形成がで
きないので、上述の方法の方が好ましいと言える。
【００９６】
また、５３は保護電極であり、陰極５２を外部の水分等から保護すると同時に、各画素
の陰極５２を接続するための電極である。保護電極５３としては、アルミニウム（Ａｌ）
、銅（Ｃｕ）若しくは銀（Ａｇ）を含む低抵抗な材料を用いることが好ましい。この保護
電極５３にはＥＬ層の発熱を緩和する放熱効果も期待できる。また、上記ＥＬ層５１、陰
極５２を形成した後、大気解放しないで連続的に保護電極５３まで形成することも有効で
ある。
【００９７】
また、５４は第２パッシベーション膜であり、膜厚は１０ｎｍ〜１μm（好ましくは２
００〜５００ｎｍ）とすれば良い。第２パッシベーション膜５４を設ける目的は、ＥＬ層
５１を水分から保護する目的が主であるが、放熱効果をもたせることも有効である。但し
、上述のようにＥＬ層は熱に弱いので、なるべく低温（好ましくは室温から１２０℃まで
の温度範囲）で成膜するのが望ましい。従って、プラズマＣＶＤ法、スパッタ法、真空蒸
着法、イオンプレーティング法又は溶液塗布法（スピンコーティング法）が望ましい成膜
方法と言える。
【００９８】
なお、図２に図示されたＴＦＴは全て、本願発明で用いるポリシリコン膜を活性層とし
て有することは言うまでもない。
【００９９】
本願発明の主旨は、ＴＦＴの活性層として結晶粒界の連続性が高く、結晶方位の揃った
特異な結晶構造でなるポリシリコン膜を用いることで高い動作速度を示すＴＦＴを形成し
、それにより駆動回路一体型のアクティブマトリクス型ＥＬ表示装置の時分割階調表示が
可能となるというものである。従って、図２のＥＬ表示装置の構造に限定されるものでは
なく、図２の構造は本願発明を実施する上での好ましい形態の一つに過ぎない。
【０１００】
上記ポリシリコン膜を用いたＴＦＴは、高い動作速度を示すが故にホットキャリア注入
などの劣化も起こりやすい。そのため、図２のように、画素内において機能に応じて構造
の異なるＴＦＴ（オフ電流の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に
強い電流制御用ＴＦＴ）を形成することは、高い信頼性を有し、且つ、良好な画像表示が
可能な（動作性能の高い）ＥＬ表示装置を作製する上で非常に有効である。
【実施例１】
【０１０１】
本発明の実施例について図５〜図８を用いて説明する。ここでは、画素部とその周辺に
設けられる駆動回路部のＴＦＴを同時に作製する方法について説明する。但し、説明を簡
単にするために、駆動回路に関しては基本単位であるＣＭＯＳ回路を図示することとする
。
【０１０２】
まず、図５（Ａ）に示すように、下地膜（図示せず）を表面に設けた基板５０１を用意
する。本実施例では結晶化ガラス上に下地膜として１００ｎｍ厚の窒化酸化珪素膜を２０
０ｎｍ厚の窒化酸化珪素膜とを積層して用いる。この時、結晶化ガラス基板に接する方の
窒素濃度を１０〜２５ｗｔ％としておくと良い。勿論、下地膜を設けずに石英基板上に直
接素子を形成しても良い。
【０１０３】
次に基板５０１の上に４５ｎｍの厚さのアモルファスシリコン膜５０２を公知の成膜法
で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半
導体膜（微結晶半導体膜を含む）であれば良い。さらに非晶質シリコンゲルマニウム膜な
どの非晶質構造を含む化合物半導体膜でも良い。
【０１０４】
ここから図５（Ｃ）までの工程は本出願人による特開平１０−２４７７３５号公報を完
全に引用することができる。同公報ではＮｉ等の元素を触媒として用いた半導体膜の結晶
化方法に関する技術を開示している。
【０１０５】
まず、開口部５０３a、５０３bを有する保護膜５０４を形成する。本実施例では１５０
ｎｍ厚の酸化珪素膜を用いる。そして、保護膜５０４の上にスピンコート法によりニッケ
ル（Ｎｉ）を含有する層（Ｎｉ含有層）５０５を形成する。このＮｉ含有層の形成に関し
ては、前記公報を参考にすれば良い。
【０１０６】
次に、図５（Ｂ）に示すように、不活性雰囲気中で５７０℃１４時間の加熱処理を加え
、アモルファスシリコン膜５０２を結晶化する。この際、Ｎｉが接した領域（以下、Ｎｉ
添加領域という）５０６a、５０６bを起点として、基板と概略平行に結晶化が進行し、棒
状結晶が集まって並んだ結晶構造でなるポリシリコン膜５０７が形成される。この時点に
おいて、電子線回折写真には図１２（Ａ）に示したような｛１１０｝配向に対応する回折
斑点が観測されることが判っている。
【０１０７】
次に、図５（Ｃ）に示すように、保護膜５０５をそのままマスクとして１５族に属する
元素（好ましくはリン）をＮｉ添加領域５０６a、５０６bに添加する。
こうして高濃度にリンが添加された領域（以下、リン添加領域という）５０８a、５０８b
が形成される。
【０１０８】
次に、図５（Ｃ）に示すように、不活性雰囲気中で６００℃１２時間の加熱処理を加え
る。この熱処理によりポリシリコン膜５０７中に存在するＮｉは移動し、最終的には殆ど
全て矢印が示すようにリン添加領域５０８a、５０８bに捕獲されてしまう。これはリンに
よる金属元素（本実施例ではＮｉ）のゲッタリング効果による現象であると考えられる。
【０１０９】
この工程によりポリシリコン膜５０９中に残るＮｉの濃度はＳＩＭＳ（質量二次イオン
分析）による測定値で少なくとも２×１０17atoms/cm3にまで低減される。Ｎｉは半導体
にとってライフタイムキラーであるが、この程度まで低減されるとＴＦＴ特性には何ら悪
影響を与えることはない。また、この濃度は殆ど現状のＳＩＭＳ分析の測定限界であるの
で、実際にはさらに低い濃度（２×１０17atoms/cm3以下）であると考えられる。
【０１１０】
こうして触媒を用いた結晶化され、且つ、その触媒がＴＦＴの動作に支障を与えないレ
ベルにまで低減されたポリシリコン膜５０９が得られる。その後、このポリシリコン膜５
０９のみを用いた活性層５１０〜５１３をパターニング工程により形成する。なお、活性
層５１３の一部は後に抵抗体となる半導体層も含まれる。また、この時、後のパターニン
グにおいてマスク合わせを行うためのマーカーを、上記ポリシリコン膜を用いて形成する
と良い。（図５（Ｄ））
【０１１１】
次に、図５（Ｅ）に示すように、５０ｎｍ厚の窒化酸化シリコン膜をプラズマＣＶＤ法
により形成し、その上で酸化雰囲気中で９５０℃１時間の加熱処理を加え、熱酸化工程を
行う。なお、酸化雰囲気は酸素雰囲気でも良いし、ハロゲン元素を添加した酸素雰囲気で
も良い。
【０１１２】
この熱酸化工程では活性層と上記窒化酸化シリコン膜との界面で酸化が進行し、約１５
ｎｍ厚のポリシリコン膜が酸化されて約３０ｎｍ厚の酸化シリコン膜が形成される。即ち
、３０ｎｍ厚の酸化シリコン膜と５０ｎｍ厚の窒化酸化シリコン膜が積層されてなる８０
ｎｍ厚のゲート絶縁膜５１４が形成される。また、活性層５１０〜５１３の膜厚はこの熱
酸化工程によって３０ｎｍとなる。
【０１１３】
次に、図６（Ａ）に示すように、レジストマスク５１５を形成し、ゲート絶縁膜５１４
を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不
純物元素としては、代表的には１３族に属する元素、典型的にはボロンまたはガリウムを
用いることができる。この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を
制御するための工程である。
【０１１４】
なお、本実施例ではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンド
ープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用い
ても良い。この工程により１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜
５×１０17atoms/cm3）の濃度でボロンを含む不純物領域５１６〜５１８が形成される。
【０１１５】
次に、図６（Ｂ）に示すように、レジストマスク５１９a、５１９bを形成し、ゲート絶
縁膜５１４を介してｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加す
る。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリン又
は砒素を用いることができる。なお、本実施例ではフォスフィン（ＰＨ3）を質量分離し
ないでプラズマ励起したプラズマドーピング法を用い、リンを１×１０18atoms/cm3の濃
度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【０１１６】
この工程により形成されるｎ型不純物領域５２０、５２１には、ｎ型不純物元素が２×
１０16〜５×１０19atoms/cm3（代表的には５×１０17〜５×１０18atoms/cm3）の濃度で
含まれるようにドーズ量を調節する。
【０１１７】
次に、図６（Ｃ）に示すように、添加されたｎ型不純物元素及びｐ型不純物元素の活性
化工程を行う。活性化手段を限定する必要はないが、ゲート絶縁膜５１４が設けられてい
るので電熱炉を用いたファーネスアニール処理が好ましい。また、図６（Ａ）の工程でチ
ャネル形成領域となる部分の活性層／ゲート絶縁膜界面にダメージを与えてしまっている
可能性があるため、なるべく高い温度で加熱処理を行うことが望ましい。
【０１１８】
本実施例の場合には耐熱性の高い結晶化ガラスを用いているので、活性化工程を８００
℃１時間のファーネスアニール処理により行う。なお、処理雰囲気を酸化性雰囲気にして
熱酸化を行っても良いし、不活性雰囲気で加熱処理を行っても良い。
【０１１９】
この工程によりｎ型不純物領域５２０、５２１の端部、即ち、ｎ型不純物領域５２０、
５２１の周囲に存在するｎ型不純物元素を添加していない領域（図６（Ａ）の工程で形成
されたｐ型不純物領域）との境界部（接合部）が明確になる。
このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非
常に良好な接合部を形成しうることを意味する。
【０１２０】
次に、２００〜４００ｎｍ厚の導電膜を形成し、パターニングしてゲート電極５２２〜
５２５及び抵抗体を形成するためのマスク膜５２６を形成する。このゲート電極５２２〜
５２５の線幅によって各ＴＦＴのチャネル長の長さが決定する。また、マスク膜５２６の
線幅によって抵抗体の抵抗値が決定する。
【０１２１】
なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といっ
た積層膜とすることが好ましい。ゲート電極の材料としては公知の導電膜を用いることが
できる。具体的には、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タング
ステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素でなる膜、または前
記元素の窒化物でなる膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン
膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金
）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリ
サイド膜）を用いることができる。勿論、単層で用いても積層して用いても良い。
【０１２２】
本実施例では、５０ｎｍ厚の窒化タングステン（ＷＮ）膜と、３５０ｎｍ厚のタングス
テン（Ｗ）膜とでなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパ
ッタガスとしてキセノン（Ｘｅ）、ネオン（Ｎｅ）等の不活性ガスを添加すると応力によ
る膜はがれを防止することができる。
【０１２３】
またこの時、ゲート電極５２３、５２５はそれぞれｎ型不純物領域５２０、５２１の一
部とゲート絶縁膜５１４を介して重なるように形成する。この重なった部分が後にゲート
電極と重なったＬＤＤ領域となる。なお、ゲート電極５２４a、５２４bは断面では二つに
見えるが、実際は電気的に接続されている。
【０１２４】
次に、図７（Ａ）に示すように、ゲート電極５２２〜５２５及びマスク膜５２６をマス
クとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成さ
れる不純物領域５２７〜５３３にはｎ型不純物領域５２０、５２１の１／２〜１／１０（
代表的には１／３〜１／４）の濃度でリンが添加されるように調節する。具体的には、１
×１０16〜５×１０18atoms/cm3（典型的には３×１０17〜３×１０18atoms/cm3）の濃度
が好ましい。
【０１２５】
次に、図７（Ｂ）に示すように、ゲート電極等を覆う形でレジストマスク５３４a〜５
３４dを形成し、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含む不
純物領域５３５〜５４２を形成する。ここでもフォスフィン（ＰＨ3）を用いたイオンド
ープ法で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（代表的には
２×１０20〜５×１０21atoms/cm3）となるように調節する。
【０１２６】
この工程によってｎチャネル型ＴＦＴのソース領域若しくはドレイン領域が形成される
が、スイッチング用ＴＦＴは、図７（Ａ）の工程で形成したｎ型不純物領域５３０〜５３
２の一部を残す。この残された領域が、図２におけるスイッチング用ＴＦＴのＬＤＤ領域
１５a〜１５dに対応する。
【０１２７】
次に、図７（Ｃ）に示すように、レジストマスク５３４a〜５３４cを除去し、新たにレ
ジストマスク５４３を形成する。そして、ｐ型不純物元素（本実施例ではボロン）を添加
し、高濃度にボロンを含む不純物領域５４４、５４５を形成する。ここではジボラン（Ｂ
2Ｈ6）を用いたイオンドープ法により３×１０20〜３×１０21atoms/cm3（代表的には５
×１０20〜１×１０21atoms/cm3ノ）濃度となるようにボロンを添加する。
【０１２８】
なお、不純物領域５４４、５４５には既に１×１０20〜１×１０21atoms/cm3の濃度で
リンが添加されているが、ここで添加されるボロンはその少なくとも３倍以上の濃度で添
加される。そのため、予め形成されていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ型
の不純物領域として機能する。
【０１２９】
次に、図７（Ｄ）に示すように、レジストマスク５４３を除去した後、第１層間絶縁膜
５４６を形成する。第１層間絶縁膜５４６としては、珪素を含む絶縁膜を単層で用いるか
、その中で組み合わせた積層膜を用いれば良い。また、膜厚は４００ｎｍ〜１．５μmと
すれば良い。本実施例では、２００ｎｍ厚の窒化酸化珪素膜の上に８００ｎｍ厚の酸化珪
素膜を積層した構造とする。
【０１３０】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化する。活性化
手段としては、ファーネスアニール法が好ましい。本実施例では電熱炉において窒素雰囲
気中、５５０℃、４時間の熱処理を行う。
【０１３１】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱
処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結
合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマに
より励起された水素を用いる）を行っても良い。
【０１３２】
なお、水素化処理は第１層間絶縁膜５４６を形成する間に入れても良い。即ち、２００
ｎｍ厚の窒化酸化珪素膜を形成した後で上記のように水素化処理を行い、その後で残り８
００ｎｍ厚の酸化珪素膜を形成しても構わない。
【０１３３】
次に、図８（Ａ）に示すように、第１層間絶縁膜５４６に対してコンタクトホールを形
成し、ソース配線５４７〜５５０と、ドレイン配線５５１〜５５３を形成する。なお、本
実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、
Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３層構造の積層膜とする。勿論、他の導電
膜でも良い。
【０１３４】
次に、５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで第１パッシベーシ
ョン膜５５４を形成する。本実施例では第１パッシベーション膜５５４として３００ｎｍ
厚の窒化酸化シリコン膜を用いる。これは窒化シリコン膜で代用しても良い。
【０１３５】
この時、窒化酸化シリコン膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプ
ラズマ処理を行うことは有効である。この前処理により励起された水素が第１層間絶縁膜
５４６に供給され、熱処理を行うことで、第１パッシベーション膜５５４の膜質が改善さ
れる。それと同時に、第１層間絶縁膜５４６に添加された水素が下層側に拡散するため、
効果的に活性層を水素化することができる。
【０１３６】
次に、図８（Ｂ）に示すように、有機樹脂からなる第２層間絶縁膜５５５を形成する。
有機樹脂としてはポリイミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用するこ
とができる。特に、第２層間絶縁膜５５５はＴＦＴが形成する段差を平坦化する必要があ
るので、平坦性に優れたアクリル膜が好ましい。本実施例では２．５μmの厚さでアクリ
ル膜を形成する。
【０１３７】
次に、第２層間絶縁膜５５５、第１パッシベーション膜５５４にドレイン配線５５３に
達するコンタクトホールを形成し、画素電極（陽極）５５６を形成する。本実施例では酸
化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さに形成し、パターニングを行って画
素電極とする。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明
導電膜を用いても良い。この画素電極がＥＬ素子の陽極となる。
【０１３８】
次に、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００ｎｍの厚さに形成し、画
素電極５５６に対応する位置に開口部を形成して第３層間絶縁膜５５７を形成する。開口
部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁とする
ことができる。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕
著な問題となってしまう。
【０１３９】
次に、ＥＬ層５５８及び陰極（ＭｇＡｇ電極）５５９を、真空蒸着法を用いて大気解放
しないで連続形成する。 なお、ＥＬ層５５８の膜厚は８００〜２００ｎｍ（典型的には
１００〜１２０ｎｍ）、陰極５５９の厚さは１８０〜３００ｎｍ（典型的には２００〜２
５０ｎｍ）とすれば良い。
【０１４０】
この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対
して順次ＥＬ層及び陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォ
トリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスク
を用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層及び陰極を形成するのが好
ましい。
【０１４１】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて
赤色発光のＥＬ層及び陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層及び陰極を選択的に形成す
る。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを
用いて青色発光のＥＬ層及び陰極を選択的に形成する。なお、ここでは全て異なるマスク
を用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素に
ＥＬ層及び陰極を形成するまで真空を破らずに処理することが好ましい。
【０１４２】
なお、ＥＬ層５５８としては公知の材料を用いることができる。公知の材料としては、
駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、
発光層及び電子注入層でなる４層構造をＥＬ層とすれば良い。
また、本実施例ではＥＬ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の
材料であっても良い。
【０１４３】
また、保護電極５６０としてはアルミニウムを主成分とする導電膜を用いれば良い。保
護電極５６０はＥＬ層及び陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成
すれば良い。また、ＥＬ層及び陰極を形成した後で大気解放しないで連続的に形成するこ
とが好ましい。
【０１４４】
最後に、窒化珪素膜でなる第２パッシベーション膜５６１を３００ｎｍの厚さに形成す
る。実際には保護電極５６０がＥＬ層を水分等から保護する役割を果たすが、さらに第２
パッシベーション膜５６１を形成しておくことで、ＥＬ素子の信頼性をさらに高めること
ができる。
【０１４５】
こうして図８（Ｃ）に示すような構造のアクティブマトリクス型ＥＬ表示装置が完成す
る。なお、実際には、図８（Ｃ）まで完成したら、さらに外気に曝されないように気密性
の高い保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やセラミックス
製シーリングカンなどのハウジング材でパッケージング（封入）することが好ましい。そ
の際、ハウジング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリ
ウム）を配置することでＥＬ層の信頼性（寿命）が向上する。
【０１４６】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は
回路から引き回された端子と外部信号端子とを接続するためのコネクター（フレキシブル
プリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷できる
状態にまでしたＥＬ表示装置を本明細書中ではＥＬモジュールという。
【０１４７】
ここで本実施例のアクティブマトリクス型ＥＬ表示装置の構成を図１１の斜視図を用い
て説明する。本実施例のアクティブマトリクス型ＥＬ表示装置は、ガラス基板６０１上に
形成された、画素部６０２と、ゲート側駆動回路６０３と、ソース側駆動回路６０４で構
成される。画素部のスイッチング用ＴＦＴ６０５はｎチャネル型ＴＦＴであり、ゲート側
駆動回路６０３に接続されたゲート配線６０６、ソース側駆動回路６０４に接続されたソ
ース配線６０７の交点に配置されている。また、スイッチング用ＴＦＴ６０５のドレイン
は電流制御用ＴＦＴ６０８のゲートに接続されている。
【０１４８】
さらに、電流制御用ＴＦＴ６０６のソース側は電源供給線６０９に接続される。本実施
例のような構造では、電源供給線６０９には接地電位（アース電位）が与えられている。
また、電流制御用ＴＦＴ６０８のドレインには抵抗体６１０を介してＥＬ素子６１１が接
続されている。また、このＥＬ素子６１１のカソードには所定の電圧（本実施例では１０
〜１２Ｖ）が加えられる。
【０１４９】
そして、外部入出力端子となるＦＰＣ６１２には駆動回路まで信号を伝達するための入
出力配線（接続配線）６１３、６１４、及び電源供給線６０９に接続された入出力配線６
１５が設けられている。
【０１５０】
さらに、ハウジング材をも含めた本実施例のＥＬモジュールについて図１２（Ａ）、（
Ｂ）を用いて説明する。なお、必要に応じて図１１で用いた符号を引用することにする。
【０１５１】
基板１２００上には画素部１２０１、データ信号側駆動回路１２０２、ゲート信号側駆
動回路１２０３が形成されている。それぞれの駆動回路からの各種配線は、入出力配線６
１３〜６１５を経てＦＰＣ６１２に至り外部機器へと接続される。
【０１５２】
このとき少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてハウジン
グ材１２０４を設ける。なお、ハウジング材１２０４はＥＬ素子の外寸よりも内寸が大き
い凹部を有する形状又はシート形状であり、接着剤１２０５によって、基板１２００と共
同して密閉空間を形成するようにして基板１２００に固着される。このとき、ＥＬ素子は
完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。なお、ハウジ
ング材１２０４は複数設けても構わない。
【０１５３】
また、ハウジング材１２０４の材質はガラス、ポリマー等の絶縁性物質が好ましい。例
えば、非晶質ガラス（硼硅酸塩ガラス、石英等）、結晶化ガラス、セラミックスガラス、
有機系樹脂（アクリル系樹脂、スチレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹
脂等）、シリコーン系樹脂が挙げられる。また、セラミックスを用いても良い。また、接
着剤１２０５が絶縁性物質であるならステンレス合金等の金属材料を用いることも可能で
ある。
【０１５４】
また、接着剤１２０５の材質は、エポキシ系樹脂、アクリレート系樹脂等の接着剤を用
いることが可能である。さらに、熱硬化性樹脂や光硬化性樹脂を接着剤として用いること
もできる。但し、可能な限り酸素、水分を透過しない材質であることが必要である。
【０１５５】
さらに、ハウジング材と基板１２００との間の空隙１２０６は不活性ガス（アルゴン、
ヘリウム、窒素等）を充填しておくことが望ましい。また、ガスに限らず不活性液体（パ
ーフルオロアルカンに代表されるの液状フッ素化炭素等）を用いることも可能である。不
活性液体に関しては特開平８−７８５１９号で用いられているような材料で良い。
【０１５６】
また、空隙１２０６に乾燥剤を設けておくことも有効である。乾燥剤としては特開平９
−１４８０６６号公報に記載されているような材料を用いることができる。典型的には酸
化バリウムを用いれば良い。
【０１５７】
また、図１２（Ｂ）に示すように、画素部には個々に孤立したＥＬ素子を有する複数の
画素が設けられ、それらは全て保護電極１２０７を共通電極として有している。本実施例
では、ＥＬ層、陰極（ＭｇＡｇ電極）及び保護電極を大気解放しないで連続形成すること
が好ましいとしたが、ＥＬ層と陰極とを同じマスク材を用いて形成し、保護電極だけ別の
マスク材で形成すれば図１２（Ｂ）の構造を実現することができる。
【０１５８】
このとき、ＥＬ層と陰極は画素部のみ設ければよく、駆動回路の上に設ける必要はない
。勿論、駆動回路上に設けられていても問題とはならないが、ＥＬ層にアルカリ金属が含
まれていることを考慮すると設けない方が好ましい。
【０１５９】
なお、保護電極１２０７は１２０８で示される領域において、画素電極と同一材料でな
る接続配線１２０９を介して入出力配線１２１０に接続される。入出力配線１２１０は保
護電極１２０７に所定の電圧（本実施例では接地電位、具体的には０Ｖ）を与えるための
電源供給線であり、導電性ペースト材料１２１１を介してＦＰＣ６１１に接続される。
【０１６０】
ここで領域１２０８におけるコンタクト構造を実現するための作製工程について図１３
を用いて説明する。
【０１６１】
まず、本実施例の工程に従って図８（Ａ）の状態を得る。このとき、基板端部（図１２
（Ｂ）において１２０８で示される領域）において第１層間絶縁膜５４４及びゲート絶縁
膜５１４を除去し、その上に入出力配線１２１０を形成する。
勿論、図８（Ａ）のソース配線及びドレイン配線と同時に形成される。（図１３（Ａ））
【０１６２】
次に、図８（Ｂ）において第２層間絶縁膜５５３及び第１パッシベーション膜５５２を
エッチングする際に、１３０１で示される領域を除去し、且つ開孔部１８０２を形成する
。そして、開孔部１３０２を覆うようにして接続配線１２０９を形成する。勿論、この接
続配線１２０９は図８（Ｂ）において画素電極５５４と同時に形成される。（図１３（Ｂ
））
【０１６３】
この状態で画素部ではＥＬ素子の形成工程（第３層間絶縁膜、ＥＬ層及び陰極の形成工
程）が行われる。この際、図１３に示される領域ではマスク等を用いて第３層間絶縁膜や
ＥＬ素子が形成されないようにする。そして、陰極５５７を形成した後、別のマスクを用
いて保護電極５５８を形成する。これにより保護電極５５８と入出力配線１２１０とが接
続配線１２０９を介して電気的に接続される。さらに、第２パッシベーション膜５５９を
設けて図１３（Ｃ）の状態を得る。
【０１６４】
以上の工程により図１２（Ｂ）の１２０８で示される領域のコンタクト構造が実現され
る。そして、入出力配線１２１０はハウジング材１２０４と基板１２００との間を隙間（
但し接着剤１２０５で充填されている。即ち、接着剤１２０５は入出力配線の段差を十分
に平坦化しうる厚さが必要である。）を通ってＦＰＣ６１１に接続される。なお、ここで
は入出力配線１２１０について説明したが、他の出力配線６１２〜６１４も同様にしてハ
ウジング材１２０４の下を通ってＦＰＣ６１１に接続される。
【実施例２】
【０１６５】
本実施例では、画素の構成を図１（Ｂ）に示した構成と異なるものとした例を図１４に
示す。
【０１６６】
本実施例では、図１（Ｂ）に示した二つの画素を、接地電位を与えるための電源供給線
１１１について対称となるように配置する。即ち、図１４に示すように、電源供給線１１
１を隣接する二つの画素間で共通化することで必要とする配線の本数を低減する。なお、
画素内に配置されるＴＦＴ構造等はそのままで良い。
【０１６７】
このような構成とすれば、より高精細な画素部を作製することが可能となり、画像の品
質が向上する。
【０１６８】
また、電源供給線１１１を共通化することで、電源供給線１１１の線幅のマージンが広
がり、画像の明るさを落とすことなく電源供給線１１１の線幅を広げることができる。そ
れにより電源供給線１１１の電圧降下の影響を低減することができ、画素の位置によって
電源供給線１１１から供給される電圧が異なるようなことを防ぐことが可能である。
【０１６９】
なお、本実施例の構成は実施例１の作製工程に従って容易に実現することが可能である
。
【実施例３】
【０１７０】
本実施例では、図１と異なる構造の画素部を形成する場合について図１５を用いて説明
する。なお、第２層間絶縁膜４８を形成する工程までは実施例１に従えば良い。また、第
２層間絶縁膜４８で覆われたスイッチング用ＴＦＴ２０１、電流制御用ＴＦＴ２０２は図
１と同じ構造であるので、ここでの説明は省略する。
【０１７１】
本実施例の場合、第２層間絶縁膜４８及び第１パッシベーション膜４７に対してコンタ
クトホールを形成したら、画素電極６１を形成する。本実施例では画素電極６１として、
２００ｎｍ厚のアルミニウム合金膜（１wt%のチタンを含有したアルミニウム膜）を設け
る。なお、画素電極の材料としては金属材料であれば如何なる材料でも良いが、反射率の
高い材料であることが好ましい。
【０１７２】
そして、その上に酸化珪素膜でなる第３層間絶縁膜６２を３００ｎｍの厚さに形成し、
陰極６３として２３０ｎｍ厚のＭｇＡｇ電極、ＥＬ層６４として下から電子輸送層２０ｎ
ｍ、発光層４０ｎｍ、正孔輸送層３０ｎｍを形成する。但し、ＥＬ層６４は陰極６３より
も若干大きいパターンとなるように形成しておく必要がある。こうすることで陰極６３が
後に形成する陽極６５と短絡することを防ぐことができる。
【０１７３】
このとき、陰極６３とＥＬ層６４はマルチチャンバー方式（クラスターツール方式とも
いう）の真空蒸着機を用いて大気解放しないで連続的に形成するが、まず第１マスクで全
画素に陰極６３を形成し、次いで第２マスクで赤色発光のＥＬ層を形成する。そして、第
２マスクを精密に制御しながらずらして順次緑色発光のＥＬ層、青色発光のＥＬ層を形成
する。
【０１７４】
なお、ＲＧＢに対応する画素がストライプ状に並んでいる時は上記のような方法で第２
マスクをずらすだけで良いが、いわゆるデルタ配置と呼ばれる画素構造を実現するには、
緑色発光のＥＬ層用に第３マスク、青色発光のＥＬ層用に第４マスクを別途用いても構わ
ない。
【０１７５】
こうしてＥＬ層６５まで形成したら、その上に透明導電膜（本実施例ではＩＴＯ膜に１
０wt%の酸化亜鉛を含有させた薄膜）でなる陽極６５を１１０ｎｍの厚さに形成する。こ
うしてＥＬ素子２０６が形成され、実施例１に示した材料でもって第２パッシベーション
膜６６を形成すれば図１５に示すような構造の画素が完成する。なお、この場合、図１と
は陰極及び陽極の位置が逆になるため、電流制御用ＴＦＴ２０２のソース配線に接続され
る電源供給線には１０〜１２Ｖの電圧が与えられ、陽極６５に接続される電源には０Ｖ（
接地電位）が与えられる。
【０１７６】
本実施例の構造とした場合、各画素で生成された赤色、緑色又は青色の光はＴＦＴが形
成された基板とは反対側に放射される。そのため、画素内のほぼ全域、即ちＴＦＴが形成
された領域をも有効な発光領域として用いることができる。その結果、画素の有効発光面
積が大幅に向上し、画像の明るさやコントラスト比（明暗の比）が向上する。
【０１７７】
なお、本実施例の構成は、実施例１、２のいずれの構成とも自由に組み合わせることが
可能である。
【実施例４】
【０１７８】
本実施例では、実施例１によって作製されたアクティブマトリクス型ＥＬ表示装置の画
素構造の一例を説明する。説明には図１６を用いる。なお、図１６において図１又は図２
と対応する部分には適宜、図１又は図２の符号を引用する。
【０１７９】
図１６において、２０１はスイッチング用ＴＦＴであり、ソース領域１３、ドレイン領
域１４、ゲート配線（ゲート配線を兼ねる）１０６を含む。また、２０２は電流制御用Ｔ
ＦＴであり、ソース領域２６、ドレイン領域２７、ゲート電極３０を含む。また、電流制
御用ＴＦＴ２０２のドレインは抵抗体３３（但し、図１６においてマスク膜５５の下に存
在する半導体層を指す）、接続領域３４及びドレイン配線３２を介して画素電極４９と電
気的に接続される。なお、５１，５２で示される点線はＥＬ層５１と陰極５２の形成位置
を示し、画素電極４９、ＥＬ層５１及び陰極５２でＥＬ素子２０３を形成している。
【０１８０】
このとき、スイッチング用ＴＦＴ２０１のドレイン配線２２はコンタクト部１６０１に
て電流制御用ＴＦＴ２０２のゲート電極３０に電気的に接続される。また、そのゲート電
極３０は電流制御用ＴＦＴ２０２のソース配線３１と重なる部分において保持容量１１３
を形成する。このソース配線３１は接地電位を与える電源供給線１１１と電気的に接続さ
れている。
【０１８１】
なお、本実施例において図１６に示した画素構造は本願発明を何ら限定するものではな
く、好ましい一例に過ぎない。スイッチング用ＴＦＴ、電流制御用ＴＦＴ又は保持容量を
どのような位置に形成するかは実施者が適宜設計すれば良い。
本実施例は、実施例１〜３のいずれの構成とも自由に組み合わせて実施することが可能で
ある。
【実施例５】
【０１８２】
本実施例では、アクティブマトリクス型ＥＬ表示装置の画素構造を実施例４とは異なる
構造とした場合の一例を説明する。具体的には、図１６に示した画素構造において、ゲー
ト配線の材料を異なるものとした例を図１７に示す。なお、図１７は図１６のゲート配線
の構成のみが異なるだけでその他は同じであるので、特に詳細な説明は省略する。
【０１８３】
図１７において、７１a、７１bは実施例１のゲート電極と同様に窒化タングステン膜と
タングステン膜の積層膜で形成されたゲート電極である。これらは図１７に示すように各
々孤立したパターンとしても良いし、各々電気的に接続されたパターンとしても良いが、
形成された時点では電気的にフローティング状態にある。
【０１８４】
ゲート電極７１a、７１bとしては窒化タンタル膜とタンタル膜の積層膜やモリブデンと
タングステンの合金膜など他の導電膜を用いても良い。しかしながら、３μm以下（好ま
しくは２μm以下）の微細な線幅を形成しうる加工性に優れた膜であることが望ましい。
また、ゲート絶縁膜を拡散して活性層中へ侵入するような元素を含む膜でないことが望ま
しい。
【０１８５】
これに対して、ゲート配線７２としてゲート電極７１a、７１bよりも低抵抗な導電膜、
代表的にはアルミニウムを主成分とする合金膜や銅を主成分とする合金膜を用いる。ゲー
ト配線７２には特に微細な加工性は要求されない。また、活性層と重なることもないので
絶縁膜中を拡散しやすいアルミニウムや銅を含んでいても問題とはならない。
【０１８６】
本実施例の構造とする場合、実施例１の図７（Ｄ）の工程において第１層間絶縁膜５４
４を形成する前に活性化工程を行えば良い。この場合、ゲート電極７１a、７１bが露呈し
た状態で熱処理を加えることになるが、十分に不活性な雰囲気、好ましくは酸素濃度が１
ppm以下である不活性雰囲気で熱処理を行う分にはゲート電極７１a、７１bが酸化される
ことはない。即ち、酸化により抵抗値が増加することもないし、除去の困難は絶縁膜（酸
化膜）で覆われてしまうようなこともない。
【０１８７】
そして、活性化工程が終了したら、アルミニウム又は銅を主成分とする導電膜を形成し
、パターニングによりゲート配線７２を形成すればよい。この時点でゲート電極７１a、
７１bとゲート配線７２との接触する部分では良好なオーミックコンタクトが確保され、
ゲート電極７１a、７１bに所定のゲート電圧を加えることが可能となる。
【０１８８】
本実施例の構造は、特に画像表示領域の面積が大きくなった場合において有効である。
その理由を以下に説明する。
【０１８９】
本願発明のＥＬ表示装置は１フレームを複数のサブフレームに分割して駆動するため、
画素部を駆動する駆動回路にかかる負担は大きい。これを低減するには画素部が有する負
荷（配線抵抗、寄生容量またはＴＦＴの書き込み容量など）を可能な限り低減することが
好ましい。
【０１９０】
ＴＦＴの書き込み容量は本願発明で用いるポリシリコン膜によって非常に動作性能の高
いＴＦＴが実現できるためさほど問題とはならない。また、データ配線やゲート配線に付
加される寄生容量は大部分がそれら配線の上に形成されたＥＬ素子の陰極（または保護電
極）との間で形成されるが、この点については第２層間絶縁膜として比誘電率の低い有機
樹脂膜を１．５〜２．５μmという厚さで形成するので寄生容量は殆ど無視できる。
【０１９１】
このことより本願発明を画素部の面積の大きいＥＬ表示装置に実施する上で最も障害と
なるのはデータ配線やゲート配線の配線抵抗となる。勿論、データ信号側駆動回路を複数
に分割して並列処理をさせたり、画素部を挟んでデータ信号側駆動回路やゲート信号側駆
動回路を設けて双方向から信号を送り、実質的に駆動回路の動作周波数を落とすようなこ
とも可能である。但し、その場合は駆動回路の専有面積が大きくなるなど別の問題が生じ
てしまう。
【０１９２】
従って、本実施例のような構造によってゲート配線の配線抵抗を極力低減することは、
本願発明を実施する上で非常に有効である。なお、本実施例において図１７に示した画素
構造は本願発明を何ら限定するものではなく、好ましい一例に過ぎない。また、本実施例
は、実施例１〜３のいずれの構成とも自由に組み合わせて実施することが可能である。
【実施例６】
【０１９３】
本願発明のように１フレームを複数のサブフレームに分割する時分割階調を行うには極
めて高速に駆動するデータ信号側駆動回路が必要となる。即ち、非常に動作速度（応答速
度）の速いＴＦＴを用いることが好ましい。本実施例では、非常に高速で駆動することの
できるＴＦＴを作製する上で極めて適したシリコン膜を活性層として用いる例を示す。
【０１９４】
実施例１に従って図５（Ｅ）の工程まで行うと、特異な結晶構造でなるシリコン膜（実
施例１ではポリシリコン膜）が得られる。このシリコン膜は結晶粒界の連続性が高く、且
つ結晶方位が揃っており、ＴＦＴの活性層とすることで非常に高い動作速度を示すＴＦＴ
が得られる。本明細書中では本実施例で説明するシリコン膜を連続粒界結晶シリコン膜と
呼ぶことにする。以下に、上記連続粒界結晶シリコン膜を試作して観察した結果について
説明する。
【０１９５】
連続粒界結晶シリコン膜は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結
晶という）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法
）による観察で容易に確認できた。
【０１９６】
また、連続粒界結晶シリコン膜についてスポット径１．３５μmの電子線回折像を詳細
に観察した結果、僅かなゆらぎはあるものの｛１１０｝面に対応する回折斑点がきれいに
現れており、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１０｝面
を有することが確認できた。
【０１９７】
図１９（Ａ）は連続粒界結晶シリコン膜にスポット径１．３５μmの電子線を照射して
得た電子線回折像である。一方、図１９（Ｂ）は従来のポリシリコン膜に同条件で電子線
を照射して得た電子線回折像である。なお、いずれも写真中央が電子線の照射された位置
（電子線の照射点）である。
【０１９８】
図１９（Ａ）の方は｛１１０｝面に対応する回折斑点が比較的きれいに現れているのに
対し、図１９（Ｂ）の方はまるで不規則であり、配向面がばらばらであることが一目瞭然
である。このように連続粒界結晶シリコン膜は電子線回折写真を見れば、ただちに従来の
半導体膜と区別することができる。
【０１９９】
なお、図１９（Ａ）の電子線回折像において｛１１０｝面に対応する回折斑点が現れて
いることは、｛１１０｝配向の単結晶シリコンウェハの電子線回折像と比較すれば明らか
である。また、単結晶シリコンウェハの回折斑点は鋭い点で見えるのに対し、連続粒界結
晶シリコン膜の回折斑点は電子線の照射点を中心とした同心円上に広がりを有する。
【０２００】
これは連続粒界結晶シリコン膜の特徴でもある。各結晶粒は個々に｛１１０｝面を配向
面としているため、一つの結晶粒について見れば単結晶シリコンと同様の回折斑点が得ら
れると予想される。しかし、実際には複数の結晶粒の集合体であるため、各結晶粒は｛１
１０｝面を配向面としているものの、それぞれが結晶軸周りに僅かな回転を含み、それぞ
れの結晶粒に対応する回折点が同心円上に複数個現れる。それらが重なって広がりを見せ
るのである。
【０２０１】
但し、個々の結晶粒は後述するように極めて整合性の良い結晶粒界を形成するため、結
晶軸周りの僅かな回転は結晶性を損なう要因とはならない。従って、連続粒界結晶シリコ
ン膜の電子線回折像は、実質的には｛１１０｝配向の単結晶シリコンウェハの電子線回折
像と差異はないと言える。
【０２０２】
以上のことから、本実施例においてＴＦＴの活性層として用いるシリコン膜は、｛１１
０｝配向に対応する電子線回折像を示すシリコン膜であると言って差し支えないと考える
。
【０２０３】
次に、連続粒界結晶シリコン膜の結晶粒界について述べる。なお、説明の便宜上、結晶
粒界と呼んでいるが、ある結晶粒とそこから派生した（枝分かれした）
別の結晶粒との界面とも考えられる。いずれにしても、本明細書中では前述のような界面
をも含めて結晶粒界と呼ぶ。
【０２０４】
本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型
電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認した
。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認
できた。
【０２０５】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれ
る粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterizati
on of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Sh
imokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp
.751-758，1988」に記載された「Planar boundary 」である。
【０２０６】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界など
が含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界
でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在し
ないと見なすことができる。
【０２０７】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界や｛
１１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す
指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られて
いる。
【０２０８】
連続粒界結晶シリコン膜をＴＥＭ観察した結果、結晶粒界の殆どがΣ３の対応粒界であ
ることが判明した。これは、二つの結晶粒の間に形成された結晶粒界において、両方の結
晶粒の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとす
ると、θ＝７０．５°の時にΣ３の対応粒界となることから判断した。
【０２０９】
なお、θ＝３８．９°の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在
した。
【０２１０】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、連続粒界結晶
シリコン膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対
応粒界を形成し得たと言える。
【０２１１】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶
粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子
が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見
なすことができる。
【０２１２】
またさらに、連続粒界結晶シリコン膜を形成する際に７００〜１１５０℃の加熱処理を
工程途中で行うことによって、結晶粒内に存在する欠陥（積層欠陥等）
が殆ど消滅することがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後
で欠陥数が大幅に低減されていることからも明らかである。
【０２１３】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）
によってスピン密度の差となって現れる。現状では連続粒界結晶シリコン膜のスピン密度
は少なくとも 5×1017spins/cm3以下（好ましくは 3×1017spins/cm3以下）であることが
判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のス
ピン密度はさらに低いと予想される。
【０２１４】
なお、連続粒界結晶シリコン膜についてのさらに詳細な説明は、本出願人による特願平
１０−０４４６５９号出願明細書、特願平１０−１５２３１６号出願明細書、特願平１０
−１５２３０８号出願明細書または特願平１０−１５２３０５号出願明細書を参照すれば
良い。
【０２１５】
また、連続粒界結晶シリコン膜を活性層として試作したＴＦＴは、ＭＯＳＦＥＴに匹敵
する電気特性を示した。本出願人が試作したＴＦＴ（但し、活性層の膜厚は３０ｎｍ、ゲ
ート絶縁膜の膜厚は１００ｎｍ）からは次に示す様なデータが得られている。
【０２１６】
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッ
ショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade
（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴ
で 200〜650cm2/Vs （代表的には 300〜500cm2/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm
2/Vs（代表的には 150〜200cm2/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで
-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０２１７】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であること
が確認されている。さらに、上記ＴＦＴを用いて試作したリングオシレータでは最大で約
１ＧＨｚの発振周波数を得ることができた。なお、試作したリングオシレータの構成は次
の様になっている。
段数：９段 ＴＦＴのゲート絶縁膜の膜厚：３０ｎｍ及び５０ｎｍ ＴＦＴのゲート長
（チャネル長）：０．６μm
また、実際にシフトレジスタを試作して動作周波数を確認した。その結果、ゲート絶縁
膜の膜厚３０ｎｍ、ゲート長０．６μｍ、電源電圧５Ｖ、段数５０段のシフトレジスタに
おいて動作周波数１００ＭＨｚの出力パルスが得られた。
【０２１８】
以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、連続粒界結晶シ
リコン膜を活性層とするＴＦＴが、単結晶シリコンを用いたＭＯＳＦＥＴに匹敵する、若
しくは凌駕する動作性能をもつことを示唆する。
【０２１９】
以上のように、連続粒界結晶シリコン膜を用いることで極めて動作速度の速いＴＦＴが
形成され、そのＴＦＴで駆動回路を形成することで高速動作の可能な駆動回路を実現する
ことができる。即ち、以上のようなＴＦＴを、本願発明を実施する上で用いることは極め
て有効である。
【０２２０】
また、連続粒界結晶シリコン膜を用いたＴＦＴは駆動回路に限らず、画素部に配置する
スイッチング用ＴＦＴや電流制御用ＴＦＴに用いることも有効である。
動作速度が速くなることで保持容量への書き込み時間も短縮され、ＥＬ素子を発光させる
応答速度も速くなるため、より明るく鮮明な画像を提供しうる。
【実施例７】
【０２２１】
実施例６では非常に高速で駆動しうるＴＦＴを用いて駆動回路を形成する例を示したが
、本実施例では、本願発明を実施する上で有効な画素部の駆動方法について説明する。説
明には図２０を用いる。
【０２２２】
本実施例では、画素部８０を二つの画素部８０a、８０bに分け、画素部８０aをデータ
信号側駆動回路８１a及びゲート信号側駆動回路８２aで駆動し、画素部８０bをデータ信
号側駆動回路８１b及びゲート信号側駆動回路８２bで駆動する。
【０２２３】
この場合、画素部８０a、８０bを同時に同じ周波数で駆動すれば、データ信号側駆動回
路８１a、８１b及びゲート信号側駆動回路８２a、８２bの動作周波数を半分に落とすこと
ができる。そのため、動作マージンが広がり、信頼性が高く、消費電力の少ないＥＬ表示
装置を得ることができる。
【０２２４】
さらに、動作周波数を変えなければアドレス期間を半分にすることができるため、その
分だけサステイン期間を長めにとることができる。即ち、発光時間をより長く確保するこ
とができるため、画像の明るさを向上させることができる。
【０２２５】
また、画素部８０aと８０bとを併せて１画像を表示することもできるし、画素部８０a
と８０bとで各々異なる画像を表示させても良い。例えば、どちらか片方が静止画で他方
が動画という場合もありうる。即ち、画素部８０に動画と静止画が混在するような場合が
あっても良い。
【０２２６】
なお、本実施例では画素部を二つに分けているがさらに複数の画素部に分割することも
可能である。また、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わ
せて実施することが可能である。
【実施例８】
【０２２７】
本実施例では、本願発明を実施する上で有効な画素部の駆動方法について、実施例７と
は異なる駆動方法とした場合を示す。説明には図２１を用いる。
【０２２８】
本実施例では、画素部８３を四つの画素部８３a〜８３dに分け、画素部８３a〜８３dを
各々データ信号側駆動回路８４a〜８４d及びゲート信号側駆動回路８５a〜８５dで駆動す
る。
【０２２９】
この場合、画素部８３a〜８３dを同時に同じ周波数で駆動することでデータ信号側駆動
回路８４a〜８４d及びゲート信号側駆動回路８５a〜８５dの動作周波数を各々１／４に落
とすことができる。そのため、実施例７の場合よりも動作マージンが広がり、信頼性が高
く、消費電力の少ないＥＬ表示装置を得ることができる。
【０２３０】
さらに、動作周波数を変えなければアドレス期間を１／４にすることができるため、そ
の分だけサステイン期間を長めにとることができる。即ち、発光時間をより長く確保する
ことができるため、画像の明るさを向上させることができる。
【０２３１】
また、画素部８３a〜８３d全てを併せて１画像を表示することができる。さらに画素部
８３a、８３bで１画像を表示し、画素部８３c、８３dで１画像を表示し、結果的に異なる
２枚の画像を同時に表示することも可能である。さらに画素部８３a、８３bでなる画像を
静止画とし、画素部８３c、８３dでなる画像を動画とすることも可能である。即ち、画素
部８３に動画と静止画とが混在するような場合があっても良い。
【０２３２】
なお、本実施例では画素部を四つに分けているがさらに複数の画素部に分割することも
可能である。また、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わ
せて実施することが可能である。
【実施例９】
【０２３３】
本実施例では、本願発明を実施する上で有効な画素部の駆動方法について、実施例８と
は異なる駆動方法とした場合を示す。説明には図２２を用いる。
【０２３４】
本実施例では、画素部８６を四つの画素部８６a〜８６dに分け、画素部８６aをデータ
信号側駆動回路８７a及びゲート信号側駆動回路８８aで駆動し、画素部８６bをデータ信
号側駆動回路８７b及びゲート信号側駆動回路８８aで駆動する。同様に、画素部８６cを
データ信号側駆動回路８７c及びゲート信号側駆動回路８８bで駆動し、画素部８６dをデ
ータ信号側駆動回路８７d及びゲート信号側駆動回路８８bで駆動する。
【０２３５】
この場合、画素部８６a〜８６dを同時に同じ周波数で駆動することでデータ信号側駆動
回路８７a〜８７dの動作周波数を各々１／４に落とすことができ、ゲート信号側駆動回路
８８a、８８bの動作周波数を各々１／２に落とすことができる。そのため、実施例７の場
合よりも動作マージンが広がり、信頼性が高く、消費電力の少ないＥＬ表示装置を得るこ
とができる。
【０２３６】
さらに、動作周波数を変えなければアドレス期間を１／４にすることができるため、そ
の分だけサステイン期間を長めにとることができる。即ち、発光時間をより長く確保する
ことができるため、画像の明るさを向上させることができる。
【０２３７】
また、画素部８６a〜８６d全てを併せて１画像を表示することもできるし、画素部８６
a〜８６dにおいて各々異なる画像を表示させても良い。勿論、８６a〜８６cで１画像を表
示し、画素部８６dのみ異なる画像とすることも可能である。
また、画素部８６に動画と静止画とが混在する場合があっても良い。
【０２３８】
なお、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わせて実施す
ることが可能である。
【実施例１０】
【０２３９】
実施例１の図２に示した構造において、活性層と基板１１との間に設けられる下地膜１
２として、放熱効果の高い材料を用いることは有効である。特に電流制御用ＴＦＴは長時
間に渡って比較的多くの電流を流すことになるため発熱しやすく、自己発熱による劣化が
問題となりうる。そのような場合に、本実施例のように下地膜が放熱効果を有することで
ＴＦＴの熱劣化を抑制することができる。
【０２４０】
放熱効果をもつ透光性材料としては、Ｂ（ホウ素）、Ｃ（炭素）、Ｎ（窒素）
から選ばれた少なくとも一つの元素と、Ａｌ（アルミニウム）、Ｓｉ（珪素）、Ｐ（リン
）から選ばれた少なくとも一つの元素とを含む絶縁膜が挙げられる。
【０２４１】
例えば、窒化アルミニウム（ＡｌｘＮｙ）に代表されるアルミニウムの窒化物、炭化珪
素（ＳｉｘＣｙ）に代表される珪素の炭化物、窒化珪素（ＳｉｘＮｙ）
に代表される珪素の窒化物、窒化ホウ素（ＢｘＮｙ）に代表されるホウ素の窒化物、リン
化ホウ素（ＢｘＰｙ）に代表されるホウ素のリン化物を用いることが可能である。また、
酸化アルミニウム（ＡｌｘＯｙ）に代表されるアルミニウムの酸化物は透光性に優れ、熱
伝導率が２０Ｗｍ-1Ｋ-1であり、好ましい材料の一つと言える。なお、上記透光性材料に
おいて、ｘ、ｙは任意の整数である。
【０２４２】
また、上記化合物に他の元素を組み合わせることもできる。例えば、酸化アルミニウム
に窒素を添加して、ＡｌＮｘＯｙで示される窒化酸化アルミニウムを用いることも可能で
ある。この材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果がある
。なお、上記窒化酸化アルミニウムにおいて、ｘ、ｙは任意の整数である。
【０２４３】
また、特開昭６２−９０２６０号公報に記載された材料を用いることができる。即ち、
Ｓｉ、Ａｌ、Ｎ、Ｏ、Ｍを含む絶縁膜（但し、Ｍは希土類元素の少なくとも一種、好まし
くはＣｅ（セリウム），Ｙｂ（イッテルビウム），Ｓｍ（サマリウム），Ｅｒ（エルビウ
ム），Ｙ（イットリウム）、Ｌａ（ランタン）、Ｇｄ（ガドリニウム）、Ｄｙ（ジスプロ
シウム）、Ｎｄ（ネオジウム）から選ばれた少なくとも一つの元素）を用いることもでき
る。これらの材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果があ
る。
【０２４４】
また、少なくともダイヤモンド薄膜又はアモルファスカーボン膜（特にダイヤモンドに
特性の近いもの、ダイヤモンドライクカーボン等と呼ばれる。）を含む炭素膜を用いるこ
ともできる。これらは非常に熱伝導率が高く、放熱層として極めて有効である。但し、膜
厚が厚くなると褐色を帯びて透過率が低下するため、なるべく薄い膜厚（好ましくは５〜
１００ｎｍ）で用いることが好ましい。
【０２４５】
また、上記放熱効果をもつ材料からなる薄膜を単体で用いることもできるが、これらの
薄膜と、珪素を含む絶縁膜とを積層して用いても良い。
【０２４６】
なお、本実施例の構成は、実施例１〜９のいずれの構成とも自由に組み合わせて実施す
ることが可能である。
【実施例１１】
【０２４７】
実施例１ではＥＬ層として有機ＥＬ材料を用いることが好ましいとしたが、本願発明は
無機ＥＬ材料を用いても実施できる。但し、現在の無機ＥＬ材料は非常に駆動電圧が高い
ため、そのような駆動電圧に耐えうる耐圧特性を有するＴＦＴを用いなければならない。
【０２４８】
または、将来的にさらに駆動電圧の低い無機ＥＬ材料が開発されれば、本願発明に適用
することは可能である。
【０２４９】
また、本実施例の構成は、実施例１〜１０のいずれの構成とも自由に組み合わせること
が可能である。
【実施例１２】
【０２５０】
本願発明を実施して形成されたアクティブマトリクス型ＥＬ表示装置（ＥＬモジュール
）は、自発光型であるため液晶表示装置に比べて明るい場所での視認性に優れている。そ
のため本願発明は直視型のＥＬディスプレイ（ＥＬモジュールを組み込んだ表示ディスプ
レイを指す）に対して実施することが可能である。ＥＬディスプレイとしてはパソコンモ
ニタ、ＴＶ放送受信用モニタ、広告表示モニタ等が挙げられる。
【０２５１】
また、本願発明は上述のＥＬディスプレイも含めて、表示ディスプレイを部品として含
むあらゆる電子装置に対して実施することが可能である。
【０２５２】
そのような電子装置としては、ＥＬディスプレイ、ビデオカメラ、デジタルカメラ、頭
部取り付け型ディスプレイ（ヘッドマウントディスプレイ等）、カーナビゲーション、パ
ーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍
等）、記録媒体を備えた画像再生装置（具体的にはコンパクトディスク（ＣＤ）、レーザ
ーディスク（ＬＤ）又はデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その
画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子装置の例を
図１８に示す。
【０２５３】
図１８（Ａ）はパーソナルコンピュータであり、本体２００１、筐体２００２、表示装
置２００３、キーボード２００４等を含む。本願発明は表示装置２００３に用いることが
できる。
【０２５４】
図１８（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２
１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本願発
明を表示装置２１０２に用いることができる。
【０２５５】
図１８（Ｃ）は頭部取り付け型のＥＬディスプレイの一部（右片側）であり、本体２３
０１、信号ケーブル２３０２、頭部固定バンド２３０３、表示モニタ２３０４、光学系２
３０５、表示装置２３０６等を含む。本発明は表示装置２３０６に用いることができる。
【０２５６】
図１８（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体２４０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２４０２、操作スイッチ
２４０３、表示装置（ａ）２４０４、表示装置（ｂ）２４０５等を含む。表示装置（ａ）
は主として画像情報を表示し、表示装置（ｂ）は主として文字情報を表示するが、本発明
はこれら表示装置（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再
生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。
【０２５７】
図１８（Ｅ）は携帯型（モバイル）コンピュータであり、本体２５０１、カメラ部２５
０２、受像部２５０３、操作スイッチ２５０４、表示装置２５０５等を含む。本発明は表
示装置２５０５に用いることができる。
【０２５８】
また、将来的にＥＬ材料の発光輝度が高くなれば、フロント型若しくはリア型のプロジ
ェクターに用いることも可能となる。
【０２５９】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の電子機器は実施例１〜１１のどのような組み合わせか
らなる構成を用いても実現することができる。
【実施例１３】
【０２６０】
本実施例では、実際のＥＬ表示装置（但しモノクロ表示）の仕様に沿って電流制御用Ｔ
ＦＴとＥＬ素子との間に設ける抵抗体の抵抗値を決めた例を示す。
【０２６１】
まずＥＬ層として用いるＥＬ材料を決定する。本実施例では、ＩＴＯでなる陽極上に、
正孔輸送層として５０ｎｍ厚のＴＰＤ、ＥＬ層として５０ｎｍ厚のＡｌｑを形成し、その
上にＭｇＡｇでなる陰極を設けた構造のＥＬ素子を作製した。
但し、ストライプ状のＩＴＯパターン（２ｍｍ幅）上にＥＬ層を全面蒸着し、ＩＴＯパタ
ーンと直交するようにストライプ状のＭｇＡｇ電極（２ｍｍ幅）を形成した。
【０２６２】
このとき作製したＥＬ素子の駆動電圧（Voltage）と電流密度（Current Density）の関
係を図２３（Ａ）に示す。また、電流密度と発光の輝度（Luminance）
の関係を図２３（Ｂ）に示す。なお、本実施例のＥＬ素子は５２４ｎｍ付近の波長に発光
ピークをもち、色度座標はｘ＝０．３０、ｙ＝０．５７であった。
【０２６３】
図２３（Ｂ）によれば５０００ｃｄ／ｍ2の輝度を出すためには約１００ｍＡ／ｃｍ2の
電流密度が必要となる。そこで一辺約１５６μmの正方形の画素をマトリクス状に備えた
対角５インチの画素部を有するＥＬ表示装置を考えると、一画素あたりに必要な電流は約
２４μＡとなる。
【０２６４】
図２３（Ａ）に示すように、本実施例で用いるＥＬ材料は１０Ｖ加えた時に１００ｍＡ
／ｃｍ2の電流密度で電流が流れるので、１０Ｖを加えた時に約２４μＡの電流を安定に
流すためには約４２０ｋΩの抵抗が必要となる。
【０２６５】
従って、図１（Ｂ）に示す抵抗体１０９として４２０ｋΩの抵抗体を設ければＥＬ素子
１１０には常に約２４μＡという定電流を安定して供給することができる。その結果、発
光輝度を約５０００ｃｄ／ｍ2として明るい画像を表示することが可能である。
【０２６６】
勿論、ＥＬ層の寿命を延ばすには、抵抗体の抵抗値をさらに高めてＥＬ素子に流れる電
流を抑えれば良い。その代わり、発光輝度はやや落ちることになる。例えば１０００ｃｄ
／ｍ2程度の輝度で十分であれば必要な電流密度は３０ｍＡ／ｃｍ2程度、ＥＬ素子の駆動
電圧は約６Ｖであるので、一画素あたり７．３μＡの電流が流れれば良い。従って、約８
２０ｋΩの抵抗体が必要となる。
【０２６７】
このように、ＥＬ表示装置の各パラメータを用いれば本願発明に必要な抵抗体の抵抗値
を容易に導くことができる。
【技術分野】
【０００１】
本願発明は半導体素子（半導体薄膜を用いた素子）を基板上に作り込んで形成されたＥ
Ｌ（エレクトロルミネッセンス）表示装置及びそのＥＬ表示装置を表示ディスプレイとし
て有する電子装置（電子デバイス）に関する。
【背景技術】
【０００２】
近年、基板上にＴＦＴを形成する技術が大幅に進歩し、アクティブマトリクス型表示装
置への応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモ
ルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高い
ので、高速動作が可能である。そのため、従来、基板外の駆動回路で行っていた画素の制
御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。
【０００３】
このようなアクティブマトリクス型表示装置は、同一基板上に様々な回路や素子を作り
込むことで製造コストの低減、表示装置の小型化、歩留まりの上昇、スループットの低減
など、様々な利点が得られるとして注目されている。
【０００４】
従来、アクティブマトリクス型ＥＬ表示装置の画素構造は図３に示すようなものが一般
的であった。図３において、３０１はスイッチング素子として機能するＴＦＴ（以下、ス
イッチング用ＴＦＴという）、３０２はＥＬ素子３０３に供給する電流を制御するための
素子（電流制御素子）として機能するＴＦＴ（以下、電流制御用ＴＦＴという）、３０４
はコンデンサ（保持容量）である。スイッチング用ＴＦＴ３０１はゲート配線３０５及び
ソース配線（データ配線）３０６に接続されている。また、電流制御用ＴＦＴ３０２はの
ドレインはＥＬ素子３０３に、ソースは電源供給線３０７に接続されている。
【０００５】
ゲート配線３０５が選択されるとスイッチング用ＴＦＴ３０１のゲートが開き、ソース
配線３０６のデータ信号がコンデンサ３０４に蓄積され、電流制御用ＴＦＴ３０２のゲー
トが開く。そして、スイッチング用ＴＦＴ３０１のゲートが閉じた後、コンデンサ３０４
に蓄積された電荷によって電流制御用ＴＦＴ３０２のゲートは開いたままとなり、その間
、ＥＬ素子３０３が発光する。このＥＬ素子３０３の発光量は流れる電流量で変化する。
【０００６】
このとき、ＥＬ素子３０３に供給される電流量は電流制御用ＴＦＴ３０２のゲート電圧
によって制御される。その様子を図４に示す。
【０００７】
図４（Ａ）は電流制御用ＴＦＴのトランジスタ特性を示すグラフであり、４０１はＩｄ
−Ｖｇ特性（又はＩｄ−Ｖｇ曲線）と呼ばれている。ここでＩｄはドレイン電流であり、
Ｖｇはゲート電圧である。このグラフにより任意のゲート電圧に対して流れる電流量を知
ることができる。
【０００８】
通常、ＥＬ素子を駆動するにあたって、上記Ｉｄ−Ｖｇ特性の点線４０２で示した領域
を用いる。４０２で囲んだ領域の拡大図を図４（Ｂ）に示す。
【０００９】
図４（Ｂ）において、斜線で示す領域はサブスレッショルド領域と呼ばれている。実際
にはしきい値電圧（Ｖｔｈ）近傍又はそれ以下のゲート電圧である領域を指し、この領域
ではゲート電圧の変化に対して指数関数的にドレイン電流が変化する。この領域を使って
ゲート電圧による電流制御を行う。
【００１０】
スイッチング用ＴＦＴ３０１が開いて画素内に入力されたデータ信号は、まずコンデン
サ３０４に蓄積され、そのデータ信号がそのまま電流制御用ＴＦＴ３０２のゲート電圧と
なる。このとき、図４（Ａ）に示したＩｄ−Ｖｇ特性に従ってゲート電圧に対してドレイ
ン電流が１対１で決まる。即ち、データ信号に対応して所定の電流がＥＬ素子３０３を流
れ、その電流量に対応した発光量で前記ＥＬ素子３０３が発光する。
【００１１】
以上のように、データ信号によってＥＬ素子の発光量が制御され、その発光量の制御に
よって階調表示がなされる。この方式はいわゆるアナログ階調と呼ばれる方式であり、信
号の振幅の変化で階調表示が行われる。
【００１２】
しかしながら、上記アナログ階調方式はＴＦＴの特性バラツキに非常に弱いという欠点
がある。例えばスイッチング用ＴＦＴのＩｄ−Ｖｇ特性が同じ階調を表示する隣接画素の
スイッチング用ＴＦＴと異なる場合（全体的にプラス又はマイナス側へシフトした場合）
を想定する。
【００１３】
その場合、各スイッチング用ＴＦＴのドレイン電流はバラツキの程度にもよるが異なる
ものとなり、各画素の電流制御用ＴＦＴには異なるゲート電圧がかかることになる。即ち
、各ＥＬ素子に対して異なる電流が流れ、結果として異なる発光量となり、同じ階調表示
を行えなくなる。
【００１４】
また、仮に各画素の電流制御用ＴＦＴに等しいゲート電圧がかかったとしても、電流制
御用ＴＦＴのＩｄ−Ｖｇ特性にバラツキがあれば、同じドレイン電流を出力することはで
きない。さらに、図４（Ａ）からも明らかなようにゲート電圧の変化に対して指数関数的
にドレイン電流が変化するような領域を使っているため、Ｉｄ−Ｖｇ特性が僅かでもずれ
れば、等しいゲート電圧がかかっても出力される電流量は大きく異なるといった事態が生
じうる。こうなってしまうとＥＬ素子の発光量が隣接画素で大きく異なってしまう。
【００１５】
実際には、スイッチング用ＴＦＴと電流制御用ＴＦＴとの、両者のバラツキの相乗効果
となるので条件的にはさらに厳しい。このように、アナログ階調方式はＴＦＴの特性バラ
ツキに対して極めて敏感であり、その点が従来のアクティブマトリクス型ＥＬ表示装置の
多色カラー化における障害となっていた。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本願発明は上記問題点を鑑みてなされたものであり、鮮明な多階調カラー表示の可能な
アクティブマトリクス型ＥＬ表示装置を提供することを課題とする。そして、そのような
アクティブマトリクス型ＥＬ表示装置を表示用ディスプレイとして具備する高性能な電子
装置（電子デバイス）を提供することを課題とする。
【課題を解決するための手段】
【００１７】
本出願人はアナログ階調方式の問題はＥＬ素子に流れる電流制御用ＴＦＴの特性バラツ
キ、特に電流制御用ＴＦＴのオン抵抗のバラツキに起因することを見いだした。なお、オ
ン抵抗とはＴＦＴのドレイン電圧をその時に流れているドレイン電流で割った値である。
【００１８】
即ち、電流制御用ＴＦＴのオン抵抗がＴＦＴ間でばらつくために同一条件でも異なる電
流（ドレイン電流）が流れてしまい、その結果、所望の階調が得られないという不具合が
生じるのである。
【００１９】
そこで本願発明では、電流制御用ＴＦＴのドレインとＥＬ素子との間に抵抗体（Ｒ）を
直列に接続し、その抵抗体によって電流制御用ＴＦＴからＥＬ素子へ供給される電流量を
制御することを目的とする。このためには、電流制御用ＴＦＴのオン抵抗よりも十分に抵
抗の高い抵抗体を設ける必要がある。抵抗値としては１ｋΩ〜５０ＭΩ（好ましくは１０
ｋΩ〜１０ＭΩ、さらに好ましくは５０ｋΩ〜１ＭΩ）の範囲から選択すれば良い。
【００２０】
また、本願発明を実施する場合、ＥＬ素子に流れる電流量が抵抗体（Ｒ）の抵抗値で決
まり、供給される電流は常に一定となる。即ち、従来のような電流値を制御して階調表示
を行うアナログ階調方式は使えない。そこで本願発明では電流制御用ＴＦＴを単に電流供
給用のスイッチング素子として用いた時間分割方式の階調表示（以下、時分割階調という
）を用いることを特徴としている。
【００２１】
具体的には以下のようにして時分割階調表示を行う。ここでは８ビットデジタル駆動方
式により２５６階調（１６７７万色）のフルカラー表示を行う場合について説明する。
【００２２】
まず、画像１フレームを８つのサブフレームに分割する。なお、表示領域の全画素にデ
ータを入力する１周期を１フレームと呼び、通常のＥＬディスプレイでは発振周波数は６
０Ｈｚ、即ち１秒間に６０フレームが形成される。１秒間のフレーム数がこれ以下になる
と視覚的にフリッカ等の画像のちらつきが目立ち始める。なお、１フレームをさらに複数
に分割したフレームをサブフレームと呼ぶ。
【００２３】
１つのサブフレームはアドレス期間（Ｔa）とサステイン期間（Ｔs）とに分けられる。
アドレス期間とは、１サブフレーム期間中、全画素にデータを入力するのに要する時間全
体であり、サステイン期間（点灯期間と言っても良い）とは、ＥＬ素子を発光させている
期間を示している。（図１０）
【００２４】
ここで１つ目のサブフレームをＳＦ１と呼び、以下２つ目のサブフレームから８つ目の
サブフレームまでをＳＦ２〜ＳＦ８と呼ぶ。また、アドレス期間（Ｔa）はＳＦ１〜ＳＦ
８まで一定である。一方、ＳＦ１〜ＳＦ８のサステイン期間（Ｔs）をそれぞれＴs1〜Ｔs
8とする。
【００２５】
この時、Ｔs1：Ｔs2：Ｔs3：Ｔs4：Ｔs5：Ｔs6：Ｔs7：Ｔs8＝１：１／２：１／４：１
／８：１／１６：１／３２：１／６４：１／１２８となるようにサステイン期間を設定す
る。但し、ＳＦ１〜ＳＦ８を出現させる順序はどのようにしても良い。このサステイン期
間の組み合わせで２５６階調のうち所望の階調表示を行うことができる。
【００２６】
まず、画素が有するＥＬ素子の対向電極（ＴＦＴに接続されていない側の電極を指す。
通常は陰極となる。）に電圧を加えない（選択しない）状態としておき、ＥＬ素子を発光
させずに各画素にデータ信号を入力していく。この期間がアドレス期間となる。そして、
全ての画素にデータが入力されてアドレス期間が終了したら、対向電極に電圧を加えて（
選択して）一斉にＥＬ素子を発光させる。この期間がサステイン期間となる。また、発光
させる（画素を点灯させる）期間はＴs1〜Ｔs8までのいずれかの期間である。ここではＴ
s8の期間、所定の画素を点灯させたとする。
【００２７】
次に、再びアドレス期間に入り、全画素にデータ信号を入力したらサステイン期間に入
る。このときはＴs1〜Ｔs7のいずれかの期間がサステイン期間となる。
ここではＴs7の期間、所定の画素を点灯させたとする。
【００２８】
以下、残りの６つのサブフレームについて同様の動作を繰り返し、順次Ｔs6、Ｔs5…Ｔ
s1とサステイン期間を設定し、それぞれのサブフレームで所定の画素を点灯させたとする
。
【００２９】
８つのサブフレームが出現したら１フレームを終えたことになる。このとき、サステイ
ン期間の積算によってその画素の階調を制御する。例えば、Ｔs1とＴs2を選択した場合に
は全灯を１００％としたうちの７５％の輝度を表現でき、Ｔs3とＴs5とＴs8を選択した場
合には１６％の輝度を表現できる。
【００３０】
なお、以上は２５６階調の場合について説明したが、他の階調表示を行うことも可能で
ある。
【００３１】
ｎビット（ｎは２以上の整数）の階調（２n階調）の表示を行う場合には、まず１フレ
ームをｎビットの階調に対応させてｎ枚のサブフレーム（ＳＦ1、ＳＦ2、ＳＦ3…ＳＦ(n-
1)、ＳＦ(n)と表す）に分割する。階調が多くなるにつれて１フレームの分割数も増え、
駆動回路を高い周波数で駆動しなければならない。
【００３２】
さらに、これらｎ枚の各サブフレームはアドレス期間（Ｔa）及びサステイン期間（Ｔs
）に分離される。即ち、全てのＥＬ素子に共通な対向電極に対して電圧を加えるか加えな
いかを選択することによってアドレス期間とサステイン期間を選択する。
【００３３】
そして、ｎ枚の各サブフレームのサステイン期間（但し、ＳＦ1、ＳＦ2、ＳＦ3…ＳＦ(
n-1)、ＳＦ(n)に対応するサステイン期間を各々Ｔs1、Ｔs2、Ｔs3…Ｔs(n-1)、Ｔs(n)と
表す）をＴs1：Ｔs2：Ｔs3：…：Ｔs(n-1)：Ｔs(n)＝２0：２-1：２-2：…：２-(n-2)：
２-(n-1)となるように処理する。
【００３４】
この状態で、任意の１サブフレームでは順次画素が選択され（厳密には各画素のスイッ
チング用ＴＦＴが選択され）、電流制御用ＴＦＴのゲート電極に所定のゲート電圧（デー
タ信号に対応する）が加わる。このとき、電流制御用ＴＦＴが導通状態になるようなデー
タ信号が入力された画素のＥＬ素子は、アドレス期間終了後、そのサブフレームに割り当
てられたサステイン期間だけ発光する、即ち所定の画素が点灯する。
【００３５】
この動作をｎ枚のサブフレーム全てにおいて繰り返し、そのサステイン期間の積算によ
って各画素の階調が制御される。従って、任意の一画素に注目すると、その画素が各サブ
フレームでどれだけの期間点灯したか（どれだけのサステイン期間を経由したか）によっ
て、その一画素の階調が制御される。
【００３６】
以上のように、アクティブマトリクス型ＥＬ表示装置において、電流制御用ＴＦＴのド
レインとＥＬ素子との間に抵抗体（Ｒ）を設け、ＥＬ素子を流れる電流を常に一定とした
上で、時分割階調表示を行う点が本願発明の特徴である。この構成によりＴＦＴの特性バ
ラツキによる階調不良を防ぐことができる。
【発明の効果】
【００３７】
本願発明を実施することで、ＴＦＴの特性バラツキに影響されない鮮明な多階調カラー
表示が可能なアクティブマトリクス型ＥＬ表示装置を得ることができる。具体的には、画
素部に設ける電流制御用ＴＦＴとＥＬ素子との間に抵抗体を設け、その抵抗体の抵抗値に
よって電流値を決定する。その上でデジタル信号により時分割階調表示を行い、電流制御
用ＴＦＴの特性バラツキによる階調不良のない、色再現性の良い高精細な画像を得る。
【００３８】
また、基板上に形成されるＴＦＴ自体も各回路又は素子が必要とする性能に併せて最適
な構造のＴＦＴを配置することで、信頼性の高いアクティブマトリクス型ＥＬ表示装置を
実現している。
【００３９】
そして、そのようなアクティブマトリクス型ＥＬ表示装置を表示ディスプレイとして具
備することで、画像品質が良く、信頼性の高い高性能な電子装置を生産することが可能と
なる。
【図面の簡単な説明】
【００４０】
【図１】ＥＬ表示装置の構成を示す図。
【図２】ＥＬ表示装置の断面構造を示す図。
【図３】従来のＥＬ表示装置における画素部の構成を示す図。
【図４】アナログ階調方式で利用するＴＦＴ特性を説明する図。
【図５】ＥＬ表示装置の作製工程を示す図。
【図６】ＥＬ表示装置の作製工程を示す図。
【図７】ＥＬ表示装置の作製工程を示す図。
【図８】ＥＬ表示装置の作製工程を示す図。
【図９】ＥＬ表示装置の画素部を拡大した図。
【図１０】時分割階調方式の動作モードを説明する図。
【図１１】ＥＬモジュールの外観を示す図。
【図１２】ＥＬモジュールの外観を示す図。
【図１３】コンタクト構造の作製工程を示す図。
【図１４】ＥＬ表示装置の画素部の構成を示す図。
【図１５】ＥＬ表示装置の断面構造を示す図。
【図１６】ＥＬ表示装置の画素部の上面構造を示す図。
【図１７】ＥＬ表示装置の画素部の上面構造を示す図。
【図１８】電子装置の具体例を示す図。
【図１９】ポリシリコン膜の電子線回折像を示す図面代用写真。
【図２０】ＥＬ表示装置の回路構成を示す図。
【図２１】ＥＬ表示装置の回路構成を示す図。
【図２２】ＥＬ表示装置の回路構成を示す図。
【図２３】ＥＬ素子の電気特性を示す図。
【発明を実施するための形態】
【００４１】
まず、本願発明のアクティブマトリクス型ＥＬ表示装置の回路構成を図１（Ａ）に示す
。図１（Ａ）のアクティブマトリクス型ＥＬ表示装置は、基板上に形成されたＴＦＴによ
って画素部１０１、画素部の周辺に配置されたデータ信号側駆動回路１０２及びゲート信
号側駆動回路１０３が形成される。なお、データ側信号側駆動回路とゲート信号側駆動回
路はどちらも画素部を挟んで１対で設けても構わない。
【００４２】
データ信号側駆動回路１０２は基本的にシフトレジスタ１０２a、ラッチ（Ａ）１０２b
、ラッチ（Ｂ）１０２cを含む。また、シフトレジスタ１０２aにはクロックパルス（ＣＫ
）及びスタートパルス（ＳＰ）が入力され、ラッチ（Ａ）１０２bにはデジタルデータ信
号（Digital Data Signals）が入力され、ラッチ（Ｂ）１０２cにはラッチ信号（Latch S
ignals）が入力される。
【００４３】
本願発明では画素部に入力されるデータ信号がデジタル信号であり、また液晶表示装置
と異なり電圧階調表示ではないので、「０」または「１」の情報を有するデジタルデータ
信号がそのまま画素部へと入力される。
【００４４】
画素部１０１にはマトリクス状に複数の画素１０４が配列される。画素１０４の拡大図
を図１（Ｂ）に示す。図１（Ｂ）において、１０５はスイッチング用ＴＦＴであり、ゲー
ト信号を入力するゲート配線１０６とデータ信号を入力するデータ配線（ソース配線とも
いう）１０７に接続されている。
【００４５】
また、１０８は電流制御用ＴＦＴであり、そのゲートはスイッチング用ＴＦＴ１０５の
ドレインに接続される。そして、電流制御用ＴＦＴ１０８のドレインは抵抗体１０９を介
してＥＬ素子１１０に接続され、ソースは電源供給線１１１に接続される。ＥＬ素子１１
０は電流制御用ＴＦＴ１０８に接続された陽極（画素電極）と、ＥＬ層を挟んで陽極に対
向して設けられた陰極（対向電極）とでなり、陰極は所定の電源１１２に接続されている
。
【００４６】
なお、抵抗体１０９は電流制御用ＴＦＴ１０８のオン抵抗よりも十分に大きい抵抗値を
示す素子であれば良いため構造等に限定はない。抵抗値の高い半導体層を用いると形成が
容易であり好ましい。
【００４７】
また、スイッチング用ＴＦＴ１０５が非選択状態（オフ状態）にある時、電流制御用Ｔ
ＦＴ１０８のゲート電圧を保持するためにコンデンサ１１３が設けられる。このコンデン
サ１１３はスイッチング用ＴＦＴ１０５のドレインと電源供給線１１１とに接続されてい
る。
【００４８】
以上のような画素部に入力されるデジタルデータ信号は、時分割階調データ信号発生回
路１１４にて形成される。この回路ではアナログ信号又はデジタル信号でなるビデオ信号
（画像情報を含む信号）を、時分割階調を行うためのデジタルデータ信号に変換すると共
に、時分割階調表示を行うために必要なタイミングパルス等を発生させる回路である。
【００４９】
典型的には、時分割階調データ信号発生回路１１４には、１フレームをｎビット（ｎは
２以上の整数）の階調に対応した複数のサブフレームに分割する手段と、それら複数のサ
ブフレームにおいてアドレス期間及びサステイン期間を選択する手段と、そのサステイン
期間をＴs1：Ｔs2：Ｔs3：…：Ｔs(n-1)：Ｔs(n)＝２0：２-1：２-2：…：２-(n-2)：２-
(n-1)となるように設定する手段とが含まれる。
【００５０】
この時分割階調データ信号発生回路１１４は、本願発明のＥＬ表示装置の外部に設けら
れても良い。その場合、そこで形成されたデジタルデータ信号が本願発明のＥＬ表示装置
に入力される構成となる。この場合、本願発明のＥＬ表示装置をディスプレイとして有す
る電子装置は、本願発明のＥＬ表示装置と時分割階調データ信号発生回路を別の部品とし
て含むことになる。
【００５１】
また、時分割階調データ信号発生回路１１４をＩＣチップなどの形で本願発明のＥＬ表
示装置に実装しても良い。その場合、そのＩＣチップで形成されたデジタルデータ信号が
本願発明のＥＬ表示装置に入力される構成となる。この場合、本願発明のＥＬ表示装置を
ディスプレイとして有する電子装置は、時分割階調データ信号発生回路を含むＩＣチップ
を実装した本願発明のＥＬ表示装置を部品として含むことになる。
【００５２】
また最終的には、時分割階調データ信号発生回路１１４を画素部１０４、データ信号側
駆動回路１０２及びゲート信号側駆動回路と同一の基板上にＴＦＴでもって形成しうる。
この場合、ＥＬ表示装置に画像情報を含むビデオ信号を入力すれば全て基板上で処理する
ことができる。勿論、この場合の時分割階調データ信号発生回路は本願発明で用いるポリ
シリコン膜を活性層とするＴＦＴで形成することが望ましい。また、この場合、本願発明
のＥＬ表示装置をディスプレイとして有する電子装置は、時分割階調データ信号発生回路
がＥＬ表示装置自体に内蔵されており、電子装置の小型化を図ることが可能である。
【００５３】
次に、本願発明のアクティブマトリクス型ＥＬ表示装置について、断面構造の概略を図
２に示す。
【００５４】
図２において、１１は基板、１２は下地となる絶縁膜（以下、下地膜という）
である。基板１１としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミ
ックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高
処理温度に耐えるものでなくてはならない。
【００５５】
また、下地膜１２は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有
効であるが、石英基板には設けなくても構わない。下地膜１２としては、珪素（シリコン
）を含む絶縁膜を用いれば良い。なお、本明細書において「珪素を含む絶縁膜」とは、具
体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜（ＳｉＯｘＮｙ：ｘ、ｙは任意
の整数、で示される）など珪素に対して酸素若しくは窒素を所定の割合で含ませた絶縁膜
を指す。
【００５６】
２０１はスイッチング用ＴＦＴ、２０２は電流制御用ＴＦＴであり、どちらもｎチャネ
ル型ＴＦＴで形成されている。ｎチャネル型ＴＦＴの電界効果移動度はｐチャネル型ＴＦ
Ｔの電界効果移動度よりも大きいため、動作速度が早く大電流を流しやすい。また、同じ
電流量を流すにもＴＦＴサイズはｎチャネル型ＴＦＴの方が小さくできる。そのため、ｎ
チャネル型ＴＦＴを電流制御用ＴＦＴとして用いた方が画像表示部の有効発光面積が広く
なるので好ましい。
【００５７】
ただし、本願発明において、スイッチング用ＴＦＴと電流制御用ＴＦＴをｎチャネル型
ＴＦＴに限定する必要はなく、両方又はどちらか片方にｐチャネル型ＴＦＴを用いること
も可能である。
【００５８】
スイッチング用ＴＦＴ２０１は、ソース領域１３、ドレイン領域１４、ＬＤＤ領域１５
a〜１５d、分離領域１６及びチャネル形成領域１７a、１７bを含む活性層、ゲート絶縁膜
１８、ゲート電極１９a、１９b、第１層間絶縁膜２０、ソース配線２１並びにドレイン配
線２２を有して形成される。なお、ゲート絶縁膜１８又は第１層間絶縁膜２０は基板上の
全ＴＦＴに共通であっても良いし、回路又は素子に応じて異ならせても良い。
【００５９】
また、図２に示すスイッチング用ＴＦＴ２０１はゲート電極１９a、１９bが電気的に接
続されており、いわゆるダブルゲート構造となっている。勿論、ダブルゲート構造だけで
なく、トリプルゲート構造などいわゆるマルチゲート構造（直列に接続された二つ以上の
チャネル形成領域を有する活性層を含む構造）であっても良い。
【００６０】
マルチゲート構造はオフ電流を低減する上で極めて有効であり、スイッチング用ＴＦＴ
のオフ電流を十分に低くすれば、それだけ図１（Ｂ）に示すコンデンサ１１２に必要な容
量を小さくすることができる。即ち、コンデンサ１１２の専有面積を小さくすることがで
きるので、マルチゲート構造とすることはＥＬ素子１０９の有効発光面積を広げる上でも
有効である。
【００６１】
さらに、スイッチング用ＴＦＴ２０１においては、ＬＤＤ領域１５a〜１５dは、ゲート
絶縁膜１８を介してゲート電極１７a、１７bと重ならないように設ける。このような構造
はオフ電流を低減する上で非常に効果的である。また、ＬＤＤ領域１５a〜１５dの長さ（
幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【００６２】
なお、チャネル形成領域とＬＤＤ領域との間にオフセット領域（チャネル形成領域と同
一組成の半導体層でなり、ゲート電圧が印加されない領域）を設けることはオフ電流を下
げる上でさらに好ましい。また、二つ以上のゲート電極を有するマルチゲート構造の場合
、チャネル形成領域の間に設けられた分離領域１６（ソース領域又はドレイン領域と同一
の濃度で同一の不純物元素が添加された領域）がオフ電流の低減に効果的である。
【００６３】
次に、電流制御用ＴＦＴ２０２は、ソース領域２６、ドレイン領域２７、ＬＤＤ領域２
８及びチャネル形成領域２９を含む活性層、ゲート絶縁膜１８、ゲート電極３０、第１層
間絶縁膜２０、ソース配線３１並びにドレイン配線３２を有して形成される。但し、図２
の場合はドレイン領域２７とドレイン配線３２との間に抵抗体３３、接続領域３４とが設
けられている。
【００６４】
抵抗体３３は図１（Ｂ）の抵抗体１０９に相当し、接続領域３４は抵抗体３３とドレイ
ン配線３２とを電気的に接続するための高濃度不純物領域（ドレイン領域２７と同じ組成
の不純物領域）である。なお、ここでは電流制御用ＴＦＴ２０２の活性層を延長させて同
ＴＦＴと抵抗体３３とを電気的に接続しているが、電気的な接続方法はこの構造に限定す
る必要はない。
【００６５】
なお、５５で示される薄膜は抵抗体３３を形成する際にドーピングマスクとして用いる
薄膜（以下、マスク膜という）であり、ここではゲート電極３０と同時に形成される。図
２の場合、マスク膜５５はゲート電極３０と同一材料でなる導電膜だが電気的に孤立させ
ておけば良い。
【００６６】
図２の構造とする場合、抵抗体３３はＬＤＤ領域２８と同一組成の不純物領域で形成さ
れる。そして、抵抗体の長さと断面積で抵抗値が決定される。何も不純物を添加しない真
性な半導体層で形成することも可能であるが、抵抗値の制御が困難になるので、不純物を
添加して制御する方が好ましい。
【００６７】
なお、上記のように抵抗体３３を半導体層で形成する場合、ＥＬ素子から発した光が抵
抗体に当たると抵抗値が変化する可能性がある。従って、図２のように遮光性を有するマ
スク膜を設けておいて遮光膜として用いることは、抵抗値の変化を防ぐという意味で有効
である。
【００６８】
また、図１（Ｂ）に示すように、スイッチング用ＴＦＴのドレインは電流制御用ＴＦＴ
のゲートに接続されている。具体的には電流制御用ＴＦＴ２０２のゲート電極３０はスイ
ッチング用ＴＦＴ２０１のドレイン領域１４とドレイン配線（接続配線とも言える）２２
を介して電気的に接続されている。なお、ゲート電極３０はシングルゲート構造となって
いるが、マルチゲート構造であっても良い。
また、ソース配線３１は図１（Ｂ）の電源供給線１１０に接続される。
【００６９】
電流制御用ＴＦＴ２０２はＥＬ素子に注入される電流量を制御するための素子であり、
比較的多くの電流が流れる。そのため、チャネル幅（Ｗ）はスイッチング用ＴＦＴのチャ
ネル幅よりも大きく設計することが好ましい。また、電流制御用ＴＦＴ２０２に過剰な電
流が流れないように、チャネル長（Ｌ）は長めに設計することが好ましい。望ましくは一
画素あたり０．５〜２μＡ（好ましくは１〜１．５μＡ）となるようにする。
【００７０】
以上のことを踏まえると、図９に示すようにスイッチング用ＴＦＴのチャネル長をＬ１
（但しＬ１＝Ｌ１a＋Ｌ１b）、チャネル幅をＷ１とし、電流制御用ＴＦＴのチャネル長を
Ｌ２、チャネル幅をＷ２とした時、Ｗ１は０．１〜５μm（代表的には１〜３μm）、Ｗ２
は０．５〜３０μm（代表的には２〜１０μm）とするのが好ましい。また、Ｌ１は０．２
〜１８μm（代表的には２〜１５μm）、Ｌ２は０．１〜５０μm（代表的には１〜２０μm
）とするのが好ましい。但し、以上の数値に限定する必要はない。なお、図９に記載され
たＬ３は抵抗体の長さ、Ｗ３は抵抗体の幅である。
【００７１】
また、図２に示したＥＬ表示装置は、電流制御用ＴＦＴ２０２において、ドレイン領域
２７とチャネル形成領域２９との間にＬＤＤ領域２８が設けられ、且つ、ＬＤＤ領域２８
がゲート絶縁膜１８を介してゲート電極３０に重なっている領域と重なっていない領域と
を有する点にも特徴がある。
【００７２】
電流制御用ＴＦＴ２０２は、ＥＬ素子２０３を発光させるために比較的多くの電流を流
すため、ホットキャリア注入による劣化対策を講じておくことが望ましい。また、黒色を
表示する際は、電流制御用ＴＦＴ２０２をオフ状態にしておくが、その際、オフ電流が高
いときれいな黒色表示ができなくなり、コントラストの低下等を招く。従って、オフ電流
も抑える必要がある。
【００７３】
ホットキャリア注入による劣化に関しては、ゲート電極に対してＬＤＤ領域が重なった
構造が非常に効果的であることが知られている。しかしながら、ＬＤＤ領域全体を重ねて
しまうとオフ電流が増加してしまうため、本出願人は上記構造に加えてゲート電極に重な
らないＬＤＤ領域を直列に設けるという新規な構造によって、ホットキャリア対策とオフ
電流対策とを同時に解決している。
【００７４】
この時、ゲート電極に重なったＬＤＤ領域の長さは０．１〜３μm（好ましくは０．３
〜１．５μm）にすれば良い。長すぎては寄生容量を大きくしてしまい、短すぎてはホッ
トキャリアを防止する効果が弱くなってしまう。また、ゲート電極に重ならないＬＤＤ領
域の長さは１．０〜３．５μｍ（好ましくは１．５〜２．０μｍ）にすれば良い。長すぎ
ると十分な電流を流せなくなり、短すぎるとオフ電流を低減する効果が弱くなる。
【００７５】
また、上記構造においてゲート電極とＬＤＤ領域とが重なった領域では寄生容量が形成
されてしまうため、ソース領域２６とチャネル形成領域２９との間には設けない方が好ま
しい。電流制御用ＴＦＴはキャリア（ここでは電子）の流れる方向が常に同一であるので
、ドレイン領域側のみにＬＤＤ領域を設けておけば十分である。
【００７６】
また、流しうる電流量を多くするという観点から見れば、電流制御用ＴＦＴ２０２の活
性層（特にチャネル形成領域）の膜厚を厚くする（好ましくは５０〜１００ｎｍ、さらに
好ましくは６０〜８０ｎｍ）ことも有効である。逆に、スイッチング用ＴＦＴ２０１の場
合はオフ電流を小さくするという観点から見れば、活性層（特にチャネル形成領域）の膜
厚を薄くする（好ましくは２０〜５０ｎｍ、さらに好ましくは２５〜４０ｎｍ）ことも有
効である。
【００７７】
以上は画素内に設けられたＴＦＴの構造について説明したが、このとき同時に駆動回路
も形成される。図２には駆動回路を形成する基本単位となるＣＭＯＳ回路が図示されてい
る。
【００７８】
図２においては極力動作速度を落とさないようにしつつホットキャリア注入を低減させ
る構造を有するＴＦＴをＣＭＯＳ回路のｎチャネル型ＴＦＴ２０４として用いる。なお、
ここでいう駆動回路としては、図１に示したデータ信号駆動回路１０２、ゲート信号駆動
回路１０３を指す。勿論、他の論理回路（レベルシフタ、Ａ／Ｄコンバータ、信号分割回
路等）を形成することも可能である。
【００７９】
ｎチャネル型２０５の活性層は、ソース領域３５、ドレイン領域３６、ＬＤＤ領域３７
及びチャネル形成領域３８を含み、ＬＤＤ領域３７はゲート絶縁膜１８を介してゲート電
極３９と重なっている。
【００８０】
ドレイン領域側のみにＬＤＤ領域を形成しているのは、動作速度を落とさないための配
慮である。また、このｎチャネル型ＴＦＴ２０５はオフ電流値をあまり気にする必要はな
く、それよりも動作速度を重視した方が良い。従って、ＬＤＤ領域３７は完全にゲート電
極に重ねてしまい、極力抵抗成分を少なくすることが望ましい。即ち、いわゆるオフセッ
トはなくした方がよい。
【００８１】
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ２０５は、ホットキャリア注入による劣化が
殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。従って活性層はソース領域
４０、ドレイン領域４１及びチャネル形成領域４２を含み、その上にはゲート絶縁膜１８
とゲート電極４３が設けられる。勿論、ｎチャネル型ＴＦＴ２０４と同様にＬＤＤ領域を
設け、ホットキャリア対策を講じることも可能である。
【００８２】
また、ｎチャネル型ＴＦＴ２０４及びｐチャネル型ＴＦＴ２０５はそれぞれ第１層間絶
縁膜２０に覆われ、ソース配線４４、４５が形成される。また、ドレイン配線４６によっ
て両者は電気的に接続される。
【００８３】
次に、４７は第１パッシベーション膜であり、膜厚は１０ｎｍ〜１μm（好ましくは２
００〜５００ｎｍ）とすれば良い。材料としては、珪素を含む絶縁膜（特に窒化酸化珪素
膜又は窒化珪素膜が好ましい）を用いることができる。このパッシベーション膜４７は形
成されたＴＦＴをアルカリ金属や水分から保護する役割をもつ。最終的にＴＦＴの上方に
設けられるＥＬ層にはナトリウム等のアルカリ金属が含まれている。即ち、第１パッシベ
ーション膜４７はこれらのアルカリ金属（可動イオン）をＴＦＴ側に侵入させない保護層
としても働く。
【００８４】
また、４８は第２層間絶縁膜であり、ＴＦＴによってできる段差の平坦化を行う平坦化
膜としての機能を有する。第２層間絶縁膜４８としては、有機樹脂膜が好ましく、ポリイ
ミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）
等を用いると良い。これらの有機樹脂膜は良好な平坦面を形成しやすく、比誘電率が低い
という利点を有する。ＥＬ層は凹凸に非常に敏感であるため、ＴＦＴによる段差は第２層
間絶縁膜で殆ど吸収してしまうことが望ましい。また、ゲート配線やデータ配線とＥＬ素
子の陰極との間に形成される寄生容量を低減する上で、比誘電率の低い材料を厚く設けて
おくことが望ましい。従って、膜厚は０．５〜５μm（好ましくは１．５〜２．５μm）が
好ましい。
【００８５】
また、４９は透明導電膜でなる画素電極（ＥＬ素子の陽極）であり、第２層間絶縁膜４
８及び第１パッシベーション膜４７にコンタクトホール（開孔）を開けた後、形成された
開孔部において電流制御用ＴＦＴ２０２のドレイン配線３２に接続されるように形成され
る。なお、図２のように画素電極４９とドレイン領域２７とが直接接続されないようにし
ておくと、ＥＬ層のアルカリ金属が画素電極を経由して活性層へ侵入することを防ぐこと
ができる。
【００８６】
画素電極４９の上には酸化珪素膜、窒化酸化珪素膜または有機樹脂膜でなる第３層間絶
縁膜５０が０．３〜１μmの厚さに設けられる。この第３層間絶縁膜５０は画素電極４９
の上にエッチングにより開口部が設けられ、その開口部の縁はテーパー形状となるように
エッチングする。テーパーの角度は１０〜６０°（好ましくは３０〜５０°）とすると良
い。
【００８７】
第３層間絶縁膜５０の上にはＥＬ層５１が設けられる。ＥＬ層５１は単層又は積層構造
で用いられるが、積層構造で用いた方が発光効率は良い。一般的には画素電極上に正孔注
入層／正孔輸送層／発光層／電子輸送層の順に形成されるが、正孔輸送層／発光層／電子
輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層のような構造
でも良い。本願発明では公知のいずれの構造を用いても良いし、ＥＬ層に対して蛍光性色
素等をドーピングしても良い。
【００８８】
有機ＥＬ材料としては、例えば、以下の米国特許又は公開公報に開示された材料を用い
ることができる。米国特許第４，３５６，４２９号、 米国特許第４，５３９，５０７号
、 米国特許第４，７２０，４３２号、 米国特許第４，７６９，２９２号、 米国特許
第４，８８５，２１１号、 米国特許第４，９５０，９５０号、 米国特許第５，０５９
，８６１号、 米国特許第５，０４７，６８７号、 米国特許第５，０７３，４４６号、
米国特許第５，０５９，８６２号、 米国特許第５，０６１，６１７号、 米国特許第
５，１５１，６２９号、 米国特許第５，２９４，８６９号、 米国特許第５，２９４，
８７０号、特開平１０−１８９５２５号公報、特開平８−２４１０４８号公報、特開平８
−７８１５９号公報。
【００８９】
なお、ＥＬ表示装置には大きく分けて四つのカラー化表示方式があり、Ｒ（赤）Ｇ（緑
）Ｂ（青）に対応した三種類のＥＬ素子を形成する方式、白色発光のＥＬ素子とカラーフ
ィルターを組み合わせた方式、青色又は青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層
：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）
に透明電極を使用してＲＧＢに対応したＥＬ素子を重ねる方式、がある。
【００９０】
図２の構造はＲＧＢに対応した三種類のＥＬ素子を形成する方式を用いた場合の例であ
る。なお、図２には一つの画素しか図示していないが、同一構造の画素が赤、緑又は青の
それぞれの色に対応して形成され、これによりカラー表示を行うことができる。
【００９１】
本願発明は発光方式に関わらず実施することが可能であり、上記四つの全ての方式を本
願発明に用いることができる。しかし、蛍光体はＥＬに比べて応答速度が遅く残光が問題
となりうるので、蛍光体を用いない方式が望ましい。また、発光輝度を落とす要因となる
カラーフィルターもなるべく使わない方が望ましいと言える。
【００９２】
ＥＬ層５１の上にはＥＬ素子の陰極５２が設けられる。陰極５２としては、仕事関数の
小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料
を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）で
なる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、また、ＬｉＦＡｌ電
極が挙げられる。
【００９３】
陰極５２はＥＬ層５１を形成した後、大気解放しないで連続的に形成することが望まし
い。陰極５２とＥＬ層５１との界面状態はＥＬ素子の発光効率に大きく影響するからであ
る。なお、本明細書中では、画素電極（陽極）、ＥＬ層及び陰極で形成される発光素子を
ＥＬ素子と呼ぶ。
【００９４】
ＥＬ層５１と陰極５２とでなる積層体は、各画素で個別に形成する必要があるが、ＥＬ
層５１は水分に極めて弱いため、通常のフォトリソグラフィ技術を用いることができない
。従って、メタルマスク等の物理的なマスク材を用い、真空蒸着法、スパッタ法、プラズ
マＣＶＤ法等の気相法で選択的に形成することが好ましい。
【００９５】
なお、ＥＬ層を選択的に形成する方法として、インクジェット法、スクリーン印刷法又
はスピンコート法等を用いることも可能であるが、これらは現状では陰極の連続形成がで
きないので、上述の方法の方が好ましいと言える。
【００９６】
また、５３は保護電極であり、陰極５２を外部の水分等から保護すると同時に、各画素
の陰極５２を接続するための電極である。保護電極５３としては、アルミニウム（Ａｌ）
、銅（Ｃｕ）若しくは銀（Ａｇ）を含む低抵抗な材料を用いることが好ましい。この保護
電極５３にはＥＬ層の発熱を緩和する放熱効果も期待できる。また、上記ＥＬ層５１、陰
極５２を形成した後、大気解放しないで連続的に保護電極５３まで形成することも有効で
ある。
【００９７】
また、５４は第２パッシベーション膜であり、膜厚は１０ｎｍ〜１μm（好ましくは２
００〜５００ｎｍ）とすれば良い。第２パッシベーション膜５４を設ける目的は、ＥＬ層
５１を水分から保護する目的が主であるが、放熱効果をもたせることも有効である。但し
、上述のようにＥＬ層は熱に弱いので、なるべく低温（好ましくは室温から１２０℃まで
の温度範囲）で成膜するのが望ましい。従って、プラズマＣＶＤ法、スパッタ法、真空蒸
着法、イオンプレーティング法又は溶液塗布法（スピンコーティング法）が望ましい成膜
方法と言える。
【００９８】
なお、図２に図示されたＴＦＴは全て、本願発明で用いるポリシリコン膜を活性層とし
て有することは言うまでもない。
【００９９】
本願発明の主旨は、ＴＦＴの活性層として結晶粒界の連続性が高く、結晶方位の揃った
特異な結晶構造でなるポリシリコン膜を用いることで高い動作速度を示すＴＦＴを形成し
、それにより駆動回路一体型のアクティブマトリクス型ＥＬ表示装置の時分割階調表示が
可能となるというものである。従って、図２のＥＬ表示装置の構造に限定されるものでは
なく、図２の構造は本願発明を実施する上での好ましい形態の一つに過ぎない。
【０１００】
上記ポリシリコン膜を用いたＴＦＴは、高い動作速度を示すが故にホットキャリア注入
などの劣化も起こりやすい。そのため、図２のように、画素内において機能に応じて構造
の異なるＴＦＴ（オフ電流の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に
強い電流制御用ＴＦＴ）を形成することは、高い信頼性を有し、且つ、良好な画像表示が
可能な（動作性能の高い）ＥＬ表示装置を作製する上で非常に有効である。
【実施例１】
【０１０１】
本発明の実施例について図５〜図８を用いて説明する。ここでは、画素部とその周辺に
設けられる駆動回路部のＴＦＴを同時に作製する方法について説明する。但し、説明を簡
単にするために、駆動回路に関しては基本単位であるＣＭＯＳ回路を図示することとする
。
【０１０２】
まず、図５（Ａ）に示すように、下地膜（図示せず）を表面に設けた基板５０１を用意
する。本実施例では結晶化ガラス上に下地膜として１００ｎｍ厚の窒化酸化珪素膜を２０
０ｎｍ厚の窒化酸化珪素膜とを積層して用いる。この時、結晶化ガラス基板に接する方の
窒素濃度を１０〜２５ｗｔ％としておくと良い。勿論、下地膜を設けずに石英基板上に直
接素子を形成しても良い。
【０１０３】
次に基板５０１の上に４５ｎｍの厚さのアモルファスシリコン膜５０２を公知の成膜法
で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半
導体膜（微結晶半導体膜を含む）であれば良い。さらに非晶質シリコンゲルマニウム膜な
どの非晶質構造を含む化合物半導体膜でも良い。
【０１０４】
ここから図５（Ｃ）までの工程は本出願人による特開平１０−２４７７３５号公報を完
全に引用することができる。同公報ではＮｉ等の元素を触媒として用いた半導体膜の結晶
化方法に関する技術を開示している。
【０１０５】
まず、開口部５０３a、５０３bを有する保護膜５０４を形成する。本実施例では１５０
ｎｍ厚の酸化珪素膜を用いる。そして、保護膜５０４の上にスピンコート法によりニッケ
ル（Ｎｉ）を含有する層（Ｎｉ含有層）５０５を形成する。このＮｉ含有層の形成に関し
ては、前記公報を参考にすれば良い。
【０１０６】
次に、図５（Ｂ）に示すように、不活性雰囲気中で５７０℃１４時間の加熱処理を加え
、アモルファスシリコン膜５０２を結晶化する。この際、Ｎｉが接した領域（以下、Ｎｉ
添加領域という）５０６a、５０６bを起点として、基板と概略平行に結晶化が進行し、棒
状結晶が集まって並んだ結晶構造でなるポリシリコン膜５０７が形成される。この時点に
おいて、電子線回折写真には図１２（Ａ）に示したような｛１１０｝配向に対応する回折
斑点が観測されることが判っている。
【０１０７】
次に、図５（Ｃ）に示すように、保護膜５０５をそのままマスクとして１５族に属する
元素（好ましくはリン）をＮｉ添加領域５０６a、５０６bに添加する。
こうして高濃度にリンが添加された領域（以下、リン添加領域という）５０８a、５０８b
が形成される。
【０１０８】
次に、図５（Ｃ）に示すように、不活性雰囲気中で６００℃１２時間の加熱処理を加え
る。この熱処理によりポリシリコン膜５０７中に存在するＮｉは移動し、最終的には殆ど
全て矢印が示すようにリン添加領域５０８a、５０８bに捕獲されてしまう。これはリンに
よる金属元素（本実施例ではＮｉ）のゲッタリング効果による現象であると考えられる。
【０１０９】
この工程によりポリシリコン膜５０９中に残るＮｉの濃度はＳＩＭＳ（質量二次イオン
分析）による測定値で少なくとも２×１０17atoms/cm3にまで低減される。Ｎｉは半導体
にとってライフタイムキラーであるが、この程度まで低減されるとＴＦＴ特性には何ら悪
影響を与えることはない。また、この濃度は殆ど現状のＳＩＭＳ分析の測定限界であるの
で、実際にはさらに低い濃度（２×１０17atoms/cm3以下）であると考えられる。
【０１１０】
こうして触媒を用いた結晶化され、且つ、その触媒がＴＦＴの動作に支障を与えないレ
ベルにまで低減されたポリシリコン膜５０９が得られる。その後、このポリシリコン膜５
０９のみを用いた活性層５１０〜５１３をパターニング工程により形成する。なお、活性
層５１３の一部は後に抵抗体となる半導体層も含まれる。また、この時、後のパターニン
グにおいてマスク合わせを行うためのマーカーを、上記ポリシリコン膜を用いて形成する
と良い。（図５（Ｄ））
【０１１１】
次に、図５（Ｅ）に示すように、５０ｎｍ厚の窒化酸化シリコン膜をプラズマＣＶＤ法
により形成し、その上で酸化雰囲気中で９５０℃１時間の加熱処理を加え、熱酸化工程を
行う。なお、酸化雰囲気は酸素雰囲気でも良いし、ハロゲン元素を添加した酸素雰囲気で
も良い。
【０１１２】
この熱酸化工程では活性層と上記窒化酸化シリコン膜との界面で酸化が進行し、約１５
ｎｍ厚のポリシリコン膜が酸化されて約３０ｎｍ厚の酸化シリコン膜が形成される。即ち
、３０ｎｍ厚の酸化シリコン膜と５０ｎｍ厚の窒化酸化シリコン膜が積層されてなる８０
ｎｍ厚のゲート絶縁膜５１４が形成される。また、活性層５１０〜５１３の膜厚はこの熱
酸化工程によって３０ｎｍとなる。
【０１１３】
次に、図６（Ａ）に示すように、レジストマスク５１５を形成し、ゲート絶縁膜５１４
を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不
純物元素としては、代表的には１３族に属する元素、典型的にはボロンまたはガリウムを
用いることができる。この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を
制御するための工程である。
【０１１４】
なお、本実施例ではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンド
ープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用い
ても良い。この工程により１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜
５×１０17atoms/cm3）の濃度でボロンを含む不純物領域５１６〜５１８が形成される。
【０１１５】
次に、図６（Ｂ）に示すように、レジストマスク５１９a、５１９bを形成し、ゲート絶
縁膜５１４を介してｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加す
る。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリン又
は砒素を用いることができる。なお、本実施例ではフォスフィン（ＰＨ3）を質量分離し
ないでプラズマ励起したプラズマドーピング法を用い、リンを１×１０18atoms/cm3の濃
度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【０１１６】
この工程により形成されるｎ型不純物領域５２０、５２１には、ｎ型不純物元素が２×
１０16〜５×１０19atoms/cm3（代表的には５×１０17〜５×１０18atoms/cm3）の濃度で
含まれるようにドーズ量を調節する。
【０１１７】
次に、図６（Ｃ）に示すように、添加されたｎ型不純物元素及びｐ型不純物元素の活性
化工程を行う。活性化手段を限定する必要はないが、ゲート絶縁膜５１４が設けられてい
るので電熱炉を用いたファーネスアニール処理が好ましい。また、図６（Ａ）の工程でチ
ャネル形成領域となる部分の活性層／ゲート絶縁膜界面にダメージを与えてしまっている
可能性があるため、なるべく高い温度で加熱処理を行うことが望ましい。
【０１１８】
本実施例の場合には耐熱性の高い結晶化ガラスを用いているので、活性化工程を８００
℃１時間のファーネスアニール処理により行う。なお、処理雰囲気を酸化性雰囲気にして
熱酸化を行っても良いし、不活性雰囲気で加熱処理を行っても良い。
【０１１９】
この工程によりｎ型不純物領域５２０、５２１の端部、即ち、ｎ型不純物領域５２０、
５２１の周囲に存在するｎ型不純物元素を添加していない領域（図６（Ａ）の工程で形成
されたｐ型不純物領域）との境界部（接合部）が明確になる。
このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非
常に良好な接合部を形成しうることを意味する。
【０１２０】
次に、２００〜４００ｎｍ厚の導電膜を形成し、パターニングしてゲート電極５２２〜
５２５及び抵抗体を形成するためのマスク膜５２６を形成する。このゲート電極５２２〜
５２５の線幅によって各ＴＦＴのチャネル長の長さが決定する。また、マスク膜５２６の
線幅によって抵抗体の抵抗値が決定する。
【０１２１】
なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といっ
た積層膜とすることが好ましい。ゲート電極の材料としては公知の導電膜を用いることが
できる。具体的には、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タング
ステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素でなる膜、または前
記元素の窒化物でなる膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン
膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金
）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリ
サイド膜）を用いることができる。勿論、単層で用いても積層して用いても良い。
【０１２２】
本実施例では、５０ｎｍ厚の窒化タングステン（ＷＮ）膜と、３５０ｎｍ厚のタングス
テン（Ｗ）膜とでなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパ
ッタガスとしてキセノン（Ｘｅ）、ネオン（Ｎｅ）等の不活性ガスを添加すると応力によ
る膜はがれを防止することができる。
【０１２３】
またこの時、ゲート電極５２３、５２５はそれぞれｎ型不純物領域５２０、５２１の一
部とゲート絶縁膜５１４を介して重なるように形成する。この重なった部分が後にゲート
電極と重なったＬＤＤ領域となる。なお、ゲート電極５２４a、５２４bは断面では二つに
見えるが、実際は電気的に接続されている。
【０１２４】
次に、図７（Ａ）に示すように、ゲート電極５２２〜５２５及びマスク膜５２６をマス
クとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成さ
れる不純物領域５２７〜５３３にはｎ型不純物領域５２０、５２１の１／２〜１／１０（
代表的には１／３〜１／４）の濃度でリンが添加されるように調節する。具体的には、１
×１０16〜５×１０18atoms/cm3（典型的には３×１０17〜３×１０18atoms/cm3）の濃度
が好ましい。
【０１２５】
次に、図７（Ｂ）に示すように、ゲート電極等を覆う形でレジストマスク５３４a〜５
３４dを形成し、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含む不
純物領域５３５〜５４２を形成する。ここでもフォスフィン（ＰＨ3）を用いたイオンド
ープ法で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（代表的には
２×１０20〜５×１０21atoms/cm3）となるように調節する。
【０１２６】
この工程によってｎチャネル型ＴＦＴのソース領域若しくはドレイン領域が形成される
が、スイッチング用ＴＦＴは、図７（Ａ）の工程で形成したｎ型不純物領域５３０〜５３
２の一部を残す。この残された領域が、図２におけるスイッチング用ＴＦＴのＬＤＤ領域
１５a〜１５dに対応する。
【０１２７】
次に、図７（Ｃ）に示すように、レジストマスク５３４a〜５３４cを除去し、新たにレ
ジストマスク５４３を形成する。そして、ｐ型不純物元素（本実施例ではボロン）を添加
し、高濃度にボロンを含む不純物領域５４４、５４５を形成する。ここではジボラン（Ｂ
2Ｈ6）を用いたイオンドープ法により３×１０20〜３×１０21atoms/cm3（代表的には５
×１０20〜１×１０21atoms/cm3ノ）濃度となるようにボロンを添加する。
【０１２８】
なお、不純物領域５４４、５４５には既に１×１０20〜１×１０21atoms/cm3の濃度で
リンが添加されているが、ここで添加されるボロンはその少なくとも３倍以上の濃度で添
加される。そのため、予め形成されていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ型
の不純物領域として機能する。
【０１２９】
次に、図７（Ｄ）に示すように、レジストマスク５４３を除去した後、第１層間絶縁膜
５４６を形成する。第１層間絶縁膜５４６としては、珪素を含む絶縁膜を単層で用いるか
、その中で組み合わせた積層膜を用いれば良い。また、膜厚は４００ｎｍ〜１．５μmと
すれば良い。本実施例では、２００ｎｍ厚の窒化酸化珪素膜の上に８００ｎｍ厚の酸化珪
素膜を積層した構造とする。
【０１３０】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化する。活性化
手段としては、ファーネスアニール法が好ましい。本実施例では電熱炉において窒素雰囲
気中、５５０℃、４時間の熱処理を行う。
【０１３１】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱
処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結
合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマに
より励起された水素を用いる）を行っても良い。
【０１３２】
なお、水素化処理は第１層間絶縁膜５４６を形成する間に入れても良い。即ち、２００
ｎｍ厚の窒化酸化珪素膜を形成した後で上記のように水素化処理を行い、その後で残り８
００ｎｍ厚の酸化珪素膜を形成しても構わない。
【０１３３】
次に、図８（Ａ）に示すように、第１層間絶縁膜５４６に対してコンタクトホールを形
成し、ソース配線５４７〜５５０と、ドレイン配線５５１〜５５３を形成する。なお、本
実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、
Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３層構造の積層膜とする。勿論、他の導電
膜でも良い。
【０１３４】
次に、５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで第１パッシベーシ
ョン膜５５４を形成する。本実施例では第１パッシベーション膜５５４として３００ｎｍ
厚の窒化酸化シリコン膜を用いる。これは窒化シリコン膜で代用しても良い。
【０１３５】
この時、窒化酸化シリコン膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプ
ラズマ処理を行うことは有効である。この前処理により励起された水素が第１層間絶縁膜
５４６に供給され、熱処理を行うことで、第１パッシベーション膜５５４の膜質が改善さ
れる。それと同時に、第１層間絶縁膜５４６に添加された水素が下層側に拡散するため、
効果的に活性層を水素化することができる。
【０１３６】
次に、図８（Ｂ）に示すように、有機樹脂からなる第２層間絶縁膜５５５を形成する。
有機樹脂としてはポリイミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用するこ
とができる。特に、第２層間絶縁膜５５５はＴＦＴが形成する段差を平坦化する必要があ
るので、平坦性に優れたアクリル膜が好ましい。本実施例では２．５μmの厚さでアクリ
ル膜を形成する。
【０１３７】
次に、第２層間絶縁膜５５５、第１パッシベーション膜５５４にドレイン配線５５３に
達するコンタクトホールを形成し、画素電極（陽極）５５６を形成する。本実施例では酸
化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さに形成し、パターニングを行って画
素電極とする。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明
導電膜を用いても良い。この画素電極がＥＬ素子の陽極となる。
【０１３８】
次に、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００ｎｍの厚さに形成し、画
素電極５５６に対応する位置に開口部を形成して第３層間絶縁膜５５７を形成する。開口
部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁とする
ことができる。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕
著な問題となってしまう。
【０１３９】
次に、ＥＬ層５５８及び陰極（ＭｇＡｇ電極）５５９を、真空蒸着法を用いて大気解放
しないで連続形成する。 なお、ＥＬ層５５８の膜厚は８００〜２００ｎｍ（典型的には
１００〜１２０ｎｍ）、陰極５５９の厚さは１８０〜３００ｎｍ（典型的には２００〜２
５０ｎｍ）とすれば良い。
【０１４０】
この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対
して順次ＥＬ層及び陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォ
トリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスク
を用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層及び陰極を形成するのが好
ましい。
【０１４１】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて
赤色発光のＥＬ層及び陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層及び陰極を選択的に形成す
る。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを
用いて青色発光のＥＬ層及び陰極を選択的に形成する。なお、ここでは全て異なるマスク
を用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素に
ＥＬ層及び陰極を形成するまで真空を破らずに処理することが好ましい。
【０１４２】
なお、ＥＬ層５５８としては公知の材料を用いることができる。公知の材料としては、
駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、
発光層及び電子注入層でなる４層構造をＥＬ層とすれば良い。
また、本実施例ではＥＬ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の
材料であっても良い。
【０１４３】
また、保護電極５６０としてはアルミニウムを主成分とする導電膜を用いれば良い。保
護電極５６０はＥＬ層及び陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成
すれば良い。また、ＥＬ層及び陰極を形成した後で大気解放しないで連続的に形成するこ
とが好ましい。
【０１４４】
最後に、窒化珪素膜でなる第２パッシベーション膜５６１を３００ｎｍの厚さに形成す
る。実際には保護電極５６０がＥＬ層を水分等から保護する役割を果たすが、さらに第２
パッシベーション膜５６１を形成しておくことで、ＥＬ素子の信頼性をさらに高めること
ができる。
【０１４５】
こうして図８（Ｃ）に示すような構造のアクティブマトリクス型ＥＬ表示装置が完成す
る。なお、実際には、図８（Ｃ）まで完成したら、さらに外気に曝されないように気密性
の高い保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やセラミックス
製シーリングカンなどのハウジング材でパッケージング（封入）することが好ましい。そ
の際、ハウジング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリ
ウム）を配置することでＥＬ層の信頼性（寿命）が向上する。
【０１４６】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は
回路から引き回された端子と外部信号端子とを接続するためのコネクター（フレキシブル
プリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷できる
状態にまでしたＥＬ表示装置を本明細書中ではＥＬモジュールという。
【０１４７】
ここで本実施例のアクティブマトリクス型ＥＬ表示装置の構成を図１１の斜視図を用い
て説明する。本実施例のアクティブマトリクス型ＥＬ表示装置は、ガラス基板６０１上に
形成された、画素部６０２と、ゲート側駆動回路６０３と、ソース側駆動回路６０４で構
成される。画素部のスイッチング用ＴＦＴ６０５はｎチャネル型ＴＦＴであり、ゲート側
駆動回路６０３に接続されたゲート配線６０６、ソース側駆動回路６０４に接続されたソ
ース配線６０７の交点に配置されている。また、スイッチング用ＴＦＴ６０５のドレイン
は電流制御用ＴＦＴ６０８のゲートに接続されている。
【０１４８】
さらに、電流制御用ＴＦＴ６０６のソース側は電源供給線６０９に接続される。本実施
例のような構造では、電源供給線６０９には接地電位（アース電位）が与えられている。
また、電流制御用ＴＦＴ６０８のドレインには抵抗体６１０を介してＥＬ素子６１１が接
続されている。また、このＥＬ素子６１１のカソードには所定の電圧（本実施例では１０
〜１２Ｖ）が加えられる。
【０１４９】
そして、外部入出力端子となるＦＰＣ６１２には駆動回路まで信号を伝達するための入
出力配線（接続配線）６１３、６１４、及び電源供給線６０９に接続された入出力配線６
１５が設けられている。
【０１５０】
さらに、ハウジング材をも含めた本実施例のＥＬモジュールについて図１２（Ａ）、（
Ｂ）を用いて説明する。なお、必要に応じて図１１で用いた符号を引用することにする。
【０１５１】
基板１２００上には画素部１２０１、データ信号側駆動回路１２０２、ゲート信号側駆
動回路１２０３が形成されている。それぞれの駆動回路からの各種配線は、入出力配線６
１３〜６１５を経てＦＰＣ６１２に至り外部機器へと接続される。
【０１５２】
このとき少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてハウジン
グ材１２０４を設ける。なお、ハウジング材１２０４はＥＬ素子の外寸よりも内寸が大き
い凹部を有する形状又はシート形状であり、接着剤１２０５によって、基板１２００と共
同して密閉空間を形成するようにして基板１２００に固着される。このとき、ＥＬ素子は
完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。なお、ハウジ
ング材１２０４は複数設けても構わない。
【０１５３】
また、ハウジング材１２０４の材質はガラス、ポリマー等の絶縁性物質が好ましい。例
えば、非晶質ガラス（硼硅酸塩ガラス、石英等）、結晶化ガラス、セラミックスガラス、
有機系樹脂（アクリル系樹脂、スチレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹
脂等）、シリコーン系樹脂が挙げられる。また、セラミックスを用いても良い。また、接
着剤１２０５が絶縁性物質であるならステンレス合金等の金属材料を用いることも可能で
ある。
【０１５４】
また、接着剤１２０５の材質は、エポキシ系樹脂、アクリレート系樹脂等の接着剤を用
いることが可能である。さらに、熱硬化性樹脂や光硬化性樹脂を接着剤として用いること
もできる。但し、可能な限り酸素、水分を透過しない材質であることが必要である。
【０１５５】
さらに、ハウジング材と基板１２００との間の空隙１２０６は不活性ガス（アルゴン、
ヘリウム、窒素等）を充填しておくことが望ましい。また、ガスに限らず不活性液体（パ
ーフルオロアルカンに代表されるの液状フッ素化炭素等）を用いることも可能である。不
活性液体に関しては特開平８−７８５１９号で用いられているような材料で良い。
【０１５６】
また、空隙１２０６に乾燥剤を設けておくことも有効である。乾燥剤としては特開平９
−１４８０６６号公報に記載されているような材料を用いることができる。典型的には酸
化バリウムを用いれば良い。
【０１５７】
また、図１２（Ｂ）に示すように、画素部には個々に孤立したＥＬ素子を有する複数の
画素が設けられ、それらは全て保護電極１２０７を共通電極として有している。本実施例
では、ＥＬ層、陰極（ＭｇＡｇ電極）及び保護電極を大気解放しないで連続形成すること
が好ましいとしたが、ＥＬ層と陰極とを同じマスク材を用いて形成し、保護電極だけ別の
マスク材で形成すれば図１２（Ｂ）の構造を実現することができる。
【０１５８】
このとき、ＥＬ層と陰極は画素部のみ設ければよく、駆動回路の上に設ける必要はない
。勿論、駆動回路上に設けられていても問題とはならないが、ＥＬ層にアルカリ金属が含
まれていることを考慮すると設けない方が好ましい。
【０１５９】
なお、保護電極１２０７は１２０８で示される領域において、画素電極と同一材料でな
る接続配線１２０９を介して入出力配線１２１０に接続される。入出力配線１２１０は保
護電極１２０７に所定の電圧（本実施例では接地電位、具体的には０Ｖ）を与えるための
電源供給線であり、導電性ペースト材料１２１１を介してＦＰＣ６１１に接続される。
【０１６０】
ここで領域１２０８におけるコンタクト構造を実現するための作製工程について図１３
を用いて説明する。
【０１６１】
まず、本実施例の工程に従って図８（Ａ）の状態を得る。このとき、基板端部（図１２
（Ｂ）において１２０８で示される領域）において第１層間絶縁膜５４４及びゲート絶縁
膜５１４を除去し、その上に入出力配線１２１０を形成する。
勿論、図８（Ａ）のソース配線及びドレイン配線と同時に形成される。（図１３（Ａ））
【０１６２】
次に、図８（Ｂ）において第２層間絶縁膜５５３及び第１パッシベーション膜５５２を
エッチングする際に、１３０１で示される領域を除去し、且つ開孔部１８０２を形成する
。そして、開孔部１３０２を覆うようにして接続配線１２０９を形成する。勿論、この接
続配線１２０９は図８（Ｂ）において画素電極５５４と同時に形成される。（図１３（Ｂ
））
【０１６３】
この状態で画素部ではＥＬ素子の形成工程（第３層間絶縁膜、ＥＬ層及び陰極の形成工
程）が行われる。この際、図１３に示される領域ではマスク等を用いて第３層間絶縁膜や
ＥＬ素子が形成されないようにする。そして、陰極５５７を形成した後、別のマスクを用
いて保護電極５５８を形成する。これにより保護電極５５８と入出力配線１２１０とが接
続配線１２０９を介して電気的に接続される。さらに、第２パッシベーション膜５５９を
設けて図１３（Ｃ）の状態を得る。
【０１６４】
以上の工程により図１２（Ｂ）の１２０８で示される領域のコンタクト構造が実現され
る。そして、入出力配線１２１０はハウジング材１２０４と基板１２００との間を隙間（
但し接着剤１２０５で充填されている。即ち、接着剤１２０５は入出力配線の段差を十分
に平坦化しうる厚さが必要である。）を通ってＦＰＣ６１１に接続される。なお、ここで
は入出力配線１２１０について説明したが、他の出力配線６１２〜６１４も同様にしてハ
ウジング材１２０４の下を通ってＦＰＣ６１１に接続される。
【実施例２】
【０１６５】
本実施例では、画素の構成を図１（Ｂ）に示した構成と異なるものとした例を図１４に
示す。
【０１６６】
本実施例では、図１（Ｂ）に示した二つの画素を、接地電位を与えるための電源供給線
１１１について対称となるように配置する。即ち、図１４に示すように、電源供給線１１
１を隣接する二つの画素間で共通化することで必要とする配線の本数を低減する。なお、
画素内に配置されるＴＦＴ構造等はそのままで良い。
【０１６７】
このような構成とすれば、より高精細な画素部を作製することが可能となり、画像の品
質が向上する。
【０１６８】
また、電源供給線１１１を共通化することで、電源供給線１１１の線幅のマージンが広
がり、画像の明るさを落とすことなく電源供給線１１１の線幅を広げることができる。そ
れにより電源供給線１１１の電圧降下の影響を低減することができ、画素の位置によって
電源供給線１１１から供給される電圧が異なるようなことを防ぐことが可能である。
【０１６９】
なお、本実施例の構成は実施例１の作製工程に従って容易に実現することが可能である
。
【実施例３】
【０１７０】
本実施例では、図１と異なる構造の画素部を形成する場合について図１５を用いて説明
する。なお、第２層間絶縁膜４８を形成する工程までは実施例１に従えば良い。また、第
２層間絶縁膜４８で覆われたスイッチング用ＴＦＴ２０１、電流制御用ＴＦＴ２０２は図
１と同じ構造であるので、ここでの説明は省略する。
【０１７１】
本実施例の場合、第２層間絶縁膜４８及び第１パッシベーション膜４７に対してコンタ
クトホールを形成したら、画素電極６１を形成する。本実施例では画素電極６１として、
２００ｎｍ厚のアルミニウム合金膜（１wt%のチタンを含有したアルミニウム膜）を設け
る。なお、画素電極の材料としては金属材料であれば如何なる材料でも良いが、反射率の
高い材料であることが好ましい。
【０１７２】
そして、その上に酸化珪素膜でなる第３層間絶縁膜６２を３００ｎｍの厚さに形成し、
陰極６３として２３０ｎｍ厚のＭｇＡｇ電極、ＥＬ層６４として下から電子輸送層２０ｎ
ｍ、発光層４０ｎｍ、正孔輸送層３０ｎｍを形成する。但し、ＥＬ層６４は陰極６３より
も若干大きいパターンとなるように形成しておく必要がある。こうすることで陰極６３が
後に形成する陽極６５と短絡することを防ぐことができる。
【０１７３】
このとき、陰極６３とＥＬ層６４はマルチチャンバー方式（クラスターツール方式とも
いう）の真空蒸着機を用いて大気解放しないで連続的に形成するが、まず第１マスクで全
画素に陰極６３を形成し、次いで第２マスクで赤色発光のＥＬ層を形成する。そして、第
２マスクを精密に制御しながらずらして順次緑色発光のＥＬ層、青色発光のＥＬ層を形成
する。
【０１７４】
なお、ＲＧＢに対応する画素がストライプ状に並んでいる時は上記のような方法で第２
マスクをずらすだけで良いが、いわゆるデルタ配置と呼ばれる画素構造を実現するには、
緑色発光のＥＬ層用に第３マスク、青色発光のＥＬ層用に第４マスクを別途用いても構わ
ない。
【０１７５】
こうしてＥＬ層６５まで形成したら、その上に透明導電膜（本実施例ではＩＴＯ膜に１
０wt%の酸化亜鉛を含有させた薄膜）でなる陽極６５を１１０ｎｍの厚さに形成する。こ
うしてＥＬ素子２０６が形成され、実施例１に示した材料でもって第２パッシベーション
膜６６を形成すれば図１５に示すような構造の画素が完成する。なお、この場合、図１と
は陰極及び陽極の位置が逆になるため、電流制御用ＴＦＴ２０２のソース配線に接続され
る電源供給線には１０〜１２Ｖの電圧が与えられ、陽極６５に接続される電源には０Ｖ（
接地電位）が与えられる。
【０１７６】
本実施例の構造とした場合、各画素で生成された赤色、緑色又は青色の光はＴＦＴが形
成された基板とは反対側に放射される。そのため、画素内のほぼ全域、即ちＴＦＴが形成
された領域をも有効な発光領域として用いることができる。その結果、画素の有効発光面
積が大幅に向上し、画像の明るさやコントラスト比（明暗の比）が向上する。
【０１７７】
なお、本実施例の構成は、実施例１、２のいずれの構成とも自由に組み合わせることが
可能である。
【実施例４】
【０１７８】
本実施例では、実施例１によって作製されたアクティブマトリクス型ＥＬ表示装置の画
素構造の一例を説明する。説明には図１６を用いる。なお、図１６において図１又は図２
と対応する部分には適宜、図１又は図２の符号を引用する。
【０１７９】
図１６において、２０１はスイッチング用ＴＦＴであり、ソース領域１３、ドレイン領
域１４、ゲート配線（ゲート配線を兼ねる）１０６を含む。また、２０２は電流制御用Ｔ
ＦＴであり、ソース領域２６、ドレイン領域２７、ゲート電極３０を含む。また、電流制
御用ＴＦＴ２０２のドレインは抵抗体３３（但し、図１６においてマスク膜５５の下に存
在する半導体層を指す）、接続領域３４及びドレイン配線３２を介して画素電極４９と電
気的に接続される。なお、５１，５２で示される点線はＥＬ層５１と陰極５２の形成位置
を示し、画素電極４９、ＥＬ層５１及び陰極５２でＥＬ素子２０３を形成している。
【０１８０】
このとき、スイッチング用ＴＦＴ２０１のドレイン配線２２はコンタクト部１６０１に
て電流制御用ＴＦＴ２０２のゲート電極３０に電気的に接続される。また、そのゲート電
極３０は電流制御用ＴＦＴ２０２のソース配線３１と重なる部分において保持容量１１３
を形成する。このソース配線３１は接地電位を与える電源供給線１１１と電気的に接続さ
れている。
【０１８１】
なお、本実施例において図１６に示した画素構造は本願発明を何ら限定するものではな
く、好ましい一例に過ぎない。スイッチング用ＴＦＴ、電流制御用ＴＦＴ又は保持容量を
どのような位置に形成するかは実施者が適宜設計すれば良い。
本実施例は、実施例１〜３のいずれの構成とも自由に組み合わせて実施することが可能で
ある。
【実施例５】
【０１８２】
本実施例では、アクティブマトリクス型ＥＬ表示装置の画素構造を実施例４とは異なる
構造とした場合の一例を説明する。具体的には、図１６に示した画素構造において、ゲー
ト配線の材料を異なるものとした例を図１７に示す。なお、図１７は図１６のゲート配線
の構成のみが異なるだけでその他は同じであるので、特に詳細な説明は省略する。
【０１８３】
図１７において、７１a、７１bは実施例１のゲート電極と同様に窒化タングステン膜と
タングステン膜の積層膜で形成されたゲート電極である。これらは図１７に示すように各
々孤立したパターンとしても良いし、各々電気的に接続されたパターンとしても良いが、
形成された時点では電気的にフローティング状態にある。
【０１８４】
ゲート電極７１a、７１bとしては窒化タンタル膜とタンタル膜の積層膜やモリブデンと
タングステンの合金膜など他の導電膜を用いても良い。しかしながら、３μm以下（好ま
しくは２μm以下）の微細な線幅を形成しうる加工性に優れた膜であることが望ましい。
また、ゲート絶縁膜を拡散して活性層中へ侵入するような元素を含む膜でないことが望ま
しい。
【０１８５】
これに対して、ゲート配線７２としてゲート電極７１a、７１bよりも低抵抗な導電膜、
代表的にはアルミニウムを主成分とする合金膜や銅を主成分とする合金膜を用いる。ゲー
ト配線７２には特に微細な加工性は要求されない。また、活性層と重なることもないので
絶縁膜中を拡散しやすいアルミニウムや銅を含んでいても問題とはならない。
【０１８６】
本実施例の構造とする場合、実施例１の図７（Ｄ）の工程において第１層間絶縁膜５４
４を形成する前に活性化工程を行えば良い。この場合、ゲート電極７１a、７１bが露呈し
た状態で熱処理を加えることになるが、十分に不活性な雰囲気、好ましくは酸素濃度が１
ppm以下である不活性雰囲気で熱処理を行う分にはゲート電極７１a、７１bが酸化される
ことはない。即ち、酸化により抵抗値が増加することもないし、除去の困難は絶縁膜（酸
化膜）で覆われてしまうようなこともない。
【０１８７】
そして、活性化工程が終了したら、アルミニウム又は銅を主成分とする導電膜を形成し
、パターニングによりゲート配線７２を形成すればよい。この時点でゲート電極７１a、
７１bとゲート配線７２との接触する部分では良好なオーミックコンタクトが確保され、
ゲート電極７１a、７１bに所定のゲート電圧を加えることが可能となる。
【０１８８】
本実施例の構造は、特に画像表示領域の面積が大きくなった場合において有効である。
その理由を以下に説明する。
【０１８９】
本願発明のＥＬ表示装置は１フレームを複数のサブフレームに分割して駆動するため、
画素部を駆動する駆動回路にかかる負担は大きい。これを低減するには画素部が有する負
荷（配線抵抗、寄生容量またはＴＦＴの書き込み容量など）を可能な限り低減することが
好ましい。
【０１９０】
ＴＦＴの書き込み容量は本願発明で用いるポリシリコン膜によって非常に動作性能の高
いＴＦＴが実現できるためさほど問題とはならない。また、データ配線やゲート配線に付
加される寄生容量は大部分がそれら配線の上に形成されたＥＬ素子の陰極（または保護電
極）との間で形成されるが、この点については第２層間絶縁膜として比誘電率の低い有機
樹脂膜を１．５〜２．５μmという厚さで形成するので寄生容量は殆ど無視できる。
【０１９１】
このことより本願発明を画素部の面積の大きいＥＬ表示装置に実施する上で最も障害と
なるのはデータ配線やゲート配線の配線抵抗となる。勿論、データ信号側駆動回路を複数
に分割して並列処理をさせたり、画素部を挟んでデータ信号側駆動回路やゲート信号側駆
動回路を設けて双方向から信号を送り、実質的に駆動回路の動作周波数を落とすようなこ
とも可能である。但し、その場合は駆動回路の専有面積が大きくなるなど別の問題が生じ
てしまう。
【０１９２】
従って、本実施例のような構造によってゲート配線の配線抵抗を極力低減することは、
本願発明を実施する上で非常に有効である。なお、本実施例において図１７に示した画素
構造は本願発明を何ら限定するものではなく、好ましい一例に過ぎない。また、本実施例
は、実施例１〜３のいずれの構成とも自由に組み合わせて実施することが可能である。
【実施例６】
【０１９３】
本願発明のように１フレームを複数のサブフレームに分割する時分割階調を行うには極
めて高速に駆動するデータ信号側駆動回路が必要となる。即ち、非常に動作速度（応答速
度）の速いＴＦＴを用いることが好ましい。本実施例では、非常に高速で駆動することの
できるＴＦＴを作製する上で極めて適したシリコン膜を活性層として用いる例を示す。
【０１９４】
実施例１に従って図５（Ｅ）の工程まで行うと、特異な結晶構造でなるシリコン膜（実
施例１ではポリシリコン膜）が得られる。このシリコン膜は結晶粒界の連続性が高く、且
つ結晶方位が揃っており、ＴＦＴの活性層とすることで非常に高い動作速度を示すＴＦＴ
が得られる。本明細書中では本実施例で説明するシリコン膜を連続粒界結晶シリコン膜と
呼ぶことにする。以下に、上記連続粒界結晶シリコン膜を試作して観察した結果について
説明する。
【０１９５】
連続粒界結晶シリコン膜は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結
晶という）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法
）による観察で容易に確認できた。
【０１９６】
また、連続粒界結晶シリコン膜についてスポット径１．３５μmの電子線回折像を詳細
に観察した結果、僅かなゆらぎはあるものの｛１１０｝面に対応する回折斑点がきれいに
現れており、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１０｝面
を有することが確認できた。
【０１９７】
図１９（Ａ）は連続粒界結晶シリコン膜にスポット径１．３５μmの電子線を照射して
得た電子線回折像である。一方、図１９（Ｂ）は従来のポリシリコン膜に同条件で電子線
を照射して得た電子線回折像である。なお、いずれも写真中央が電子線の照射された位置
（電子線の照射点）である。
【０１９８】
図１９（Ａ）の方は｛１１０｝面に対応する回折斑点が比較的きれいに現れているのに
対し、図１９（Ｂ）の方はまるで不規則であり、配向面がばらばらであることが一目瞭然
である。このように連続粒界結晶シリコン膜は電子線回折写真を見れば、ただちに従来の
半導体膜と区別することができる。
【０１９９】
なお、図１９（Ａ）の電子線回折像において｛１１０｝面に対応する回折斑点が現れて
いることは、｛１１０｝配向の単結晶シリコンウェハの電子線回折像と比較すれば明らか
である。また、単結晶シリコンウェハの回折斑点は鋭い点で見えるのに対し、連続粒界結
晶シリコン膜の回折斑点は電子線の照射点を中心とした同心円上に広がりを有する。
【０２００】
これは連続粒界結晶シリコン膜の特徴でもある。各結晶粒は個々に｛１１０｝面を配向
面としているため、一つの結晶粒について見れば単結晶シリコンと同様の回折斑点が得ら
れると予想される。しかし、実際には複数の結晶粒の集合体であるため、各結晶粒は｛１
１０｝面を配向面としているものの、それぞれが結晶軸周りに僅かな回転を含み、それぞ
れの結晶粒に対応する回折点が同心円上に複数個現れる。それらが重なって広がりを見せ
るのである。
【０２０１】
但し、個々の結晶粒は後述するように極めて整合性の良い結晶粒界を形成するため、結
晶軸周りの僅かな回転は結晶性を損なう要因とはならない。従って、連続粒界結晶シリコ
ン膜の電子線回折像は、実質的には｛１１０｝配向の単結晶シリコンウェハの電子線回折
像と差異はないと言える。
【０２０２】
以上のことから、本実施例においてＴＦＴの活性層として用いるシリコン膜は、｛１１
０｝配向に対応する電子線回折像を示すシリコン膜であると言って差し支えないと考える
。
【０２０３】
次に、連続粒界結晶シリコン膜の結晶粒界について述べる。なお、説明の便宜上、結晶
粒界と呼んでいるが、ある結晶粒とそこから派生した（枝分かれした）
別の結晶粒との界面とも考えられる。いずれにしても、本明細書中では前述のような界面
をも含めて結晶粒界と呼ぶ。
【０２０４】
本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型
電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認した
。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認
できた。
【０２０５】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれ
る粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterizati
on of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Sh
imokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp
.751-758，1988」に記載された「Planar boundary 」である。
【０２０６】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界など
が含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界
でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在し
ないと見なすことができる。
【０２０７】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界や｛
１１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す
指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られて
いる。
【０２０８】
連続粒界結晶シリコン膜をＴＥＭ観察した結果、結晶粒界の殆どがΣ３の対応粒界であ
ることが判明した。これは、二つの結晶粒の間に形成された結晶粒界において、両方の結
晶粒の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとす
ると、θ＝７０．５°の時にΣ３の対応粒界となることから判断した。
【０２０９】
なお、θ＝３８．９°の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在
した。
【０２１０】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、連続粒界結晶
シリコン膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対
応粒界を形成し得たと言える。
【０２１１】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶
粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子
が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見
なすことができる。
【０２１２】
またさらに、連続粒界結晶シリコン膜を形成する際に７００〜１１５０℃の加熱処理を
工程途中で行うことによって、結晶粒内に存在する欠陥（積層欠陥等）
が殆ど消滅することがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後
で欠陥数が大幅に低減されていることからも明らかである。
【０２１３】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）
によってスピン密度の差となって現れる。現状では連続粒界結晶シリコン膜のスピン密度
は少なくとも 5×1017spins/cm3以下（好ましくは 3×1017spins/cm3以下）であることが
判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のス
ピン密度はさらに低いと予想される。
【０２１４】
なお、連続粒界結晶シリコン膜についてのさらに詳細な説明は、本出願人による特願平
１０−０４４６５９号出願明細書、特願平１０−１５２３１６号出願明細書、特願平１０
−１５２３０８号出願明細書または特願平１０−１５２３０５号出願明細書を参照すれば
良い。
【０２１５】
また、連続粒界結晶シリコン膜を活性層として試作したＴＦＴは、ＭＯＳＦＥＴに匹敵
する電気特性を示した。本出願人が試作したＴＦＴ（但し、活性層の膜厚は３０ｎｍ、ゲ
ート絶縁膜の膜厚は１００ｎｍ）からは次に示す様なデータが得られている。
【０２１６】
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッ
ショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade
（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴ
で 200〜650cm2/Vs （代表的には 300〜500cm2/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm
2/Vs（代表的には 150〜200cm2/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで
-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０２１７】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であること
が確認されている。さらに、上記ＴＦＴを用いて試作したリングオシレータでは最大で約
１ＧＨｚの発振周波数を得ることができた。なお、試作したリングオシレータの構成は次
の様になっている。
段数：９段 ＴＦＴのゲート絶縁膜の膜厚：３０ｎｍ及び５０ｎｍ ＴＦＴのゲート長
（チャネル長）：０．６μm
また、実際にシフトレジスタを試作して動作周波数を確認した。その結果、ゲート絶縁
膜の膜厚３０ｎｍ、ゲート長０．６μｍ、電源電圧５Ｖ、段数５０段のシフトレジスタに
おいて動作周波数１００ＭＨｚの出力パルスが得られた。
【０２１８】
以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、連続粒界結晶シ
リコン膜を活性層とするＴＦＴが、単結晶シリコンを用いたＭＯＳＦＥＴに匹敵する、若
しくは凌駕する動作性能をもつことを示唆する。
【０２１９】
以上のように、連続粒界結晶シリコン膜を用いることで極めて動作速度の速いＴＦＴが
形成され、そのＴＦＴで駆動回路を形成することで高速動作の可能な駆動回路を実現する
ことができる。即ち、以上のようなＴＦＴを、本願発明を実施する上で用いることは極め
て有効である。
【０２２０】
また、連続粒界結晶シリコン膜を用いたＴＦＴは駆動回路に限らず、画素部に配置する
スイッチング用ＴＦＴや電流制御用ＴＦＴに用いることも有効である。
動作速度が速くなることで保持容量への書き込み時間も短縮され、ＥＬ素子を発光させる
応答速度も速くなるため、より明るく鮮明な画像を提供しうる。
【実施例７】
【０２２１】
実施例６では非常に高速で駆動しうるＴＦＴを用いて駆動回路を形成する例を示したが
、本実施例では、本願発明を実施する上で有効な画素部の駆動方法について説明する。説
明には図２０を用いる。
【０２２２】
本実施例では、画素部８０を二つの画素部８０a、８０bに分け、画素部８０aをデータ
信号側駆動回路８１a及びゲート信号側駆動回路８２aで駆動し、画素部８０bをデータ信
号側駆動回路８１b及びゲート信号側駆動回路８２bで駆動する。
【０２２３】
この場合、画素部８０a、８０bを同時に同じ周波数で駆動すれば、データ信号側駆動回
路８１a、８１b及びゲート信号側駆動回路８２a、８２bの動作周波数を半分に落とすこと
ができる。そのため、動作マージンが広がり、信頼性が高く、消費電力の少ないＥＬ表示
装置を得ることができる。
【０２２４】
さらに、動作周波数を変えなければアドレス期間を半分にすることができるため、その
分だけサステイン期間を長めにとることができる。即ち、発光時間をより長く確保するこ
とができるため、画像の明るさを向上させることができる。
【０２２５】
また、画素部８０aと８０bとを併せて１画像を表示することもできるし、画素部８０a
と８０bとで各々異なる画像を表示させても良い。例えば、どちらか片方が静止画で他方
が動画という場合もありうる。即ち、画素部８０に動画と静止画が混在するような場合が
あっても良い。
【０２２６】
なお、本実施例では画素部を二つに分けているがさらに複数の画素部に分割することも
可能である。また、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わ
せて実施することが可能である。
【実施例８】
【０２２７】
本実施例では、本願発明を実施する上で有効な画素部の駆動方法について、実施例７と
は異なる駆動方法とした場合を示す。説明には図２１を用いる。
【０２２８】
本実施例では、画素部８３を四つの画素部８３a〜８３dに分け、画素部８３a〜８３dを
各々データ信号側駆動回路８４a〜８４d及びゲート信号側駆動回路８５a〜８５dで駆動す
る。
【０２２９】
この場合、画素部８３a〜８３dを同時に同じ周波数で駆動することでデータ信号側駆動
回路８４a〜８４d及びゲート信号側駆動回路８５a〜８５dの動作周波数を各々１／４に落
とすことができる。そのため、実施例７の場合よりも動作マージンが広がり、信頼性が高
く、消費電力の少ないＥＬ表示装置を得ることができる。
【０２３０】
さらに、動作周波数を変えなければアドレス期間を１／４にすることができるため、そ
の分だけサステイン期間を長めにとることができる。即ち、発光時間をより長く確保する
ことができるため、画像の明るさを向上させることができる。
【０２３１】
また、画素部８３a〜８３d全てを併せて１画像を表示することができる。さらに画素部
８３a、８３bで１画像を表示し、画素部８３c、８３dで１画像を表示し、結果的に異なる
２枚の画像を同時に表示することも可能である。さらに画素部８３a、８３bでなる画像を
静止画とし、画素部８３c、８３dでなる画像を動画とすることも可能である。即ち、画素
部８３に動画と静止画とが混在するような場合があっても良い。
【０２３２】
なお、本実施例では画素部を四つに分けているがさらに複数の画素部に分割することも
可能である。また、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わ
せて実施することが可能である。
【実施例９】
【０２３３】
本実施例では、本願発明を実施する上で有効な画素部の駆動方法について、実施例８と
は異なる駆動方法とした場合を示す。説明には図２２を用いる。
【０２３４】
本実施例では、画素部８６を四つの画素部８６a〜８６dに分け、画素部８６aをデータ
信号側駆動回路８７a及びゲート信号側駆動回路８８aで駆動し、画素部８６bをデータ信
号側駆動回路８７b及びゲート信号側駆動回路８８aで駆動する。同様に、画素部８６cを
データ信号側駆動回路８７c及びゲート信号側駆動回路８８bで駆動し、画素部８６dをデ
ータ信号側駆動回路８７d及びゲート信号側駆動回路８８bで駆動する。
【０２３５】
この場合、画素部８６a〜８６dを同時に同じ周波数で駆動することでデータ信号側駆動
回路８７a〜８７dの動作周波数を各々１／４に落とすことができ、ゲート信号側駆動回路
８８a、８８bの動作周波数を各々１／２に落とすことができる。そのため、実施例７の場
合よりも動作マージンが広がり、信頼性が高く、消費電力の少ないＥＬ表示装置を得るこ
とができる。
【０２３６】
さらに、動作周波数を変えなければアドレス期間を１／４にすることができるため、そ
の分だけサステイン期間を長めにとることができる。即ち、発光時間をより長く確保する
ことができるため、画像の明るさを向上させることができる。
【０２３７】
また、画素部８６a〜８６d全てを併せて１画像を表示することもできるし、画素部８６
a〜８６dにおいて各々異なる画像を表示させても良い。勿論、８６a〜８６cで１画像を表
示し、画素部８６dのみ異なる画像とすることも可能である。
また、画素部８６に動画と静止画とが混在する場合があっても良い。
【０２３８】
なお、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わせて実施す
ることが可能である。
【実施例１０】
【０２３９】
実施例１の図２に示した構造において、活性層と基板１１との間に設けられる下地膜１
２として、放熱効果の高い材料を用いることは有効である。特に電流制御用ＴＦＴは長時
間に渡って比較的多くの電流を流すことになるため発熱しやすく、自己発熱による劣化が
問題となりうる。そのような場合に、本実施例のように下地膜が放熱効果を有することで
ＴＦＴの熱劣化を抑制することができる。
【０２４０】
放熱効果をもつ透光性材料としては、Ｂ（ホウ素）、Ｃ（炭素）、Ｎ（窒素）
から選ばれた少なくとも一つの元素と、Ａｌ（アルミニウム）、Ｓｉ（珪素）、Ｐ（リン
）から選ばれた少なくとも一つの元素とを含む絶縁膜が挙げられる。
【０２４１】
例えば、窒化アルミニウム（ＡｌｘＮｙ）に代表されるアルミニウムの窒化物、炭化珪
素（ＳｉｘＣｙ）に代表される珪素の炭化物、窒化珪素（ＳｉｘＮｙ）
に代表される珪素の窒化物、窒化ホウ素（ＢｘＮｙ）に代表されるホウ素の窒化物、リン
化ホウ素（ＢｘＰｙ）に代表されるホウ素のリン化物を用いることが可能である。また、
酸化アルミニウム（ＡｌｘＯｙ）に代表されるアルミニウムの酸化物は透光性に優れ、熱
伝導率が２０Ｗｍ-1Ｋ-1であり、好ましい材料の一つと言える。なお、上記透光性材料に
おいて、ｘ、ｙは任意の整数である。
【０２４２】
また、上記化合物に他の元素を組み合わせることもできる。例えば、酸化アルミニウム
に窒素を添加して、ＡｌＮｘＯｙで示される窒化酸化アルミニウムを用いることも可能で
ある。この材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果がある
。なお、上記窒化酸化アルミニウムにおいて、ｘ、ｙは任意の整数である。
【０２４３】
また、特開昭６２−９０２６０号公報に記載された材料を用いることができる。即ち、
Ｓｉ、Ａｌ、Ｎ、Ｏ、Ｍを含む絶縁膜（但し、Ｍは希土類元素の少なくとも一種、好まし
くはＣｅ（セリウム），Ｙｂ（イッテルビウム），Ｓｍ（サマリウム），Ｅｒ（エルビウ
ム），Ｙ（イットリウム）、Ｌａ（ランタン）、Ｇｄ（ガドリニウム）、Ｄｙ（ジスプロ
シウム）、Ｎｄ（ネオジウム）から選ばれた少なくとも一つの元素）を用いることもでき
る。これらの材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果があ
る。
【０２４４】
また、少なくともダイヤモンド薄膜又はアモルファスカーボン膜（特にダイヤモンドに
特性の近いもの、ダイヤモンドライクカーボン等と呼ばれる。）を含む炭素膜を用いるこ
ともできる。これらは非常に熱伝導率が高く、放熱層として極めて有効である。但し、膜
厚が厚くなると褐色を帯びて透過率が低下するため、なるべく薄い膜厚（好ましくは５〜
１００ｎｍ）で用いることが好ましい。
【０２４５】
また、上記放熱効果をもつ材料からなる薄膜を単体で用いることもできるが、これらの
薄膜と、珪素を含む絶縁膜とを積層して用いても良い。
【０２４６】
なお、本実施例の構成は、実施例１〜９のいずれの構成とも自由に組み合わせて実施す
ることが可能である。
【実施例１１】
【０２４７】
実施例１ではＥＬ層として有機ＥＬ材料を用いることが好ましいとしたが、本願発明は
無機ＥＬ材料を用いても実施できる。但し、現在の無機ＥＬ材料は非常に駆動電圧が高い
ため、そのような駆動電圧に耐えうる耐圧特性を有するＴＦＴを用いなければならない。
【０２４８】
または、将来的にさらに駆動電圧の低い無機ＥＬ材料が開発されれば、本願発明に適用
することは可能である。
【０２４９】
また、本実施例の構成は、実施例１〜１０のいずれの構成とも自由に組み合わせること
が可能である。
【実施例１２】
【０２５０】
本願発明を実施して形成されたアクティブマトリクス型ＥＬ表示装置（ＥＬモジュール
）は、自発光型であるため液晶表示装置に比べて明るい場所での視認性に優れている。そ
のため本願発明は直視型のＥＬディスプレイ（ＥＬモジュールを組み込んだ表示ディスプ
レイを指す）に対して実施することが可能である。ＥＬディスプレイとしてはパソコンモ
ニタ、ＴＶ放送受信用モニタ、広告表示モニタ等が挙げられる。
【０２５１】
また、本願発明は上述のＥＬディスプレイも含めて、表示ディスプレイを部品として含
むあらゆる電子装置に対して実施することが可能である。
【０２５２】
そのような電子装置としては、ＥＬディスプレイ、ビデオカメラ、デジタルカメラ、頭
部取り付け型ディスプレイ（ヘッドマウントディスプレイ等）、カーナビゲーション、パ
ーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍
等）、記録媒体を備えた画像再生装置（具体的にはコンパクトディスク（ＣＤ）、レーザ
ーディスク（ＬＤ）又はデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その
画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子装置の例を
図１８に示す。
【０２５３】
図１８（Ａ）はパーソナルコンピュータであり、本体２００１、筐体２００２、表示装
置２００３、キーボード２００４等を含む。本願発明は表示装置２００３に用いることが
できる。
【０２５４】
図１８（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２
１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本願発
明を表示装置２１０２に用いることができる。
【０２５５】
図１８（Ｃ）は頭部取り付け型のＥＬディスプレイの一部（右片側）であり、本体２３
０１、信号ケーブル２３０２、頭部固定バンド２３０３、表示モニタ２３０４、光学系２
３０５、表示装置２３０６等を含む。本発明は表示装置２３０６に用いることができる。
【０２５６】
図１８（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体２４０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２４０２、操作スイッチ
２４０３、表示装置（ａ）２４０４、表示装置（ｂ）２４０５等を含む。表示装置（ａ）
は主として画像情報を表示し、表示装置（ｂ）は主として文字情報を表示するが、本発明
はこれら表示装置（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再
生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。
【０２５７】
図１８（Ｅ）は携帯型（モバイル）コンピュータであり、本体２５０１、カメラ部２５
０２、受像部２５０３、操作スイッチ２５０４、表示装置２５０５等を含む。本発明は表
示装置２５０５に用いることができる。
【０２５８】
また、将来的にＥＬ材料の発光輝度が高くなれば、フロント型若しくはリア型のプロジ
ェクターに用いることも可能となる。
【０２５９】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の電子機器は実施例１〜１１のどのような組み合わせか
らなる構成を用いても実現することができる。
【実施例１３】
【０２６０】
本実施例では、実際のＥＬ表示装置（但しモノクロ表示）の仕様に沿って電流制御用Ｔ
ＦＴとＥＬ素子との間に設ける抵抗体の抵抗値を決めた例を示す。
【０２６１】
まずＥＬ層として用いるＥＬ材料を決定する。本実施例では、ＩＴＯでなる陽極上に、
正孔輸送層として５０ｎｍ厚のＴＰＤ、ＥＬ層として５０ｎｍ厚のＡｌｑを形成し、その
上にＭｇＡｇでなる陰極を設けた構造のＥＬ素子を作製した。
但し、ストライプ状のＩＴＯパターン（２ｍｍ幅）上にＥＬ層を全面蒸着し、ＩＴＯパタ
ーンと直交するようにストライプ状のＭｇＡｇ電極（２ｍｍ幅）を形成した。
【０２６２】
このとき作製したＥＬ素子の駆動電圧（Voltage）と電流密度（Current Density）の関
係を図２３（Ａ）に示す。また、電流密度と発光の輝度（Luminance）
の関係を図２３（Ｂ）に示す。なお、本実施例のＥＬ素子は５２４ｎｍ付近の波長に発光
ピークをもち、色度座標はｘ＝０．３０、ｙ＝０．５７であった。
【０２６３】
図２３（Ｂ）によれば５０００ｃｄ／ｍ2の輝度を出すためには約１００ｍＡ／ｃｍ2の
電流密度が必要となる。そこで一辺約１５６μmの正方形の画素をマトリクス状に備えた
対角５インチの画素部を有するＥＬ表示装置を考えると、一画素あたりに必要な電流は約
２４μＡとなる。
【０２６４】
図２３（Ａ）に示すように、本実施例で用いるＥＬ材料は１０Ｖ加えた時に１００ｍＡ
／ｃｍ2の電流密度で電流が流れるので、１０Ｖを加えた時に約２４μＡの電流を安定に
流すためには約４２０ｋΩの抵抗が必要となる。
【０２６５】
従って、図１（Ｂ）に示す抵抗体１０９として４２０ｋΩの抵抗体を設ければＥＬ素子
１１０には常に約２４μＡという定電流を安定して供給することができる。その結果、発
光輝度を約５０００ｃｄ／ｍ2として明るい画像を表示することが可能である。
【０２６６】
勿論、ＥＬ層の寿命を延ばすには、抵抗体の抵抗値をさらに高めてＥＬ素子に流れる電
流を抑えれば良い。その代わり、発光輝度はやや落ちることになる。例えば１０００ｃｄ
／ｍ2程度の輝度で十分であれば必要な電流密度は３０ｍＡ／ｃｍ2程度、ＥＬ素子の駆動
電圧は約６Ｖであるので、一画素あたり７．３μＡの電流が流れれば良い。従って、約８
２０ｋΩの抵抗体が必要となる。
【０２６７】
このように、ＥＬ表示装置の各パラメータを用いれば本願発明に必要な抵抗体の抵抗値
を容易に導くことができる。
【特許請求の範囲】
【請求項１】
トランジスタと、前記トランジスタと電気的に接続された抵抗体と、前記抵抗体と電気的に接続されたＥＬ素子と、が設けられた画素部と、を有し、
前記トランジスタのオン抵抗は前記抵抗体よりも低い抵抗値を有することを特徴とする表示装置。
【請求項１】
トランジスタと、前記トランジスタと電気的に接続された抵抗体と、前記抵抗体と電気的に接続されたＥＬ素子と、が設けられた画素部と、を有し、
前記トランジスタのオン抵抗は前記抵抗体よりも低い抵抗値を有することを特徴とする表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１３−１５８４４（Ｐ２０１３−１５８４４Ａ）
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願番号】特願２０１２−１７６６４３（Ｐ２０１２−１７６６４３）
【出願日】平成２４年８月９日（２０１２．８．９）
【分割の表示】特願２０１０−２５２５９６（Ｐ２０１０−２５２５９６）の分割
【原出願日】平成１１年６月２３日（１９９９．６．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願日】平成２４年８月９日（２０１２．８．９）
【分割の表示】特願２０１０−２５２５９６（Ｐ２０１０−２５２５９６）の分割
【原出願日】平成１１年６月２３日（１９９９．６．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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