半導体装置
【課題】Inversion型トランジスタやＩｎｔｒｉｎｓｉｃ型トランジスタ、及び半導体層の蓄積層電流制御型Accumulation型トランジスタでは不純物原子濃度の統計的ばらつきによってしきい値電圧のばらつきが微細化世代で大きくなってしまい、ＬＳＩの信頼性を保つことが困難であった。
【解決手段】空乏層の厚さが半導体層の膜厚よりも大きくなるように、半導体層の膜厚と不純物原子濃度を制御することによって形成されたバルク電流制御型Accumulation型トランジスタが得られる。例えば、半導体層の膜厚を１００ｎｍにすると共に不純物濃度２×１０１７[ｃｍ−３]より高くすることによって、しきい値のばらつきの標準偏差が電源電圧のばらつきよりも小さくすることができる。
【解決手段】空乏層の厚さが半導体層の膜厚よりも大きくなるように、半導体層の膜厚と不純物原子濃度を制御することによって形成されたバルク電流制御型Accumulation型トランジスタが得られる。例えば、半導体層の膜厚を１００ｎｍにすると共に不純物濃度２×１０１７[ｃｍ−３]より高くすることによって、しきい値のばらつきの標準偏差が電源電圧のばらつきよりも小さくすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ、ＬＳＩ等の半導体装置に関するものである。
【背景技術】
【０００２】
従来、ＩＣ、ＬＳＩ等の半導体装置において広く使われているのは、チャネル領域に反転層を形成する形式のInversion型トランジスタである。このトランジスタにおいては、トランジスタの構造微細化に伴って影響が大きくなるショートチャンネル効果を抑制するために構造微細化に伴いチャンネル領域の不純物原子濃度を高める必要があった。一方、トランジスタのしきい値のばらつきはチャンネル領域の不純物原子濃度のばらつきに起因している。このため、構造微細化に伴い、チャンネル面積の二乗根にほぼ逆比例して増加するトランジスタのしきい値のばらつきをInversion型トランジスタでは抑制出来ず、ＬＳＩの信頼性が確保できないという問題があった。
【０００３】
ここで、例えば、１兆（１０１２）個のトランジスタから構成されるＬＳＩを１０ＧＨｚのクロックレートで１０年間誤動作を一切起こさないように動作させるためには、電源電圧としきい値電圧とは以下の数１の関係を満たす必要があることが指摘されている（非特許文献１）。
【０００４】
【数１】
【０００５】
ここで、ＶＤＤはＬＳＩの電源電圧、σＶｔｈはしきい値のばらつきの標準偏差である。式（１）からも明らかなとおり、しきい値のばらつきによるＬＳＩの誤動作を抑制するためには電源電圧を高めることが効率的であるが、トランジスタのゲート絶縁膜の信頼性を考慮すると、ゲート絶縁膜に印加出来る電界の絶対値が例えば８ＭＶ／ｃｍなどと決まるので、結果としてゲート電極に印加する電源電圧は、構造微細化と共に膜厚が薄くなるゲート絶縁膜の微細化と併せて小さくしなければならず、しきい値のばらつきは微細化に伴い、より小さく抑えなくてはならない。
【０００６】
一方、半導体に、ｎ型半導体やｐ型半導体としての機能を持たせるために必要なドーピング技術や不純物の活性化技術においては、最終的に活性化する不純物原子数がある領域を規格したときに平均ｎ個であれば、その領域が多数個ある際には、平均個数の二乗根である√ｎ個だけの標準偏差を持つ正規分布に従った統計的ばらつきが生じることが知られている。
【０００７】
バルク半導体を用いたInversion型トランジスタの場合、一般的にトランジスタのしきい値Ｖｔｈは以下の数２によって与えられる。
【０００８】
【数２】
【０００９】
ここで、εsi [F/cm]はシリコンの誘電率、ｑ [C]は素電荷量、NA [cm-3]はチャンネル領域のアクセプタ型不純物原子濃度、Cox[F/cm2]はゲート絶縁膜容量である。また、Ｖｆｂ [V]はフラットバンド電圧、φＢ [V]はシリコンにおけるバンドギャップの中間のエネルギーレベルからフェルミレベルまでの電位差である。
【００１０】
式（２）はｎチャンネルInversion型トランジスタのしきい値の式を示しており、ｐチャンネルInversion型トランジスタの場合は、NAには、ドナー型不純物原子濃度であるND [cm-3]を用いる。Ｖｆｂ及びφＢはそれぞれ以下の数３、数４によって与えられる。
【００１１】
【数３】
【数４】
【００１２】
ここで、φｍはゲート電極の仕事関数、χsiはシリコンの電子親和力、Egはシリコンのバンドギャップをそれぞれ[V]単位で示している。Qfはゲート絶縁膜に含まれる電荷を、シリコンとゲート絶縁膜の界面に存在すると仮定した際の電荷密度[C/cm2]である。
【００１３】
式（２）〜式（４）から分かるようにInversion型トランジスタのしきい値はチャンネル領域中の不純物原子濃度の関数である。
【００１４】
ここで、チャンネル領域の平均不純物原子密度がＮＡ [cm-3]であれば、チャンネル領域中に含まれる不純物原子の平均個数は以下の数５で表すことができる。
【００１５】
【数５】
【００１６】
ここで、ｎchannelはチャンネル領域中に含まれる不純物原子の平均個数[個]、Leffは実効チャンネル長[cm]、Weffは実効チャンネル幅[cm]、Wdepは最大空乏層幅[cm]である。よって、標準偏差分だけ不純物原子の個数が増減してばらついた時のチャンネル中の不純物原子濃度は以下の数６、数７で表される。
【００１７】
【数６】
【数７】
【００１８】
ここで、NA+は標準偏差分だけ不純物原子の個数が増加した場合の不純物原子濃度[cm-3]、NA-は標準偏差分だけ不純物原子の個数が減少した場合の不純物原子濃度[cm-3]である。チャンネル領域の不純物原子濃度がNA+、もしくはNA-であった場合のしきい値をそれぞれVth(NA+)、Vth(NA-)とすれば、しきい値のばらつきの標準偏差は以下の数８で与えられる。
【００１９】
【数８】
【００２０】
表１には、トランジスタの微細化世代に対する実効チャンネル長、Inversion型トランジスタの電源電圧、電気的換算酸化膜厚（EOT）、平均的しきい値、式（１）で与えられるしきい値のばらつき許容値、NA-、ｎchannel、√nchannel、ｎchannel+√nchannel、ｎchannel-√nchannel、NA+、NA-、及び不純物原子濃度のばらつきによって生じるしきい値のばらつきの標準偏差が示されている。
【００２１】
図１を参照すると、トランジスタの微細化世代に対する式（１）で与えられるしきい値のばらつき許容値（σ＝（ＶＤＤ／２３））及び不純物原子濃度のばらつきによって生じるしきい値のばらつきの標準偏差σＶｔｈを示す。ここで、Inversion型トランジスタの電源電圧はInversion型トランジスタのゲート絶縁膜に印加される電界強度が８MV/cmになるまでの電圧とした。また、実効チャンネル幅Weffの値は微細化世代Lと等しい。
【００２２】
【表１】
【００２３】
表１及び図１から分かる通り、Inversion型トランジスタでは、４５ｎｍ以降の世代、即ち、４５ｎｍより微細化された世代（即ち、３０ｎｍ或いは２０ｎｍの微細化世代）では、標準偏差σＶｔｈ（ここでは、Inversion型トランジスタであるため，σＶｔｈ，ｉｎｖであらわす）がしきい値の許容値ＶＤＤ／２３（即ち、ＶＤＤ，ｉｎｖ／２３）を越えているため、チャンネル領域の不純物原子濃度のばらつきによって、1兆個のトランジスタからなるＬＳＩが１０ＧＨｚのクロックレートで１０年間全く誤作動を起こさないという性能要求を満たすことが出来なかった。
【００２４】
一方、チャンネル領域の平均不純物原子濃度が０[cm-3]であるIntrinsic型トランジスタにおいては、シリコンウェハの不純物制御技術の不完全性に起因してしきい値のばらつきによって性能要求を満たすことが出来なかった。
【００２５】
Intrinsic型トランジスタについてより具体的に説明すると、シリコンウェハの不純物原子濃度を徹底的に抑制したとしても、トランジスタが多数個あった場合、チャンネル領域には１個不純物原子が存在するトランジスタが出現する可能性がある。この場合、チャンネル領域中に不純物原子が１個も存在しないトランジスタと、不純物原子が１個存在するトランジスタのしきい値の差ΔＶth,intrinsicは、微細化世代に対して表２及び図２に示す通りとなる。いずれの世代においてもチャンネル領域中に不純物原子が１個の存在しないトランジスタと不純物原子が１個存在するトランジスタのしきい値の差ΔＶth,intrinsicは、電源電圧の２３分の１を大きく超え、LSIを構成するトランジスタに一つでもチャンネル領域中に不純物原子が１個存在するトランジスタが存在すると誤作動を引き起こしてしまう。
【００２６】
【表２】
【００２７】
ここで、チップ面積が４．０ｃｍ２のLSIチップに、最密になるようにトランジスタを作りこむと、チップ中の、トランジスタのチャンネル領域の総和は０．２８６ｃｍ２となる。表３には、ｎ型とｐ型不純物原子の総和の濃度が１０１３〜１０６ｃｍ−３のシリコンウェハを用いた際に、各微細化世代のチップ中に含まれるLSIの誤動作を誘起するチャンネル領域中に不純物原子が１個含まれるトランジスタの数を示す。ここで、Intrinsic型トランジスタではノーマリーオフを実現するためにはSOI（Silicon on Insulator）構造を用いなければならないが、ショートチャンネル効果を十分抑制するためにSOI層の膜厚は実効チャンネル長の４分の１とした。LSI中のトランジスタに誤動作を誘起するトランジスタの数が１個以下に抑えるにはシリコンウェハの不純物原子濃度を１０７ｃｍ−３程度に抑える必要があり、実用的に実現不可能なレベルである。
【００２８】
【表３】
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】ＷＯ２００８／００７７４９Ａ１
【非特許文献】
【００３０】
【非特許文献１】T. Ohmi, M. Hirayama, and A. Teramoto, “New era of silicon technologies due to radical reaction based semiconductor manufacturing,” J. Phys., D, Appl. Phys. vol.39 pp.R1-R17, 2006.
【発明の概要】
【発明が解決しようとする課題】
【００３１】
本発明は、チャンネル領域の不純物原子濃度の統計的ばらつきに対してしきい値電圧のばらつきを低く抑えることのできるトランジスタを提供することを目的とする。
【００３２】
本発明はまた、ゲート電極に印加する電圧スイングを大きくとることができ、しきい値電圧のばらつきの許容値を引き上げることのできるトランジスタを提供することを目的とする。
【００３３】
本発明者等は、チャンネル領域の不純物原子濃度を比較的高濃度にしつつ、その不純物原子濃度の変化に対するしきい値電圧の変化が小さくなるようにすれば、チャンネル領域の不純物原子濃度の統計的ばらつきに対してしきい値のばらつきを小さく抑えることができること、バルク電流制御型Accumulation型トランジスタを使うことによってしかその実現はできないこと、を新に見出し本発明に至ったものである。
【００３４】
本発明による課題を解決するための手段を記載する前に、本発明の概念を詳細に説明する。
【００３５】
本発明者等は、特許文献１において、ゲート電圧を高くできるAccumulation型のトランジスタを提案した。しかしながら、このようなAccumulation型トランジスタであっても、３２ｎｍ以下の微細化世代ではしきい値のばらつきに対する要求が満たせないことを見出した。
【００３６】
このことを具体的に説明すると、Accumulation型トランジスタの場合、特許文献１に記載されている通り、チャンネル領域を流れる電流成分を、ゲート絶縁膜とシリコンの界面付近の蓄積層を流れる電流成分（Iacc [A]）と、チャンネル領域の蓄積層以外の領域を流れる電流成分（Ibulk [A]）とに分類することができる。
【００３７】
グラデュアルチャンネル近似によれば、ゲート電圧（VG [V]）が比較的小さい領域では、ドレイン電流（ID [A]）とゲート電圧の関係は以下の数９、数１０、数１１によって表すことができる。ここで、Vfb [V]はフラットバンド電圧、Wdep [cm]はシリコンの空乏層幅、TSOI [cm]はSOI層の厚さ、ＮＳＯＩはＳＯＩ層の不純物原子濃度である。
【００３８】
【数９】
【数１０】
【数１１】
【００３９】
ここで、Dnbulk [cm2/s]はチャンネル領域のゲート絶縁膜とシリコンの界面付近以外の領域の電子の拡散係数、NSOI [cm-3]はSOI層の不純物原子濃度、β [V-1]は熱エネルギーの逆数、φ(x) [V]はシリコンとゲート絶縁膜から距離ｘの深さにおける不純物原子濃度がNSOIのバルクのシリコンのフェルミレベルからの電位の変異、VD [V]はドレイン電圧、Vtsoi [V]はWdep=TSOIとなる時のVG、Tacc [cm]は蓄積層幅、Dnacc [cm2/s]はチャンネル領域のゲート絶縁膜とシリコンの界面付近の領域の電子の拡散係数、nacc(0)とnacc(L) [cm-3]はそれぞれソース電極端及びドレイン電極端におけるチャンネル領域中の蓄積層の電子濃度である。式（９）〜（１１）はｎチャンネルトランジスタについて示しているが、pチャンネルトランジスタについてもDnbulk、Dnacc等のパラメータを正孔に対しての値に変更することで用いることができる。
【００４０】
上式（９）及び（１１）で表される領域１及び３では、ドレイン電流はゲート電圧に対して指数関数的に変化する。これは、式（９）の項ｅｘｐ−β（ＶＴＳＯＩ−（Ｖｇ−Ｖｆｂ））が指数関数的に変化し、また、式（１１）の項（ｎａｃｃ（０）−ｎａｃｃ（Ｌ）／Ｌ）が指数関数的に変化するからである。
【００４１】
一方、式（１０）で表される領域２では、（ＴＳＯＩ−ＷＤｅｐ）に依存して変化するドレイン電流はゲート電圧に対して二乗根で比例する。実用的には、しきい値はゲート電圧に対してドレイン電流が指数関数的に変化する領域に設定することが望ましいから、ここでは、しきい値電圧が領域２に存在するトランジスタについては検討しないものとする。
【００４２】
ここで、しきい値電圧が領域１に存在するAccumulation型トランジスタをバルク電流制御型（Ｉｂｕｌｋ ｃｏｎｔｒｏｌｌｅｄ）Accumulation型トランジスタ、他方、しきい値電圧が領域３に存在するAccumulation型トランジスタを蓄積電流制御型（Ｉａｃｃ ｃｏｎｔｒｏｌｌｅｄ）Accumulation型トランジスタと、本発明においては定義する。
【００４３】
いずれにしても、式（９〜１１）を用いれば、ＳＯＩ層の厚さＴＳＯＩと不純物原子濃度ＮＳＯＩの組み合わせによって、バルク電流制御（Ｉｂｕｌｋ ｃｏｎｔｒｏｌｌｅｄ）型デバイス、若しくは、蓄積電流制御（Ｉａｃｃ ｃｏｎｔｒｏｌｌｅｄ）型デバイスになるか、若しくは、しきい値電圧が領域２に存在するデバイスになるかが明確に分かる。
【００４４】
図３を参照すると、縦軸にＳＯＩ層の不純物濃度ＮＳＯＩ（ｃｍ−３）、横軸にＳＯＩ層の厚さＴＳＯＩ（ｎｍ）をとり、ＴＳＯＩとＮＳＯＩの組み合わせに対するデバイスの領域が示されている。ここで、しきい値電圧としては、ドレイン電流をチャンネル幅及びチャンネル長さで規格化した値（ＩＤ／（Ｗ／Ｌ））が一般的に回路のしきい値として定義される１μAとなる時のゲート電圧とした。
【００４５】
図３では、ＴＳＯＩとＮＳＯＩの組み合わせに応じて、（ａ）、（ｂ）、（ｃ）、及び（ｄ）の４つのゾーンに区分されており、ゾーン（ａ）はｎｏｒｍａｌｌｙ−ｏｎのデバイスに相当し、ゾーン（ｂ）は上記式（９）で表されるデバイス（即ち、バルク電流制御型（Ｉｂｕｌｋ ｃｏｎｔｒｏｌｌｅｄ）Accumulation型トランジスタ）の領域１に相当し、更に、ゾーン（ｃ）は式（１１）で表されるデバイス（蓄積電流制御型（Ｉａｃｃ ｃｏｎｔｒｏｌｌｅｄ）Accumulation型トランジスタ）の領域３に相当する。更に、ゾーン（ｄ）は、式（１０）で表されるデバイスの領域２に相当する。
【００４６】
従来よく知られていたAccumulation型トランジスタは、領域３に相当する蓄積電流制御型Accumulation型トランジスタであるか、もしくは、しきい値電圧が領域２に存在する実用的には使用しづらいトランジスタであったことが、本発明者等によって明らかになった。
【００４７】
ここで、本発明者等が新たに見出した蓄積電流制御型Accumulation型トランジスタについてより具体的に説明すると、蓄積電流制御型Accumulation型トランジスタのしきい値電圧は以下の数１２で示される通り、ゲート電圧がＶｆｂになった時である。
【００４８】
【数１２】
【００４９】
表４には、トランジスタの微細化世代に対する実効チャンネル長（Ｌｅｆｆ）、蓄積電流制御型Accumulation型トランジスタの電源電圧、電気的換算酸化膜厚（EOT）、平均的しきい値、式（１２）で与えられる蓄積電流制御型Accumulation型トランジスタのしきい値のばらつき許容値、NA-、ｎchannel、√nchannel、ｎchannel+√nchannel、ｎchannel-√nchannel、NA+、NA-、及び不純物原子濃度のばらつきによって生じるしきい値のばらつきの標準偏差が示されている。蓄積電流制御型Accumulation型トランジスタの電源電圧は蓄積電流制御型Accumulation型トランジスタトランジスタのゲート絶縁膜に印加される電界強度が８MV/cmになるまでの電圧とした。
【００５０】
【表４】
【００５１】
表４のＶＤＤ，Ａｃｃ−Ｍｏｄｅ及びＶＤＤ，Inversion−Ｍｏｄｅを比較しても明らかなように、Accumulation型トランジスタではトランジスタのオン状態とオフ状態の時にゲート絶縁膜に印加される電界方向が逆になるので、電源電圧はInversion型の電源電圧よりも大きくすることができる。これは、しきい値のばらつきの許容値をわずかに大きくすることができる点で有利である。
【００５２】
しかしながら、表４に示された蓄積電流制御型Accumulation型トランジスタで実現する際には、微細化世代では不純物原子濃度が小さすぎて、６５ｎｍ世代以降ではチャンネル領域に含まれる平均不純物原子濃度が１個以下になってしまう。これはＬＳＩ中にはチャンネル中に不純物原子が１個存在するトランジスタと、１個も存在しないトランジスタが多数存在することになるので、しきい値ばらつきとしては電源電圧の２３分の１を大きく超えてしまう。
【００５３】
以上説明したことをまとめると、Inversion型トランジスタでは４５ｎｍ以降では不純物原子濃度のばらつきによりＬＳＩ中のトランジスタのしきい値のばらつきに対する要求が満たせず、Ｉｎｔｒｉｎｓｉｃ型トランジスタではウェハの不純物原子濃度制御技術の不完全性によりいずれの世代でもＬＳＩ中のトランジスタのしきい値のばらつきに対する要求が満たせない。
【００５４】
更に、一般的に知られているAccumulation型トランジスタである蓄積電流制御型Accumulation型トランジスタでは、しきい値電圧がトランジスタ動作領域中の望ましくない領域に入るトランジスタが出来てしまう。このため、蓄積電流制御型Ａｃｃｕｍｕｌａｔｉｎ型トランジスタにおいては、６５nm以下の微細化世代ではチャンネル領域に含まれる不純物原子の平均個数が１個以下となってしまい、４５ｎｍ以下の微細化世代におけるＬＳＩを実現する場合、ＬＳＩ中のトランジスタのしきい値のばらつきに対する要求が満たせなかった。
【００５５】
本発明では、ＬＳＩにおけるしきい値のばらつきを抑え、電源電圧の２３分の１以下にすることができる半導体装置を提供する。
【課題を解決するための手段】
【００５６】
本発明によれば、２２nm以上の微細化世代において、チャンネル領域の不純物原子濃度の統計的ばらつきに対してしきい値電圧のばらつきを低く抑えることができるトランジスタが得られる。
【００５７】
更に、本発明によれば、ゲート電極に印加する電圧スイングを大きくとることができ、しきい値電圧のばらつきの許容値を引き上げることのできるトランジスタが得られる。
【００５８】
本発明者等は、チャンネル領域の不純物原子濃度を比較的高濃度にしつつ、その不純物原子濃度の変化に対するしきい値電圧の変化が小さくなるようにすれば、チャンネル領域の不純物原子濃度の統計的ばらつきに対してしきい値のばらつきを小さく抑えることができること、しかも、バルク電流制御型Accumulation型トランジスタを使うことによって実現できることを見出し、本発明に至ったものである。
【００５９】
具体的には、本発明の第１の態様によれば、チャンネル領域とその両端に設けたソース、ドレイン領域とを有するトランジスタであって、前記チャンネル領域をｎ型半導体で構成すると共にキャリアを電子とするか、または前記チャンネル領域をｐ型半導体で構成すると共にキャリアをホールとするAccumulation型トランジスタであって、前記チャンネル領域中のゲート絶縁膜/シリコン界面以外の領域にのみキャリアを伝導させるトランジスタの動作領域を有することを特徴とするバルク電流制御型Accumulation型トランジスタが得られる。
【００６０】
本発明の第２の態様によれば、トランジスタのドレイン電極に流れる電流がゲート電極に印加される電圧の増加に対して指数関数的に増加するサブスレショルド領域およびトランジスタのしきい値を含んだ動作領域中に、前記チャンネル領域中のゲート絶縁膜/シリコン界面以外の領域にキャリアを伝導させることを特徴とする請求項１に記載のバルク電流制御型Accumulation型トランジスタが得られる。
【００６１】
本発明の第３の態様によれば、前記チャンネル領域をＳＯＩ層で構成すると共に、該ＳＯＩ層の厚さを１００ｎｍより小さくし、該ＳＯＩ層の不純物原子濃度を２×１０１７[ｃｍ−３]より高くしたことを特徴とするバルク電流制御型Accumulation型トランジスタが得られる。
【００６２】
本発明の第４の態様によれば、第１の態様において前記ソース、ドレイン領域を前記チャンネル領域と同一導電型の半導体で構成したことを特徴とするバルク電流制御型Accumulation型トランジスタが得られる。
【００６３】
本発明の第５の態様によれば、前記ソース、ドレイン領域を、その仕事関数が前記チャンネル領域の半導体の仕事関数との差が０．３２ｅＶ以下であるような金属または金属半導体化合物で構成したことを特徴とする第１の態様に記載のバルク電流制御型Accumulation型トランジスタが得られる。
【００６４】
本発明の第６の態様によれば、前記チャンネル領域をｎ型シリコンで構成すると共に、前記ソース、ドレイン領域を、その仕事関数が−４．３７ｅＶ以上であるような金属または金属半導体化合物で構成したことを特徴とする第３の態様に記載のバルク電流制御型Accumulation型トランジスタが得られる。
【００６５】
本発明の第７の態様によれば、前記チャンネル領域をｐ型シリコンで構成すると共に、前記ソース、ドレイン領域を、その仕事関数が−４．９５ｅＶ以下であるような金属または金属半導体化合物で構成したことを特徴とする第３の態様に記載のバルク電流制御型Accumulation型トランジスタが得られる。
【００６６】
本発明の第８の態様によれば、前記トランジスタをノーマリーオフ型としたことを特徴とする請求項１〜５の一つに記載のバルク電流制御型Accumulation型トランジスタが得られる。
【００６７】
本発明の第９の態様によれば、前記チャンネル領域をＳＯＩ層で構成すると共に、該ＳＯＩ層の厚さを、ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に、前記チャンネル領域と前記ソース領域の接触部分において前記半導体層に形成される空乏層の厚さより小さくしたことを特徴とする第６の態様に記載のバルク電流制御型Accumulation型トランジスタが得られる。
【００６８】
本発明の第１０の態様によれば、ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に前記チャンネル領域と前記ソース領域の接触部分においてゲート絶縁膜上に設けられるゲート電極と前記チャンネル領域の半導体層との仕事関数差により前記半導体層に形成される空乏層が前記半導体層の深さ方向にとぎれなく形成されるように、前記ＳＯＩ層の厚さ、前記ＳＯＩ層の不純物原子濃度、および前記チャンネル領域上のゲート電極の仕事関数を定めたことを特徴とする第７の態様に記載のバルク電流制御型Accumulation型トランジスタが得られる。
【００６９】
本発明の第１１の態様によれば、前記ＳＯＩ層の厚さが１０ｎｍ以下であると共に、前記チャンネル領域の不純物原子濃度が５×１０１７[ｃｍ−３]以上であることを特徴とする請求項１〜８の態様の一つに記載のバルク電流制御型Accumulation型トランジスタが得られる。
【００７０】
本発明の第１２の態様によれば、第１〜９の態様の一つに記載のトランジスタを少なくとも二つ有し、その一方をｎチャンネルトランジスタ、他方をｐチャンネルトランジスタとしたことを特徴とするバルク電流制御型Accumulation型ＣＭＯＳ半導体装置が得られる。
【００７１】
本発明の第１３の態様によれば、前記ｎチャンネルトランジスタおよびｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有するようにしたことを特徴とする請求項１０に記載のバルク電流制御型Accumulation型ＣＭＯＳ半導体装置が得られる。
【００７２】
本発明の第１４の態様によれば、前記ｎチャンネルトランジスタおよびｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有するようにしたことを特徴とする請求項１０に記載のバルク電流制御型Accumulation型ＣＭＯＳ半導体装置が得られる。
【００７３】
本発明の第１５の態様によれば、前記ｎチャンネルトランジスタのチャンネル領域の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有し、かつ前記ｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有するようにしたことを特徴とする第１０の態様に記載のバルク電流制御型Accumulation型ＣＭＯＳ半導体装置が得られる。
【発明の効果】
【００７４】
本発明によれば、しきい値電圧がチャンネル領域の不純物原子濃度の変化に対して影響が小さくなるので、微細化世代においても不純物原子濃度の統計的ばらつきに対してしきい値電圧のばらつきが小さくすることができ、しきい値電圧のばらつきによって決まるＬＳＩの故障発生確率を低減することができるという効果がある。
【図面の簡単な説明】
【００７５】
【図１】Inversion型トランジスタにおける、微細化世代Ｌと、電源電圧のばらつきの許容値（ＶＤＤ／２３）としきい値電圧のばらつきの標準偏差σＶｔｈを示す図である。
【図２】Inversion型トランジスタにおける、微細化世代Ｌに対する電源電圧のばらつきの許容値（ＶＤＤ／２３）としきい値電圧のばらつきの標準偏差σＶｔｈ、及びＩｎｔｒｉｎｓｉｃ型トランジスタでチャンネル領域中に不純物原子が１個の存在しないトランジスタと１個存在するトランジスタのしきい値の差ΔＶｔｈを示す図である。
【図３】半導体層（ＳＯＩ層）の膜厚（ＴＳＯＩ）とＳＯＩ層の不純物原子濃度ＮＳＯＩで領域を定義した場合、動作の異なるトランジスタが得られることを示す図であり、ゾーン（a）で示されるＮｏｒｍａｌｌｙ ｏｎ型になる領域、ゾーン（ｂ）で示されるバルク電流制御型になる領域、ゾーン（ｃ）で示される蓄積層電流制御型になる領域、及びゾーン（ｄ）で示されるしきい値電圧領域においてドレイン電流がゲート電圧に対して指数関数的に増加しないトランジスタになる領域を示している。
【図４】Inversion型トランジスタ及びバルク電流制御型Accumulation型トランジスタにおける、微細化世代Ｌに対する電源電圧のばらつきの許容値（ＶＤＤ／２３）としきい値電圧のばらつきの標準偏差σＶｔｈの関係を示す図である。
【図５】（ａ）及び（ｂ）は、本発明の実施例１に係るバルク電流制御型Accumulation型ｎチャンネルトランジスタ及びｐチャンネルトランジスタを示す図である。
【図６】（ａ）及び（ｂ）は、バルク電流制御型Accumulation型トランジスタの特性を示す図である。
【図７】本発明の実施例２に係るバルク電流制御型ＣＭＯＳ半導体装置を示す図である。
【発明を実施するための形態】
【００７６】
バルク電流制御型Accumulation型トランジスタの分析：
バルク電流制御型Accumulation型トランジスタのしきい値は、ドレイン電流がゲート電圧に対して指数関数的に増加する領域から指数関数的に増加しなくなる領域への境である。すなわち、図３に示したゾーンｂとゾーンｄ（即ち、領域１と領域２）との遷移点である。よって、バルク電流制御型Accumulation型トランジスタのしきい値電圧は、シリコン領域の空乏層の厚さがＴＳＯＩと等しくなる時のゲート電圧であり、以下の数１３で与えられる。
【００７７】
【数１３】
【００７８】
ここで、式（１３）の右辺の第4項と第５項はいずれもＮＳＯＩの関数であるが、第４項と第5項はＮＳＯＩの変化に対する増減がそれぞれ逆である。これはバルク電流制御型Accumulation型トランジスタのしきい値電圧がＮＳＯＩの変化に対して変化が小さいことを示している。
【００７９】
表５には、トランジスタの微細化世代に対する実効チャンネル長（Ｌｅｆｆ）、バルク電流制御型Accumulation型トランジスタの電源電圧、電気的換算酸化膜厚（EOT）、平均的しきい値、バルク電流制御型Accumulation型トランジスタのしきい値のばらつき許容値、NA-、ｎchannel、√nchannel、ｎchannel+√nchannel、ｎchannel-√nchannel、NA+、NA-、及び不純物原子濃度のばらつきによって生じるしきい値のばらつきの標準偏差が示されている。また、バルク電流制御型Accumulation型トランジスタの電源電圧はバルク電流制御型Accumulation型トランジスタのゲート絶縁膜に印加される電界強度が８MV/cmになるまでの電圧とした。
【００８０】
尚、表５には、比較のためにInversion型トランジスタの電源電圧のばらつき許容値も示されている。
【００８１】
バルク電流制御型Accumulation型トランジスタではトランジスタのオン状態とオフ状態の時にゲート絶縁膜に印加される電界方向が逆になると共に、ゲート電圧がしきい値電圧の時にも電界強度を０ＭＶ／ｃｍ以下にすることができるので、電源電圧は蓄積電流制御型Accumulation型の電源電圧よりも大きくすることができる。これは、しきい値のばらつきの許容値を大きくすることができる点で有利である。
【００８２】
実際、表５に示されているように、バルク電流制御型Accumulation型トランジスタの電源電圧のばらつき許容値σ（＝ＶＤＤＩｂｕｌｋ／２３）（ｍＶ）は９０ｎｍ世代の許容値で８３．９ｍＶであり、他方、しきい値のばらつきの標準偏差σＶｔｈ（ｍＶ）は２１．３ｍＶとなっている。このように、９０ｎｍ微細化世代では、電源電圧のばらつき許容値σはしきい値のばらつきの標準偏差よりも大きい。同様に、２２ｎｍ世代の微細化世代においても、電源電圧のばらつき許容値σ（３８．７ｍＶ）は、しきい値のばらつき３２．１ｍＶよりも大きい。したがって、バルク電流制御型Accumulation型トランジスタでは、２２ｎｍ以上の世代においても、チャンネル領域の不純物原子濃度の統計的なばらつきで決まるしきい値電圧のばらつきがＬＳＩの動作を制限しないことがわかる。
【００８３】
【表５】
【００８４】
ここで、図４を参照すると、Inversion型トランジスタ及びバルク電流制御型Accumulation型トランジスタについて、微細化世代Ｌに対するしきい値電圧のばらつきの許容値（ＶＤＤ／２３）としきい値電圧のばらつきσＶｔｈが示されている。
【００８５】
具体的に説明すると、図4の縦軸及び横軸はそれぞれ電圧（ｍＶ）及び微細化世代（ｎｍ）をあらわし、曲線Ｃ１及びＣ２は、バルク電流制御型Ａｃｃｕｍｕｌａｔｉｏｎ型トランジスタのしきい値電圧のばらつきσＶｔｈ及び電源電圧のばらつき許容値（ＶＤＤ，Ａｃｃ／２３）をそれぞれ示している。他方、曲線Ｃ３及びＣ４はInversion型トランジスタのしきい値電圧のばらつきσＶｔｈ及び電源電圧のばらつき許容値（ＶＤＤ，Ｉｎｖ／２３）をそれぞれ示している。
【００８６】
曲線Ｃ１及びＣ２からも明らかなとおり、バルク電流制御型Accumulation型トランジスタは２２ｎｍ世代においても、しきい値電圧のばらつきσＶｔｈが電源電圧のばらつき許容値（ＶＤＤ／２３）よりも小さくなっている。このことは、チャンネル領域の不純物濃度の統計的ばらつきによって、１兆個のゲートのＬＳＩを１０ＧＨｚクロックレートで１０年間動作させても不良が起こらないことを意味している。
【００８７】
また、バルク電流制御型Accumulation型トランジスタのしきい値電圧のばらつきはいずれの世代においてもInversion型トランジスタのしきい値電圧ばらつきより小さい。これは、同じ世代であっても、バルク電流制御型Accumulation型トランジスタでは、Inversion型トランジスタと比べて、より多くのゲートを有するＬＳＩ、より高速動作をするＬＳＩ、より長い期間動作させるＬＳＩを、故障を起こさないで実現できることを示している。
【実施例１】
【００８８】
図５（a）及び（ｂ）を参照すると、本発明の実施例１に係るバルク電流制御型Accumulation型ｎチャンネルトランジスタ（以下、単に、ｎチャンネルトランジスタと呼ぶ）が比較例と共に示されている。
【００８９】
図５（ａ）は比較例（蓄積層電流制御型Ａｃｃｕｍｕｌａｔｉｏｎ型トランジスタ）であり、ｐ型シリコンによって形成された支持基板上に、１００ｎｍ程度の厚さの埋込酸化膜によって分離されたｎ型Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）層（以下、半導体層と呼ぶ）４が形成されている。ここで、半導体層４はチャンネル領域を形成しており、図示されたチャンネル領域の表面は、（１００）面方位を有し、半導体層４は５０ｎｍの膜厚を有している。
【００９０】
更に、チャンネル領域を形成する半導体層４の両側には、チャンネル領域と同一導電型で、チャンネル領域よりも高い不純物原子濃度を有するｎ＋半導体によって形成されたソース・ドレイン領域２及び３が設けられている。
【００９１】
半導体層４によって形成されたチャンネル領域上には、電気的等価膜厚（ＥＯＴ）で７．５ｎｍの酸化膜によって形成されたゲート絶縁膜が設けられており、当該ゲート絶縁膜上には、ｐ＋ポリシリコンのゲート電極１が設けられている。図示されたｎチャンネルトランジスタのゲート長は０．６μｍで、ゲート幅は２０．０μｍである。ここで、チャンネル領域の平均的な不純物原子濃度は、１ｘ１０１６ｃｍ−３であり（したがって、このデバイスは図３のＡに相当するものである）、当該チャンネル領域と接触しているソース・ドレイン領域２、３は２×１０２０ｃｍ−３の半導体と金属半導体化合物によって形成されている。金属半導体化合物はＡｌシリサイドであるが、これはｎチャンネルトランジスタの場合はＮｉシリサイドやＥｒシリサイド、またはＹシリサイド等にして、半導体との接触抵抗を１×１０−１１Ωｃｍ２以下に抑え、ソース・ドレイン領域の半導体部分の直列抵抗と合わせてもトランジスタの直列抵抗としては１．０Ωμｍとなるようにしてもよい。また、ｎチャンネルトランジスタの場合、ソース・ドレイン層を仕事関数が−４．３７ｅＶ以上の金属または金属半導体化合物で形成しても良い。
【００９２】
一方、図５（ｂ）に示された本発明の実施例によるバルク電流制御型Ａｃｃｕｍｕｌａｔｉｏｎ型ｎチャンネルトランジスタは、図５（ａ）と同様に、ｐ型シリコンによって形成された支持基板上に、１００ｎｍ程度の厚さの埋込酸化膜によって分離されたｎ型半導体層８が形成されている。ここで、半導体層８はチャンネル領域を形成しており、図示されたチャンネル領域の表面は、（１００）面方位を有し、半導体層８は５０ｎｍの膜厚を有している。ｎ型半導体層８によって形成されたチャンネル領域の両側には、当該チャンネル領域と同一導電型で、不純物原子濃度がチャンネル領域よりも高いｎ＋半導体によって形成されたソース・ドレイン領域６及び７を備えている。半導体層８によって形成されたチャンネル領域上には、電気的等価膜厚（ＥＯＴ）で７．５ｎｍの酸化膜によって形成されたゲート絶縁膜が設けられており、当該ゲート絶縁膜上には、ｐ＋ポリシリコンのゲート電極５が設けられている。図示されたｎチャンネルトランジスタは、図５（ａ）のｎチャンネルトランジスタと同様、ゲート長は０．６μｍで、ゲート幅は２０．０μｍである。
【００９３】
ここで、チャンネル領域の平均的な不純物原子濃度は、２×１０１7ｃｍ−３であり（図３のＢに相当する）、当該チャンネル領域と接触しているソース・ドレイン領域６、７は２×１０２０ｃｍ−３の不純物濃度を有する半導体と金属半導体化合物によって形成されている。金属半導体化合物はＡｌシリサイドを用いることができるが、ＮｉシリサイドやＥｒシリサイド、またはＹシリサイド等にして、半導体との接触抵抗を１×１０−１１Ωｃｍ２以下に抑え、ソース・ドレイン領域の半導体部分の直列抵抗と合わせてもトランジスタの直列抵抗としては１．０Ωμｍとなるようにしてもよい。ソース・ドレイン層を仕事関数が−４．３７ｅＶ以上の金属または金属半導体化合物で形成しても良いことは図５（ａ）と同様である。
【００９４】
以上はｎチャンネルトランジスタの例であるが、これらのトランジスタはｐチャンネルトランジスタでも構わない。
【００９５】
尚、ｐチャンネルトランジスタの場合、ソース・ドレイン電極はＰｄシリサイドやＰｔシリサイドにして半導体との接触抵抗を１ｘ１０−１１Ωｃｍ２以下に抑え、ソース・ドレイン領域の半導体部分の直列抵抗と合わせてもトランジスタの直列抵抗としては１．０Ωμｍとなっているものでも構わない。またｐチャンネルトランジスタの場合、ソース・ドレイン領域６、７を仕事関数が−４．９５ｅＶ以下の金属または金属半導体化合物で形成してもよい。
【００９６】
いずれにしても、図５（ｂ）に示されたトランジスタにおけるソース、ドレイン領域の仕事関数と、チャンネル領域の半導体層の仕事関数との差が０．３２ｅＶ以下になるように、ソース、ドレイン領域の材料が選択されている。
【００９７】
図５（ａ）及び（ｂ）示されたｎチャンネルトランジスタは、ゲート電極１及び５に印加される電圧がソース電極Ｓに印加される電圧と等しい時にドレイン電極Ｄに印加される電圧が０Ｖから電源電圧まで変化した際に、チャンネル領域とソース領域の接触部分においてチャンネル領域の半導体層に形成される空乏層の厚さが５０ｎｍよりも長いのでノーマリーオフを実現している。
【００９８】
図６（ａ）及び（ｂ）を参照すると、それぞれ、図５（ａ）及び（ｂ）に示されたｎチャンネルトランジスタの特性が示されている。図６（ａ）及び（ｂ）には、上から順にｎチャンネルトランジスタのドレイン電圧が５０ｍＶであった時のドレイン電流とゲート電圧の関係及び、ドレイン電流のゲート電圧に対する１次微分と２次微分のゲート電圧の関係がそれぞれ示されている。更に、図６（ａ）及び（ｂ）の最下段には、式（８〜１０）から得られるＩａｃｃとＩｂｕｌｋおよびＩａｃｃとＩｂｕｌｋの合計からなるＩｔｏｔａｌの計算値も示してある。 ここで、しきい値電圧はＷ／Ｌで規格化したドレイン電流が１μＡ流れる時のゲート電圧であり、（a）では１．０５ Ｖ、（ｂ）では０．２８ Ｖである。（a）は蓄積層電流制御型Ａｃｃｕｍｕｌａｔｉｏｎ型トランジスタであるので、しきい値電圧領域ではＩａｃｃがドレイン電流の主成分であるが、（ｂ）の本発明によるバルク電流制御型Accumulation型トランジスタでは、しきい値電圧領域ではＩｂｕｌｋがドレイン電流の主成分である。
【００９９】
また、図６の上段の図に示すように、ドレイン電流のゲート電圧に対する２次微分では、（a）ではＩａｃｃの増加に対応する一つのピークしか見られないが、（ｂ）ではしきい値電圧領域付近のＩｂｕｌｋの増加に対応するピークとしきい値電圧よりゲート電圧が大きい領域でのＩａｃｃの増加に対応するピークの２つのピークが見られる。
【０１００】
図５（ｂ）に示されたバルク電流制御型トランジスタは、ゲート電極Ｇに印加される電圧がソース電極Ｓに印加される電圧と等しい時に、ドレイン電極Ｄに印加される電圧が０Ｖから電源電圧まで変化した際、チャンネル領域８とソース領域６の接触部分においてゲート絶縁膜上に設けられるゲート電極５とチャンネル領域の半導体層８との仕事関数差により前記半導体層８に形成される空乏層が前記半導体層の深さ方向にとぎれなく形成されるように、半導体層８の厚さＴＳＯＩ、当該半導体層８の不純物原子濃度ＮＳＯＩ、ゲート電極５の仕事関数を定めている。
【０１０１】
また、図５（ｂ）に示した実施例では、チャンネル領域を形成する半導体層８の膜厚が５０ｎｍで、且つ、不純物原子濃度がそれぞれ２×１０１７ｃｍ−３である例を示したが、図３のゾーンｂからも明らかなとおり、半導体層８の膜厚ＴＳＯＩが薄くなれば、その不純物原子濃度ＮＳＯＩを高くする。例えば、半導体層８の膜厚ＴＳＯＩが１０ｎｍ以下である場合には、５×１０１７ｃｍ−３以上の不純物原子濃度ＮＳＯＩにする。
【０１０２】
上記した説明では、半導体層（SOI）層が（１００）面方位である場合について説明をしたが、いずれの面方位の場合でも上記の説明と同等の効果がある。例えば、チャンネル領域の少なくとも一部を（１００）面から±１０°以内の面で形成しても良いし、（１１０）面または（１１０）面から±１０°以内の面で形成しても良い。
【実施例２】
【０１０３】
図７を参照して、本発明の実施例２に係るバルク電流制御型ＣＭＯＳ半導体装置を説明する。図示されたバルク電流制御型ＣＭＯＳ半導体装置はｎチャンネル及びｐチャンネルトランジスタによって構成されている。図示されたバルク電流制御型ＣＭＯＳ半導体装置は、支持基板２０上に１００ｎｍ厚さの埋め込み酸化膜２１で分離された半導体層（ＳＯＩ）層に形成される。
【０１０４】
この例の場合、半導体層は１０ｎｍの（１１０）面方位から８°傾いた（５５１）面方位のｎ型の半導体層であり、当該半導体層はｎチャンネルトランジスタになる部分とｐチャンネルトランジスタになる部分とにエッチングにより分離される。次に、不純物原子濃度調整のために、当該半導体層のｎチャンネルトランジスタになる部分にはリンが注入され、ｐチャンネルトランジスタになる部分にはボロンが注入される。これによって、ｎチャンネルトランジスタ及びｐチャンネルトランジスタのしきい値が調整される。この例では、各トランジスタのしきい値が図３のゾーンｂ内になるように、半導体層の膜厚（ＴＳＯＩ）及び不純物原子濃度（ＴＳＯＩ）が調整され、チャンネル領域の半導体層４及び８が形成される。例えば、ｎチャンネルトランジスタのチャンネル領域４の不純物原子濃度は３ｘ１０１８ｃｍ−３であり、他方、ｐチャンネルトランジスタのチャンネル領域８の不純物原子濃度は３ｘ１０１８ｃｍ−３である。
【０１０５】
次に、電気的酸化膜等価絶縁膜厚で１ｎｍのSi3N4膜が各トランジスタのチャンネル領域４及び８表面に、マイクロ波励起のプラズマ装置で形成され、ゲート絶縁膜２３が形成される。ここで、チャンネル領域の表面はPeak to Valleyが０．１６ｎｍ以下となるような平坦化処理を受けており、ゲート絶縁膜２３とチャンネル領域との間の界面は原子オーダーで極めて平坦である。また、ゲート絶縁膜２３はSiO2膜や、HfOx,ZrOx,La2O3等の金属酸化膜、PrxSiyNz等の金属窒化物当の高誘電材料を用いても良い。
【０１０６】
その後、ゲート絶縁膜２３上にTa膜を形成し、それぞれ所望のゲート長、ゲート幅にエッチングし、ゲート電極１及び５を形成する。このとき、ｎチャンネルトランジスタもｐチャンネルトランジスタのチャンネル領域４、８とゲート電極１、５との仕事関数差によりおよそ厚さ１８ｎｍの空乏層が形成されるので半導体層４、８が完全に空乏化しているのでノーマリーオフになっている。
【０１０７】
その後、ｎチャンネルトランジスタ領域のソース・ドレイン層にヒ素を注入し活性化を行って、不純物原子濃度２ｘ１０２０ｃｍ−３のソース領域２及びドレイン領域３を形成し、ｐチャンネルトランジスタ領域のソース・ドレイン層にはボロンを注入し活性化を行い、不純物原子濃度２ｘ１０２０ｃｍ−３のソース領域６及びドレイン領域７を形成する。
【０１０８】
さらに、配線層としてゲート配線２５、出力配線２６、電源配線２７および電源配線２８を形成する。
【０１０９】
上記したＣＭＯＳ半導体装置は（５５１）面方位以外の面方位、例えば（１００）面方位のSOI層上に作製したものでもよい。
【産業上の利用可能性】
【０１１０】
本発明によれば、半導体層（ＳＯＩ層）の膜厚が１００ｎｍより薄く、基板濃度が２×１０１７[ｃｍ−３]より高いバルク電流制御型Accumulation型ｎチャンネル及びｐチャンネルトランジスタ、及びこれらのトランジスタによって構成されたＣＭＯＳ回路について説明したが、本発明はこれに限定されることなく、各種の素子並びに電子回路にも適用できる。
【符号の説明】
【０１１１】
１、５ ゲート電極
２、３、６、７ ソース・ドレイン領域
４、８ 半導体層（ＳＯＩ層）
【技術分野】
【０００１】
本発明は、ＩＣ、ＬＳＩ等の半導体装置に関するものである。
【背景技術】
【０００２】
従来、ＩＣ、ＬＳＩ等の半導体装置において広く使われているのは、チャネル領域に反転層を形成する形式のInversion型トランジスタである。このトランジスタにおいては、トランジスタの構造微細化に伴って影響が大きくなるショートチャンネル効果を抑制するために構造微細化に伴いチャンネル領域の不純物原子濃度を高める必要があった。一方、トランジスタのしきい値のばらつきはチャンネル領域の不純物原子濃度のばらつきに起因している。このため、構造微細化に伴い、チャンネル面積の二乗根にほぼ逆比例して増加するトランジスタのしきい値のばらつきをInversion型トランジスタでは抑制出来ず、ＬＳＩの信頼性が確保できないという問題があった。
【０００３】
ここで、例えば、１兆（１０１２）個のトランジスタから構成されるＬＳＩを１０ＧＨｚのクロックレートで１０年間誤動作を一切起こさないように動作させるためには、電源電圧としきい値電圧とは以下の数１の関係を満たす必要があることが指摘されている（非特許文献１）。
【０００４】
【数１】
【０００５】
ここで、ＶＤＤはＬＳＩの電源電圧、σＶｔｈはしきい値のばらつきの標準偏差である。式（１）からも明らかなとおり、しきい値のばらつきによるＬＳＩの誤動作を抑制するためには電源電圧を高めることが効率的であるが、トランジスタのゲート絶縁膜の信頼性を考慮すると、ゲート絶縁膜に印加出来る電界の絶対値が例えば８ＭＶ／ｃｍなどと決まるので、結果としてゲート電極に印加する電源電圧は、構造微細化と共に膜厚が薄くなるゲート絶縁膜の微細化と併せて小さくしなければならず、しきい値のばらつきは微細化に伴い、より小さく抑えなくてはならない。
【０００６】
一方、半導体に、ｎ型半導体やｐ型半導体としての機能を持たせるために必要なドーピング技術や不純物の活性化技術においては、最終的に活性化する不純物原子数がある領域を規格したときに平均ｎ個であれば、その領域が多数個ある際には、平均個数の二乗根である√ｎ個だけの標準偏差を持つ正規分布に従った統計的ばらつきが生じることが知られている。
【０００７】
バルク半導体を用いたInversion型トランジスタの場合、一般的にトランジスタのしきい値Ｖｔｈは以下の数２によって与えられる。
【０００８】
【数２】
【０００９】
ここで、εsi [F/cm]はシリコンの誘電率、ｑ [C]は素電荷量、NA [cm-3]はチャンネル領域のアクセプタ型不純物原子濃度、Cox[F/cm2]はゲート絶縁膜容量である。また、Ｖｆｂ [V]はフラットバンド電圧、φＢ [V]はシリコンにおけるバンドギャップの中間のエネルギーレベルからフェルミレベルまでの電位差である。
【００１０】
式（２）はｎチャンネルInversion型トランジスタのしきい値の式を示しており、ｐチャンネルInversion型トランジスタの場合は、NAには、ドナー型不純物原子濃度であるND [cm-3]を用いる。Ｖｆｂ及びφＢはそれぞれ以下の数３、数４によって与えられる。
【００１１】
【数３】
【数４】
【００１２】
ここで、φｍはゲート電極の仕事関数、χsiはシリコンの電子親和力、Egはシリコンのバンドギャップをそれぞれ[V]単位で示している。Qfはゲート絶縁膜に含まれる電荷を、シリコンとゲート絶縁膜の界面に存在すると仮定した際の電荷密度[C/cm2]である。
【００１３】
式（２）〜式（４）から分かるようにInversion型トランジスタのしきい値はチャンネル領域中の不純物原子濃度の関数である。
【００１４】
ここで、チャンネル領域の平均不純物原子密度がＮＡ [cm-3]であれば、チャンネル領域中に含まれる不純物原子の平均個数は以下の数５で表すことができる。
【００１５】
【数５】
【００１６】
ここで、ｎchannelはチャンネル領域中に含まれる不純物原子の平均個数[個]、Leffは実効チャンネル長[cm]、Weffは実効チャンネル幅[cm]、Wdepは最大空乏層幅[cm]である。よって、標準偏差分だけ不純物原子の個数が増減してばらついた時のチャンネル中の不純物原子濃度は以下の数６、数７で表される。
【００１７】
【数６】
【数７】
【００１８】
ここで、NA+は標準偏差分だけ不純物原子の個数が増加した場合の不純物原子濃度[cm-3]、NA-は標準偏差分だけ不純物原子の個数が減少した場合の不純物原子濃度[cm-3]である。チャンネル領域の不純物原子濃度がNA+、もしくはNA-であった場合のしきい値をそれぞれVth(NA+)、Vth(NA-)とすれば、しきい値のばらつきの標準偏差は以下の数８で与えられる。
【００１９】
【数８】
【００２０】
表１には、トランジスタの微細化世代に対する実効チャンネル長、Inversion型トランジスタの電源電圧、電気的換算酸化膜厚（EOT）、平均的しきい値、式（１）で与えられるしきい値のばらつき許容値、NA-、ｎchannel、√nchannel、ｎchannel+√nchannel、ｎchannel-√nchannel、NA+、NA-、及び不純物原子濃度のばらつきによって生じるしきい値のばらつきの標準偏差が示されている。
【００２１】
図１を参照すると、トランジスタの微細化世代に対する式（１）で与えられるしきい値のばらつき許容値（σ＝（ＶＤＤ／２３））及び不純物原子濃度のばらつきによって生じるしきい値のばらつきの標準偏差σＶｔｈを示す。ここで、Inversion型トランジスタの電源電圧はInversion型トランジスタのゲート絶縁膜に印加される電界強度が８MV/cmになるまでの電圧とした。また、実効チャンネル幅Weffの値は微細化世代Lと等しい。
【００２２】
【表１】
【００２３】
表１及び図１から分かる通り、Inversion型トランジスタでは、４５ｎｍ以降の世代、即ち、４５ｎｍより微細化された世代（即ち、３０ｎｍ或いは２０ｎｍの微細化世代）では、標準偏差σＶｔｈ（ここでは、Inversion型トランジスタであるため，σＶｔｈ，ｉｎｖであらわす）がしきい値の許容値ＶＤＤ／２３（即ち、ＶＤＤ，ｉｎｖ／２３）を越えているため、チャンネル領域の不純物原子濃度のばらつきによって、1兆個のトランジスタからなるＬＳＩが１０ＧＨｚのクロックレートで１０年間全く誤作動を起こさないという性能要求を満たすことが出来なかった。
【００２４】
一方、チャンネル領域の平均不純物原子濃度が０[cm-3]であるIntrinsic型トランジスタにおいては、シリコンウェハの不純物制御技術の不完全性に起因してしきい値のばらつきによって性能要求を満たすことが出来なかった。
【００２５】
Intrinsic型トランジスタについてより具体的に説明すると、シリコンウェハの不純物原子濃度を徹底的に抑制したとしても、トランジスタが多数個あった場合、チャンネル領域には１個不純物原子が存在するトランジスタが出現する可能性がある。この場合、チャンネル領域中に不純物原子が１個も存在しないトランジスタと、不純物原子が１個存在するトランジスタのしきい値の差ΔＶth,intrinsicは、微細化世代に対して表２及び図２に示す通りとなる。いずれの世代においてもチャンネル領域中に不純物原子が１個の存在しないトランジスタと不純物原子が１個存在するトランジスタのしきい値の差ΔＶth,intrinsicは、電源電圧の２３分の１を大きく超え、LSIを構成するトランジスタに一つでもチャンネル領域中に不純物原子が１個存在するトランジスタが存在すると誤作動を引き起こしてしまう。
【００２６】
【表２】
【００２７】
ここで、チップ面積が４．０ｃｍ２のLSIチップに、最密になるようにトランジスタを作りこむと、チップ中の、トランジスタのチャンネル領域の総和は０．２８６ｃｍ２となる。表３には、ｎ型とｐ型不純物原子の総和の濃度が１０１３〜１０６ｃｍ−３のシリコンウェハを用いた際に、各微細化世代のチップ中に含まれるLSIの誤動作を誘起するチャンネル領域中に不純物原子が１個含まれるトランジスタの数を示す。ここで、Intrinsic型トランジスタではノーマリーオフを実現するためにはSOI（Silicon on Insulator）構造を用いなければならないが、ショートチャンネル効果を十分抑制するためにSOI層の膜厚は実効チャンネル長の４分の１とした。LSI中のトランジスタに誤動作を誘起するトランジスタの数が１個以下に抑えるにはシリコンウェハの不純物原子濃度を１０７ｃｍ−３程度に抑える必要があり、実用的に実現不可能なレベルである。
【００２８】
【表３】
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】ＷＯ２００８／００７７４９Ａ１
【非特許文献】
【００３０】
【非特許文献１】T. Ohmi, M. Hirayama, and A. Teramoto, “New era of silicon technologies due to radical reaction based semiconductor manufacturing,” J. Phys., D, Appl. Phys. vol.39 pp.R1-R17, 2006.
【発明の概要】
【発明が解決しようとする課題】
【００３１】
本発明は、チャンネル領域の不純物原子濃度の統計的ばらつきに対してしきい値電圧のばらつきを低く抑えることのできるトランジスタを提供することを目的とする。
【００３２】
本発明はまた、ゲート電極に印加する電圧スイングを大きくとることができ、しきい値電圧のばらつきの許容値を引き上げることのできるトランジスタを提供することを目的とする。
【００３３】
本発明者等は、チャンネル領域の不純物原子濃度を比較的高濃度にしつつ、その不純物原子濃度の変化に対するしきい値電圧の変化が小さくなるようにすれば、チャンネル領域の不純物原子濃度の統計的ばらつきに対してしきい値のばらつきを小さく抑えることができること、バルク電流制御型Accumulation型トランジスタを使うことによってしかその実現はできないこと、を新に見出し本発明に至ったものである。
【００３４】
本発明による課題を解決するための手段を記載する前に、本発明の概念を詳細に説明する。
【００３５】
本発明者等は、特許文献１において、ゲート電圧を高くできるAccumulation型のトランジスタを提案した。しかしながら、このようなAccumulation型トランジスタであっても、３２ｎｍ以下の微細化世代ではしきい値のばらつきに対する要求が満たせないことを見出した。
【００３６】
このことを具体的に説明すると、Accumulation型トランジスタの場合、特許文献１に記載されている通り、チャンネル領域を流れる電流成分を、ゲート絶縁膜とシリコンの界面付近の蓄積層を流れる電流成分（Iacc [A]）と、チャンネル領域の蓄積層以外の領域を流れる電流成分（Ibulk [A]）とに分類することができる。
【００３７】
グラデュアルチャンネル近似によれば、ゲート電圧（VG [V]）が比較的小さい領域では、ドレイン電流（ID [A]）とゲート電圧の関係は以下の数９、数１０、数１１によって表すことができる。ここで、Vfb [V]はフラットバンド電圧、Wdep [cm]はシリコンの空乏層幅、TSOI [cm]はSOI層の厚さ、ＮＳＯＩはＳＯＩ層の不純物原子濃度である。
【００３８】
【数９】
【数１０】
【数１１】
【００３９】
ここで、Dnbulk [cm2/s]はチャンネル領域のゲート絶縁膜とシリコンの界面付近以外の領域の電子の拡散係数、NSOI [cm-3]はSOI層の不純物原子濃度、β [V-1]は熱エネルギーの逆数、φ(x) [V]はシリコンとゲート絶縁膜から距離ｘの深さにおける不純物原子濃度がNSOIのバルクのシリコンのフェルミレベルからの電位の変異、VD [V]はドレイン電圧、Vtsoi [V]はWdep=TSOIとなる時のVG、Tacc [cm]は蓄積層幅、Dnacc [cm2/s]はチャンネル領域のゲート絶縁膜とシリコンの界面付近の領域の電子の拡散係数、nacc(0)とnacc(L) [cm-3]はそれぞれソース電極端及びドレイン電極端におけるチャンネル領域中の蓄積層の電子濃度である。式（９）〜（１１）はｎチャンネルトランジスタについて示しているが、pチャンネルトランジスタについてもDnbulk、Dnacc等のパラメータを正孔に対しての値に変更することで用いることができる。
【００４０】
上式（９）及び（１１）で表される領域１及び３では、ドレイン電流はゲート電圧に対して指数関数的に変化する。これは、式（９）の項ｅｘｐ−β（ＶＴＳＯＩ−（Ｖｇ−Ｖｆｂ））が指数関数的に変化し、また、式（１１）の項（ｎａｃｃ（０）−ｎａｃｃ（Ｌ）／Ｌ）が指数関数的に変化するからである。
【００４１】
一方、式（１０）で表される領域２では、（ＴＳＯＩ−ＷＤｅｐ）に依存して変化するドレイン電流はゲート電圧に対して二乗根で比例する。実用的には、しきい値はゲート電圧に対してドレイン電流が指数関数的に変化する領域に設定することが望ましいから、ここでは、しきい値電圧が領域２に存在するトランジスタについては検討しないものとする。
【００４２】
ここで、しきい値電圧が領域１に存在するAccumulation型トランジスタをバルク電流制御型（Ｉｂｕｌｋ ｃｏｎｔｒｏｌｌｅｄ）Accumulation型トランジスタ、他方、しきい値電圧が領域３に存在するAccumulation型トランジスタを蓄積電流制御型（Ｉａｃｃ ｃｏｎｔｒｏｌｌｅｄ）Accumulation型トランジスタと、本発明においては定義する。
【００４３】
いずれにしても、式（９〜１１）を用いれば、ＳＯＩ層の厚さＴＳＯＩと不純物原子濃度ＮＳＯＩの組み合わせによって、バルク電流制御（Ｉｂｕｌｋ ｃｏｎｔｒｏｌｌｅｄ）型デバイス、若しくは、蓄積電流制御（Ｉａｃｃ ｃｏｎｔｒｏｌｌｅｄ）型デバイスになるか、若しくは、しきい値電圧が領域２に存在するデバイスになるかが明確に分かる。
【００４４】
図３を参照すると、縦軸にＳＯＩ層の不純物濃度ＮＳＯＩ（ｃｍ−３）、横軸にＳＯＩ層の厚さＴＳＯＩ（ｎｍ）をとり、ＴＳＯＩとＮＳＯＩの組み合わせに対するデバイスの領域が示されている。ここで、しきい値電圧としては、ドレイン電流をチャンネル幅及びチャンネル長さで規格化した値（ＩＤ／（Ｗ／Ｌ））が一般的に回路のしきい値として定義される１μAとなる時のゲート電圧とした。
【００４５】
図３では、ＴＳＯＩとＮＳＯＩの組み合わせに応じて、（ａ）、（ｂ）、（ｃ）、及び（ｄ）の４つのゾーンに区分されており、ゾーン（ａ）はｎｏｒｍａｌｌｙ−ｏｎのデバイスに相当し、ゾーン（ｂ）は上記式（９）で表されるデバイス（即ち、バルク電流制御型（Ｉｂｕｌｋ ｃｏｎｔｒｏｌｌｅｄ）Accumulation型トランジスタ）の領域１に相当し、更に、ゾーン（ｃ）は式（１１）で表されるデバイス（蓄積電流制御型（Ｉａｃｃ ｃｏｎｔｒｏｌｌｅｄ）Accumulation型トランジスタ）の領域３に相当する。更に、ゾーン（ｄ）は、式（１０）で表されるデバイスの領域２に相当する。
【００４６】
従来よく知られていたAccumulation型トランジスタは、領域３に相当する蓄積電流制御型Accumulation型トランジスタであるか、もしくは、しきい値電圧が領域２に存在する実用的には使用しづらいトランジスタであったことが、本発明者等によって明らかになった。
【００４７】
ここで、本発明者等が新たに見出した蓄積電流制御型Accumulation型トランジスタについてより具体的に説明すると、蓄積電流制御型Accumulation型トランジスタのしきい値電圧は以下の数１２で示される通り、ゲート電圧がＶｆｂになった時である。
【００４８】
【数１２】
【００４９】
表４には、トランジスタの微細化世代に対する実効チャンネル長（Ｌｅｆｆ）、蓄積電流制御型Accumulation型トランジスタの電源電圧、電気的換算酸化膜厚（EOT）、平均的しきい値、式（１２）で与えられる蓄積電流制御型Accumulation型トランジスタのしきい値のばらつき許容値、NA-、ｎchannel、√nchannel、ｎchannel+√nchannel、ｎchannel-√nchannel、NA+、NA-、及び不純物原子濃度のばらつきによって生じるしきい値のばらつきの標準偏差が示されている。蓄積電流制御型Accumulation型トランジスタの電源電圧は蓄積電流制御型Accumulation型トランジスタトランジスタのゲート絶縁膜に印加される電界強度が８MV/cmになるまでの電圧とした。
【００５０】
【表４】
【００５１】
表４のＶＤＤ，Ａｃｃ−Ｍｏｄｅ及びＶＤＤ，Inversion−Ｍｏｄｅを比較しても明らかなように、Accumulation型トランジスタではトランジスタのオン状態とオフ状態の時にゲート絶縁膜に印加される電界方向が逆になるので、電源電圧はInversion型の電源電圧よりも大きくすることができる。これは、しきい値のばらつきの許容値をわずかに大きくすることができる点で有利である。
【００５２】
しかしながら、表４に示された蓄積電流制御型Accumulation型トランジスタで実現する際には、微細化世代では不純物原子濃度が小さすぎて、６５ｎｍ世代以降ではチャンネル領域に含まれる平均不純物原子濃度が１個以下になってしまう。これはＬＳＩ中にはチャンネル中に不純物原子が１個存在するトランジスタと、１個も存在しないトランジスタが多数存在することになるので、しきい値ばらつきとしては電源電圧の２３分の１を大きく超えてしまう。
【００５３】
以上説明したことをまとめると、Inversion型トランジスタでは４５ｎｍ以降では不純物原子濃度のばらつきによりＬＳＩ中のトランジスタのしきい値のばらつきに対する要求が満たせず、Ｉｎｔｒｉｎｓｉｃ型トランジスタではウェハの不純物原子濃度制御技術の不完全性によりいずれの世代でもＬＳＩ中のトランジスタのしきい値のばらつきに対する要求が満たせない。
【００５４】
更に、一般的に知られているAccumulation型トランジスタである蓄積電流制御型Accumulation型トランジスタでは、しきい値電圧がトランジスタ動作領域中の望ましくない領域に入るトランジスタが出来てしまう。このため、蓄積電流制御型Ａｃｃｕｍｕｌａｔｉｎ型トランジスタにおいては、６５nm以下の微細化世代ではチャンネル領域に含まれる不純物原子の平均個数が１個以下となってしまい、４５ｎｍ以下の微細化世代におけるＬＳＩを実現する場合、ＬＳＩ中のトランジスタのしきい値のばらつきに対する要求が満たせなかった。
【００５５】
本発明では、ＬＳＩにおけるしきい値のばらつきを抑え、電源電圧の２３分の１以下にすることができる半導体装置を提供する。
【課題を解決するための手段】
【００５６】
本発明によれば、２２nm以上の微細化世代において、チャンネル領域の不純物原子濃度の統計的ばらつきに対してしきい値電圧のばらつきを低く抑えることができるトランジスタが得られる。
【００５７】
更に、本発明によれば、ゲート電極に印加する電圧スイングを大きくとることができ、しきい値電圧のばらつきの許容値を引き上げることのできるトランジスタが得られる。
【００５８】
本発明者等は、チャンネル領域の不純物原子濃度を比較的高濃度にしつつ、その不純物原子濃度の変化に対するしきい値電圧の変化が小さくなるようにすれば、チャンネル領域の不純物原子濃度の統計的ばらつきに対してしきい値のばらつきを小さく抑えることができること、しかも、バルク電流制御型Accumulation型トランジスタを使うことによって実現できることを見出し、本発明に至ったものである。
【００５９】
具体的には、本発明の第１の態様によれば、チャンネル領域とその両端に設けたソース、ドレイン領域とを有するトランジスタであって、前記チャンネル領域をｎ型半導体で構成すると共にキャリアを電子とするか、または前記チャンネル領域をｐ型半導体で構成すると共にキャリアをホールとするAccumulation型トランジスタであって、前記チャンネル領域中のゲート絶縁膜/シリコン界面以外の領域にのみキャリアを伝導させるトランジスタの動作領域を有することを特徴とするバルク電流制御型Accumulation型トランジスタが得られる。
【００６０】
本発明の第２の態様によれば、トランジスタのドレイン電極に流れる電流がゲート電極に印加される電圧の増加に対して指数関数的に増加するサブスレショルド領域およびトランジスタのしきい値を含んだ動作領域中に、前記チャンネル領域中のゲート絶縁膜/シリコン界面以外の領域にキャリアを伝導させることを特徴とする請求項１に記載のバルク電流制御型Accumulation型トランジスタが得られる。
【００６１】
本発明の第３の態様によれば、前記チャンネル領域をＳＯＩ層で構成すると共に、該ＳＯＩ層の厚さを１００ｎｍより小さくし、該ＳＯＩ層の不純物原子濃度を２×１０１７[ｃｍ−３]より高くしたことを特徴とするバルク電流制御型Accumulation型トランジスタが得られる。
【００６２】
本発明の第４の態様によれば、第１の態様において前記ソース、ドレイン領域を前記チャンネル領域と同一導電型の半導体で構成したことを特徴とするバルク電流制御型Accumulation型トランジスタが得られる。
【００６３】
本発明の第５の態様によれば、前記ソース、ドレイン領域を、その仕事関数が前記チャンネル領域の半導体の仕事関数との差が０．３２ｅＶ以下であるような金属または金属半導体化合物で構成したことを特徴とする第１の態様に記載のバルク電流制御型Accumulation型トランジスタが得られる。
【００６４】
本発明の第６の態様によれば、前記チャンネル領域をｎ型シリコンで構成すると共に、前記ソース、ドレイン領域を、その仕事関数が−４．３７ｅＶ以上であるような金属または金属半導体化合物で構成したことを特徴とする第３の態様に記載のバルク電流制御型Accumulation型トランジスタが得られる。
【００６５】
本発明の第７の態様によれば、前記チャンネル領域をｐ型シリコンで構成すると共に、前記ソース、ドレイン領域を、その仕事関数が−４．９５ｅＶ以下であるような金属または金属半導体化合物で構成したことを特徴とする第３の態様に記載のバルク電流制御型Accumulation型トランジスタが得られる。
【００６６】
本発明の第８の態様によれば、前記トランジスタをノーマリーオフ型としたことを特徴とする請求項１〜５の一つに記載のバルク電流制御型Accumulation型トランジスタが得られる。
【００６７】
本発明の第９の態様によれば、前記チャンネル領域をＳＯＩ層で構成すると共に、該ＳＯＩ層の厚さを、ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に、前記チャンネル領域と前記ソース領域の接触部分において前記半導体層に形成される空乏層の厚さより小さくしたことを特徴とする第６の態様に記載のバルク電流制御型Accumulation型トランジスタが得られる。
【００６８】
本発明の第１０の態様によれば、ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に前記チャンネル領域と前記ソース領域の接触部分においてゲート絶縁膜上に設けられるゲート電極と前記チャンネル領域の半導体層との仕事関数差により前記半導体層に形成される空乏層が前記半導体層の深さ方向にとぎれなく形成されるように、前記ＳＯＩ層の厚さ、前記ＳＯＩ層の不純物原子濃度、および前記チャンネル領域上のゲート電極の仕事関数を定めたことを特徴とする第７の態様に記載のバルク電流制御型Accumulation型トランジスタが得られる。
【００６９】
本発明の第１１の態様によれば、前記ＳＯＩ層の厚さが１０ｎｍ以下であると共に、前記チャンネル領域の不純物原子濃度が５×１０１７[ｃｍ−３]以上であることを特徴とする請求項１〜８の態様の一つに記載のバルク電流制御型Accumulation型トランジスタが得られる。
【００７０】
本発明の第１２の態様によれば、第１〜９の態様の一つに記載のトランジスタを少なくとも二つ有し、その一方をｎチャンネルトランジスタ、他方をｐチャンネルトランジスタとしたことを特徴とするバルク電流制御型Accumulation型ＣＭＯＳ半導体装置が得られる。
【００７１】
本発明の第１３の態様によれば、前記ｎチャンネルトランジスタおよびｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有するようにしたことを特徴とする請求項１０に記載のバルク電流制御型Accumulation型ＣＭＯＳ半導体装置が得られる。
【００７２】
本発明の第１４の態様によれば、前記ｎチャンネルトランジスタおよびｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有するようにしたことを特徴とする請求項１０に記載のバルク電流制御型Accumulation型ＣＭＯＳ半導体装置が得られる。
【００７３】
本発明の第１５の態様によれば、前記ｎチャンネルトランジスタのチャンネル領域の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有し、かつ前記ｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有するようにしたことを特徴とする第１０の態様に記載のバルク電流制御型Accumulation型ＣＭＯＳ半導体装置が得られる。
【発明の効果】
【００７４】
本発明によれば、しきい値電圧がチャンネル領域の不純物原子濃度の変化に対して影響が小さくなるので、微細化世代においても不純物原子濃度の統計的ばらつきに対してしきい値電圧のばらつきが小さくすることができ、しきい値電圧のばらつきによって決まるＬＳＩの故障発生確率を低減することができるという効果がある。
【図面の簡単な説明】
【００７５】
【図１】Inversion型トランジスタにおける、微細化世代Ｌと、電源電圧のばらつきの許容値（ＶＤＤ／２３）としきい値電圧のばらつきの標準偏差σＶｔｈを示す図である。
【図２】Inversion型トランジスタにおける、微細化世代Ｌに対する電源電圧のばらつきの許容値（ＶＤＤ／２３）としきい値電圧のばらつきの標準偏差σＶｔｈ、及びＩｎｔｒｉｎｓｉｃ型トランジスタでチャンネル領域中に不純物原子が１個の存在しないトランジスタと１個存在するトランジスタのしきい値の差ΔＶｔｈを示す図である。
【図３】半導体層（ＳＯＩ層）の膜厚（ＴＳＯＩ）とＳＯＩ層の不純物原子濃度ＮＳＯＩで領域を定義した場合、動作の異なるトランジスタが得られることを示す図であり、ゾーン（a）で示されるＮｏｒｍａｌｌｙ ｏｎ型になる領域、ゾーン（ｂ）で示されるバルク電流制御型になる領域、ゾーン（ｃ）で示される蓄積層電流制御型になる領域、及びゾーン（ｄ）で示されるしきい値電圧領域においてドレイン電流がゲート電圧に対して指数関数的に増加しないトランジスタになる領域を示している。
【図４】Inversion型トランジスタ及びバルク電流制御型Accumulation型トランジスタにおける、微細化世代Ｌに対する電源電圧のばらつきの許容値（ＶＤＤ／２３）としきい値電圧のばらつきの標準偏差σＶｔｈの関係を示す図である。
【図５】（ａ）及び（ｂ）は、本発明の実施例１に係るバルク電流制御型Accumulation型ｎチャンネルトランジスタ及びｐチャンネルトランジスタを示す図である。
【図６】（ａ）及び（ｂ）は、バルク電流制御型Accumulation型トランジスタの特性を示す図である。
【図７】本発明の実施例２に係るバルク電流制御型ＣＭＯＳ半導体装置を示す図である。
【発明を実施するための形態】
【００７６】
バルク電流制御型Accumulation型トランジスタの分析：
バルク電流制御型Accumulation型トランジスタのしきい値は、ドレイン電流がゲート電圧に対して指数関数的に増加する領域から指数関数的に増加しなくなる領域への境である。すなわち、図３に示したゾーンｂとゾーンｄ（即ち、領域１と領域２）との遷移点である。よって、バルク電流制御型Accumulation型トランジスタのしきい値電圧は、シリコン領域の空乏層の厚さがＴＳＯＩと等しくなる時のゲート電圧であり、以下の数１３で与えられる。
【００７７】
【数１３】
【００７８】
ここで、式（１３）の右辺の第4項と第５項はいずれもＮＳＯＩの関数であるが、第４項と第5項はＮＳＯＩの変化に対する増減がそれぞれ逆である。これはバルク電流制御型Accumulation型トランジスタのしきい値電圧がＮＳＯＩの変化に対して変化が小さいことを示している。
【００７９】
表５には、トランジスタの微細化世代に対する実効チャンネル長（Ｌｅｆｆ）、バルク電流制御型Accumulation型トランジスタの電源電圧、電気的換算酸化膜厚（EOT）、平均的しきい値、バルク電流制御型Accumulation型トランジスタのしきい値のばらつき許容値、NA-、ｎchannel、√nchannel、ｎchannel+√nchannel、ｎchannel-√nchannel、NA+、NA-、及び不純物原子濃度のばらつきによって生じるしきい値のばらつきの標準偏差が示されている。また、バルク電流制御型Accumulation型トランジスタの電源電圧はバルク電流制御型Accumulation型トランジスタのゲート絶縁膜に印加される電界強度が８MV/cmになるまでの電圧とした。
【００８０】
尚、表５には、比較のためにInversion型トランジスタの電源電圧のばらつき許容値も示されている。
【００８１】
バルク電流制御型Accumulation型トランジスタではトランジスタのオン状態とオフ状態の時にゲート絶縁膜に印加される電界方向が逆になると共に、ゲート電圧がしきい値電圧の時にも電界強度を０ＭＶ／ｃｍ以下にすることができるので、電源電圧は蓄積電流制御型Accumulation型の電源電圧よりも大きくすることができる。これは、しきい値のばらつきの許容値を大きくすることができる点で有利である。
【００８２】
実際、表５に示されているように、バルク電流制御型Accumulation型トランジスタの電源電圧のばらつき許容値σ（＝ＶＤＤＩｂｕｌｋ／２３）（ｍＶ）は９０ｎｍ世代の許容値で８３．９ｍＶであり、他方、しきい値のばらつきの標準偏差σＶｔｈ（ｍＶ）は２１．３ｍＶとなっている。このように、９０ｎｍ微細化世代では、電源電圧のばらつき許容値σはしきい値のばらつきの標準偏差よりも大きい。同様に、２２ｎｍ世代の微細化世代においても、電源電圧のばらつき許容値σ（３８．７ｍＶ）は、しきい値のばらつき３２．１ｍＶよりも大きい。したがって、バルク電流制御型Accumulation型トランジスタでは、２２ｎｍ以上の世代においても、チャンネル領域の不純物原子濃度の統計的なばらつきで決まるしきい値電圧のばらつきがＬＳＩの動作を制限しないことがわかる。
【００８３】
【表５】
【００８４】
ここで、図４を参照すると、Inversion型トランジスタ及びバルク電流制御型Accumulation型トランジスタについて、微細化世代Ｌに対するしきい値電圧のばらつきの許容値（ＶＤＤ／２３）としきい値電圧のばらつきσＶｔｈが示されている。
【００８５】
具体的に説明すると、図4の縦軸及び横軸はそれぞれ電圧（ｍＶ）及び微細化世代（ｎｍ）をあらわし、曲線Ｃ１及びＣ２は、バルク電流制御型Ａｃｃｕｍｕｌａｔｉｏｎ型トランジスタのしきい値電圧のばらつきσＶｔｈ及び電源電圧のばらつき許容値（ＶＤＤ，Ａｃｃ／２３）をそれぞれ示している。他方、曲線Ｃ３及びＣ４はInversion型トランジスタのしきい値電圧のばらつきσＶｔｈ及び電源電圧のばらつき許容値（ＶＤＤ，Ｉｎｖ／２３）をそれぞれ示している。
【００８６】
曲線Ｃ１及びＣ２からも明らかなとおり、バルク電流制御型Accumulation型トランジスタは２２ｎｍ世代においても、しきい値電圧のばらつきσＶｔｈが電源電圧のばらつき許容値（ＶＤＤ／２３）よりも小さくなっている。このことは、チャンネル領域の不純物濃度の統計的ばらつきによって、１兆個のゲートのＬＳＩを１０ＧＨｚクロックレートで１０年間動作させても不良が起こらないことを意味している。
【００８７】
また、バルク電流制御型Accumulation型トランジスタのしきい値電圧のばらつきはいずれの世代においてもInversion型トランジスタのしきい値電圧ばらつきより小さい。これは、同じ世代であっても、バルク電流制御型Accumulation型トランジスタでは、Inversion型トランジスタと比べて、より多くのゲートを有するＬＳＩ、より高速動作をするＬＳＩ、より長い期間動作させるＬＳＩを、故障を起こさないで実現できることを示している。
【実施例１】
【００８８】
図５（a）及び（ｂ）を参照すると、本発明の実施例１に係るバルク電流制御型Accumulation型ｎチャンネルトランジスタ（以下、単に、ｎチャンネルトランジスタと呼ぶ）が比較例と共に示されている。
【００８９】
図５（ａ）は比較例（蓄積層電流制御型Ａｃｃｕｍｕｌａｔｉｏｎ型トランジスタ）であり、ｐ型シリコンによって形成された支持基板上に、１００ｎｍ程度の厚さの埋込酸化膜によって分離されたｎ型Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）層（以下、半導体層と呼ぶ）４が形成されている。ここで、半導体層４はチャンネル領域を形成しており、図示されたチャンネル領域の表面は、（１００）面方位を有し、半導体層４は５０ｎｍの膜厚を有している。
【００９０】
更に、チャンネル領域を形成する半導体層４の両側には、チャンネル領域と同一導電型で、チャンネル領域よりも高い不純物原子濃度を有するｎ＋半導体によって形成されたソース・ドレイン領域２及び３が設けられている。
【００９１】
半導体層４によって形成されたチャンネル領域上には、電気的等価膜厚（ＥＯＴ）で７．５ｎｍの酸化膜によって形成されたゲート絶縁膜が設けられており、当該ゲート絶縁膜上には、ｐ＋ポリシリコンのゲート電極１が設けられている。図示されたｎチャンネルトランジスタのゲート長は０．６μｍで、ゲート幅は２０．０μｍである。ここで、チャンネル領域の平均的な不純物原子濃度は、１ｘ１０１６ｃｍ−３であり（したがって、このデバイスは図３のＡに相当するものである）、当該チャンネル領域と接触しているソース・ドレイン領域２、３は２×１０２０ｃｍ−３の半導体と金属半導体化合物によって形成されている。金属半導体化合物はＡｌシリサイドであるが、これはｎチャンネルトランジスタの場合はＮｉシリサイドやＥｒシリサイド、またはＹシリサイド等にして、半導体との接触抵抗を１×１０−１１Ωｃｍ２以下に抑え、ソース・ドレイン領域の半導体部分の直列抵抗と合わせてもトランジスタの直列抵抗としては１．０Ωμｍとなるようにしてもよい。また、ｎチャンネルトランジスタの場合、ソース・ドレイン層を仕事関数が−４．３７ｅＶ以上の金属または金属半導体化合物で形成しても良い。
【００９２】
一方、図５（ｂ）に示された本発明の実施例によるバルク電流制御型Ａｃｃｕｍｕｌａｔｉｏｎ型ｎチャンネルトランジスタは、図５（ａ）と同様に、ｐ型シリコンによって形成された支持基板上に、１００ｎｍ程度の厚さの埋込酸化膜によって分離されたｎ型半導体層８が形成されている。ここで、半導体層８はチャンネル領域を形成しており、図示されたチャンネル領域の表面は、（１００）面方位を有し、半導体層８は５０ｎｍの膜厚を有している。ｎ型半導体層８によって形成されたチャンネル領域の両側には、当該チャンネル領域と同一導電型で、不純物原子濃度がチャンネル領域よりも高いｎ＋半導体によって形成されたソース・ドレイン領域６及び７を備えている。半導体層８によって形成されたチャンネル領域上には、電気的等価膜厚（ＥＯＴ）で７．５ｎｍの酸化膜によって形成されたゲート絶縁膜が設けられており、当該ゲート絶縁膜上には、ｐ＋ポリシリコンのゲート電極５が設けられている。図示されたｎチャンネルトランジスタは、図５（ａ）のｎチャンネルトランジスタと同様、ゲート長は０．６μｍで、ゲート幅は２０．０μｍである。
【００９３】
ここで、チャンネル領域の平均的な不純物原子濃度は、２×１０１7ｃｍ−３であり（図３のＢに相当する）、当該チャンネル領域と接触しているソース・ドレイン領域６、７は２×１０２０ｃｍ−３の不純物濃度を有する半導体と金属半導体化合物によって形成されている。金属半導体化合物はＡｌシリサイドを用いることができるが、ＮｉシリサイドやＥｒシリサイド、またはＹシリサイド等にして、半導体との接触抵抗を１×１０−１１Ωｃｍ２以下に抑え、ソース・ドレイン領域の半導体部分の直列抵抗と合わせてもトランジスタの直列抵抗としては１．０Ωμｍとなるようにしてもよい。ソース・ドレイン層を仕事関数が−４．３７ｅＶ以上の金属または金属半導体化合物で形成しても良いことは図５（ａ）と同様である。
【００９４】
以上はｎチャンネルトランジスタの例であるが、これらのトランジスタはｐチャンネルトランジスタでも構わない。
【００９５】
尚、ｐチャンネルトランジスタの場合、ソース・ドレイン電極はＰｄシリサイドやＰｔシリサイドにして半導体との接触抵抗を１ｘ１０−１１Ωｃｍ２以下に抑え、ソース・ドレイン領域の半導体部分の直列抵抗と合わせてもトランジスタの直列抵抗としては１．０Ωμｍとなっているものでも構わない。またｐチャンネルトランジスタの場合、ソース・ドレイン領域６、７を仕事関数が−４．９５ｅＶ以下の金属または金属半導体化合物で形成してもよい。
【００９６】
いずれにしても、図５（ｂ）に示されたトランジスタにおけるソース、ドレイン領域の仕事関数と、チャンネル領域の半導体層の仕事関数との差が０．３２ｅＶ以下になるように、ソース、ドレイン領域の材料が選択されている。
【００９７】
図５（ａ）及び（ｂ）示されたｎチャンネルトランジスタは、ゲート電極１及び５に印加される電圧がソース電極Ｓに印加される電圧と等しい時にドレイン電極Ｄに印加される電圧が０Ｖから電源電圧まで変化した際に、チャンネル領域とソース領域の接触部分においてチャンネル領域の半導体層に形成される空乏層の厚さが５０ｎｍよりも長いのでノーマリーオフを実現している。
【００９８】
図６（ａ）及び（ｂ）を参照すると、それぞれ、図５（ａ）及び（ｂ）に示されたｎチャンネルトランジスタの特性が示されている。図６（ａ）及び（ｂ）には、上から順にｎチャンネルトランジスタのドレイン電圧が５０ｍＶであった時のドレイン電流とゲート電圧の関係及び、ドレイン電流のゲート電圧に対する１次微分と２次微分のゲート電圧の関係がそれぞれ示されている。更に、図６（ａ）及び（ｂ）の最下段には、式（８〜１０）から得られるＩａｃｃとＩｂｕｌｋおよびＩａｃｃとＩｂｕｌｋの合計からなるＩｔｏｔａｌの計算値も示してある。 ここで、しきい値電圧はＷ／Ｌで規格化したドレイン電流が１μＡ流れる時のゲート電圧であり、（a）では１．０５ Ｖ、（ｂ）では０．２８ Ｖである。（a）は蓄積層電流制御型Ａｃｃｕｍｕｌａｔｉｏｎ型トランジスタであるので、しきい値電圧領域ではＩａｃｃがドレイン電流の主成分であるが、（ｂ）の本発明によるバルク電流制御型Accumulation型トランジスタでは、しきい値電圧領域ではＩｂｕｌｋがドレイン電流の主成分である。
【００９９】
また、図６の上段の図に示すように、ドレイン電流のゲート電圧に対する２次微分では、（a）ではＩａｃｃの増加に対応する一つのピークしか見られないが、（ｂ）ではしきい値電圧領域付近のＩｂｕｌｋの増加に対応するピークとしきい値電圧よりゲート電圧が大きい領域でのＩａｃｃの増加に対応するピークの２つのピークが見られる。
【０１００】
図５（ｂ）に示されたバルク電流制御型トランジスタは、ゲート電極Ｇに印加される電圧がソース電極Ｓに印加される電圧と等しい時に、ドレイン電極Ｄに印加される電圧が０Ｖから電源電圧まで変化した際、チャンネル領域８とソース領域６の接触部分においてゲート絶縁膜上に設けられるゲート電極５とチャンネル領域の半導体層８との仕事関数差により前記半導体層８に形成される空乏層が前記半導体層の深さ方向にとぎれなく形成されるように、半導体層８の厚さＴＳＯＩ、当該半導体層８の不純物原子濃度ＮＳＯＩ、ゲート電極５の仕事関数を定めている。
【０１０１】
また、図５（ｂ）に示した実施例では、チャンネル領域を形成する半導体層８の膜厚が５０ｎｍで、且つ、不純物原子濃度がそれぞれ２×１０１７ｃｍ−３である例を示したが、図３のゾーンｂからも明らかなとおり、半導体層８の膜厚ＴＳＯＩが薄くなれば、その不純物原子濃度ＮＳＯＩを高くする。例えば、半導体層８の膜厚ＴＳＯＩが１０ｎｍ以下である場合には、５×１０１７ｃｍ−３以上の不純物原子濃度ＮＳＯＩにする。
【０１０２】
上記した説明では、半導体層（SOI）層が（１００）面方位である場合について説明をしたが、いずれの面方位の場合でも上記の説明と同等の効果がある。例えば、チャンネル領域の少なくとも一部を（１００）面から±１０°以内の面で形成しても良いし、（１１０）面または（１１０）面から±１０°以内の面で形成しても良い。
【実施例２】
【０１０３】
図７を参照して、本発明の実施例２に係るバルク電流制御型ＣＭＯＳ半導体装置を説明する。図示されたバルク電流制御型ＣＭＯＳ半導体装置はｎチャンネル及びｐチャンネルトランジスタによって構成されている。図示されたバルク電流制御型ＣＭＯＳ半導体装置は、支持基板２０上に１００ｎｍ厚さの埋め込み酸化膜２１で分離された半導体層（ＳＯＩ）層に形成される。
【０１０４】
この例の場合、半導体層は１０ｎｍの（１１０）面方位から８°傾いた（５５１）面方位のｎ型の半導体層であり、当該半導体層はｎチャンネルトランジスタになる部分とｐチャンネルトランジスタになる部分とにエッチングにより分離される。次に、不純物原子濃度調整のために、当該半導体層のｎチャンネルトランジスタになる部分にはリンが注入され、ｐチャンネルトランジスタになる部分にはボロンが注入される。これによって、ｎチャンネルトランジスタ及びｐチャンネルトランジスタのしきい値が調整される。この例では、各トランジスタのしきい値が図３のゾーンｂ内になるように、半導体層の膜厚（ＴＳＯＩ）及び不純物原子濃度（ＴＳＯＩ）が調整され、チャンネル領域の半導体層４及び８が形成される。例えば、ｎチャンネルトランジスタのチャンネル領域４の不純物原子濃度は３ｘ１０１８ｃｍ−３であり、他方、ｐチャンネルトランジスタのチャンネル領域８の不純物原子濃度は３ｘ１０１８ｃｍ−３である。
【０１０５】
次に、電気的酸化膜等価絶縁膜厚で１ｎｍのSi3N4膜が各トランジスタのチャンネル領域４及び８表面に、マイクロ波励起のプラズマ装置で形成され、ゲート絶縁膜２３が形成される。ここで、チャンネル領域の表面はPeak to Valleyが０．１６ｎｍ以下となるような平坦化処理を受けており、ゲート絶縁膜２３とチャンネル領域との間の界面は原子オーダーで極めて平坦である。また、ゲート絶縁膜２３はSiO2膜や、HfOx,ZrOx,La2O3等の金属酸化膜、PrxSiyNz等の金属窒化物当の高誘電材料を用いても良い。
【０１０６】
その後、ゲート絶縁膜２３上にTa膜を形成し、それぞれ所望のゲート長、ゲート幅にエッチングし、ゲート電極１及び５を形成する。このとき、ｎチャンネルトランジスタもｐチャンネルトランジスタのチャンネル領域４、８とゲート電極１、５との仕事関数差によりおよそ厚さ１８ｎｍの空乏層が形成されるので半導体層４、８が完全に空乏化しているのでノーマリーオフになっている。
【０１０７】
その後、ｎチャンネルトランジスタ領域のソース・ドレイン層にヒ素を注入し活性化を行って、不純物原子濃度２ｘ１０２０ｃｍ−３のソース領域２及びドレイン領域３を形成し、ｐチャンネルトランジスタ領域のソース・ドレイン層にはボロンを注入し活性化を行い、不純物原子濃度２ｘ１０２０ｃｍ−３のソース領域６及びドレイン領域７を形成する。
【０１０８】
さらに、配線層としてゲート配線２５、出力配線２６、電源配線２７および電源配線２８を形成する。
【０１０９】
上記したＣＭＯＳ半導体装置は（５５１）面方位以外の面方位、例えば（１００）面方位のSOI層上に作製したものでもよい。
【産業上の利用可能性】
【０１１０】
本発明によれば、半導体層（ＳＯＩ層）の膜厚が１００ｎｍより薄く、基板濃度が２×１０１７[ｃｍ−３]より高いバルク電流制御型Accumulation型ｎチャンネル及びｐチャンネルトランジスタ、及びこれらのトランジスタによって構成されたＣＭＯＳ回路について説明したが、本発明はこれに限定されることなく、各種の素子並びに電子回路にも適用できる。
【符号の説明】
【０１１１】
１、５ ゲート電極
２、３、６、７ ソース・ドレイン領域
４、８ 半導体層（ＳＯＩ層）
【特許請求の範囲】
【請求項１】
チャンネル領域とその両端に設けたソース、ドレイン領域とを有するトランジスタであって、前記チャンネル領域をｎ型半導体で構成すると共にキャリアを電子とするか、または前記チャンネル領域をｐ型半導体で構成すると共にキャリアをホールとするAccumulation型トランジスタであって、前記チャンネル領域中のゲート絶縁膜/シリコン界面以外の領域にのみキャリアを伝導させるとともに、ドレイン電極に流れる電流をゲート電極に印加される電圧によって２桁以上制御できる動作領域を有することを特徴としたバルク電流制御型Accumulation型トランジスタ。
【請求項２】
トランジスタのドレイン電極に流れる電流がゲート電極に印加される電圧の増加に対して指数関数的に増加するサブスレショルド領域及びトランジスタのしきい値を含んだ動作領域中に、前記チャンネル領域中のゲート絶縁膜/シリコン界面以外の領域にキャリアを伝導させることを特徴とする請求項１に記載のバルク電流制御型Accumulation型トランジスタ。
【請求項３】
前記チャンネル領域をＳＯＩ層で構成すると共に、該ＳＯＩ層の厚さを１００ｎｍより小さくし、該ＳＯＩ層の不純物原子濃度を２×１０１７[ｃｍ−３]より高くしたことを特徴とする請求項２に記載のバルク電流制御型Accumulation型トランジスタ。
【請求項４】
前記ソース、ドレイン領域を前記チャンネル領域と同一導電型の半導体で構成したことを特徴とする請求項１〜３のいずれか一つに記載のバルク電流制御型Accumulation型トランジスタ。
【請求項５】
前記ソース、ドレイン領域を、その仕事関数が前記チャンネル領域の半導体の仕事関数との差が０．３２ｅＶ以下であるような金属または金属半導体化合物で構成したことを特徴とする請求項１〜３のいずれか一つに記載のバルク電流制御型Accumulation型トランジスタ。
【請求項６】
前記チャンネル領域をｎ型シリコンで構成すると共に、前記ソース、ドレイン領域を、その仕事関数が−４．３７ｅＶ以上であるような金属または金属半導体化合物で構成したことを特徴とする請求項５に記載のバルク電流制御型Accumulation型トランジスタ。
【請求項７】
前記チャンネル領域をｐ型シリコンで構成すると共に、前記ソース、ドレイン領域を、その仕事関数が−４．９５ｅＶ以下であるような金属または金属半導体化合物で構成したことを特徴とする請求項５に記載のバルク電流制御型Accumulation型トランジスタ。
【請求項８】
前記トランジスタをノーマリーオフ型としたことを特徴とする請求項１〜７のいずれか一つに記載のバルク電流制御型Accumulation型トランジスタ。
【請求項９】
前記チャンネル領域をＳＯＩ層で構成すると共に、該ＳＯＩ層の厚さを、ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に、前記チャンネル領域と前記ソース領域の接触部分において前記半導体層に形成される空乏層の厚さより小さくしたことを特徴とする請求項８に記載のバルク電流制御型Accumulation型トランジスタ。
【請求項１０】
ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に、前記チャンネル領域と前記ソース領域の接触部分においてゲート絶縁膜上に設けられるゲート電極と前記チャンネル領域の半導体層との仕事関数差により前記半導体層に形成される空乏層が前記半導体層の深さ方向にとぎれなく形成されるように、前記ＳＯＩ層の厚さ、前記ＳＯＩ層の不純物原子濃度、および前記チャンネル領域上のゲート電極の仕事関数を定めたことを特徴とする請求項９に記載のバルク電流制御型Accumulation型トランジスタ。
【請求項１１】
前記ＳＯＩ層の厚さが１０ｎｍ以下であると共に、前記チャンネル領域の不純物原子濃度が５×１０１７[ｃｍ−３]以上であることを特徴とする請求項１〜１０のいずれか一つに記載のバルク電流制御型Accumulation型トランジスタ。
【請求項１２】
請求項１〜１１のいずれか一つに記載のトランジスタを少なくとも二つ有し、その一方をｎチャンネルトランジスタ、他方をｐチャンネルトランジスタとしたことを特徴とするバルク電流制御型Accumulation型ＣＭＯＳ半導体装置。
【請求項１３】
前記ｎチャンネルトランジスタおよびｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有するようにしたことを特徴とする請求項１２に記載のバルク電流制御型Accumulation型ＣＭＯＳ半導体装置。
【請求項１４】
前記ｎチャンネルトランジスタおよびｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有するようにしたことを特徴とする請求項１２に記載のバルク電流制御型Accumulation型ＣＭＯＳ半導体装置。
【請求項１５】
前記ｎチャンネルトランジスタのチャンネル領域の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有し、かつ前記ｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有するようにしたことを特徴とする請求項１２に記載のバルク電流制御型Accumulation
型ＣＭＯＳ半導体装置。
【請求項１】
チャンネル領域とその両端に設けたソース、ドレイン領域とを有するトランジスタであって、前記チャンネル領域をｎ型半導体で構成すると共にキャリアを電子とするか、または前記チャンネル領域をｐ型半導体で構成すると共にキャリアをホールとするAccumulation型トランジスタであって、前記チャンネル領域中のゲート絶縁膜/シリコン界面以外の領域にのみキャリアを伝導させるとともに、ドレイン電極に流れる電流をゲート電極に印加される電圧によって２桁以上制御できる動作領域を有することを特徴としたバルク電流制御型Accumulation型トランジスタ。
【請求項２】
トランジスタのドレイン電極に流れる電流がゲート電極に印加される電圧の増加に対して指数関数的に増加するサブスレショルド領域及びトランジスタのしきい値を含んだ動作領域中に、前記チャンネル領域中のゲート絶縁膜/シリコン界面以外の領域にキャリアを伝導させることを特徴とする請求項１に記載のバルク電流制御型Accumulation型トランジスタ。
【請求項３】
前記チャンネル領域をＳＯＩ層で構成すると共に、該ＳＯＩ層の厚さを１００ｎｍより小さくし、該ＳＯＩ層の不純物原子濃度を２×１０１７[ｃｍ−３]より高くしたことを特徴とする請求項２に記載のバルク電流制御型Accumulation型トランジスタ。
【請求項４】
前記ソース、ドレイン領域を前記チャンネル領域と同一導電型の半導体で構成したことを特徴とする請求項１〜３のいずれか一つに記載のバルク電流制御型Accumulation型トランジスタ。
【請求項５】
前記ソース、ドレイン領域を、その仕事関数が前記チャンネル領域の半導体の仕事関数との差が０．３２ｅＶ以下であるような金属または金属半導体化合物で構成したことを特徴とする請求項１〜３のいずれか一つに記載のバルク電流制御型Accumulation型トランジスタ。
【請求項６】
前記チャンネル領域をｎ型シリコンで構成すると共に、前記ソース、ドレイン領域を、その仕事関数が−４．３７ｅＶ以上であるような金属または金属半導体化合物で構成したことを特徴とする請求項５に記載のバルク電流制御型Accumulation型トランジスタ。
【請求項７】
前記チャンネル領域をｐ型シリコンで構成すると共に、前記ソース、ドレイン領域を、その仕事関数が−４．９５ｅＶ以下であるような金属または金属半導体化合物で構成したことを特徴とする請求項５に記載のバルク電流制御型Accumulation型トランジスタ。
【請求項８】
前記トランジスタをノーマリーオフ型としたことを特徴とする請求項１〜７のいずれか一つに記載のバルク電流制御型Accumulation型トランジスタ。
【請求項９】
前記チャンネル領域をＳＯＩ層で構成すると共に、該ＳＯＩ層の厚さを、ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に、前記チャンネル領域と前記ソース領域の接触部分において前記半導体層に形成される空乏層の厚さより小さくしたことを特徴とする請求項８に記載のバルク電流制御型Accumulation型トランジスタ。
【請求項１０】
ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が０Ｖから電源電圧まで変化した際に、前記チャンネル領域と前記ソース領域の接触部分においてゲート絶縁膜上に設けられるゲート電極と前記チャンネル領域の半導体層との仕事関数差により前記半導体層に形成される空乏層が前記半導体層の深さ方向にとぎれなく形成されるように、前記ＳＯＩ層の厚さ、前記ＳＯＩ層の不純物原子濃度、および前記チャンネル領域上のゲート電極の仕事関数を定めたことを特徴とする請求項９に記載のバルク電流制御型Accumulation型トランジスタ。
【請求項１１】
前記ＳＯＩ層の厚さが１０ｎｍ以下であると共に、前記チャンネル領域の不純物原子濃度が５×１０１７[ｃｍ−３]以上であることを特徴とする請求項１〜１０のいずれか一つに記載のバルク電流制御型Accumulation型トランジスタ。
【請求項１２】
請求項１〜１１のいずれか一つに記載のトランジスタを少なくとも二つ有し、その一方をｎチャンネルトランジスタ、他方をｐチャンネルトランジスタとしたことを特徴とするバルク電流制御型Accumulation型ＣＭＯＳ半導体装置。
【請求項１３】
前記ｎチャンネルトランジスタおよびｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有するようにしたことを特徴とする請求項１２に記載のバルク電流制御型Accumulation型ＣＭＯＳ半導体装置。
【請求項１４】
前記ｎチャンネルトランジスタおよびｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有するようにしたことを特徴とする請求項１２に記載のバルク電流制御型Accumulation型ＣＭＯＳ半導体装置。
【請求項１５】
前記ｎチャンネルトランジスタのチャンネル領域の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有し、かつ前記ｐチャンネルトランジスタのチャンネル領域の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有するようにしたことを特徴とする請求項１２に記載のバルク電流制御型Accumulation
型ＣＭＯＳ半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−１２７６８（Ｐ２０１３−１２７６８Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１２−１９４６９３（Ｐ２０１２−１９４６９３）
【出願日】平成２４年９月５日（２０１２．９．５）
【分割の表示】特願２００８−１１６７０１（Ｐ２００８−１１６７０１）の分割
【原出願日】平成２０年４月２８日（２００８．４．２８）
【出願人】（５０４１５７０２４）国立大学法人東北大学 (2,297)
【出願人】（０００１７３６５８）公益財団法人国際科学振興財団 (31)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２４年９月５日（２０１２．９．５）
【分割の表示】特願２００８−１１６７０１（Ｐ２００８−１１６７０１）の分割
【原出願日】平成２０年４月２８日（２００８．４．２８）
【出願人】（５０４１５７０２４）国立大学法人東北大学 (2,297)
【出願人】（０００１７３６５８）公益財団法人国際科学振興財団 (31)
【Ｆターム（参考）】
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