【課題】 製造コストをかけることなく、十分な光電流を得ることができる表示装置を提供する。
【解決手段】 表示装置は、各画素ＴＦＴごとに２個ずつ設けられる画像取込み用のセンサとを有する。センサ内のフォトダイオードＤ１，Ｄ２を構成するｐ+領域４６とｎ+領域４８の間に、低濃度のｐ-領域４７またはｎ-領域を形成し、このｐ-領域４７またはｎ-領域の基板水平方向長さをｐ+領域４６やｎ+領域４８よりも長くするため、ｐ+領域４６とｎ+領域４８の間に形成される空乏層５３がｎ-領域に長く伸び、その結果、光電流が増えて光電変換効率がよくなるとともに、S/N比が向上する。 （もっと読む）

本発明は、実質的に真性な半導体の基板（１５８）の領域に注入された、計数された数のドーパントイオン（１４２）を有する汎用タイプの半導体装置に関する。基板（１５８）の一つ以上のドープされた表面領域は、金属化され、電極（１５０）が形成される。計数された数のドーパントイオン（１４２）が、実質的に真性な半導体の領域に注入される。

【その他】
原文には、請求項１１及び請求項１１Ａが存在する。請求項１１Ａは、オンライン手続上、請求項１１内に記載した。

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半導体形成プロセスでは、ゲート電極（１０）を基板（１０８）の上に形成する。第１シリコン窒化膜スペーサ（１２２）をゲート電極の側壁に隣接するように形成し、そして次に、使い捨てシリコン窒化膜スペーサ（１３０）をオフセットスペーサに隣接するように形成する。次に、使い捨てスペーサ（１３０）の境界によって画定される隆起ソース／ドレイン構造（１３２）をエピタキシャル成長により形成する。次に、使い捨てスペーサ（１３０）を除去して、ゲート電極（１１０）の近位に位置する基板を露出させ、そしてハロイオン注入（１４０）及びエクステンションイオン注入（１４２）のようなシャロージャンクションイオン注入を、ゲート電極の近位に位置する露出基板に行なう。取り替えスペーサ（１３６）を、使い捨てスペーサ（１３０）が形成されていた領域とほぼ同じ領域に形成し、そしてソース／ドレインイオン注入（１４０）を行なって、ソース／ドレイン不純物分布を隆起ソース／ドレイン（１３２）に形成する。ゲート電極（１１０）は被覆窒化シリコンキャップ層（１４４）を含むことができ、そして第１シリコン窒化膜スペーサ（１２２）はキャップ層（１４４）とコンタクトしてポリシリコンゲート電極（１１０）を窒化シリコンで取り囲むことができる。
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異なるスペーサ絶縁領域幅を有するＰチャネルトランジスタ（８２３）とＮチャネルトランジスタ（８２１）とを備えた集積回路が開示されている。一実施形態において、Ｎチャネルトランジスタのスペーサ絶縁領域幅がＰチャネルトランジスタのスペーサ絶縁領域幅よりも小さくなるようにＰチャネル領域（１１５）をマスクしている間に、Ｎチャネルトランジスタの外側壁スペーサ（３２１）は除去される。また、Ｐチャネルソース／ドレインシリサイド領域（８０９）がＰチャネルトランジスタのゲート（１１９）に対して配置されるよりも、Ｎチャネルトランジスタのドレイン／ソースシリサイド領域（８０５）はＮチャネルトランジスタのゲート（１１７）に対してより近い位置に配置される。Ｐチャネルトランジスタのスペーサ絶縁幅をより大きくし、ソース／ドレインシリサイド領域とゲートとの間の距離をより大きくすることにより、Ｎチャネルトランジスタのチャネル領域の応力に対しＰチャネルトランジスタのチャネル領域の相対圧縮応力を増大させた結果、Ｐチャネルトランジスタの性能が向上する。
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ゲート電極（１２、６０）と、ソース電極（２０、６２）と、ドレイン電極（２２、６４）と、誘電体材料（１６、７０）と、ソース電極（２０、６２）とドレイン電極（２２、６４）との間に配置されるチャネル領域（１８、８０）とを有するトランジスタ（１０、４０、４２、４４、４６）。チャネル領域（１８、８０）が、不純物がドープされている部分（８２）を含み、これにより、チャネル領域（１８、８０）の残りの部分に対して、その部分（８２）内の固定電荷密度が変えられる。
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トランジスタ（１０）は別々に制御することができるゲート（４４，４２，１８）を有するように形成される。３つのゲート領域は異なる電位でバイアスすることができ、かつこれらのゲート領域は異なる伝導特性を持つことができる。チャネルサイドウォール上の誘電体はチャネル上部の上の誘電体と異ならせることができる。ソース、ドレイン、及び３つのゲートとの電気コンタクトは別々に取る。ナノクラスター（１４３，１４４）のような電荷蓄積層をトランジスタのチャネルに隣接するように設け、そして電荷蓄積層を３つのゲート領域を通して制御することにより、揮発性メモリセル及び不揮発性メモリセルの両方を同じプロセスを使用して実現することにより世界共通のメモリプロセスを提供する。揮発性セルとして用いる場合、トランジスタの高さ、及びチャネルサイドウォール誘電体の特性によって記憶保持特性を制御する。不揮発性セルとして用いる場合、トランジスタの幅、及びチャネルを覆う誘電体の特性によって記憶保持特性を制御する。
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【課題】 結晶学的に完璧に近く、薄いフィンの固有の構造的な弱さを克服した側壁表面を有する極めて薄いフィンを有するフィン型ＦＥＴを製造する方法を提供する。
【解決手段】 フィン型ＦＥＴ構造体およびフィン型ＦＥＴデバイスを形成する方法。この方法は、（ａ）半導体基板（１００）を設けるステップと、（ｂ）基板（１００）の上面（１０５）上に誘電体層（１１０）を形成するステップと、（ｃ）誘電体層（１１０）の上面（１１５）上にシリコン・フィン（１３５）を形成するステップと、（ｄ）フィン（１３５）の少なくとも１つの側壁（１５０Ａ）上に保護層（１６０）を形成するステップと、（ｅ）フィン（１３５）のチャネル領域（１７５）において、少なくとも１つの側壁（１５０Ａ）から保護層（１６０）を除去するステップと、を含む。第２の実施形態では、保護層（１６０）は、保護スペーサ（２１０Ａ）に変換される。 （もっと読む）

【課題】ソース／ドレイン拡張とフロントゲート（front gate）に自己整合させたバックゲートを含む、ＦＤ型ＳＯＩ−ＣＭＯＳデバイスの製造方法に関する。
【解決手段】
ＳＯＩ−ＣＭＯＳ技術は、ポリシリコン、即ちポリＳｉバックゲートは、フロントゲート・デバイスの閾値電圧を制御するために使用され、ｎＭＯＳ及びｐＭＯＳバックゲートは、互いに独立に、及びフロントゲートと独立に、スイッチされる。
特に、バックゲートが、デバイスのフロントゲート及びソース／ドレイン拡張に自己整合されたバックゲートＦＤ型ＣＭＯＳデバイスの製造方法を提供する。バックゲートＦＤ型ＣＭＯＳデバイスは、ＳＩＭＯＸ又は結合ＳＯＩ−ウエハ、ウエハボンディングと薄膜化、ポリＳｉエッチング、ＬＰ−ＣＶＤ、機械化学研磨（ＣＭＰ）を用いて製造される。 （もっと読む）

後に絶縁層およびシリコン薄膜が形成される基板中のシリコン薄膜の焼鈍方法が開示される。本方法は、基板が処理中に変態しない温度範囲内でシリコン薄膜を加熱または予備加熱して、そこに内因性キャリヤを生成させることにより、抵抗をジュール加熱が可能な値に低下する工程；および予備加熱されたシリコン薄膜に電界を印加して、ジュール加熱をキャリヤの移動によって引き起こすことにより、結晶化を行い、結晶欠陥を排除し、結晶成長を確実にする工程を含む。本方法を用いると、予備加熱条件に従って、ａ−Ｓｉ薄膜、ａ−Ｓｉ／ポリ−Ｓｉ薄膜またはポリ−Ｓｉ薄膜にジュール加熱が選択的に引き起こされ、それによって良好な品質のポリ−Ｓｉ薄膜が、非常に短時間に、基板を損傷することなく作製される。 （もっと読む）

【課題】特殊な技術を要せず、簡単な製造方法でキャリア移動度が高い有機薄膜トランジスタを提供すること。
【解決手段】有機半導体層に重量平均分子量２０００以上のπ共役系ポリマー及び分子量２０００以下のπ共役系オリゴマーを含有することを特徴とする有機薄膜トランジスタ。 （もっと読む）

【課題】閾値電圧の絶対値を低く抑えながら、オフリーク電流を低下させることができる半導体装置の製造方法を提供する。
【解決手段】Ｎチャネル型ＴＦＴ形成予定領域内のｐｏｌｙ−Ｓｉ層４にリンを注入することにより、ｎ^＋領域８を形成した後、Ｐチャネル型ＴＦＴ形成予定領域にのみ開口部が存在するレジストマスク９を用いて、ボロンのイオン注入を行うことにより、Ｐチャネル型ＴＦＴのソース・ドレイン領域となるｐ^＋領域１０を形成する。次に、レジストマスク９を残存させたまま、水素注入を行うことにより、Ｐチャネル型ＴＦＴ形成予定領域内において、チャネル領域（ｐｏｌｙ−Ｓｉ層４）及びソース・ドレイン領域（ｐ^＋領域１０）の水素化処理を行う。このような方法によれば、Ｎチャネル型ＴＦＴに対する水素化処理が行われないため、Ｎチャネル型ＴＦＴにおける不要な閾値電圧の遷移が防止され、オフリーク電流の上昇を回避することができる。 （もっと読む）

【課題】シリコン基板上のＳｉ_１−ｘＧｅ_ｘ層を用いた素子構造において、電流駆動能力の高いＭＩＳＦＥＴを含む半導体装置及びその製造方法を提供することにある。
【解決手段】シリコン基板１０１上に、Ｓｉ_１−ｘＧｅ_ｘ層１０３を形成し、このＳｉ_１−ｘＧｅ_ｘ層１０３にＭＩＳＦＥＴを形成する。ソース層及びドレイン領域１０６，１０７の接合深さを、前記Ｓｉ_１−ｘＧｅ_ｘ層１０３とシリコン層とが接する面を越えないようにする。 （もっと読む）

【課題】表示品質と画像取込み性能に優れた表示装置及びその製造方法を提供する。
【解決手段】表示装置の製造工程にてＴＦＴ１１のチャネル部とフォトダイオードＤ１，Ｄ２のＩ層をともに水素化する際、ＴＦＴ１１とフォトダイオードＤ１，Ｄ２とで水素化の進行に違いが出るようにして、ＴＦＴ１１のチャネル部の欠陥密度を少なくし、かつフォトダイオードＤ１，Ｄ２のＩ層の欠陥密度を多くする。これにより、ＴＦＴ１１のリーク電流が抑制され、フォトダイオードＤ１，Ｄ２の光に対する感度を向上できる。 （もっと読む）

【課題】 高いビット数のデジタル信号に対応し、線形性が良く、占有面積の小さいＤ／Ａ変換回路を提供する。
【解決手段】 複数の容量を有するＤ／Ａ変換回路であって、複数の容量は、第１電極と、第１電極に接している第１誘電体と、第１誘電体に接している第２電極と、第２電極に接している第２誘電体と、第２誘電体に接している第３電極とをそれぞれ有しており、第２電極は、第１電極及び第３電極と重なっており、第２電極は、第１電極及び第３電極と重なっている部分において開口部を有しており、第２電極が有する開口部において、第１誘電体及び第２誘電体にコンタクトホールが形成されており、コンタクトホールを介して第１電極と第３電極が接続されていることを特徴とするＤ／Ａ変換回路。 （もっと読む）

【課題】アクティブマトリクス型の発光装置における光の取り出し効率を向上させる手段を提供する。
【解決手段】アクティブマトリクス型の発光装置において、第１の凹部１０１ａ〜第３の凹部１０１ｃを有する第１の基板１００に金属膜１０２ａ〜第３の金属膜１０２ｃを形成することや、画素電極１４５、有機層１４８、凸部１４９ａの表面を有する陰極１４９からなる発光素子１５０を形成することにより、光の損失や隣の画素への光漏れを防ぐことができる。 （もっと読む）

【課題】 電気特性の優れた多結晶ＴＦＴを提供する。
【解決手段】多結晶膜３を堆積させる工程、堆積した多結晶膜のうち所望の位置４のみを残すようにエッチングする工程、残された部分的な多結晶膜の中で所望の結晶方位の結晶粒５だけを、しかも所望の結晶面（ファセット）６を出した状態になるように異方性エッチングする工程、さらに、こうして得られた結晶核の上に膜を堆積し結晶化させる工程を用いる。 （もっと読む）

【課題】 本発明の目的は、基板上に高品質な半導体膜を形成するための半導体膜形成方法を提供することにある。
【解決手段】 本発明は、バイアス触媒ＣＶＤ，高密度バイアス触媒ＣＶＤ，バイアス減圧ＣＶＤ，バイアス常圧ＣＶＤを利用して、基板に半導体膜を形成する半導体膜形成方法である。真空容器１に原料ガスを供給し、真空容器１中に配置された基板１０と電極３ａとの間にグロー放電開始電圧以下の電界を印加して、基板１０上に、少なくとも錫、ゲルマニウム、鉛のいずれか一つ以上を含有する半導体膜と、絶縁膜と、を形成することを含む工程と、この半導体膜および絶縁膜にレーザーを照射してアニールする工程と、このアニールする工程の後工程であって、水蒸気でアニールを行う工程と、を備える。 （もっと読む）

【課題】 ＣＭＯＳ−ＴＦＴを構成するｐ型及びｎ型ＴＦＴの各しきい値電圧を独立に効率良く（最小限のフォトリソグラフィーで）高精度に制御する。
【解決手段】 ＣＭＯＳ−ＴＦＴを製造するに際して、しきい値電圧（Ｖthp ，Ｖthn ）制御として極低濃度にｐ型不純物（Ｂ：ボロン）の非選択的添加（ｐ型及びｎ型ＴＦＴの双方に添加）及び選択的添加（ｎ型ＴＦＴのみに添加）を連続的に行なう。具体的には、当初図４（ａ）のようにＩd −Ｖg 特性がｐ型及びｎ型ＴＦＴ共に負シフトした状態から、非選択的添加により図４（ｂ）のようにｐ型及びｎ型ＴＦＴ共に正シフトさせてＶthp を先ず仕様値とし、続いて選択的添加によりｎ型ＴＦＴのみ正シフトさせてＶthn を仕様値に調整する。 （もっと読む）

【課題】 電気光学装置において、比較的簡単な構成を用いて、画素部のＴＦＴのチャネル領域やチャネル隣接領域における入射光や戻り光に対する遮光性能を高める。
【解決手段】 電気光学装置は、一対の基板間に挟持された電気光学物質層（５０）と、ＴＦＴアレイ基板（１０）にマトリクス状に設けられた画素電極（９ａ）とを備える。ＴＦＴ（３０）の下側には、第１遮光膜（１１ａ）が設けられている。データ線（６ａ）は、遮光性の材料からなり、ＴＦＴのチャネル領域（１ａ’）及びチャネル隣接領域（１ａ”）を対向基板（２０）の側から見て夫々覆う主配線部と、この主配線部の縁から層間絶縁膜に形成された溝に向けて伸びておりチャネル隣接領域を側方から囲む側方遮光部（６ｂ）とを有する。 （もっと読む）