表示装置および光電変換素子
【課題】 製造コストをかけることなく、十分な光電流を得ることができる表示装置を提供する。
【解決手段】 表示装置は、各画素TFTごとに2個ずつ設けられる画像取込み用のセンサとを有する。センサ内のフォトダイオードD1,D2を構成するp+領域46とn+領域48の間に、低濃度のp-領域47またはn-領域を形成し、このp-領域47またはn-領域の基板水平方向長さをp+領域46やn+領域48よりも長くするため、p+領域46とn+領域48の間に形成される空乏層53がn-領域に長く伸び、その結果、光電流が増えて光電変換効率がよくなるとともに、S/N比が向上する。
【解決手段】 表示装置は、各画素TFTごとに2個ずつ設けられる画像取込み用のセンサとを有する。センサ内のフォトダイオードD1,D2を構成するp+領域46とn+領域48の間に、低濃度のp-領域47またはn-領域を形成し、このp-領域47またはn-領域の基板水平方向長さをp+領域46やn+領域48よりも長くするため、p+領域46とn+領域48の間に形成される空乏層53がn-領域に長く伸び、その結果、光電流が増えて光電変換効率がよくなるとともに、S/N比が向上する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、画像取込み機能を備えた表示装置に関する。
【背景技術】
【0002】
液晶表示装置は、信号線、走査線及び画素TFTが列設されたアレイ基板と、信号線及び走査線を駆動する駆動回路とを備えている。最近の集積回路技術の進歩発展により、駆動回路の一部をアレイ基板上に形成するプロセス技術が実用化されている。これにより、液晶表示装置全体を軽薄短小化することができ、携帯電話やノート型コンピュータなどの各種の携帯機器の表示装置として幅広く利用されている。
【0003】
ところで、アレイ基板上に、画像取込みを行う密着型エリアセンサ(光電変換素子)を配置した画像取込み機能を備えた表示装置が提案されている(例えば、特許文献1および2参照)。
【0004】
この種の画像取込み機能を備えた従来の表示装置は、光電変換素子に接続されたキャパシタの電荷量を光電変換素子での受光量に応じて変化させるようにし、キャパシタの両端電圧を検出することで、画像取込みを行っている。
【0005】
最近では、画素TFTや駆動回路を同一のガラス基板上に多結晶シリコンプロセスで形成する技術が進んでおり、上述した光電変換素子も多結晶シリコンプロセスで形成することにより、各画素内に容易に形成可能である。
【特許文献1】特開2001-292276号公報
【特許文献2】特開2001-339640号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、多結晶シリコンを利用した光電変換素子は十分な光電流を得るのが難しい。従来から、アモルファスシリコンを用いて光電変換素子を形成する技術が知られているが、ポリシリコンプロセスで形成される画素TFTや駆動回路とは別個に、アモルファスシリコンプロセスを設けなければならず、製造コストがかかるという欠点がある。また、
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、製造コストをかけることなく、十分な光電流を得ることができる表示装置を提供することにある。
【課題を解決するための手段】
【0007】
本発明の一態様による表示装置は、縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、光電変換素子と、を備えた表示装置であって、前記光電変換素子は、基板水平方向に順に隣接配置される第1、第2及び第3の半導体領域と、前記第1の半導体領域に接続される第1の電極と、前記第3の半導体領域に接続される第2の電極と、を有し、前記第1の半導体領域は、第1導電型不純物を第1のドーズ量だけ注入して形成され、前記第3の半導体領域は、第2導電型不純物を第2のドーズ量だけ注入して形成され、前記第2の半導体領域は、前記第1導電型不純物を前記第1のドーズ量より少量の第3のドーズ量だけ注入して形成される。
【0008】
また、本発明の一態様による表示装置は、縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、光電変換素子と、を備え、前記光電変換素子は、基板水平方向に順に隣接配置される第1、第2及び第3の半導体領域と、前記第1の半導体領域に接続される第1の電極と、前記第3の半導体領域に接続される第2の電極と、を有し、前記第1の半導体領域は、第1導電型不純物を第1のドーズ量だけ注入して形成され、前記第3の半導体領域は、第2導電型不純物を第2のドーズ量だけ注入して形成され、前記第2の半導体領域は、前記第2導電型不純物を前記第2のドーズ量より少量の第3のドーズ量だけ注入して形成される。
【0009】
また、本発明の一態様による光電変換素子は、絶縁基板上に形成される、基板水平方向に順に隣接配置される第1、第2及び第3の半導体領域と、前記第1、第2及び第3の半導体領域の上面に形成される第1絶縁層と、前記第1絶縁層の上面の一部に形成されるゲート電極と、前記第1絶縁層及び前記ゲート電極の上面に形成される第2絶縁層と、前記第1及び第2絶縁層の一部に形成されたコンタクトを介して、前記第1及び第3の半導体領域に接続される電極層と、を備え、前記第1の半導体領域は、第1導電型不純物を第1のドーズ量だけ注入して形成され、前記第3の半導体領域は、第2導電型不純物を第2のドーズ量だけ注入して形成され、前記第2の半導体領域は、前記第1導電型不純物を前記第1のドーズ量より少量の第3のドーズ量だけ注入して形成される。
【0010】
また、本発明の一態様による光電変換素子は、絶縁基板上の水平方向に順に隣接配置される第1、第2及び第3の半導体領域と、前記第1、第2及び第3の半導体領域の上面に形成される第1絶縁層と、前記第1絶縁層の上面の一部に形成されるゲート電極と、前記第1絶縁層及び前記ゲート電極の上面に形成される第2絶縁層と、前記第1及び第2絶縁層の一部に形成されたコンタクトを介して、前記第1及び第3の半導体領域に接続される電極層と、を備え、前記第1の半導体領域は、第1導電型不純物を第1のドーズ量だけ注入して形成され、前記第3の半導体領域は、第2導電型不純物を第2のドーズ量だけ注入して形成され、前記第2の半導体領域は、前記第2導電型不純物を前記第2のドーズ量より少量の第3のドーズ量だけ注入して形成される。
【0011】
また、本発明の一態様による表示装置は、縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、光電変換素子と、前記表示素子および前記光電変換素子が形成されたアレイ基板と、液晶層を挟んで前記アレイ基板に対向配置される対向基板と、前記アレイ基板を挟んで前記液晶層に対向配置され、前記液晶層に光を供給するバックライトと、を備え、前記アレイ基板は、前記バックライトからの直接光が前記光電変換素子に入射されないように該光を遮断する遮光層を有する。
【0012】
また、本発明の一態様による光電変換素子は、互いに電気的に接続されて隣接配置される第1および第2受光部と、前記第1受光部と電気的に接続され、前記第1受光部を挟んで前記第2受光部と反対側に配置される第1導電型の第1電極部と、前記第2受光部と電気的に接続され、前記第2受光部を挟んで前記第1受光部と反対側に配置される第2導電型の第2電極部と、第1絶縁層を挟んで、前記第2受光部の少なくとも一部に対向配置されるゲート電極と、第2絶縁層を挟んで、前記ゲート電極の少なくとも一部に対向配置されて、前記第1受光部全体を覆う遮光部と、を備える。
【0013】
また、本発明の一態様による表示装置は、透光性基板と、前記透光性基板上に形成される光電変換素子と、前記光電変換素子を挟んで前記透光性基板と反対側から入射される光を遮光する遮光部と、を備え、前記光電変換素子は、互いに電気的に接続されて隣接配置される第1および第2受光部と、前記第1受光部と電気的に接続され、前記第1受光部を挟んで前記第2受光部と反対側に配置される第1導電型の第1電極部と、前記第2受光部と電気的に接続され、前記第2受光部を挟んで前記第1受光部と反対側に配置される第2導電型の第2電極部と、第1絶縁層を挟んで、前記第2受光部の少なくとも一部に対向配置されるゲート電極と、を有する。
【発明の効果】
【0014】
本発明によれば、基板水平方向に配置される第1及び第3の半導体領域の間に、低濃度の第2の半導体領域を配置するため、第2の半導体領域内に空乏層が広がり、光電変換効率が向上するとともに、S/N比も改善する。
【発明を実施するための最良の形態】
【0015】
以下、本発明に係る表示装置および光電変換素子について、図面を参照しながら具体的に説明する。
【0016】
図1は本発明に係る表示装置の第1の実施形態の概略構成図である。図1の表示装置は、画像取込み機能を備えており、ガラス基板31と半導体基板32とで構成されている。ガラス基板31上には、信号線及び走査線が列設される画素アレイ部1と、信号線を駆動する信号線駆動回路2と、走査線を駆動する走査線駆動回路3と、画像を取り込んで出力する検出出力回路4とが設けられている。これらの回路は、例えばポリシリコンTFTにより形成される。信号線駆動回路2は、デジタル画素データを表示素子の駆動に適したアナログ電圧に変換する不図示のD/A変換回路を有する。D/A変換回路は公知の構成でよい。半導体基板32上には、表示制御及び画像取込制御を行うロジックIC33が実装されている。ガラス基板31と半導体基板32とは、例えばFPCを介して各種信号の送受を行う。
【0017】
図2は画素アレイ部1の一部を示したブロック図である。図2の画素アレイ部1は、縦横に列設される信号線及び走査線の各交点付近に形成される画素TFT11と、画素TFT11の一端とCs線との間に接続される液晶容量C1及び補助容量C2と、各画素TFT11ごとに2個ずつ設けられる画像取込み用のセンサ12a,12bとを有する。センサ12a,12bは、不図示の電源線及び制御線に接続されている。
【0018】
図2では、画像取込みの解像度を上げるために各画素ごとに2個のセンサ12a,12bを設ける例を示しているが、センサの数に特に制限はない。
【0019】
図3は図2の一部を詳細に示した回路図である。図3に示すように、センサ12aは、フォトダイオードD1とセンサ切替用トランジスタQ1とを有する。センサ12bは、フォトダイオードD2とセンサ切替用トランジスタQ2とを有する。フォトダイオードD1,D2は、受光した光の光量に応じた電気信号を出力する。センサ切替用トランジスタQ1,Q2は、1画素内の複数のフォトダイオードD1,D2のいずれか一つを交互に選択する。
【0020】
各画素は、2つのセンサ12a,12bと、同一画素内の2つのセンサ12a,12bで共用されるキャパシタC3と、キャパシタC3の蓄積電荷に応じた2値データを検出線に出力するバッファ(BUF)13と、バッファ13への書込み制御を行うトランジスタQ3と、バッファ13及びキャパシタC3を初期化するリセット用トランジスタQ4とを有する。
【0021】
バッファ13は、スタティックRAM(SRAM)で構成され、例えば、図4に示すように、直列接続された2つのインバータIV1,IV2と、後段のインバータIV2の出力端子と前段のインバータIV1の入力端子との間に配置されるトランジスタQ5と、後段のインバータの出力端子に接続される出力用トランジスタQ6とを有する。
【0022】
信号SPOLBがハイレベルのときに、トランジスタQ5はオンし、2つのインバータIV1,IV2は保持動作を行う。信号OUTiがハイレベルのときに、保持しているデータが検出線に出力される。
【0023】
本実施形態の表示装置は、通常の表示動作を行うこともできるし、スキャナと同様の画像取込みを行うこともできる。通常の表示動作を行う場合は、トランジスタQ3はオフ状態に設定され、バッファ13には有効なデータは格納されない。この場合、信号線には、信号線駆動回路2からの信号線電圧が供給され、この信号線電圧に応じた表示が行われる。
【0024】
一方、画像取込みを行う場合は、図5に示すようにアレイ基板21の上面側に画像取込み対象物(例えば、紙面)22を配置し、バックライト23からの光を対向基板24とアレイ基板21を介して紙面22に照射する。紙面22で反射された光はアレイ基板21上のセンサ12a,12bで受光され、画像取込みが行われる。この際、画像取り込みのための動作によって、表示が影響されることが無い。
【0025】
取り込んだ画像データは、図3に示すようにバッファ13に格納された後、検出線を介して、図1に示すロジックIC33に送られる。このロジックIC33は、本実施形態の表示装置から出力されるデジタル信号を受けて、データの並び替えやデータ中のノイズの除去などの演算処理を行う。
【0026】
図6は図3に示すフォトダイオードD1,D2の構造を示す断面図、図7はフォトダイオードD1,D2の上面図、図8はフォトダイオードD1,D2の斜視図、図9はフォトダイオードD1,D2内に形成される空乏層の様子を示す図である。図6〜図8に示すように、フォトダイオードD1,D2は、ガラス基板21上に形成される約150nm厚のシリコン膜41と、このシリコン膜41上に形成される約50nm厚の半導体層42と、この半導体層42の上面に形成される約50〜150nm厚の酸化シリコン膜(第1絶縁膜)43と、この酸化シリコン膜43上に形成される約300nm厚のゲート電極44と、このゲート電極44及び酸化シリコン膜43の上面に形成される酸化シリコン膜45と、を有する。
【0027】
シリコン膜43は、例えばプラズマCVD法により、窒化シリコン、酸化シリコンまたはこれらの積層膜で形成される。半導体層42は、ポリシリコン(多結晶シリコン)を材料として形成され、基板の水平方向に順に隣接配置されるp+領域46、p-領域47及びn+領域48を有する。p+領域46には、例えば1×1019atm/cm3程度の高濃度でボロンイオンが注入される。n+領域48には、例えば1×1019atm/cm3程度の高濃度でリンイオンが注入される。p-領域47には、例えば1×1015atm/cm3程度の低濃度でボロンイオンが注入される。n+領域48とp-領域47との濃度比は2桁以上、好ましくは4桁程度確保する。ただし、あまりp-領域47の不純物濃度を低くしすぎると、同時に形成するTFTの性能(例えば移動度)が極端に悪化するなどの弊害が生じ好ましくない。
【0028】
ゲート電極44は例えばMoW(モリブデン・タングステン)合金で形成される。酸化シリコン膜43の上面には、コンタクト49を介してp+領域46に接続されるアノード電極50と、コンタクト51を介してn+領域48に接続されるカソード電極52とが形成される。アノード電極50とカソード電極52は、Mo(モリブデン)とAl(アルミニウム)の積層膜からなり、その先端部は約600nmの膜厚を有する。アノード電極50の配線は、バックライトからの直接光を遮るため、p-領域47を遮る必要がある。
【0029】
アノード電極50にはバイアス電圧Vnp(=+5V:pに対しnが高電位)が供給され、カソード電極52は接地され、ゲート電極44にはゲート電圧Vgp(=−5V:pに対してgが低電位)が供給される。
【0030】
本実施形態のフォトダイオードD1,D2は、p+領域46、p-領域47及びn+領域48で形成される。以下PPN構造と呼ぶことにする。図6では、p-領域47の基板水平方向長さを、p+領域46やn+領域48の基板水平方向長さよりも長くしている。これにより、図9に示すように、p+領域46とn+領域48の間に形成される空乏層53がp-領域47側に広く伸び、光−電流の変換効率がよくなる。
【0031】
p-領域47の代わりに、図10に示すようにn-領域54を設けてもよい。この場合も、n-層に空乏層53が伸び、同様に光−電流の変換効率がよくなる。
【0032】
ここで、光−電流の変換効率をよくするためには、p-領域47とn+領域48の間にはn-領域を設けない方がよい。p-領域47とn+領域48の不純物濃度比が高いほど、p-領域47への空乏層53の伸びがよくなる。逆に、光−電流の変換効率をそれほど必要としない場合には、n−領域を設けてもよい。
【0033】
図11及び図12はフォトダイオードD1,D2の電気特性を示す図である。図11は、アノード電極50にバイアス電圧Vnp(=+5V:pに対しnが高電位)を印加し、Vgp=-5Vとした場合のp-領域47の基板水平方向長さ(μm)(横軸)とフォトダイオードD1,D2を流れる電流(対数値)(縦軸)との関係を示している。図12は、アノード電極50にバイアス電圧Vnp(=5V)を印加した場合のゲート電圧Vgp(横軸)とフォトダイオードD1,D2を流れる電流(対数値)(縦軸)との関係を示している。
【0034】
図11には、光照射時の曲線と光非照射時の曲線が示されており、光非照射時の電流はp-領域47の長さによらずほぼ一定であるのに対し、光照射時の電流はp-領域47の基板水平方向長さが長いほど増加する。これは、フォトダイオードD1,D2内に形成される空乏層53が伸びるためである。このことから、光-電流変換の効率に関しては、p-領域47の基板水平方向長さが長いほど、フォトダイオードD1,D2として優れていることがわかる。
【0035】
また、図12に示すように、ゲート電圧が0V付近を超えると、フォトダイオードD1,D2の電流が減るため、個々のフォトダイオードD1,D2ごとにプロセスの違いによる電流ばらつきが大きくなる。光照射時の電流を多く、かつ暗電流を少なくしたい場合にはゲート電圧を0V以下として用いると良い。
【0036】
一方、ゲートが負電圧になると、フォトダイオードD1,D2の電流ばらつきが少なくなる。光が照射されていないときの電流を低減させたい場合には、ゲート電圧は負電圧にするのが望ましいことがわかる。とくに周辺温度が高い場合に正常に動作させるのに有効である。温度が高くなると光が照射されていないときの電流が上昇してきてS/N比が損なわれてしまうからである。具体的には、室温5℃で使用する際は、ゲート電圧を0Vとし、室温40℃でも動作させなければならないときはゲート電圧を-5Vにすると良い。この調節は手動でも自動でも良い。
【0037】
図13は図6に示すp+領域46、p-領域47及びn+領域48からなるフォトダイオードD1,D2の電気的特性を示す図、図14は比較のために示すp+領域46、p-領域47及びn+領域48からなるフォトダイオードD1,D2の電気的特性を示す図である。図13および図14には、p-領域47の長さを変えた場合の光電流の変化を表す曲線と、暗電流の変化を表す曲線と、光電流/暗電流の変化を表す曲線とが示されている。
【0038】
一般に、光電流が多いほど、フォトダイオードD1,D2を小型化できるため、各画素の開口率を向上できる。また、暗電流は小さいほど、S/N比に優れている。
【0039】
これらの図に示すように、図6のフォトダイオードD1,D2は、p+領域46、p-領域47、n-領域54およびn+領域48のフォトダイオードD1,D2に比べて、光電流と光電流/暗電流の値がいずれも大きくなり、電気的特性が優れていることがわかる。
【0040】
次に、表示装置上に低温ポリシリコンプロセスで形成されるフォトダイオードD1,D2、nチャネルTFT及びpチャネルTFTの製造工程を順に説明する。なお、これらフォトダイオードD1,D2、nチャネルTFT及びpチャネルTFTは、同時並行的に形成される。
【0041】
図15はフォトダイオードD1,D2の製造工程を示す図である。まず、ガラス基板21上に、CVD法により、SiNxやSiOx等からなるアンダーコート層51を形成する。次に、PECVD法やスパッタリング法などにより、アンダーコート層51上に非晶質シリコン膜を形成する。次に、非晶質シリコン膜にレーザを照射して結晶化し、ポリシリコン膜52を形成する。次に、ポリシリコン膜52をパターンニングし、その上面にPECVD法やECR-CVD法などにより、SiOx膜からなる第1絶縁層43を形成する。そして、ポリシリコン膜52のフォトダイオードD1,D2形成領域付近に、低濃度のボロンイオンを注入し、p-領域52を形成する(図15(a))。
【0042】
次に、レジスト53などをマスクとして用いて、ポリシリコン膜の一部にリンイオンを注入し、n+領域48を形成する(図15(b))。次に、ポリシリコン膜の一部にボロンイオンを注入してp+領域46を形成する(図15(c))。
【0043】
次に、第1絶縁層43の上面に第1金属層を成膜し、これをパターンニングして第1ゲート電極44を形成する。次に、レジストをマスクとして用い、フォトダイオードD1,D2形成領域に不純物としてボロンイオンを注入し、ポリシリコン膜の一部にp+領域46を形成する(図15(d))。
【0044】
次に、レジストをマスクとしてnチャネルTFTの一部の多結晶シリコン膜中に低濃度のリンイオンを注入する。このとき、PPN素子はレジストでマスクされているため、n-領域が形成されることはない。
【0045】
引き続いて、p-領域47の水素化を行う。ここで、水素化とは、基板を水素のプラズマ中にさらす工程である。この工程は、CVD装置を用いて行われる。水素化により、ポリシリコン膜で形成されたTFTのチャネル領域中のダングリングボンドを終端させることができ、TFTのリーク電流が抑制される。基板を水素のプラズマにさらすと、水素はゲート電極44に遮られて、ゲート電極44のない部分からポリシリコン膜中に回り込む。
【0046】
次に、第1絶縁層43の上面に第2絶縁層45を形成する。その後、フォトダイオードD1,D2の電極形成のためにコンタクトホールを形成してp+領域46及びn+領域48を露出させ、この露出させた領域に第2金属層を成膜し、これを所定形状にパターンニングする(図15(e))。
【0047】
一方、図16はnチャネルTFTの製造工程を示す図、図17はpチャネルTFTの製造工程を示す図である。以下、図16および図17に基づいてnチャネルTFTとpチャネルTFTの製造工程を説明する。
【0048】
まず、ガラス基板21上に、CVD法によりSiNxやSiOx等からなるアンダーコート層51を形成する。次に、PECVD法やスパッタリング法などにより、アンダーコート層51上にアモルファスシリコン膜を形成し、そのアモルファスシリコン膜にレーザを照射して結晶化し、ポリシリコン膜52を形成する。次に、ポリシリコン膜52をパターンニングした後、その上面にPECVD法やECR-CVD法などにより形成したSiOx膜からなる第1絶縁層43を形成する。そして、ポリシリコン膜52のnチャネルTFT形成領域とpチャネルTFT形成領域に、不純物として低濃度のボロンイオンを注入し、p-領域を形成する(図16(a)、図17(a))。
【0049】
次に、レジスト53をマスクとして用いて、nチャネルTFT形成領域にリンイオンを注入し、ポリシリコン膜の一部にn+領域54を形成する(図16(b))。また、pチャネルTFT形成領域には、レジスト53によりリンイオンが注入されないようにする(図17(b))。
【0050】
次に、Mo-TaやMo-Wなどを用いて、pチャネルTFT形成領域の第1絶縁層43の上面に第1金属層を成膜し、これをパターンニングしてゲート電極55を形成する。次に、ゲート電極55をマスクとして用いて、pチャネルTFT形成領域に不純物としてボロンイオンを注入して、p+領域57を形成する(図17(c))。このとき、nチャネルTFT形成領域を第1金属層56で覆って、ボロンイオンが注入されないようにする(図16(c))。
【0051】
次に、nチャネルTFT形成領域にゲート電極55を形成した後、このゲート電極55をマスクとして用いて、nチャネルTFT形成領域に低濃度のリンイオンを注入し、n-領域59を形成する。レジスト58でマスクされている箇所の直下に位置するポリシリコン膜はp-領域52のままである(図16(d))。。
【0052】
次に、CVD装置内で上述した水素化を行って、ポリシリコン膜中のTFTのチャネル形成領域のダングリングボンドを終端させ、TFTのリーク電流の抑制を図る。
【0053】
次に、同じCVD装置内で、SiOxからなる第1絶縁層43の上面に第2絶縁層60を形成する。次に、nチャネルTFTの電極形成領域とpチャネルTFTの電極形成領域にそれぞれコンタクトホールを形成して、このコンタクトホール内に第2金属層を成膜する。次に、第2金属層をパターンニングして、ソース電極61とドレイン電極62を形成する。最後に、パッシベーション膜として、SiN膜を成膜して、nチャネルTFTとpチャネルTFTが完成する(図16(e)、図17(e))。
【0054】
このように、本実施形態では、フォトダイオードD1,D2を構成するp+領域46とn+領域48の間に、p-領域47またはn-領域からなる低濃度領域を形成し、この低濃度領域の基板水平方向長さをp+領域46やn+領域48よりも長くするため、p+領域46とn+領域48の間に形成される空乏層53が低濃度領域に長く伸び、その結果、光電流が増えて光電変換効率がよくなるとともに、S/N比が向上する。
【0055】
なお、上述した実施形態では、光電変換素子をフォトダイオードで構成する例を説明したが、TFTで構成してもよい。この場合、光電変換素子となるTFTのゲート長を、他のTFT(画素表示用や駆動回路用TFTなど)よりも長くすることで、上述した実施形態と同様の効果を得ることができる。
【0056】
また、フォトダイオードのバイアス電圧Vnpとゲート電圧VgpをVgp=Vnpとなるようにすると、電流ばらつきを小さくできる。具体的には、ゲート電極をn+側電極に接続する。図18はVgp=Vnpにした場合のフォトダイオードのI-V特性を示している。図18の太線がVgp=Vnpの特性曲線を表している。
【0057】
(第2の実施形態)
第2の実施形態は、画像取込用のフォトダイオードに光リーク電流が流れないように遮光層を配置したことを特徴とする。
【0058】
図19は本発明の第2の実施形態に係る表示装置の断面構造を示す断面図である。図示のように、表示装置は、アレイ基板21の下方にバックライト(B/L)22が配置され、アレイ基板21の上方に液晶層23を挟んで対向基板24が配置される。画像取込み対象物25(例えば、紙面)は対向基板24の上方に配置される。
【0059】
バックライト22からの光は、アレイ基板21と対向基板24を通過して画像取込み対象物25に照射される。画像取込み対象物25からの反射光は、アレイ基板21上のフォトダイオードD1,D2で受光されて画像取込みが行われる。この際、画像取込みの動作によって表示が影響されるおそれはない。
【0060】
取り込んだ画像データは、図3に示すようにバッファ13に格納された後、検出線を介して、図1に示すロジックIC33に送られる。このロジックIC33は、本実施形態の表示装置から出力されるデジタル信号を受けて、データの並び替えやデータ中のノイズの除去などの演算処理を行う。
【0061】
本実施形態では、アレイ基板21内に形成されるフォトダイオードD1,D2がバックライト22からの直接光を受けて、フォトダイオードD1,D2に光リーク電流が流れないように、フォトダイオードD1,D2の下面側に遮光層20を配置している。
【0062】
ところで、携帯電話などの外光を受けやすい環境で利用される電子機器用の表示装置は、外光が強い状態でも、表示装置の視認性をよくするために、外光を反射させる反射電極を設けている。反射電極を有する場合の本実施形態の表示装置の断面構造は図20に示され、この場合の平面図は図21に示されている。
【0063】
図20および図21に示すように、反射電極26は、アレイ基板21上の透明電極27に一端が接続されて、透明電極27よりも高い位置に配置される。図21の平面図に示すように、画素内の外周部に沿って反射電極26が形成される。外光は、対向基板24を透過して反射電極26で反射される。この場合、各画素の輝度は、「外光の強さ」と「液晶層の透過率」の積に比例する。液晶層の透過率は当該画素電極に印加される電圧により変化する。画素ごとに画素電極への印加電圧を変えることにより任意のパターンを表示できる。
【0064】
一方、図22はアレイ基板21と対向基板24との位置関係を図20とは逆にした場合の断面図、図23はその平面図である。この場合、反射電極26は対向基板24側に配置される。より詳しくは、図23の平面図に示すように、画素の中央付近に反射電極26が設けられるため、開口率が悪くなる。図23よりも図21の方が、開口率はよくなる。
【0065】
本実施形態では、ポリシリコンプロセスを用いてTFT(画素表示用と駆動回路用)とフォトダイオードを形成するが、フォトダイオードを形成する際は、通常のTFTと比べて、ポリシリコンからなる半導体層の結晶性を意図的に悪くしている。その理由は、TFTはポリシリコン膜中の結晶化を進行させてオン電流を大きくすることが望ましいのに対し、フォトダイオードはポリシリコン膜中の結晶化を進行させない方が広い波長スペクトルを吸収でき、光電変換効率が向上するためである。すなわち、光リーク電流は、所定のエネルギーギャップEgより大きなエネルギーの光が入射したときに、電子と正孔が発生することで生じるが、結晶化が進まない状態で種々のエネルギーギャップが多く存在すると、種々の波長の光に対しても光電変換が可能になるためである。
【0066】
また、図24に拡大して示すように、本実施形態では、フォトダイオードD1,D2の下方に金属膜からなる遮光層20を配置している。したがって、フォトダイオードD1,D2の形成領域内のアモルファスシリコンにレーザを照射してポリシリコンにする際、レーザのエネルギーがアモルファスシリコンから遮光層20を介して逃げるため、遮光層20がない場合と比べて、アモルファスシリコンの結晶化が進みにくくなる。このため、特に製造上の工夫を施さなくても、本実施形態では、フォトダイオードの半導体層の結晶性をTFTよりも悪くすることができる。
【0067】
なお、結晶性が悪いとは、結晶サイズのばらつきが大きいことや、欠陥密度が多いことを指す。
【0068】
次に、表示装置上にポリシリコンプロセスで形成されるフォトダイオードD1,D2、nチャネルTFT及びpチャネルTFTの製造工程を順に説明する。なお、これらフォトダイオードD1,D2、nチャネルTFT及びpチャネルTFTは、同時並行的に形成される。
【0069】
図25はフォトダイオードD1,D2の製造工程を示す図である。まず、ガラス基板21上に、遮光層20を形成した後、CVD法により、SiNxやSiOx等からなるアンダーコート層51を形成する。次に、PECVD法やスパッタリング法などにより、アンダーコート層51上にアモルファスシリコン膜を形成する。次に、アモルファスシリコン膜にレーザを照射して結晶化し、ポリシリコン膜52を形成する。このとき、上述したように、遮光層20があるために、わざわざTFT部とフォトダイオード部とでレーザーの照射条件を変更するようなことをしなくても、レーザのエネルギーが遮光層20に逃げ、アモルファスシリコン膜の結晶化が進みにくくなる。
【0070】
次に、ポリシリコン膜52をパターンニングし、その上面にPECVD法やECR-CVD法などにより、SiOx膜からなる第1絶縁層43を形成する。そして、フォトダイオードD1,D2形成領域付近に、低濃度のボロンイオンを注入し、p-領域52を形成する(図25(a))。
【0071】
次に、レジスタ53などをマスクとして用いて、ポリシリコン膜の一部にリンイオンを注入し、n+領域48を形成する(図25(b))。次に、ポリシリコン膜の一部にボロンイオンを注入してp+領域46を形成する(図25(c))。
【0072】
次に、第1絶縁層43の上面に第1金属層を成膜し、これをパターンニングして第1ゲート電極44を形成する。次に、レジストをマスクとしてnチャネルTFTの一部の多結晶シリコン膜中に低濃度のリンイオンを注入し、n-領域49を形成する。
【0073】
引き続いて、p-領域52の水素化を行う。ここで、水素化とは、基板を水素のプラズマ中にさらす工程である。この工程は、CVD装置を用いて行われる。水素化により、ポリシリコン膜で形成されたTFTのチャネル領域中のダングリングボンドを終端させることができ、TFTのリーク電流が抑制される。基板を水素のプラズマにさらすと、水素はゲート電極44に遮られて、ゲート電極44のない部分からポリシリコン膜中に回り込む。
【0074】
次に、第1絶縁層43の上面に第2絶縁層45を形成する。その後、フォトダイオードD1,D2の電極形成のためにコンタクトホールを形成してp+領域46及びn+領域48を露出させ、この露出させた領域に第2金属層を成膜し、これを所定形状にパターンニングしてアノード電極50とカソード電極52を形成する(図25(e))。
【0075】
このように、本実施形態では、バックライト22をアレイ基板21の下方に配置し、アレイ基板21内のフォトダイオードD1,D2の下面側に遮光層20を設けるため、バックライト22からの直接光がフォトダイオードD1,D2に入射されるおそれがなくなり、光リーク電流を抑制できる。
【0076】
また、フォトダイオードを構成するポリシリコンからなる半導体層の結晶性を意図的に悪くするため、広い波長スペクトルの光を吸収できるようになり、光電変換効率を向上できる。
【0077】
上述した実施形態では、p+領域46、p-領域52、n-領域49およびn+領域48を有するフォトダイオードD1,D2を形成する例を説明したが、p-領域52やn-領域49のない構造のフォトダイオードを形成してもよい。例えば、p+領域46、p-領域52およびn+領域48からなるフォトダイオードの場合、p-領域52を他の領域46,45よりも長くすることにより、p-領域52内に空乏層が広がり、光電変換効率を向上できるとともに、S/N比も改善する。
【0078】
なお、上述した実施形態では、光電変換素子をフォトダイオードで構成する例を説明したが、TFTで構成してもよい。この場合、光電変換素子となるTFTのゲート長を、他のTFT(画素表示用や駆動回路用TFTなど)よりも長くすることで、上述した実施形態と同様の効果を得ることができる。
【0079】
(第3の実施形態)
第3の実施形態は、バックライトからの直接光を遮光する遮光層の面積をより小さくするものである。
【0080】
図26は本発明の第3の実施形態による表示装置の断面図である。図26は表示装置の一例として液晶表示装置101の断面構造を示している。図26の液晶表示装置101は、画像取込機能を備えている。この液晶表示装置101は、回路基板としての略矩形平板状のアクティブマトリクス型のアレイ基板102を備えている。このアレイ基板102は、略透明な矩形平板状の絶縁基板であるガラス基板(透明性基板)103を有する。このガラス基板103の一主面上には、シリコン窒化膜(SiNx)や酸化シリコン膜(SiOx)などからなるアンダーコート層104が形成されている。このアンダーコート層104は、ガラス基板103上に形成される各素子への不純物の拡散を防止する。
【0081】
アンダーコート層104上には、画素表示用のnチャネル(n-ch)型の薄膜トランジスタ(TFT)105と、画素表示用のpチャネル(p-ch)型の薄膜トランジスタ106と、画像取込用の光電変換素子(光センサ)7とがマトリクス状に形成されている。
【0082】
これら薄膜トランジスタ105,106のそれぞれは、アンダーコート層104上に形成されるp-領域の活性層(半導体層)111を有する。この活性層111は、多結晶半導体(ポリシリコン)にて形成されている。活性層111のポリシリコンは、アモルファスシリコンをレーザアニールすることにより結晶化されて形成される。
【0083】
活性層111の中央部には、チャネル領域112が形成される。このチャネル領域112の両側には、n+領域あるいはp+領域からなるソース領域113とドレイン領域114が対向して配置されている。nチャネル型の薄膜トランジスタ105のチャネル領域112とソース領域113およびドレイン領域114との間には、n-領域であるLDD(Lightly Doped Drain)領域115,116が形成される。
【0084】
これらチャネル領域112、ソース領域113、ドレイン領域114およびLDD領域115,116のそれぞれを含むアンダーコート層104上には、絶縁性を持つゲート絶縁膜(シリコン酸化膜)117が形成される。
【0085】
各チャネル領域112に対向したゲート絶縁膜117上には、第1メタルにて形成されるゲート電極118が形成される。これらゲート電極118は、ゲート絶縁膜117を介して各薄膜トランジスタ105,106のチャネル領域112に対向しており、このチャネル領域112の幅寸法に略等しい幅寸法を持つ。
【0086】
一方、アンダーコート層104上には、薄膜トランジスタ106に隣接して、PIN型の光センサ107が形成される。この光センサ107は、各薄膜トランジスタ105,106と同一の製造工程にて形成され、ガラス基板103上の薄膜トランジスタ105,106と同一平面状に配置されている。
【0087】
この光センサ107は、アモルファスシリコンにて形成され光電変換部のI層である受光部121を備えている。この受光部121は、各薄膜トランジスタ105,106の活性層111と同一の工程で形成されており、アンダーコート層104上に積層されている。この受光部121は、p-領域からなる第1の受光部122と第2の受光部123とのそれぞれを備えている。
【0088】
図27は受光部121の周辺の上面図である。第1の受光部122および第2の受光部123のそれぞれは、図27に示すように、略等しい大きさの細長矩形平板状に形成されており、互いに向い合う幅方向の各辺同士が連結されて電気的に接続されている。
【0089】
第1の受光部122を挟んで第2の受光部123の反対側には、ポリシリコンにて形成されたn型電極領域として作用するn+領域124が設けられている。このn+領域124は、第1の受光部122の長手寸法に略等しい長手寸法を持つ細長矩形平板状の連結片部124aを備えている。この連結片部124aの長手方向は、第1の受光部122の長手方向に略平行であり、連結片部124aの幅方向における端部は第1の受光部122の幅方向における端部に連結して電気的に接続されている。
【0090】
連結片部124aの幅方向における他端部には、連結片部124aの幅方向に沿った伸びる細長矩形状の導通片部124bが設けられている。この導通片部124bは、連結片部124aの幅方向における他端部から、この連結片部124aの幅方向に沿って突出している。この導通片部124bは、連結片部124aの長手方向における一端寄りに設けられている。
【0091】
第2の受光部123を挟んで第1の受光部122の反対側には、ポリシリコンにて形成されたp型電極領域として作用するp+領域125が設けられている。このp+領域125は、第2の受光部123の長手寸法に略等しい長手寸法を持つ細長矩形平板状の連結片部125aを備えている。この連結片部125aの長手方向は、第2の受光部123の長手方向に略平行であり、連結片部125aの幅方向における端部は第2の受光部123の幅方向における端部に連結して電気的に接続されている。
【0092】
連結片部125aの幅方向における他端部には、連結片部125aの幅方向に沿って伸びる細長矩形状の導通片部125bが設けられている。この導通片部125bは、連結片部125aの幅方向における他端部から、この連結片部125aの幅方向に沿って突出している。この導通片部125bは、連結片部125aの長手方向における他端部に設けられている。
【0093】
ここで、n+領域124およびp+領域125のそれぞれは、光センサ107の一対の電極部として使用される。これらn+領域124およびp+領域125のそれぞれは、第1の受光部122および第2の受光部123それぞれと同一層であるアンダーコート層104上に形成される。
【0094】
図26に示すように、第1の受光部122、第2の受光部123、n+領域124およびp+領域125と、アンダーコート層104との上面には、ゲート絶縁膜117が形成されている。第2の受光部123に対向したゲート絶縁膜117上には、薄膜トランジスタ105,106のゲート電極118と同一の工程で同一層に形成されるゲート電極126が形成される。このゲート電極126は、第2の受光部123の幅寸法に略等しい幅寸法を持ち、第1のメタルにて形成されている。すなわち、このゲート電極126は、ゲート絶縁膜117を介して第2の受光部123の上方に設けられており、この第2の受光部123を覆っている。
【0095】
ゲート電極126および各薄膜トランジスタ105,106のゲート電極118のそれぞれを含むゲート絶縁膜117上には、第2絶縁層である層間絶縁膜(シリコン酸化膜)131が形成されている。そして、これら層間絶縁膜131およびゲート絶縁膜117には、これら層間絶縁膜131およびゲート絶縁膜117のそれぞれを貫通する複数のコンタクトホール132,133,134,135,136,137が設けられている。
【0096】
コンタクトホール132,133のそれぞれは、nチャネル型の薄膜トランジスタ105のゲート電極118の両側に配置されるソース領域113およびドレイン領域114上に設けられている。コンタクトホール132は、nチャネル型の薄膜トランジスタ105のソース領域113に連通して開口している。コンタクトホール133は、nチャネル型の薄膜トランジスタ105のドレイン領域114に連通して開口している。
【0097】
コンタクトホール134,135のそれぞれは、pチャネル型の薄膜トランジスタ106のゲート電極118の両側に配置されるソース領域113およびドレイン領域114上に設けられている。そして、コンタクトホール134は、pチャネル型の薄膜トランジスタ106のソース領域113に連通して開口している。コンタクトホール135は、pチャネル型の薄膜トランジスタ106のドレイン領域114に連通して開口している。
【0098】
コンタクトホール136,137は、光センサ107の受光部121の両側に配置されるn+領域124およびp+領域125上に設けられている。コンタクトホール136は、n+領域124の導通片部125bの長手方向に沿った先端部の幅方向における中間部に連通して開口している。コンタクトホール137は、p+領域125の導通片部125bの長手方向に沿った先端部の幅方向における中間部に連通して開口している。
【0099】
各薄膜トランジスタ105,106のソース領域113に連通したコンタクトホール132,134には、信号線であるソース電極141がそれぞれ設けられている。これらソース電極141は、第2メタルにて形成されており、コンタクトホール132,134を介して薄膜トランジスタ105,106のソース領域113に電気的に接続されて導通されている。
【0100】
各薄膜トランジスタ105,106のドレイン領域114に連通したコンタクトホール133,135には、信号線に接続されるドレイン電極142が設けられている。これらドレイン電極142は、第2のメタルにて形成されており、コンタクトホール133,135を介して薄膜トランジスタ105,106のドレイン領域114に電気的に接続されて導通されている。
【0101】
光センサ107のn+領域124に連通したコンタクトホール136には、第2メタルにて形成されたn型電極143が積層されて設けられている。このn型電極143は、コンタクトホール136を介してn+領域124の導通片部124bに電気的に接続されて導通されており、光センサ107のカソードとして機能する。図27に示すように、このn型電極143は、層間絶縁膜131上においてn+領域124の導通片部124bの長手方向に沿った先端側に向けて突出している。
【0102】
光センサ107のp+領域125に連通したコンタクトホール137には、第2のメタルにて形成されたp型電極144が設けられている。このp型電極144は、コンタクトホール137を介してp+領域125の導通片部124bに電気的に接続されて導通されており、光センサ107のアノードとして機能する。このp型電極144は、層間絶縁膜131上においてp+領域125の連結片部125aの長手方向における他端側に向けて突出している。
【0103】
光センサ107の第1の受光部122に対向した層間絶縁膜131上には、細長矩形平板状の遮光層145が形成されている。この遮光層145は、対向基板151の裏面側に配置される不図示のバックライトからの直接光を遮るために設けられている。
【0104】
遮光層145は、第1の受光部122のみを遮光できるように、この第1の受光部122に対向配置されている。遮光層145は、第1の受光部122の長手方向に沿って伸びており、第1の受光部122の長手寸法よりも大きな長手寸法を持つ。遮光層145は、第1の受光部122の幅寸法よりも大きな幅寸法を持つ。すなわち、この遮光層145は、第1の受光部122を中心として、n+領域124の第1の受光部122側から第2の受光部123の第1の受光部122側までを幅方向に沿って覆っている。
【0105】
言い換えると、この遮光層145は、n+領域124の導通片部124bの長手方向における基端側の約3分の1と、このn+領域124の連結片部124aと、第1の受光部122と、第2の受光部123の幅方向における一側の略2分の1のそれぞれを覆っている。すなわち、この遮光層145は、第2の受光部123およびp+領域125それぞれの少なくとも一部を露出させている。
【0106】
遮光層145は、光センサ107のゲート電極126の長手寸法よりも大きな長手寸法を持つ。さらに、この遮光層145は、n+領域124の連結片部124aと第1の受光部122と第2の受光部123とのそれぞれの長手方向における中心上に、遮光層145の長手方向における中心を位置させている。よって、この遮光層145は、n+領域124の連結片部124aと第1の受光部122と第2の受光部123とのそれぞれの長手方向における両端部よりも、この第1の受光部122の長手方向に向けて突出している。
【0107】
すなわち、この遮光層145は、対向基板151を貫通して入射する不図示のバックライトからの直射光による第1の受光部122への入射を確実に遮ることができるように、第1の受光部122を中心としてn+領域124および第2の受光部123のそれぞれの一部までを覆っている。
【0108】
言い換えると、遮光層145は、第2の受光部123のp+領域125側と、このp+領域125とのそれぞれを上方に向けて露出させている。すなわち、この遮光層145は、第2の受光部123の幅方向における他側の約2分の1とp+領域125とのそれぞれを覆っておらず、これら第2の受光部123の幅方向における他側の約2分の1とp+領域125とのそれぞれの上方を露出させている。
【0109】
さらに、この遮光層145は、n型電極143およびp型電極144のそれぞれと同一材料である第2のメタルにて形成される。すなわち、この遮光層145は、n型電極143およびp型電極144のそれぞれと同一工程によって形成される。よって、この遮光層145は、n型電極143およびp型電極144のそれぞれと同一層である層間絶縁膜131上に形成されている。
【0110】
一方、各薄膜トランジスタ105,106のソース電極141およびドレイン電極142と光センサ107のn型電極143、p型電極144および遮光層145のそれぞれを含む層間絶縁膜131上には、これら薄膜トランジスタ105,106および光センサ107のそれぞれを覆うように窒化シリコン膜からなるパッシベーション膜146が形成されている。
【0111】
このパッシベーション膜146には、このパッシベーション膜146を貫通するコンタクトホール147が設けられている。このコンタクトホール147は、nチャネル型の薄膜トランジスタ105のソース電極141に連通して開口している。
【0112】
このコンタクトホール147を含むパッシベーション膜146上には、画素電極148が形成されている。この画素電極148は、コンタクトホール147を介してnチャネル型の薄膜トランジスタ105のソース電極141に電気的に接続されている。
【0113】
なお、画素電極148は、nチャネル型の薄膜トランジスタ105にて制御される。この画素電極148を含んだパッシベーション膜146上には、配向膜149が形成されている。
【0114】
一方、アレイ基板102に対向してコモン基板として作用する矩形平板状の対向基板151が配設されている。この対向基板151は、略透明な矩形平板状のガラス基板152を備えている。このガラス基板152のアレイ基板102に対向した側の一主面には、コモン電極としての対向電極153が設けられている。この対向電極153上には配向膜154が形成されている。この対向基板151の配向膜154とアレイ基板102の配向膜149との間には、液晶155が介挿されて封止されている。
【0115】
アレイ基板102における対向基板151が対向して配設された側の反対側には、背面光源としての図示しないバックライトが対向して配設されている。このバックライトは、面状の光をアレイ基板102に入射させて、このアレイ基板102上の薄膜トランジスタ105,106による画素電極148の制御にて、このアレイ基板102上に表示される画像を目視可能にする。
【0116】
図29〜図37は第3の実施形態による液晶表示装置の製造工程を示す図である。以下、これらの図を参照して、本実施形態の液晶表示装置の製造方法を説明する。まず、図28に示すように、プラズマCVD工程として、ガラス基板103上にシリコン窒化膜(SiNx)や酸化シリコン膜(SiOx)などからなるアンダーコート層104をプラズマCVD(Chemical Vapor Deposition)法で形成する。
【0117】
次に、PE (Plasma Enhanced)−CVD法によるPE-CVD工程あるいはスパッタリング法によるスパッタリング工程などにより、ガラス基板103上に非晶質半導体層であるアモルファスシリコン膜161を50Å程度堆積する。
【0118】
この後、レーザ照射工程として、図29に示すように、アモルファスシリコン膜161にエキシマレーザビームを照射してレーザアニールして、このアモルファスシリコン膜161を結晶化させてポリシリコン膜62にする。
【0119】
次に、図30に示すように、ドライエッチング工程として、ドライエッチングにてポリシリコン膜162を島状にパターニングする。
【0120】
この後、第1のイオンドーピング工程として、これらパターニングされた各島状のポリシリコン膜162の全面に低濃度のボロン(B)をイオンドーピングして、これら各島状のポリシリコン膜162をp-領域として、光センサ107の受光部121および各薄膜トランジスタ105,106のチャネル領域112を形成する。
【0121】
次いで、ゲート絶縁膜形成工程として、図31に示すように、これら島状のポリシリコン膜162を含むアンダーコート層104上に、PE-CVD法やECR(Electron-Cyclotron Resonance)−CVD法などによって、酸化シリコン膜(SiOx)からなるゲート絶縁膜117を形成する。
【0122】
この後、第1のレジスト形成工程として、図32に示すように、光センサ107の受光部121およびp+領域125となるポリシリコン膜162上と、pチャネル型の薄膜トランジスタ106の活性層111となるポリシリコン膜162上と、nチャネル型の薄膜トランジスタ105のチャネル領域112およびLDD領域115,116となるポリシリコン膜162上とのそれぞれにレジスト163を形成する。
【0123】
この状態で、第2のイオンドーピング工程として、このレジスト163をマスクとして用いて、光センサ107のn+領域124となるポリシリコン膜162と、nチャネル型の薄膜トランジスタ105のソース領域113およびドレイン領域114となるポリシリコン膜162とのそれぞれに高濃度のリン(P)をイオンドーピングしてn+層として、これら光センサ107のn+領域124とnチャネル型の薄膜トランジスタ105のソース領域113およびドレイン領域114とのそれぞれを形成する。
【0124】
次に、図33に示すように、レジスト163を除去した後、第1メタル形成工程として、ゲート絶縁膜117上にモリブデン−タンタル合金(Mo−Ta)やモリブデン−タングステン合金(Mo−W)などを成膜して第1メタル層164を形成する。
【0125】
この後、図34に示すように、第1のパターニング工程として、この第1メタル層164をパターニングして、光センサ107のp+領域125となる部分およびpチャネル型の薄膜トランジスタ106のソース領域113およびドレイン領域114となる部分のそれぞれを開口させる。
【0126】
この状態で、第3のイオンドーピング工程として、このパターニングした第1メタル層164をマスクとして、光センサ107のp+領域125となる部分のポリシリコン膜162、およびpチャネル型の薄膜トランジスタ106のソース領域113およびドレイン領域114となる部分のポリシリコン膜162のそれぞれに高濃度のボロン(B)をイオンドーピングしてp+層として、光センサ107のp+領域125を形成する。
【0127】
このとき、このpチャネル型の薄膜トランジスタ106は、パターニングされた第1メタル層164がゲート電極118となる。
【0128】
さらに、図35に示すように、第2のパターニング工程として、この第1メタル層164をさらにパターニングして、光センサ107のn+領域124および第1の受光部122となる部分、およびnチャネル型の薄膜トランジスタ105のソース領域113、ドレイン領域114およびLDD領域115,116となる部分をさらに開口させる。
【0129】
この後、第2のレジスト形成工程として、光センサ107のゲート電極126となる第1メタル層164を含むゲート絶縁膜117上にレジストマスク165を形成して、このレジストマスク165にて光センサ107のn+領域124、受光部121およびp+領域125となるポリシリコン膜162上を覆う。
【0130】
この状態で、第4のイオンドーピング工程として、このパターニングした第1メタル層164およびレジストマスク165のそれぞれをマスクとして、pチャネル型の薄膜トランジスタ106のソース領域113およびドレイン領域114となる部分と、nチャネル型の薄膜トランジスタ105のソース領域113、ドレイン領域114およびLDD領域115,116となる部分のそれぞれに、低濃度のリンをイオンドーピングしてn-層として、nチャネル型の薄膜トランジスタ105のソース領域113、ドレイン領域114およびLDD領域115,116と、pチャネル型の薄膜トランジスタ106のソース領域113およびドレイン領域114とのそれぞれを形成する。
【0131】
このとき、nチャネル型の薄膜トランジスタ105および光センサ107のそれぞれは、パターニングされた第1メタル層164がゲート電極118,126となる。さらに、光センサ107の受光部121は、p-領域の低濃度不純物注入領域によって構成されてPIN型となる。
【0132】
次いで、熱活性化工程として、第1ないし第4のイオンドーピン工程にてドーピングした各不純物を活性化させるため、光センサ107の受光部121、n+領域124およびp+領域125と、pチャネル型の薄膜トランジスタ106のソース領域113およびドレイン領域114と、nチャネル型の薄膜トランジスタ105のソース領域113、ドレイン領域114およびLDD領域115,116とのそれぞれを500℃程度でアニールする。
【0133】
この後、水素化工程として、これら光センサ107の受光部121、n+領域124およびp+領域125と、各薄膜トランジスタ105,106の活性層111とのそれぞれが形成されたガラス基板103を図示しないプラズマCVD装置に挿入して、このガラス基板103を水素のプラズマ中にさらして水素化する。
【0134】
この後、図36に示すように、プラズマCVD工程として、この水素化したプラズマCVD装置と同一のプラズマCVD装置内で、光センサ107および薄膜トランジスタ105,106それぞれのゲート電極118,126を含むゲート絶縁膜117上に酸化シリコン膜などを成膜して層間絶縁膜131を形成する。
【0135】
次いで、図37に示すように、この層間絶縁膜131にコンタクトホール132,133,134,135,136,137を形成して、光センサ107のn+領域124およびp+領域125と、pチャネル型の薄膜トランジスタ106およびnチャネル型の薄膜トランジスタ105それぞれのソース領域113およびドレイン領域114とのそれぞれを露出させる。
【0136】
この後、第2メタル層形成工程として、これらコンタクトホール132,133,134,135,136,137を含む層間絶縁膜131上の全面に第2メタル層166を成膜する。
【0137】
次いで、この第2メタル層166をパターニングして、光センサ107のn型電極143、p型電極144および遮光層145と、pチャネル型の薄膜トランジスタ106のソース電極141およびドレイン電極142と、nチャネル型の薄膜トランジスタ105のソース電極141およびドレイン電極142とのそれぞれを形成する。
【0138】
次いで、パッシベーション膜形成工程として、これら光センサ107のn型電極143、p型電極144および遮光層145と、pチャネル型の薄膜トランジスタ106のソース電極141およびドレイン電極142と、nチャネル型の薄膜トランジスタ105のソース電極141およびドレイン電極142とのそれぞれを含む層間絶縁膜131上に窒化シリコン(SiN)膜であるパッシベーション膜146を形成して、各薄膜トランジスタ105,106および光センサ107を完成する。
【0139】
この後、図26に示すように、このパッシベーション膜146にコンタクトホール147を形成して、nチャネル型の薄膜トランジスタ105のドレイン電極142を露出させる。
【0140】
この状態で、このコンタクトホール147を含むパッシベーション膜146上に画素電極148を形成した後、この画素電極148を含むパッシベーション膜146上に配向膜149を形成してアレイ基板102を完成する。
【0141】
次いで、このアレイ基板102の配向膜149側に、対向基板151の配向膜154側を対向させて取り付けた後、これらアレイ基板102の配向膜149と対向基板151の配向膜154との間に液晶155を注入して介挿させて封止して液晶表示装置101を完成する。
【0142】
この後、この液晶表示装置101の対向基板151を挟んでアレイ基板102の反対側にバックライトを取り付ける。
【0143】
上述したように、光センサ107で光電流を発生させる空乏層168は、受光部121とn+領域124との界面から、これら受光部121およびn+領域124のそれぞれに伸びているが、不純物濃度の低い受光部121側には長く伸び、不純物濃度の高いn+領域124側には余り伸びない。
【0144】
また、p+領域125とゲート電極126との間に印加される電圧(Vgp)が0Vの場合には、図38に示すように、受光部121側への空乏層168の伸びが第1の受光部122ばかりではなく第2の受光部123の中間部まで到達する。この場合、この空乏層168の受光部121側はゲート電極126にて遮光され、この空乏層168のn+領域124側は遮光層145にて遮光される。
【0145】
一方、p+領域125とゲート電極126との間に印加される電圧(Vgp)が−5Vの場合には、図39に示すように、第2の受光部123での電圧がp型電極144と同等(p+ライク)になり、受光部121での空乏層168は第1の受光部122のみとなるため、この空乏層168の受光部121側およびn+領域124側のそれぞれが遮光層145にて遮光される。
【0146】
この結果、この遮光層145によってp+領域125を覆う必要がなくなり、この遮光層145にてp+領域125を覆わずに、このp+領域125を露出させることにより、この遮光層145の面積を小さくできる。よって、この遮光層145による各画素の開口率の低下を防止できるから、高品位な表示および高性能な読み取り機能のそれぞれを両立して内蔵した液晶表示装置101を製造できる。
【0147】
さらに、この遮光層145をn型電極143およびp型電極144と同一の材料で同一工程にて形成することにより、製造工程を簡略化できる。
【0148】
図40は遮光層145の具体的な形成箇所の第1例を示すレイアウト図である。図40では、薄膜トランジスタ105,106に電気的に接続される信号線171を利用して遮光層145を形成している。この場合、光センサ107は、各信号線171の下方に対向して設けられている。
【0149】
図40の遮光層145は、同層に形成された信号線171と一体的に形成され、かつn型電極143およびp型電極144と同一材料および同一工程にて形成される。この遮光層145は、信号線171の一部の両側をそれぞれ幅方向に向けて拡幅させた細長矩形平板状に形成される。また、この遮光層145は、信号線171の長手方向に沿って伸びており、信号線171の中央部に設けられている。これら信号線171に直交して複数の補助容量線172、走査線173およびセンサ制御線174のそれぞれが互いに平行に離間されて配線されている。
【0150】
図41は遮光層145の具体的な形成箇所の第2例を示すレイアウト図である。図41では、光センサ107に電圧を供給するセンサ制御線174を利用して遮光層145を形成している。この場合、光センサ107は、各センサ制御線174の下方に対向して設けられている。
【0151】
これら各光センサ107の遮光層145は、センサ制御線174と一体的に形成され、かつn型電極143およびp型電極144と同一材料および同一工程にて形成される。
【0152】
図41の遮光層145は、センサ制御線174の一部の両側をそれぞれ幅方向に向けて拡幅させた細長矩形平板状に形成される。また、この遮光層145は、センサ制御線174の長手方向に沿った長手方向を有しており、このセンサ制御線174の中央部に設けられている。
【0153】
図41において、各信号線171がセンサ制御線174と交差する部分には、信号線171を幅方向に沿って所定の間隔で分断した分断部175がそれぞれ形成されている。この分断部175を介した各信号線171の長手方向における各端部には、コンタクトホール176が形成される。これらコンタクトホール176は、各信号線171の端部に導通して開口している。これらコンタクトホール176には、分断部175にて分断された各信号線171間を電気的に接続させて導通させる連結配線部177が形成される。この連結配線部177は、分断部175にて分断された各信号線171を長手方向に沿って連結させている。また、この連結配線部177は、信号線171が形成される層とは異なる層に形成される。
【0154】
このように、図40および図41では、光センサ107の遮光層145を、信号線171あるいはセンサ制御線174を利用して、これら信号線171あるいはセンサ制御線174と一体的に形成したことにより、この遮光層145による各画素の開口率の低下を抑制できる。このため、表示品質と読み取り性能を向上できる。
【0155】
液晶表示装置101の各光センサ107のn+領域124に5Vの電圧を印加した場合(Vnp=5V)には、図42に示すように、これら各光センサ107の遮光層145の電位が約2V以上では、これら光センサ107の受光部121での光電流が高い。これに対し、各光センサ107の遮光層145の電位が約2Vより低くなると、これら光センサ107の受光部121での光電流が低下する。
【0156】
このとき、これら光センサ107が実際のデバイスである場合には、これら各光センサ107のn+領域124の電位が2.5V以上5V以下の範囲で変動する。そして、これら各光センサ107の遮光層145の電位がn+領域124の電位の変動範囲内であれば、これら光センサ107の光感度の低下を防止できる。
【0157】
また同時に、これら光センサ107の遮光層145の電位を、これら光センサ107のn+領域124の電位と同一によることによって、これら光センサ107の遮光層145に与える電荷が他の電源と異なる場合に必要な新たな電源配線を設ける必要を無くすことができる。このため、これら新たな電源配線を設けることによる開口率の低下を避けることができ、アレイ基板102の各画素の開口率の低下を抑制できる。これらの結果、開口率を低下させることなく光感度の低下を防止できるので、高性能な読み取り機能と高品位な表示とを備えた液晶表示装置101を実現できる。
【0158】
上記各実施の形態では、液晶表示装置101に用いられるアレイ基板102について説明したが、有機EL(ElectroLuminescence)素子に用いられる回路基板であっても、対応させて用いることができる。
【0159】
上記各実施の形態では、アレイ基板102に形成されるTFTはいわゆるトップゲート型(アレイ基板の上に、チャネル、ゲート絶縁膜、ゲート電極がこの順に形成されるTFT)であるとして記載した部分は、ボトムゲート型TFT(アレイ基板の上に、ゲート電極、ゲート絶縁膜、チャネルがこの順に形成されるTFTに対しても適切に変形を施すことにより適用可能である。
【図面の簡単な説明】
【0160】
【図1】本発明に係る表示装置の第1の実施形態の概略構成図。
【図2】画素アレイ部1の一部を示したブロック図。
【図3】図2の一部を詳細に示した回路図。
【図4】SRAMの内部構成を示す回路図。
【図5】画像取込みの様子を示す図。
【図6】図3に示すフォトダイオードD1,D2の構造を示す断面図。
【図7】フォトダイオードD1,D2の上面図。
【図8】フォトダイオードD1,D2の斜視図。
【図9】フォトダイオードD1,D2内に形成される空乏層の様子を示す図。
【図10】p-領域の代わりにn-領域を設けたフォトダイオードの断面図。
【図11】フォトダイオードD1,D2の電気特性を示す図。
【図12】フォトダイオードD1,D2の電気特性を示す図。
【図13】図6に示すp+領域46、p-領域47及びn+領域48からなるフォトダイオードD1,D2の電気的特性を示す図。
【図14】比較のために示すp+領域46、p-領域47及びn+領域48からなるフォトダイオードD1,D2の電気的特性を示す図。
【図15】フォトダイオードD1,D2の製造工程を示す図。
【図16】nチャネルTFTの製造工程を示す図。
【図17】pチャネルTFTの製造工程を示す図。
【図18】Vgp=Vnpにした場合のフォトダイオードのI-V特性を示す図。
【図19】表示装置の断面構造を示す断面図。
【図20】本実施形態の表示装置の断面構造を示す図。
【図21】本実施形態の表示装置の平面図。
【図22】アレイ基板21と対向基板24との位置関係を図6とは逆にした場合の断面図。
【図23】アレイ基板21と対向基板24との位置関係を図6とは逆にした場合の平面図。
【図24】フォトダイオードD1,D2の下方に金属膜からなる遮光層20を配置した図。
【図25】フォトダイオードD1,D2の製造工程を示す図。
【図26】本発明の液晶表示装置の第3の実施の形態を示す説明断面図である。
【図27】図26の液晶表示装置の光センサを示す説明上面図である。
【図28】図26の液晶表示装置の透光性基板上に非晶質半導体膜を形成した状態を示す説明断面図である。
【図29】図27の液晶表示装置の製造工程を示す工程断面図。
【図30】図29に続く工程断面図。
【図31】図30に続く工程断面図。
【図32】図31に続く工程断面図。
【図33】図32に続く工程断面図。
【図34】図33に続く工程断面図。
【図35】図34に続く工程断面図。
【図36】図35に続く工程断面図。
【図37】図36に続く工程断面図。
【図38】光電変換素子のp型電極部とゲート電極との間の電圧が0Vの場合の動作を示す説明斜視図。
【図39】光電変換素子のp型電極部とゲート電極との間の電圧が−5Vの場合の動作を示す説明斜視図。
【図40】遮光層145の具体的な形成箇所の第1例を示すレイアウト図。
【図41】遮光層145の具体的な形成箇所の第2例を示すレイアウト図。
【図42】遮光部の電位と光電流との関係を示す図。
【符号の説明】
【0161】
1 画素アレイ部
2 信号線駆動回路
3 走査線駆動回路
4 検出出力回路
11 画素TFT
12a,12b センサ
13 バッファ
33 ロジックIC
41 シリコン膜
42 半導体層
43 酸化シリコン膜
44 ゲート電極
45 酸化シリコン膜
46 p+領域
47 p-領域
48 n+領域
49 コンタクト
50 アノード電極
52 カソード電極
D1,D2 フォトダイオード
【技術分野】
【0001】
本発明は、画像取込み機能を備えた表示装置に関する。
【背景技術】
【0002】
液晶表示装置は、信号線、走査線及び画素TFTが列設されたアレイ基板と、信号線及び走査線を駆動する駆動回路とを備えている。最近の集積回路技術の進歩発展により、駆動回路の一部をアレイ基板上に形成するプロセス技術が実用化されている。これにより、液晶表示装置全体を軽薄短小化することができ、携帯電話やノート型コンピュータなどの各種の携帯機器の表示装置として幅広く利用されている。
【0003】
ところで、アレイ基板上に、画像取込みを行う密着型エリアセンサ(光電変換素子)を配置した画像取込み機能を備えた表示装置が提案されている(例えば、特許文献1および2参照)。
【0004】
この種の画像取込み機能を備えた従来の表示装置は、光電変換素子に接続されたキャパシタの電荷量を光電変換素子での受光量に応じて変化させるようにし、キャパシタの両端電圧を検出することで、画像取込みを行っている。
【0005】
最近では、画素TFTや駆動回路を同一のガラス基板上に多結晶シリコンプロセスで形成する技術が進んでおり、上述した光電変換素子も多結晶シリコンプロセスで形成することにより、各画素内に容易に形成可能である。
【特許文献1】特開2001-292276号公報
【特許文献2】特開2001-339640号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、多結晶シリコンを利用した光電変換素子は十分な光電流を得るのが難しい。従来から、アモルファスシリコンを用いて光電変換素子を形成する技術が知られているが、ポリシリコンプロセスで形成される画素TFTや駆動回路とは別個に、アモルファスシリコンプロセスを設けなければならず、製造コストがかかるという欠点がある。また、
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、製造コストをかけることなく、十分な光電流を得ることができる表示装置を提供することにある。
【課題を解決するための手段】
【0007】
本発明の一態様による表示装置は、縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、光電変換素子と、を備えた表示装置であって、前記光電変換素子は、基板水平方向に順に隣接配置される第1、第2及び第3の半導体領域と、前記第1の半導体領域に接続される第1の電極と、前記第3の半導体領域に接続される第2の電極と、を有し、前記第1の半導体領域は、第1導電型不純物を第1のドーズ量だけ注入して形成され、前記第3の半導体領域は、第2導電型不純物を第2のドーズ量だけ注入して形成され、前記第2の半導体領域は、前記第1導電型不純物を前記第1のドーズ量より少量の第3のドーズ量だけ注入して形成される。
【0008】
また、本発明の一態様による表示装置は、縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、光電変換素子と、を備え、前記光電変換素子は、基板水平方向に順に隣接配置される第1、第2及び第3の半導体領域と、前記第1の半導体領域に接続される第1の電極と、前記第3の半導体領域に接続される第2の電極と、を有し、前記第1の半導体領域は、第1導電型不純物を第1のドーズ量だけ注入して形成され、前記第3の半導体領域は、第2導電型不純物を第2のドーズ量だけ注入して形成され、前記第2の半導体領域は、前記第2導電型不純物を前記第2のドーズ量より少量の第3のドーズ量だけ注入して形成される。
【0009】
また、本発明の一態様による光電変換素子は、絶縁基板上に形成される、基板水平方向に順に隣接配置される第1、第2及び第3の半導体領域と、前記第1、第2及び第3の半導体領域の上面に形成される第1絶縁層と、前記第1絶縁層の上面の一部に形成されるゲート電極と、前記第1絶縁層及び前記ゲート電極の上面に形成される第2絶縁層と、前記第1及び第2絶縁層の一部に形成されたコンタクトを介して、前記第1及び第3の半導体領域に接続される電極層と、を備え、前記第1の半導体領域は、第1導電型不純物を第1のドーズ量だけ注入して形成され、前記第3の半導体領域は、第2導電型不純物を第2のドーズ量だけ注入して形成され、前記第2の半導体領域は、前記第1導電型不純物を前記第1のドーズ量より少量の第3のドーズ量だけ注入して形成される。
【0010】
また、本発明の一態様による光電変換素子は、絶縁基板上の水平方向に順に隣接配置される第1、第2及び第3の半導体領域と、前記第1、第2及び第3の半導体領域の上面に形成される第1絶縁層と、前記第1絶縁層の上面の一部に形成されるゲート電極と、前記第1絶縁層及び前記ゲート電極の上面に形成される第2絶縁層と、前記第1及び第2絶縁層の一部に形成されたコンタクトを介して、前記第1及び第3の半導体領域に接続される電極層と、を備え、前記第1の半導体領域は、第1導電型不純物を第1のドーズ量だけ注入して形成され、前記第3の半導体領域は、第2導電型不純物を第2のドーズ量だけ注入して形成され、前記第2の半導体領域は、前記第2導電型不純物を前記第2のドーズ量より少量の第3のドーズ量だけ注入して形成される。
【0011】
また、本発明の一態様による表示装置は、縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、光電変換素子と、前記表示素子および前記光電変換素子が形成されたアレイ基板と、液晶層を挟んで前記アレイ基板に対向配置される対向基板と、前記アレイ基板を挟んで前記液晶層に対向配置され、前記液晶層に光を供給するバックライトと、を備え、前記アレイ基板は、前記バックライトからの直接光が前記光電変換素子に入射されないように該光を遮断する遮光層を有する。
【0012】
また、本発明の一態様による光電変換素子は、互いに電気的に接続されて隣接配置される第1および第2受光部と、前記第1受光部と電気的に接続され、前記第1受光部を挟んで前記第2受光部と反対側に配置される第1導電型の第1電極部と、前記第2受光部と電気的に接続され、前記第2受光部を挟んで前記第1受光部と反対側に配置される第2導電型の第2電極部と、第1絶縁層を挟んで、前記第2受光部の少なくとも一部に対向配置されるゲート電極と、第2絶縁層を挟んで、前記ゲート電極の少なくとも一部に対向配置されて、前記第1受光部全体を覆う遮光部と、を備える。
【0013】
また、本発明の一態様による表示装置は、透光性基板と、前記透光性基板上に形成される光電変換素子と、前記光電変換素子を挟んで前記透光性基板と反対側から入射される光を遮光する遮光部と、を備え、前記光電変換素子は、互いに電気的に接続されて隣接配置される第1および第2受光部と、前記第1受光部と電気的に接続され、前記第1受光部を挟んで前記第2受光部と反対側に配置される第1導電型の第1電極部と、前記第2受光部と電気的に接続され、前記第2受光部を挟んで前記第1受光部と反対側に配置される第2導電型の第2電極部と、第1絶縁層を挟んで、前記第2受光部の少なくとも一部に対向配置されるゲート電極と、を有する。
【発明の効果】
【0014】
本発明によれば、基板水平方向に配置される第1及び第3の半導体領域の間に、低濃度の第2の半導体領域を配置するため、第2の半導体領域内に空乏層が広がり、光電変換効率が向上するとともに、S/N比も改善する。
【発明を実施するための最良の形態】
【0015】
以下、本発明に係る表示装置および光電変換素子について、図面を参照しながら具体的に説明する。
【0016】
図1は本発明に係る表示装置の第1の実施形態の概略構成図である。図1の表示装置は、画像取込み機能を備えており、ガラス基板31と半導体基板32とで構成されている。ガラス基板31上には、信号線及び走査線が列設される画素アレイ部1と、信号線を駆動する信号線駆動回路2と、走査線を駆動する走査線駆動回路3と、画像を取り込んで出力する検出出力回路4とが設けられている。これらの回路は、例えばポリシリコンTFTにより形成される。信号線駆動回路2は、デジタル画素データを表示素子の駆動に適したアナログ電圧に変換する不図示のD/A変換回路を有する。D/A変換回路は公知の構成でよい。半導体基板32上には、表示制御及び画像取込制御を行うロジックIC33が実装されている。ガラス基板31と半導体基板32とは、例えばFPCを介して各種信号の送受を行う。
【0017】
図2は画素アレイ部1の一部を示したブロック図である。図2の画素アレイ部1は、縦横に列設される信号線及び走査線の各交点付近に形成される画素TFT11と、画素TFT11の一端とCs線との間に接続される液晶容量C1及び補助容量C2と、各画素TFT11ごとに2個ずつ設けられる画像取込み用のセンサ12a,12bとを有する。センサ12a,12bは、不図示の電源線及び制御線に接続されている。
【0018】
図2では、画像取込みの解像度を上げるために各画素ごとに2個のセンサ12a,12bを設ける例を示しているが、センサの数に特に制限はない。
【0019】
図3は図2の一部を詳細に示した回路図である。図3に示すように、センサ12aは、フォトダイオードD1とセンサ切替用トランジスタQ1とを有する。センサ12bは、フォトダイオードD2とセンサ切替用トランジスタQ2とを有する。フォトダイオードD1,D2は、受光した光の光量に応じた電気信号を出力する。センサ切替用トランジスタQ1,Q2は、1画素内の複数のフォトダイオードD1,D2のいずれか一つを交互に選択する。
【0020】
各画素は、2つのセンサ12a,12bと、同一画素内の2つのセンサ12a,12bで共用されるキャパシタC3と、キャパシタC3の蓄積電荷に応じた2値データを検出線に出力するバッファ(BUF)13と、バッファ13への書込み制御を行うトランジスタQ3と、バッファ13及びキャパシタC3を初期化するリセット用トランジスタQ4とを有する。
【0021】
バッファ13は、スタティックRAM(SRAM)で構成され、例えば、図4に示すように、直列接続された2つのインバータIV1,IV2と、後段のインバータIV2の出力端子と前段のインバータIV1の入力端子との間に配置されるトランジスタQ5と、後段のインバータの出力端子に接続される出力用トランジスタQ6とを有する。
【0022】
信号SPOLBがハイレベルのときに、トランジスタQ5はオンし、2つのインバータIV1,IV2は保持動作を行う。信号OUTiがハイレベルのときに、保持しているデータが検出線に出力される。
【0023】
本実施形態の表示装置は、通常の表示動作を行うこともできるし、スキャナと同様の画像取込みを行うこともできる。通常の表示動作を行う場合は、トランジスタQ3はオフ状態に設定され、バッファ13には有効なデータは格納されない。この場合、信号線には、信号線駆動回路2からの信号線電圧が供給され、この信号線電圧に応じた表示が行われる。
【0024】
一方、画像取込みを行う場合は、図5に示すようにアレイ基板21の上面側に画像取込み対象物(例えば、紙面)22を配置し、バックライト23からの光を対向基板24とアレイ基板21を介して紙面22に照射する。紙面22で反射された光はアレイ基板21上のセンサ12a,12bで受光され、画像取込みが行われる。この際、画像取り込みのための動作によって、表示が影響されることが無い。
【0025】
取り込んだ画像データは、図3に示すようにバッファ13に格納された後、検出線を介して、図1に示すロジックIC33に送られる。このロジックIC33は、本実施形態の表示装置から出力されるデジタル信号を受けて、データの並び替えやデータ中のノイズの除去などの演算処理を行う。
【0026】
図6は図3に示すフォトダイオードD1,D2の構造を示す断面図、図7はフォトダイオードD1,D2の上面図、図8はフォトダイオードD1,D2の斜視図、図9はフォトダイオードD1,D2内に形成される空乏層の様子を示す図である。図6〜図8に示すように、フォトダイオードD1,D2は、ガラス基板21上に形成される約150nm厚のシリコン膜41と、このシリコン膜41上に形成される約50nm厚の半導体層42と、この半導体層42の上面に形成される約50〜150nm厚の酸化シリコン膜(第1絶縁膜)43と、この酸化シリコン膜43上に形成される約300nm厚のゲート電極44と、このゲート電極44及び酸化シリコン膜43の上面に形成される酸化シリコン膜45と、を有する。
【0027】
シリコン膜43は、例えばプラズマCVD法により、窒化シリコン、酸化シリコンまたはこれらの積層膜で形成される。半導体層42は、ポリシリコン(多結晶シリコン)を材料として形成され、基板の水平方向に順に隣接配置されるp+領域46、p-領域47及びn+領域48を有する。p+領域46には、例えば1×1019atm/cm3程度の高濃度でボロンイオンが注入される。n+領域48には、例えば1×1019atm/cm3程度の高濃度でリンイオンが注入される。p-領域47には、例えば1×1015atm/cm3程度の低濃度でボロンイオンが注入される。n+領域48とp-領域47との濃度比は2桁以上、好ましくは4桁程度確保する。ただし、あまりp-領域47の不純物濃度を低くしすぎると、同時に形成するTFTの性能(例えば移動度)が極端に悪化するなどの弊害が生じ好ましくない。
【0028】
ゲート電極44は例えばMoW(モリブデン・タングステン)合金で形成される。酸化シリコン膜43の上面には、コンタクト49を介してp+領域46に接続されるアノード電極50と、コンタクト51を介してn+領域48に接続されるカソード電極52とが形成される。アノード電極50とカソード電極52は、Mo(モリブデン)とAl(アルミニウム)の積層膜からなり、その先端部は約600nmの膜厚を有する。アノード電極50の配線は、バックライトからの直接光を遮るため、p-領域47を遮る必要がある。
【0029】
アノード電極50にはバイアス電圧Vnp(=+5V:pに対しnが高電位)が供給され、カソード電極52は接地され、ゲート電極44にはゲート電圧Vgp(=−5V:pに対してgが低電位)が供給される。
【0030】
本実施形態のフォトダイオードD1,D2は、p+領域46、p-領域47及びn+領域48で形成される。以下PPN構造と呼ぶことにする。図6では、p-領域47の基板水平方向長さを、p+領域46やn+領域48の基板水平方向長さよりも長くしている。これにより、図9に示すように、p+領域46とn+領域48の間に形成される空乏層53がp-領域47側に広く伸び、光−電流の変換効率がよくなる。
【0031】
p-領域47の代わりに、図10に示すようにn-領域54を設けてもよい。この場合も、n-層に空乏層53が伸び、同様に光−電流の変換効率がよくなる。
【0032】
ここで、光−電流の変換効率をよくするためには、p-領域47とn+領域48の間にはn-領域を設けない方がよい。p-領域47とn+領域48の不純物濃度比が高いほど、p-領域47への空乏層53の伸びがよくなる。逆に、光−電流の変換効率をそれほど必要としない場合には、n−領域を設けてもよい。
【0033】
図11及び図12はフォトダイオードD1,D2の電気特性を示す図である。図11は、アノード電極50にバイアス電圧Vnp(=+5V:pに対しnが高電位)を印加し、Vgp=-5Vとした場合のp-領域47の基板水平方向長さ(μm)(横軸)とフォトダイオードD1,D2を流れる電流(対数値)(縦軸)との関係を示している。図12は、アノード電極50にバイアス電圧Vnp(=5V)を印加した場合のゲート電圧Vgp(横軸)とフォトダイオードD1,D2を流れる電流(対数値)(縦軸)との関係を示している。
【0034】
図11には、光照射時の曲線と光非照射時の曲線が示されており、光非照射時の電流はp-領域47の長さによらずほぼ一定であるのに対し、光照射時の電流はp-領域47の基板水平方向長さが長いほど増加する。これは、フォトダイオードD1,D2内に形成される空乏層53が伸びるためである。このことから、光-電流変換の効率に関しては、p-領域47の基板水平方向長さが長いほど、フォトダイオードD1,D2として優れていることがわかる。
【0035】
また、図12に示すように、ゲート電圧が0V付近を超えると、フォトダイオードD1,D2の電流が減るため、個々のフォトダイオードD1,D2ごとにプロセスの違いによる電流ばらつきが大きくなる。光照射時の電流を多く、かつ暗電流を少なくしたい場合にはゲート電圧を0V以下として用いると良い。
【0036】
一方、ゲートが負電圧になると、フォトダイオードD1,D2の電流ばらつきが少なくなる。光が照射されていないときの電流を低減させたい場合には、ゲート電圧は負電圧にするのが望ましいことがわかる。とくに周辺温度が高い場合に正常に動作させるのに有効である。温度が高くなると光が照射されていないときの電流が上昇してきてS/N比が損なわれてしまうからである。具体的には、室温5℃で使用する際は、ゲート電圧を0Vとし、室温40℃でも動作させなければならないときはゲート電圧を-5Vにすると良い。この調節は手動でも自動でも良い。
【0037】
図13は図6に示すp+領域46、p-領域47及びn+領域48からなるフォトダイオードD1,D2の電気的特性を示す図、図14は比較のために示すp+領域46、p-領域47及びn+領域48からなるフォトダイオードD1,D2の電気的特性を示す図である。図13および図14には、p-領域47の長さを変えた場合の光電流の変化を表す曲線と、暗電流の変化を表す曲線と、光電流/暗電流の変化を表す曲線とが示されている。
【0038】
一般に、光電流が多いほど、フォトダイオードD1,D2を小型化できるため、各画素の開口率を向上できる。また、暗電流は小さいほど、S/N比に優れている。
【0039】
これらの図に示すように、図6のフォトダイオードD1,D2は、p+領域46、p-領域47、n-領域54およびn+領域48のフォトダイオードD1,D2に比べて、光電流と光電流/暗電流の値がいずれも大きくなり、電気的特性が優れていることがわかる。
【0040】
次に、表示装置上に低温ポリシリコンプロセスで形成されるフォトダイオードD1,D2、nチャネルTFT及びpチャネルTFTの製造工程を順に説明する。なお、これらフォトダイオードD1,D2、nチャネルTFT及びpチャネルTFTは、同時並行的に形成される。
【0041】
図15はフォトダイオードD1,D2の製造工程を示す図である。まず、ガラス基板21上に、CVD法により、SiNxやSiOx等からなるアンダーコート層51を形成する。次に、PECVD法やスパッタリング法などにより、アンダーコート層51上に非晶質シリコン膜を形成する。次に、非晶質シリコン膜にレーザを照射して結晶化し、ポリシリコン膜52を形成する。次に、ポリシリコン膜52をパターンニングし、その上面にPECVD法やECR-CVD法などにより、SiOx膜からなる第1絶縁層43を形成する。そして、ポリシリコン膜52のフォトダイオードD1,D2形成領域付近に、低濃度のボロンイオンを注入し、p-領域52を形成する(図15(a))。
【0042】
次に、レジスト53などをマスクとして用いて、ポリシリコン膜の一部にリンイオンを注入し、n+領域48を形成する(図15(b))。次に、ポリシリコン膜の一部にボロンイオンを注入してp+領域46を形成する(図15(c))。
【0043】
次に、第1絶縁層43の上面に第1金属層を成膜し、これをパターンニングして第1ゲート電極44を形成する。次に、レジストをマスクとして用い、フォトダイオードD1,D2形成領域に不純物としてボロンイオンを注入し、ポリシリコン膜の一部にp+領域46を形成する(図15(d))。
【0044】
次に、レジストをマスクとしてnチャネルTFTの一部の多結晶シリコン膜中に低濃度のリンイオンを注入する。このとき、PPN素子はレジストでマスクされているため、n-領域が形成されることはない。
【0045】
引き続いて、p-領域47の水素化を行う。ここで、水素化とは、基板を水素のプラズマ中にさらす工程である。この工程は、CVD装置を用いて行われる。水素化により、ポリシリコン膜で形成されたTFTのチャネル領域中のダングリングボンドを終端させることができ、TFTのリーク電流が抑制される。基板を水素のプラズマにさらすと、水素はゲート電極44に遮られて、ゲート電極44のない部分からポリシリコン膜中に回り込む。
【0046】
次に、第1絶縁層43の上面に第2絶縁層45を形成する。その後、フォトダイオードD1,D2の電極形成のためにコンタクトホールを形成してp+領域46及びn+領域48を露出させ、この露出させた領域に第2金属層を成膜し、これを所定形状にパターンニングする(図15(e))。
【0047】
一方、図16はnチャネルTFTの製造工程を示す図、図17はpチャネルTFTの製造工程を示す図である。以下、図16および図17に基づいてnチャネルTFTとpチャネルTFTの製造工程を説明する。
【0048】
まず、ガラス基板21上に、CVD法によりSiNxやSiOx等からなるアンダーコート層51を形成する。次に、PECVD法やスパッタリング法などにより、アンダーコート層51上にアモルファスシリコン膜を形成し、そのアモルファスシリコン膜にレーザを照射して結晶化し、ポリシリコン膜52を形成する。次に、ポリシリコン膜52をパターンニングした後、その上面にPECVD法やECR-CVD法などにより形成したSiOx膜からなる第1絶縁層43を形成する。そして、ポリシリコン膜52のnチャネルTFT形成領域とpチャネルTFT形成領域に、不純物として低濃度のボロンイオンを注入し、p-領域を形成する(図16(a)、図17(a))。
【0049】
次に、レジスト53をマスクとして用いて、nチャネルTFT形成領域にリンイオンを注入し、ポリシリコン膜の一部にn+領域54を形成する(図16(b))。また、pチャネルTFT形成領域には、レジスト53によりリンイオンが注入されないようにする(図17(b))。
【0050】
次に、Mo-TaやMo-Wなどを用いて、pチャネルTFT形成領域の第1絶縁層43の上面に第1金属層を成膜し、これをパターンニングしてゲート電極55を形成する。次に、ゲート電極55をマスクとして用いて、pチャネルTFT形成領域に不純物としてボロンイオンを注入して、p+領域57を形成する(図17(c))。このとき、nチャネルTFT形成領域を第1金属層56で覆って、ボロンイオンが注入されないようにする(図16(c))。
【0051】
次に、nチャネルTFT形成領域にゲート電極55を形成した後、このゲート電極55をマスクとして用いて、nチャネルTFT形成領域に低濃度のリンイオンを注入し、n-領域59を形成する。レジスト58でマスクされている箇所の直下に位置するポリシリコン膜はp-領域52のままである(図16(d))。。
【0052】
次に、CVD装置内で上述した水素化を行って、ポリシリコン膜中のTFTのチャネル形成領域のダングリングボンドを終端させ、TFTのリーク電流の抑制を図る。
【0053】
次に、同じCVD装置内で、SiOxからなる第1絶縁層43の上面に第2絶縁層60を形成する。次に、nチャネルTFTの電極形成領域とpチャネルTFTの電極形成領域にそれぞれコンタクトホールを形成して、このコンタクトホール内に第2金属層を成膜する。次に、第2金属層をパターンニングして、ソース電極61とドレイン電極62を形成する。最後に、パッシベーション膜として、SiN膜を成膜して、nチャネルTFTとpチャネルTFTが完成する(図16(e)、図17(e))。
【0054】
このように、本実施形態では、フォトダイオードD1,D2を構成するp+領域46とn+領域48の間に、p-領域47またはn-領域からなる低濃度領域を形成し、この低濃度領域の基板水平方向長さをp+領域46やn+領域48よりも長くするため、p+領域46とn+領域48の間に形成される空乏層53が低濃度領域に長く伸び、その結果、光電流が増えて光電変換効率がよくなるとともに、S/N比が向上する。
【0055】
なお、上述した実施形態では、光電変換素子をフォトダイオードで構成する例を説明したが、TFTで構成してもよい。この場合、光電変換素子となるTFTのゲート長を、他のTFT(画素表示用や駆動回路用TFTなど)よりも長くすることで、上述した実施形態と同様の効果を得ることができる。
【0056】
また、フォトダイオードのバイアス電圧Vnpとゲート電圧VgpをVgp=Vnpとなるようにすると、電流ばらつきを小さくできる。具体的には、ゲート電極をn+側電極に接続する。図18はVgp=Vnpにした場合のフォトダイオードのI-V特性を示している。図18の太線がVgp=Vnpの特性曲線を表している。
【0057】
(第2の実施形態)
第2の実施形態は、画像取込用のフォトダイオードに光リーク電流が流れないように遮光層を配置したことを特徴とする。
【0058】
図19は本発明の第2の実施形態に係る表示装置の断面構造を示す断面図である。図示のように、表示装置は、アレイ基板21の下方にバックライト(B/L)22が配置され、アレイ基板21の上方に液晶層23を挟んで対向基板24が配置される。画像取込み対象物25(例えば、紙面)は対向基板24の上方に配置される。
【0059】
バックライト22からの光は、アレイ基板21と対向基板24を通過して画像取込み対象物25に照射される。画像取込み対象物25からの反射光は、アレイ基板21上のフォトダイオードD1,D2で受光されて画像取込みが行われる。この際、画像取込みの動作によって表示が影響されるおそれはない。
【0060】
取り込んだ画像データは、図3に示すようにバッファ13に格納された後、検出線を介して、図1に示すロジックIC33に送られる。このロジックIC33は、本実施形態の表示装置から出力されるデジタル信号を受けて、データの並び替えやデータ中のノイズの除去などの演算処理を行う。
【0061】
本実施形態では、アレイ基板21内に形成されるフォトダイオードD1,D2がバックライト22からの直接光を受けて、フォトダイオードD1,D2に光リーク電流が流れないように、フォトダイオードD1,D2の下面側に遮光層20を配置している。
【0062】
ところで、携帯電話などの外光を受けやすい環境で利用される電子機器用の表示装置は、外光が強い状態でも、表示装置の視認性をよくするために、外光を反射させる反射電極を設けている。反射電極を有する場合の本実施形態の表示装置の断面構造は図20に示され、この場合の平面図は図21に示されている。
【0063】
図20および図21に示すように、反射電極26は、アレイ基板21上の透明電極27に一端が接続されて、透明電極27よりも高い位置に配置される。図21の平面図に示すように、画素内の外周部に沿って反射電極26が形成される。外光は、対向基板24を透過して反射電極26で反射される。この場合、各画素の輝度は、「外光の強さ」と「液晶層の透過率」の積に比例する。液晶層の透過率は当該画素電極に印加される電圧により変化する。画素ごとに画素電極への印加電圧を変えることにより任意のパターンを表示できる。
【0064】
一方、図22はアレイ基板21と対向基板24との位置関係を図20とは逆にした場合の断面図、図23はその平面図である。この場合、反射電極26は対向基板24側に配置される。より詳しくは、図23の平面図に示すように、画素の中央付近に反射電極26が設けられるため、開口率が悪くなる。図23よりも図21の方が、開口率はよくなる。
【0065】
本実施形態では、ポリシリコンプロセスを用いてTFT(画素表示用と駆動回路用)とフォトダイオードを形成するが、フォトダイオードを形成する際は、通常のTFTと比べて、ポリシリコンからなる半導体層の結晶性を意図的に悪くしている。その理由は、TFTはポリシリコン膜中の結晶化を進行させてオン電流を大きくすることが望ましいのに対し、フォトダイオードはポリシリコン膜中の結晶化を進行させない方が広い波長スペクトルを吸収でき、光電変換効率が向上するためである。すなわち、光リーク電流は、所定のエネルギーギャップEgより大きなエネルギーの光が入射したときに、電子と正孔が発生することで生じるが、結晶化が進まない状態で種々のエネルギーギャップが多く存在すると、種々の波長の光に対しても光電変換が可能になるためである。
【0066】
また、図24に拡大して示すように、本実施形態では、フォトダイオードD1,D2の下方に金属膜からなる遮光層20を配置している。したがって、フォトダイオードD1,D2の形成領域内のアモルファスシリコンにレーザを照射してポリシリコンにする際、レーザのエネルギーがアモルファスシリコンから遮光層20を介して逃げるため、遮光層20がない場合と比べて、アモルファスシリコンの結晶化が進みにくくなる。このため、特に製造上の工夫を施さなくても、本実施形態では、フォトダイオードの半導体層の結晶性をTFTよりも悪くすることができる。
【0067】
なお、結晶性が悪いとは、結晶サイズのばらつきが大きいことや、欠陥密度が多いことを指す。
【0068】
次に、表示装置上にポリシリコンプロセスで形成されるフォトダイオードD1,D2、nチャネルTFT及びpチャネルTFTの製造工程を順に説明する。なお、これらフォトダイオードD1,D2、nチャネルTFT及びpチャネルTFTは、同時並行的に形成される。
【0069】
図25はフォトダイオードD1,D2の製造工程を示す図である。まず、ガラス基板21上に、遮光層20を形成した後、CVD法により、SiNxやSiOx等からなるアンダーコート層51を形成する。次に、PECVD法やスパッタリング法などにより、アンダーコート層51上にアモルファスシリコン膜を形成する。次に、アモルファスシリコン膜にレーザを照射して結晶化し、ポリシリコン膜52を形成する。このとき、上述したように、遮光層20があるために、わざわざTFT部とフォトダイオード部とでレーザーの照射条件を変更するようなことをしなくても、レーザのエネルギーが遮光層20に逃げ、アモルファスシリコン膜の結晶化が進みにくくなる。
【0070】
次に、ポリシリコン膜52をパターンニングし、その上面にPECVD法やECR-CVD法などにより、SiOx膜からなる第1絶縁層43を形成する。そして、フォトダイオードD1,D2形成領域付近に、低濃度のボロンイオンを注入し、p-領域52を形成する(図25(a))。
【0071】
次に、レジスタ53などをマスクとして用いて、ポリシリコン膜の一部にリンイオンを注入し、n+領域48を形成する(図25(b))。次に、ポリシリコン膜の一部にボロンイオンを注入してp+領域46を形成する(図25(c))。
【0072】
次に、第1絶縁層43の上面に第1金属層を成膜し、これをパターンニングして第1ゲート電極44を形成する。次に、レジストをマスクとしてnチャネルTFTの一部の多結晶シリコン膜中に低濃度のリンイオンを注入し、n-領域49を形成する。
【0073】
引き続いて、p-領域52の水素化を行う。ここで、水素化とは、基板を水素のプラズマ中にさらす工程である。この工程は、CVD装置を用いて行われる。水素化により、ポリシリコン膜で形成されたTFTのチャネル領域中のダングリングボンドを終端させることができ、TFTのリーク電流が抑制される。基板を水素のプラズマにさらすと、水素はゲート電極44に遮られて、ゲート電極44のない部分からポリシリコン膜中に回り込む。
【0074】
次に、第1絶縁層43の上面に第2絶縁層45を形成する。その後、フォトダイオードD1,D2の電極形成のためにコンタクトホールを形成してp+領域46及びn+領域48を露出させ、この露出させた領域に第2金属層を成膜し、これを所定形状にパターンニングしてアノード電極50とカソード電極52を形成する(図25(e))。
【0075】
このように、本実施形態では、バックライト22をアレイ基板21の下方に配置し、アレイ基板21内のフォトダイオードD1,D2の下面側に遮光層20を設けるため、バックライト22からの直接光がフォトダイオードD1,D2に入射されるおそれがなくなり、光リーク電流を抑制できる。
【0076】
また、フォトダイオードを構成するポリシリコンからなる半導体層の結晶性を意図的に悪くするため、広い波長スペクトルの光を吸収できるようになり、光電変換効率を向上できる。
【0077】
上述した実施形態では、p+領域46、p-領域52、n-領域49およびn+領域48を有するフォトダイオードD1,D2を形成する例を説明したが、p-領域52やn-領域49のない構造のフォトダイオードを形成してもよい。例えば、p+領域46、p-領域52およびn+領域48からなるフォトダイオードの場合、p-領域52を他の領域46,45よりも長くすることにより、p-領域52内に空乏層が広がり、光電変換効率を向上できるとともに、S/N比も改善する。
【0078】
なお、上述した実施形態では、光電変換素子をフォトダイオードで構成する例を説明したが、TFTで構成してもよい。この場合、光電変換素子となるTFTのゲート長を、他のTFT(画素表示用や駆動回路用TFTなど)よりも長くすることで、上述した実施形態と同様の効果を得ることができる。
【0079】
(第3の実施形態)
第3の実施形態は、バックライトからの直接光を遮光する遮光層の面積をより小さくするものである。
【0080】
図26は本発明の第3の実施形態による表示装置の断面図である。図26は表示装置の一例として液晶表示装置101の断面構造を示している。図26の液晶表示装置101は、画像取込機能を備えている。この液晶表示装置101は、回路基板としての略矩形平板状のアクティブマトリクス型のアレイ基板102を備えている。このアレイ基板102は、略透明な矩形平板状の絶縁基板であるガラス基板(透明性基板)103を有する。このガラス基板103の一主面上には、シリコン窒化膜(SiNx)や酸化シリコン膜(SiOx)などからなるアンダーコート層104が形成されている。このアンダーコート層104は、ガラス基板103上に形成される各素子への不純物の拡散を防止する。
【0081】
アンダーコート層104上には、画素表示用のnチャネル(n-ch)型の薄膜トランジスタ(TFT)105と、画素表示用のpチャネル(p-ch)型の薄膜トランジスタ106と、画像取込用の光電変換素子(光センサ)7とがマトリクス状に形成されている。
【0082】
これら薄膜トランジスタ105,106のそれぞれは、アンダーコート層104上に形成されるp-領域の活性層(半導体層)111を有する。この活性層111は、多結晶半導体(ポリシリコン)にて形成されている。活性層111のポリシリコンは、アモルファスシリコンをレーザアニールすることにより結晶化されて形成される。
【0083】
活性層111の中央部には、チャネル領域112が形成される。このチャネル領域112の両側には、n+領域あるいはp+領域からなるソース領域113とドレイン領域114が対向して配置されている。nチャネル型の薄膜トランジスタ105のチャネル領域112とソース領域113およびドレイン領域114との間には、n-領域であるLDD(Lightly Doped Drain)領域115,116が形成される。
【0084】
これらチャネル領域112、ソース領域113、ドレイン領域114およびLDD領域115,116のそれぞれを含むアンダーコート層104上には、絶縁性を持つゲート絶縁膜(シリコン酸化膜)117が形成される。
【0085】
各チャネル領域112に対向したゲート絶縁膜117上には、第1メタルにて形成されるゲート電極118が形成される。これらゲート電極118は、ゲート絶縁膜117を介して各薄膜トランジスタ105,106のチャネル領域112に対向しており、このチャネル領域112の幅寸法に略等しい幅寸法を持つ。
【0086】
一方、アンダーコート層104上には、薄膜トランジスタ106に隣接して、PIN型の光センサ107が形成される。この光センサ107は、各薄膜トランジスタ105,106と同一の製造工程にて形成され、ガラス基板103上の薄膜トランジスタ105,106と同一平面状に配置されている。
【0087】
この光センサ107は、アモルファスシリコンにて形成され光電変換部のI層である受光部121を備えている。この受光部121は、各薄膜トランジスタ105,106の活性層111と同一の工程で形成されており、アンダーコート層104上に積層されている。この受光部121は、p-領域からなる第1の受光部122と第2の受光部123とのそれぞれを備えている。
【0088】
図27は受光部121の周辺の上面図である。第1の受光部122および第2の受光部123のそれぞれは、図27に示すように、略等しい大きさの細長矩形平板状に形成されており、互いに向い合う幅方向の各辺同士が連結されて電気的に接続されている。
【0089】
第1の受光部122を挟んで第2の受光部123の反対側には、ポリシリコンにて形成されたn型電極領域として作用するn+領域124が設けられている。このn+領域124は、第1の受光部122の長手寸法に略等しい長手寸法を持つ細長矩形平板状の連結片部124aを備えている。この連結片部124aの長手方向は、第1の受光部122の長手方向に略平行であり、連結片部124aの幅方向における端部は第1の受光部122の幅方向における端部に連結して電気的に接続されている。
【0090】
連結片部124aの幅方向における他端部には、連結片部124aの幅方向に沿った伸びる細長矩形状の導通片部124bが設けられている。この導通片部124bは、連結片部124aの幅方向における他端部から、この連結片部124aの幅方向に沿って突出している。この導通片部124bは、連結片部124aの長手方向における一端寄りに設けられている。
【0091】
第2の受光部123を挟んで第1の受光部122の反対側には、ポリシリコンにて形成されたp型電極領域として作用するp+領域125が設けられている。このp+領域125は、第2の受光部123の長手寸法に略等しい長手寸法を持つ細長矩形平板状の連結片部125aを備えている。この連結片部125aの長手方向は、第2の受光部123の長手方向に略平行であり、連結片部125aの幅方向における端部は第2の受光部123の幅方向における端部に連結して電気的に接続されている。
【0092】
連結片部125aの幅方向における他端部には、連結片部125aの幅方向に沿って伸びる細長矩形状の導通片部125bが設けられている。この導通片部125bは、連結片部125aの幅方向における他端部から、この連結片部125aの幅方向に沿って突出している。この導通片部125bは、連結片部125aの長手方向における他端部に設けられている。
【0093】
ここで、n+領域124およびp+領域125のそれぞれは、光センサ107の一対の電極部として使用される。これらn+領域124およびp+領域125のそれぞれは、第1の受光部122および第2の受光部123それぞれと同一層であるアンダーコート層104上に形成される。
【0094】
図26に示すように、第1の受光部122、第2の受光部123、n+領域124およびp+領域125と、アンダーコート層104との上面には、ゲート絶縁膜117が形成されている。第2の受光部123に対向したゲート絶縁膜117上には、薄膜トランジスタ105,106のゲート電極118と同一の工程で同一層に形成されるゲート電極126が形成される。このゲート電極126は、第2の受光部123の幅寸法に略等しい幅寸法を持ち、第1のメタルにて形成されている。すなわち、このゲート電極126は、ゲート絶縁膜117を介して第2の受光部123の上方に設けられており、この第2の受光部123を覆っている。
【0095】
ゲート電極126および各薄膜トランジスタ105,106のゲート電極118のそれぞれを含むゲート絶縁膜117上には、第2絶縁層である層間絶縁膜(シリコン酸化膜)131が形成されている。そして、これら層間絶縁膜131およびゲート絶縁膜117には、これら層間絶縁膜131およびゲート絶縁膜117のそれぞれを貫通する複数のコンタクトホール132,133,134,135,136,137が設けられている。
【0096】
コンタクトホール132,133のそれぞれは、nチャネル型の薄膜トランジスタ105のゲート電極118の両側に配置されるソース領域113およびドレイン領域114上に設けられている。コンタクトホール132は、nチャネル型の薄膜トランジスタ105のソース領域113に連通して開口している。コンタクトホール133は、nチャネル型の薄膜トランジスタ105のドレイン領域114に連通して開口している。
【0097】
コンタクトホール134,135のそれぞれは、pチャネル型の薄膜トランジスタ106のゲート電極118の両側に配置されるソース領域113およびドレイン領域114上に設けられている。そして、コンタクトホール134は、pチャネル型の薄膜トランジスタ106のソース領域113に連通して開口している。コンタクトホール135は、pチャネル型の薄膜トランジスタ106のドレイン領域114に連通して開口している。
【0098】
コンタクトホール136,137は、光センサ107の受光部121の両側に配置されるn+領域124およびp+領域125上に設けられている。コンタクトホール136は、n+領域124の導通片部125bの長手方向に沿った先端部の幅方向における中間部に連通して開口している。コンタクトホール137は、p+領域125の導通片部125bの長手方向に沿った先端部の幅方向における中間部に連通して開口している。
【0099】
各薄膜トランジスタ105,106のソース領域113に連通したコンタクトホール132,134には、信号線であるソース電極141がそれぞれ設けられている。これらソース電極141は、第2メタルにて形成されており、コンタクトホール132,134を介して薄膜トランジスタ105,106のソース領域113に電気的に接続されて導通されている。
【0100】
各薄膜トランジスタ105,106のドレイン領域114に連通したコンタクトホール133,135には、信号線に接続されるドレイン電極142が設けられている。これらドレイン電極142は、第2のメタルにて形成されており、コンタクトホール133,135を介して薄膜トランジスタ105,106のドレイン領域114に電気的に接続されて導通されている。
【0101】
光センサ107のn+領域124に連通したコンタクトホール136には、第2メタルにて形成されたn型電極143が積層されて設けられている。このn型電極143は、コンタクトホール136を介してn+領域124の導通片部124bに電気的に接続されて導通されており、光センサ107のカソードとして機能する。図27に示すように、このn型電極143は、層間絶縁膜131上においてn+領域124の導通片部124bの長手方向に沿った先端側に向けて突出している。
【0102】
光センサ107のp+領域125に連通したコンタクトホール137には、第2のメタルにて形成されたp型電極144が設けられている。このp型電極144は、コンタクトホール137を介してp+領域125の導通片部124bに電気的に接続されて導通されており、光センサ107のアノードとして機能する。このp型電極144は、層間絶縁膜131上においてp+領域125の連結片部125aの長手方向における他端側に向けて突出している。
【0103】
光センサ107の第1の受光部122に対向した層間絶縁膜131上には、細長矩形平板状の遮光層145が形成されている。この遮光層145は、対向基板151の裏面側に配置される不図示のバックライトからの直接光を遮るために設けられている。
【0104】
遮光層145は、第1の受光部122のみを遮光できるように、この第1の受光部122に対向配置されている。遮光層145は、第1の受光部122の長手方向に沿って伸びており、第1の受光部122の長手寸法よりも大きな長手寸法を持つ。遮光層145は、第1の受光部122の幅寸法よりも大きな幅寸法を持つ。すなわち、この遮光層145は、第1の受光部122を中心として、n+領域124の第1の受光部122側から第2の受光部123の第1の受光部122側までを幅方向に沿って覆っている。
【0105】
言い換えると、この遮光層145は、n+領域124の導通片部124bの長手方向における基端側の約3分の1と、このn+領域124の連結片部124aと、第1の受光部122と、第2の受光部123の幅方向における一側の略2分の1のそれぞれを覆っている。すなわち、この遮光層145は、第2の受光部123およびp+領域125それぞれの少なくとも一部を露出させている。
【0106】
遮光層145は、光センサ107のゲート電極126の長手寸法よりも大きな長手寸法を持つ。さらに、この遮光層145は、n+領域124の連結片部124aと第1の受光部122と第2の受光部123とのそれぞれの長手方向における中心上に、遮光層145の長手方向における中心を位置させている。よって、この遮光層145は、n+領域124の連結片部124aと第1の受光部122と第2の受光部123とのそれぞれの長手方向における両端部よりも、この第1の受光部122の長手方向に向けて突出している。
【0107】
すなわち、この遮光層145は、対向基板151を貫通して入射する不図示のバックライトからの直射光による第1の受光部122への入射を確実に遮ることができるように、第1の受光部122を中心としてn+領域124および第2の受光部123のそれぞれの一部までを覆っている。
【0108】
言い換えると、遮光層145は、第2の受光部123のp+領域125側と、このp+領域125とのそれぞれを上方に向けて露出させている。すなわち、この遮光層145は、第2の受光部123の幅方向における他側の約2分の1とp+領域125とのそれぞれを覆っておらず、これら第2の受光部123の幅方向における他側の約2分の1とp+領域125とのそれぞれの上方を露出させている。
【0109】
さらに、この遮光層145は、n型電極143およびp型電極144のそれぞれと同一材料である第2のメタルにて形成される。すなわち、この遮光層145は、n型電極143およびp型電極144のそれぞれと同一工程によって形成される。よって、この遮光層145は、n型電極143およびp型電極144のそれぞれと同一層である層間絶縁膜131上に形成されている。
【0110】
一方、各薄膜トランジスタ105,106のソース電極141およびドレイン電極142と光センサ107のn型電極143、p型電極144および遮光層145のそれぞれを含む層間絶縁膜131上には、これら薄膜トランジスタ105,106および光センサ107のそれぞれを覆うように窒化シリコン膜からなるパッシベーション膜146が形成されている。
【0111】
このパッシベーション膜146には、このパッシベーション膜146を貫通するコンタクトホール147が設けられている。このコンタクトホール147は、nチャネル型の薄膜トランジスタ105のソース電極141に連通して開口している。
【0112】
このコンタクトホール147を含むパッシベーション膜146上には、画素電極148が形成されている。この画素電極148は、コンタクトホール147を介してnチャネル型の薄膜トランジスタ105のソース電極141に電気的に接続されている。
【0113】
なお、画素電極148は、nチャネル型の薄膜トランジスタ105にて制御される。この画素電極148を含んだパッシベーション膜146上には、配向膜149が形成されている。
【0114】
一方、アレイ基板102に対向してコモン基板として作用する矩形平板状の対向基板151が配設されている。この対向基板151は、略透明な矩形平板状のガラス基板152を備えている。このガラス基板152のアレイ基板102に対向した側の一主面には、コモン電極としての対向電極153が設けられている。この対向電極153上には配向膜154が形成されている。この対向基板151の配向膜154とアレイ基板102の配向膜149との間には、液晶155が介挿されて封止されている。
【0115】
アレイ基板102における対向基板151が対向して配設された側の反対側には、背面光源としての図示しないバックライトが対向して配設されている。このバックライトは、面状の光をアレイ基板102に入射させて、このアレイ基板102上の薄膜トランジスタ105,106による画素電極148の制御にて、このアレイ基板102上に表示される画像を目視可能にする。
【0116】
図29〜図37は第3の実施形態による液晶表示装置の製造工程を示す図である。以下、これらの図を参照して、本実施形態の液晶表示装置の製造方法を説明する。まず、図28に示すように、プラズマCVD工程として、ガラス基板103上にシリコン窒化膜(SiNx)や酸化シリコン膜(SiOx)などからなるアンダーコート層104をプラズマCVD(Chemical Vapor Deposition)法で形成する。
【0117】
次に、PE (Plasma Enhanced)−CVD法によるPE-CVD工程あるいはスパッタリング法によるスパッタリング工程などにより、ガラス基板103上に非晶質半導体層であるアモルファスシリコン膜161を50Å程度堆積する。
【0118】
この後、レーザ照射工程として、図29に示すように、アモルファスシリコン膜161にエキシマレーザビームを照射してレーザアニールして、このアモルファスシリコン膜161を結晶化させてポリシリコン膜62にする。
【0119】
次に、図30に示すように、ドライエッチング工程として、ドライエッチングにてポリシリコン膜162を島状にパターニングする。
【0120】
この後、第1のイオンドーピング工程として、これらパターニングされた各島状のポリシリコン膜162の全面に低濃度のボロン(B)をイオンドーピングして、これら各島状のポリシリコン膜162をp-領域として、光センサ107の受光部121および各薄膜トランジスタ105,106のチャネル領域112を形成する。
【0121】
次いで、ゲート絶縁膜形成工程として、図31に示すように、これら島状のポリシリコン膜162を含むアンダーコート層104上に、PE-CVD法やECR(Electron-Cyclotron Resonance)−CVD法などによって、酸化シリコン膜(SiOx)からなるゲート絶縁膜117を形成する。
【0122】
この後、第1のレジスト形成工程として、図32に示すように、光センサ107の受光部121およびp+領域125となるポリシリコン膜162上と、pチャネル型の薄膜トランジスタ106の活性層111となるポリシリコン膜162上と、nチャネル型の薄膜トランジスタ105のチャネル領域112およびLDD領域115,116となるポリシリコン膜162上とのそれぞれにレジスト163を形成する。
【0123】
この状態で、第2のイオンドーピング工程として、このレジスト163をマスクとして用いて、光センサ107のn+領域124となるポリシリコン膜162と、nチャネル型の薄膜トランジスタ105のソース領域113およびドレイン領域114となるポリシリコン膜162とのそれぞれに高濃度のリン(P)をイオンドーピングしてn+層として、これら光センサ107のn+領域124とnチャネル型の薄膜トランジスタ105のソース領域113およびドレイン領域114とのそれぞれを形成する。
【0124】
次に、図33に示すように、レジスト163を除去した後、第1メタル形成工程として、ゲート絶縁膜117上にモリブデン−タンタル合金(Mo−Ta)やモリブデン−タングステン合金(Mo−W)などを成膜して第1メタル層164を形成する。
【0125】
この後、図34に示すように、第1のパターニング工程として、この第1メタル層164をパターニングして、光センサ107のp+領域125となる部分およびpチャネル型の薄膜トランジスタ106のソース領域113およびドレイン領域114となる部分のそれぞれを開口させる。
【0126】
この状態で、第3のイオンドーピング工程として、このパターニングした第1メタル層164をマスクとして、光センサ107のp+領域125となる部分のポリシリコン膜162、およびpチャネル型の薄膜トランジスタ106のソース領域113およびドレイン領域114となる部分のポリシリコン膜162のそれぞれに高濃度のボロン(B)をイオンドーピングしてp+層として、光センサ107のp+領域125を形成する。
【0127】
このとき、このpチャネル型の薄膜トランジスタ106は、パターニングされた第1メタル層164がゲート電極118となる。
【0128】
さらに、図35に示すように、第2のパターニング工程として、この第1メタル層164をさらにパターニングして、光センサ107のn+領域124および第1の受光部122となる部分、およびnチャネル型の薄膜トランジスタ105のソース領域113、ドレイン領域114およびLDD領域115,116となる部分をさらに開口させる。
【0129】
この後、第2のレジスト形成工程として、光センサ107のゲート電極126となる第1メタル層164を含むゲート絶縁膜117上にレジストマスク165を形成して、このレジストマスク165にて光センサ107のn+領域124、受光部121およびp+領域125となるポリシリコン膜162上を覆う。
【0130】
この状態で、第4のイオンドーピング工程として、このパターニングした第1メタル層164およびレジストマスク165のそれぞれをマスクとして、pチャネル型の薄膜トランジスタ106のソース領域113およびドレイン領域114となる部分と、nチャネル型の薄膜トランジスタ105のソース領域113、ドレイン領域114およびLDD領域115,116となる部分のそれぞれに、低濃度のリンをイオンドーピングしてn-層として、nチャネル型の薄膜トランジスタ105のソース領域113、ドレイン領域114およびLDD領域115,116と、pチャネル型の薄膜トランジスタ106のソース領域113およびドレイン領域114とのそれぞれを形成する。
【0131】
このとき、nチャネル型の薄膜トランジスタ105および光センサ107のそれぞれは、パターニングされた第1メタル層164がゲート電極118,126となる。さらに、光センサ107の受光部121は、p-領域の低濃度不純物注入領域によって構成されてPIN型となる。
【0132】
次いで、熱活性化工程として、第1ないし第4のイオンドーピン工程にてドーピングした各不純物を活性化させるため、光センサ107の受光部121、n+領域124およびp+領域125と、pチャネル型の薄膜トランジスタ106のソース領域113およびドレイン領域114と、nチャネル型の薄膜トランジスタ105のソース領域113、ドレイン領域114およびLDD領域115,116とのそれぞれを500℃程度でアニールする。
【0133】
この後、水素化工程として、これら光センサ107の受光部121、n+領域124およびp+領域125と、各薄膜トランジスタ105,106の活性層111とのそれぞれが形成されたガラス基板103を図示しないプラズマCVD装置に挿入して、このガラス基板103を水素のプラズマ中にさらして水素化する。
【0134】
この後、図36に示すように、プラズマCVD工程として、この水素化したプラズマCVD装置と同一のプラズマCVD装置内で、光センサ107および薄膜トランジスタ105,106それぞれのゲート電極118,126を含むゲート絶縁膜117上に酸化シリコン膜などを成膜して層間絶縁膜131を形成する。
【0135】
次いで、図37に示すように、この層間絶縁膜131にコンタクトホール132,133,134,135,136,137を形成して、光センサ107のn+領域124およびp+領域125と、pチャネル型の薄膜トランジスタ106およびnチャネル型の薄膜トランジスタ105それぞれのソース領域113およびドレイン領域114とのそれぞれを露出させる。
【0136】
この後、第2メタル層形成工程として、これらコンタクトホール132,133,134,135,136,137を含む層間絶縁膜131上の全面に第2メタル層166を成膜する。
【0137】
次いで、この第2メタル層166をパターニングして、光センサ107のn型電極143、p型電極144および遮光層145と、pチャネル型の薄膜トランジスタ106のソース電極141およびドレイン電極142と、nチャネル型の薄膜トランジスタ105のソース電極141およびドレイン電極142とのそれぞれを形成する。
【0138】
次いで、パッシベーション膜形成工程として、これら光センサ107のn型電極143、p型電極144および遮光層145と、pチャネル型の薄膜トランジスタ106のソース電極141およびドレイン電極142と、nチャネル型の薄膜トランジスタ105のソース電極141およびドレイン電極142とのそれぞれを含む層間絶縁膜131上に窒化シリコン(SiN)膜であるパッシベーション膜146を形成して、各薄膜トランジスタ105,106および光センサ107を完成する。
【0139】
この後、図26に示すように、このパッシベーション膜146にコンタクトホール147を形成して、nチャネル型の薄膜トランジスタ105のドレイン電極142を露出させる。
【0140】
この状態で、このコンタクトホール147を含むパッシベーション膜146上に画素電極148を形成した後、この画素電極148を含むパッシベーション膜146上に配向膜149を形成してアレイ基板102を完成する。
【0141】
次いで、このアレイ基板102の配向膜149側に、対向基板151の配向膜154側を対向させて取り付けた後、これらアレイ基板102の配向膜149と対向基板151の配向膜154との間に液晶155を注入して介挿させて封止して液晶表示装置101を完成する。
【0142】
この後、この液晶表示装置101の対向基板151を挟んでアレイ基板102の反対側にバックライトを取り付ける。
【0143】
上述したように、光センサ107で光電流を発生させる空乏層168は、受光部121とn+領域124との界面から、これら受光部121およびn+領域124のそれぞれに伸びているが、不純物濃度の低い受光部121側には長く伸び、不純物濃度の高いn+領域124側には余り伸びない。
【0144】
また、p+領域125とゲート電極126との間に印加される電圧(Vgp)が0Vの場合には、図38に示すように、受光部121側への空乏層168の伸びが第1の受光部122ばかりではなく第2の受光部123の中間部まで到達する。この場合、この空乏層168の受光部121側はゲート電極126にて遮光され、この空乏層168のn+領域124側は遮光層145にて遮光される。
【0145】
一方、p+領域125とゲート電極126との間に印加される電圧(Vgp)が−5Vの場合には、図39に示すように、第2の受光部123での電圧がp型電極144と同等(p+ライク)になり、受光部121での空乏層168は第1の受光部122のみとなるため、この空乏層168の受光部121側およびn+領域124側のそれぞれが遮光層145にて遮光される。
【0146】
この結果、この遮光層145によってp+領域125を覆う必要がなくなり、この遮光層145にてp+領域125を覆わずに、このp+領域125を露出させることにより、この遮光層145の面積を小さくできる。よって、この遮光層145による各画素の開口率の低下を防止できるから、高品位な表示および高性能な読み取り機能のそれぞれを両立して内蔵した液晶表示装置101を製造できる。
【0147】
さらに、この遮光層145をn型電極143およびp型電極144と同一の材料で同一工程にて形成することにより、製造工程を簡略化できる。
【0148】
図40は遮光層145の具体的な形成箇所の第1例を示すレイアウト図である。図40では、薄膜トランジスタ105,106に電気的に接続される信号線171を利用して遮光層145を形成している。この場合、光センサ107は、各信号線171の下方に対向して設けられている。
【0149】
図40の遮光層145は、同層に形成された信号線171と一体的に形成され、かつn型電極143およびp型電極144と同一材料および同一工程にて形成される。この遮光層145は、信号線171の一部の両側をそれぞれ幅方向に向けて拡幅させた細長矩形平板状に形成される。また、この遮光層145は、信号線171の長手方向に沿って伸びており、信号線171の中央部に設けられている。これら信号線171に直交して複数の補助容量線172、走査線173およびセンサ制御線174のそれぞれが互いに平行に離間されて配線されている。
【0150】
図41は遮光層145の具体的な形成箇所の第2例を示すレイアウト図である。図41では、光センサ107に電圧を供給するセンサ制御線174を利用して遮光層145を形成している。この場合、光センサ107は、各センサ制御線174の下方に対向して設けられている。
【0151】
これら各光センサ107の遮光層145は、センサ制御線174と一体的に形成され、かつn型電極143およびp型電極144と同一材料および同一工程にて形成される。
【0152】
図41の遮光層145は、センサ制御線174の一部の両側をそれぞれ幅方向に向けて拡幅させた細長矩形平板状に形成される。また、この遮光層145は、センサ制御線174の長手方向に沿った長手方向を有しており、このセンサ制御線174の中央部に設けられている。
【0153】
図41において、各信号線171がセンサ制御線174と交差する部分には、信号線171を幅方向に沿って所定の間隔で分断した分断部175がそれぞれ形成されている。この分断部175を介した各信号線171の長手方向における各端部には、コンタクトホール176が形成される。これらコンタクトホール176は、各信号線171の端部に導通して開口している。これらコンタクトホール176には、分断部175にて分断された各信号線171間を電気的に接続させて導通させる連結配線部177が形成される。この連結配線部177は、分断部175にて分断された各信号線171を長手方向に沿って連結させている。また、この連結配線部177は、信号線171が形成される層とは異なる層に形成される。
【0154】
このように、図40および図41では、光センサ107の遮光層145を、信号線171あるいはセンサ制御線174を利用して、これら信号線171あるいはセンサ制御線174と一体的に形成したことにより、この遮光層145による各画素の開口率の低下を抑制できる。このため、表示品質と読み取り性能を向上できる。
【0155】
液晶表示装置101の各光センサ107のn+領域124に5Vの電圧を印加した場合(Vnp=5V)には、図42に示すように、これら各光センサ107の遮光層145の電位が約2V以上では、これら光センサ107の受光部121での光電流が高い。これに対し、各光センサ107の遮光層145の電位が約2Vより低くなると、これら光センサ107の受光部121での光電流が低下する。
【0156】
このとき、これら光センサ107が実際のデバイスである場合には、これら各光センサ107のn+領域124の電位が2.5V以上5V以下の範囲で変動する。そして、これら各光センサ107の遮光層145の電位がn+領域124の電位の変動範囲内であれば、これら光センサ107の光感度の低下を防止できる。
【0157】
また同時に、これら光センサ107の遮光層145の電位を、これら光センサ107のn+領域124の電位と同一によることによって、これら光センサ107の遮光層145に与える電荷が他の電源と異なる場合に必要な新たな電源配線を設ける必要を無くすことができる。このため、これら新たな電源配線を設けることによる開口率の低下を避けることができ、アレイ基板102の各画素の開口率の低下を抑制できる。これらの結果、開口率を低下させることなく光感度の低下を防止できるので、高性能な読み取り機能と高品位な表示とを備えた液晶表示装置101を実現できる。
【0158】
上記各実施の形態では、液晶表示装置101に用いられるアレイ基板102について説明したが、有機EL(ElectroLuminescence)素子に用いられる回路基板であっても、対応させて用いることができる。
【0159】
上記各実施の形態では、アレイ基板102に形成されるTFTはいわゆるトップゲート型(アレイ基板の上に、チャネル、ゲート絶縁膜、ゲート電極がこの順に形成されるTFT)であるとして記載した部分は、ボトムゲート型TFT(アレイ基板の上に、ゲート電極、ゲート絶縁膜、チャネルがこの順に形成されるTFTに対しても適切に変形を施すことにより適用可能である。
【図面の簡単な説明】
【0160】
【図1】本発明に係る表示装置の第1の実施形態の概略構成図。
【図2】画素アレイ部1の一部を示したブロック図。
【図3】図2の一部を詳細に示した回路図。
【図4】SRAMの内部構成を示す回路図。
【図5】画像取込みの様子を示す図。
【図6】図3に示すフォトダイオードD1,D2の構造を示す断面図。
【図7】フォトダイオードD1,D2の上面図。
【図8】フォトダイオードD1,D2の斜視図。
【図9】フォトダイオードD1,D2内に形成される空乏層の様子を示す図。
【図10】p-領域の代わりにn-領域を設けたフォトダイオードの断面図。
【図11】フォトダイオードD1,D2の電気特性を示す図。
【図12】フォトダイオードD1,D2の電気特性を示す図。
【図13】図6に示すp+領域46、p-領域47及びn+領域48からなるフォトダイオードD1,D2の電気的特性を示す図。
【図14】比較のために示すp+領域46、p-領域47及びn+領域48からなるフォトダイオードD1,D2の電気的特性を示す図。
【図15】フォトダイオードD1,D2の製造工程を示す図。
【図16】nチャネルTFTの製造工程を示す図。
【図17】pチャネルTFTの製造工程を示す図。
【図18】Vgp=Vnpにした場合のフォトダイオードのI-V特性を示す図。
【図19】表示装置の断面構造を示す断面図。
【図20】本実施形態の表示装置の断面構造を示す図。
【図21】本実施形態の表示装置の平面図。
【図22】アレイ基板21と対向基板24との位置関係を図6とは逆にした場合の断面図。
【図23】アレイ基板21と対向基板24との位置関係を図6とは逆にした場合の平面図。
【図24】フォトダイオードD1,D2の下方に金属膜からなる遮光層20を配置した図。
【図25】フォトダイオードD1,D2の製造工程を示す図。
【図26】本発明の液晶表示装置の第3の実施の形態を示す説明断面図である。
【図27】図26の液晶表示装置の光センサを示す説明上面図である。
【図28】図26の液晶表示装置の透光性基板上に非晶質半導体膜を形成した状態を示す説明断面図である。
【図29】図27の液晶表示装置の製造工程を示す工程断面図。
【図30】図29に続く工程断面図。
【図31】図30に続く工程断面図。
【図32】図31に続く工程断面図。
【図33】図32に続く工程断面図。
【図34】図33に続く工程断面図。
【図35】図34に続く工程断面図。
【図36】図35に続く工程断面図。
【図37】図36に続く工程断面図。
【図38】光電変換素子のp型電極部とゲート電極との間の電圧が0Vの場合の動作を示す説明斜視図。
【図39】光電変換素子のp型電極部とゲート電極との間の電圧が−5Vの場合の動作を示す説明斜視図。
【図40】遮光層145の具体的な形成箇所の第1例を示すレイアウト図。
【図41】遮光層145の具体的な形成箇所の第2例を示すレイアウト図。
【図42】遮光部の電位と光電流との関係を示す図。
【符号の説明】
【0161】
1 画素アレイ部
2 信号線駆動回路
3 走査線駆動回路
4 検出出力回路
11 画素TFT
12a,12b センサ
13 バッファ
33 ロジックIC
41 シリコン膜
42 半導体層
43 酸化シリコン膜
44 ゲート電極
45 酸化シリコン膜
46 p+領域
47 p-領域
48 n+領域
49 コンタクト
50 アノード電極
52 カソード電極
D1,D2 フォトダイオード
【特許請求の範囲】
【請求項1】
縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、
光電変換素子と、を備え、
前記光電変換素子は、
基板水平方向に順に隣接配置される第1、第2及び第3の半導体領域と、
前記第1の半導体領域に接続される第1の電極と、
前記第3の半導体領域に接続される第2の電極と、を有し、
前記第1の半導体領域は、第1導電型不純物を第1のドーズ量だけ注入して形成され、
前記第3の半導体領域は、第2導電型不純物を第2のドーズ量だけ注入して形成され、
前記第2の半導体領域は、前記第1導電型不純物を前記第1のドーズ量より少量の第3のドーズ量だけ注入して形成されることを特徴とする表示装置。
【請求項2】
縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、
光電変換素子と、を備え、
前記光電変換素子は、
基板水平方向に順に隣接配置される第1、第2及び第3の半導体領域と、
前記第1の半導体領域に接続される第1の電極と、
前記第3の半導体領域に接続される第2の電極と、を有し、
前記第1の半導体領域は、第1導電型不純物を第1のドーズ量だけ注入して形成され、
前記第3の半導体領域は、第2導電型不純物を第2のドーズ量だけ注入して形成され、
前記第2の半導体領域は、前記第2導電型不純物を前記第2のドーズ量より少量の第3のドーズ量だけ注入して形成されることを特徴とする表示装置。
【請求項3】
前記第2の半導体領域は、前記第1及び第3の半導体領域よりも基板水平方向のサイズが大きいことを特徴とする請求項1または2に記載の表示装置。
【請求項4】
前記第1、第2及び第3の半導体領域は、多結晶シリコンで形成されることを特徴とする請求項1乃至3のいずれかに記載の表示装置。
【請求項5】
絶縁基板上に形成される、基板水平方向に順に隣接配置される第1、第2及び第3の半導体領域と、
前記第1、第2及び第3の半導体領域の上面に形成される第1絶縁層と、
前記第1絶縁層の上面の一部に形成されるゲート電極と、
前記第1絶縁層及び前記ゲート電極の上面に形成される第2絶縁層と、
前記第1及び第2絶縁層の一部に形成されたコンタクトを介して、前記第1及び第3の半導体領域に接続される電極層と、を備え、
前記第1の半導体領域は、第1導電型不純物を第1のドーズ量だけ注入して形成され、
前記第3の半導体領域は、第2導電型不純物を第2のドーズ量だけ注入して形成され、
前記第2の半導体領域は、前記第1導電型不純物を前記第1のドーズ量より少量の第3のドーズ量だけ注入して形成されることを特徴とする光電変換素子。
【請求項6】
前記電極層には正のバイアス電圧が印加され、かつ前記ゲート電極は略0Vに設定されることを特徴とする請求項5に記載の光電変換素子。
【請求項7】
前記電極層には正のバイアス電圧が印加され、かつ前記ゲート電極には負のゲート電圧が印加されることを特徴とする請求項5に記載の光電変換素子。
【請求項8】
前記電極層には正のバイアス電圧が印加され、かつ前記ゲート電極には温度が高くなるにつれて低下するゲート電圧が印加されることを特徴とする請求項5に記載の光電変換素子。
【請求項9】
前記電極層に印加されるバイアス電圧と前記ゲート電極に印加されるゲート電圧は等しいことを特徴とする請求項5に記載の光電変換素子。
【請求項10】
絶縁基板上の水平方向に順に隣接配置される第1、第2及び第3の半導体領域と、
前記第1、第2及び第3の半導体領域の上面に形成される第1絶縁層と、
前記第1絶縁層の上面の一部に形成されるゲート電極と、
前記第1絶縁層及び前記ゲート電極の上面に形成される第2絶縁層と、
前記第1及び第2絶縁層の一部に形成されたコンタクトを介して、前記第1及び第3の半導体領域に接続される電極層と、を備え、
前記第1の半導体領域は、第1導電型不純物を第1のドーズ量だけ注入して形成され、
前記第3の半導体領域は、第2導電型不純物を第2のドーズ量だけ注入して形成され、
前記第2の半導体領域は、前記第2導電型不純物を前記第2のドーズ量より少量の第3のドーズ量だけ注入して形成されることを特徴とする光電変換素子。
【請求項11】
縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、
前記表示素子のそれぞれに対応して少なくとも一個ずつ設けられ、それぞれが被写体の所定範囲の撮像を行う光電変換素子と、
前記表示素子および前記光電変換素子が形成されたアレイ基板と、
液晶層を挟んで前記アレイ基板に対向配置される対向基板と、
前記アレイ基板を挟んで前記液晶層に対向配置され、前記液晶層に光を供給するバックライトと、を備え、
前記アレイ基板は、前記バックライトからの直接光が前記光電変換素子に入射されないように該光を遮断する遮光層を有することを特徴とする表示装置。
【請求項12】
前記光電変換素子により画像取り込みを行う対象物は、前記対向基板に対向して配置されることを特徴とする請求項11に記載の表示装置。
【請求項13】
前記表示素子および前記光電変換素子は、ポリシリコンを材料として形成され、
前記光電変換素子のポリシリコンの結晶サイズは、前記表示素子のポリシリコンの結晶サイズよりもばらつきが大きいことを特徴とする請求項11に記載の表示装置。
【請求項14】
前記表示素子および前記光電変換素子は、ポリシリコンを材料として形成され、
前記光電変換素子のポリシリコンの欠陥密度は、前記表示素子のポリシリコンの欠陥密度よりも大きいことを特徴とする請求項11に記載の表示装置。
【請求項15】
前記遮光層は、前記光電変換素子の形成領域に照射されたレーザのエネルギーを吸収することを特徴とする請求項11に記載の表示装置。
【請求項16】
互いに電気的に接続されて隣接配置される第1および第2受光部と、
前記第1受光部と電気的に接続され、前記第1受光部を挟んで前記第2受光部と反対側に配置される第1導電型の第1電極部と、
前記第2受光部と電気的に接続され、前記第2受光部を挟んで前記第1受光部と反対側に配置される第2導電型の第2電極部と、
第1絶縁層を挟んで、前記第2受光部の少なくとも一部に対向配置されるゲート電極と、
第2絶縁層を挟んで、前記ゲート電極の少なくとも一部に対向配置されて、前記第1受光部全体を覆う遮光部と、を備えることを特徴とする光電変換素子。
【請求項17】
前記第1電極部、前記第1受光部、前記第2受光部および前記第2電極部は、同じ高さの層に順々に近接配置されることを特徴とする請求項16に記載の光電変換素子。
【請求項18】
前記第1および第2受光部の長手方向の長さは、前記第1および第2電極部の長手方向の長さと略等しく、前記遮光部の長手方向の長さは、前記第1および第2受光部の長手方向の長さよりも長いことを特徴とする請求項16または17に記載の光電変換素子。
【請求項19】
前記遮光部は、前記第2受光部の一部だけを覆い、
前記ゲート電極は、前記第2受光部の一部だけを覆うことを特徴とする請求項16乃至18のいずれかに記載の光電変換素子。
【請求項20】
前記第1および第2電極部の一方はn型電極部であり、
前記遮光部の電位は、前記n型電極部の電位と略等しいことを特徴とする請求項16乃至19のいずれかに記載の光電変換素子。
【請求項21】
透光性基板と、
前記透光性基板上に形成される光電変換素子と、
前記光電変換素子を挟んで前記透光性基板と反対側から入射される光を遮光する遮光部と、を備え、
前記光電変換素子は、
互いに電気的に接続されて隣接配置される第1および第2受光部と、
前記第1受光部と電気的に接続され、前記第1受光部を挟んで前記第2受光部と反対側に配置される第1導電型の第1電極部と、
前記第2受光部と電気的に接続され、前記第2受光部を挟んで前記第1受光部と反対側に配置される第2導電型の第2電極部と、
第1絶縁層を挟んで、前記第2受光部の少なくとも一部に対向配置されるゲート電極と、を有することを特徴とする表示装置。
【請求項22】
前記第1および第2電極部の少なくとも一方に電気的に接続される配線部を備え、
前記遮光部は、前記配線部と同一材料で形成されることを特徴とする請求項21に記載の表示装置。
【請求項1】
縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、
光電変換素子と、を備え、
前記光電変換素子は、
基板水平方向に順に隣接配置される第1、第2及び第3の半導体領域と、
前記第1の半導体領域に接続される第1の電極と、
前記第3の半導体領域に接続される第2の電極と、を有し、
前記第1の半導体領域は、第1導電型不純物を第1のドーズ量だけ注入して形成され、
前記第3の半導体領域は、第2導電型不純物を第2のドーズ量だけ注入して形成され、
前記第2の半導体領域は、前記第1導電型不純物を前記第1のドーズ量より少量の第3のドーズ量だけ注入して形成されることを特徴とする表示装置。
【請求項2】
縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、
光電変換素子と、を備え、
前記光電変換素子は、
基板水平方向に順に隣接配置される第1、第2及び第3の半導体領域と、
前記第1の半導体領域に接続される第1の電極と、
前記第3の半導体領域に接続される第2の電極と、を有し、
前記第1の半導体領域は、第1導電型不純物を第1のドーズ量だけ注入して形成され、
前記第3の半導体領域は、第2導電型不純物を第2のドーズ量だけ注入して形成され、
前記第2の半導体領域は、前記第2導電型不純物を前記第2のドーズ量より少量の第3のドーズ量だけ注入して形成されることを特徴とする表示装置。
【請求項3】
前記第2の半導体領域は、前記第1及び第3の半導体領域よりも基板水平方向のサイズが大きいことを特徴とする請求項1または2に記載の表示装置。
【請求項4】
前記第1、第2及び第3の半導体領域は、多結晶シリコンで形成されることを特徴とする請求項1乃至3のいずれかに記載の表示装置。
【請求項5】
絶縁基板上に形成される、基板水平方向に順に隣接配置される第1、第2及び第3の半導体領域と、
前記第1、第2及び第3の半導体領域の上面に形成される第1絶縁層と、
前記第1絶縁層の上面の一部に形成されるゲート電極と、
前記第1絶縁層及び前記ゲート電極の上面に形成される第2絶縁層と、
前記第1及び第2絶縁層の一部に形成されたコンタクトを介して、前記第1及び第3の半導体領域に接続される電極層と、を備え、
前記第1の半導体領域は、第1導電型不純物を第1のドーズ量だけ注入して形成され、
前記第3の半導体領域は、第2導電型不純物を第2のドーズ量だけ注入して形成され、
前記第2の半導体領域は、前記第1導電型不純物を前記第1のドーズ量より少量の第3のドーズ量だけ注入して形成されることを特徴とする光電変換素子。
【請求項6】
前記電極層には正のバイアス電圧が印加され、かつ前記ゲート電極は略0Vに設定されることを特徴とする請求項5に記載の光電変換素子。
【請求項7】
前記電極層には正のバイアス電圧が印加され、かつ前記ゲート電極には負のゲート電圧が印加されることを特徴とする請求項5に記載の光電変換素子。
【請求項8】
前記電極層には正のバイアス電圧が印加され、かつ前記ゲート電極には温度が高くなるにつれて低下するゲート電圧が印加されることを特徴とする請求項5に記載の光電変換素子。
【請求項9】
前記電極層に印加されるバイアス電圧と前記ゲート電極に印加されるゲート電圧は等しいことを特徴とする請求項5に記載の光電変換素子。
【請求項10】
絶縁基板上の水平方向に順に隣接配置される第1、第2及び第3の半導体領域と、
前記第1、第2及び第3の半導体領域の上面に形成される第1絶縁層と、
前記第1絶縁層の上面の一部に形成されるゲート電極と、
前記第1絶縁層及び前記ゲート電極の上面に形成される第2絶縁層と、
前記第1及び第2絶縁層の一部に形成されたコンタクトを介して、前記第1及び第3の半導体領域に接続される電極層と、を備え、
前記第1の半導体領域は、第1導電型不純物を第1のドーズ量だけ注入して形成され、
前記第3の半導体領域は、第2導電型不純物を第2のドーズ量だけ注入して形成され、
前記第2の半導体領域は、前記第2導電型不純物を前記第2のドーズ量より少量の第3のドーズ量だけ注入して形成されることを特徴とする光電変換素子。
【請求項11】
縦横に列設される信号線及び走査線の各交点付近に形成される画素それぞれの内部に設けられる表示素子と、
前記表示素子のそれぞれに対応して少なくとも一個ずつ設けられ、それぞれが被写体の所定範囲の撮像を行う光電変換素子と、
前記表示素子および前記光電変換素子が形成されたアレイ基板と、
液晶層を挟んで前記アレイ基板に対向配置される対向基板と、
前記アレイ基板を挟んで前記液晶層に対向配置され、前記液晶層に光を供給するバックライトと、を備え、
前記アレイ基板は、前記バックライトからの直接光が前記光電変換素子に入射されないように該光を遮断する遮光層を有することを特徴とする表示装置。
【請求項12】
前記光電変換素子により画像取り込みを行う対象物は、前記対向基板に対向して配置されることを特徴とする請求項11に記載の表示装置。
【請求項13】
前記表示素子および前記光電変換素子は、ポリシリコンを材料として形成され、
前記光電変換素子のポリシリコンの結晶サイズは、前記表示素子のポリシリコンの結晶サイズよりもばらつきが大きいことを特徴とする請求項11に記載の表示装置。
【請求項14】
前記表示素子および前記光電変換素子は、ポリシリコンを材料として形成され、
前記光電変換素子のポリシリコンの欠陥密度は、前記表示素子のポリシリコンの欠陥密度よりも大きいことを特徴とする請求項11に記載の表示装置。
【請求項15】
前記遮光層は、前記光電変換素子の形成領域に照射されたレーザのエネルギーを吸収することを特徴とする請求項11に記載の表示装置。
【請求項16】
互いに電気的に接続されて隣接配置される第1および第2受光部と、
前記第1受光部と電気的に接続され、前記第1受光部を挟んで前記第2受光部と反対側に配置される第1導電型の第1電極部と、
前記第2受光部と電気的に接続され、前記第2受光部を挟んで前記第1受光部と反対側に配置される第2導電型の第2電極部と、
第1絶縁層を挟んで、前記第2受光部の少なくとも一部に対向配置されるゲート電極と、
第2絶縁層を挟んで、前記ゲート電極の少なくとも一部に対向配置されて、前記第1受光部全体を覆う遮光部と、を備えることを特徴とする光電変換素子。
【請求項17】
前記第1電極部、前記第1受光部、前記第2受光部および前記第2電極部は、同じ高さの層に順々に近接配置されることを特徴とする請求項16に記載の光電変換素子。
【請求項18】
前記第1および第2受光部の長手方向の長さは、前記第1および第2電極部の長手方向の長さと略等しく、前記遮光部の長手方向の長さは、前記第1および第2受光部の長手方向の長さよりも長いことを特徴とする請求項16または17に記載の光電変換素子。
【請求項19】
前記遮光部は、前記第2受光部の一部だけを覆い、
前記ゲート電極は、前記第2受光部の一部だけを覆うことを特徴とする請求項16乃至18のいずれかに記載の光電変換素子。
【請求項20】
前記第1および第2電極部の一方はn型電極部であり、
前記遮光部の電位は、前記n型電極部の電位と略等しいことを特徴とする請求項16乃至19のいずれかに記載の光電変換素子。
【請求項21】
透光性基板と、
前記透光性基板上に形成される光電変換素子と、
前記光電変換素子を挟んで前記透光性基板と反対側から入射される光を遮光する遮光部と、を備え、
前記光電変換素子は、
互いに電気的に接続されて隣接配置される第1および第2受光部と、
前記第1受光部と電気的に接続され、前記第1受光部を挟んで前記第2受光部と反対側に配置される第1導電型の第1電極部と、
前記第2受光部と電気的に接続され、前記第2受光部を挟んで前記第1受光部と反対側に配置される第2導電型の第2電極部と、
第1絶縁層を挟んで、前記第2受光部の少なくとも一部に対向配置されるゲート電極と、を有することを特徴とする表示装置。
【請求項22】
前記第1および第2電極部の少なくとも一方に電気的に接続される配線部を備え、
前記遮光部は、前記配線部と同一材料で形成されることを特徴とする請求項21に記載の表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図2】
【図3】
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【図17】
【図18】
【図19】
【図20】
【図21】
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【図29】
【図30】
【図31】
【図32】
【図33】
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【図38】
【図39】
【図40】
【図41】
【図42】
【公開番号】特開2006−3857(P2006−3857A)
【公開日】平成18年1月5日(2006.1.5)
【国際特許分類】
【出願番号】特願2004−245521(P2004−245521)
【出願日】平成16年8月25日(2004.8.25)
【出願人】(302020207)東芝松下ディスプレイテクノロジー株式会社 (2,170)
【Fターム(参考)】
【公開日】平成18年1月5日(2006.1.5)
【国際特許分類】
【出願日】平成16年8月25日(2004.8.25)
【出願人】(302020207)東芝松下ディスプレイテクノロジー株式会社 (2,170)
【Fターム(参考)】
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