表示装置及びその製造方法
【課題】表示品質と画像取込み性能に優れた表示装置及びその製造方法を提供する。
【解決手段】表示装置の製造工程にてＴＦＴ１１のチャネル部とフォトダイオードＤ１，Ｄ２のＩ層をともに水素化する際、ＴＦＴ１１とフォトダイオードＤ１，Ｄ２とで水素化の進行に違いが出るようにして、ＴＦＴ１１のチャネル部の欠陥密度を少なくし、かつフォトダイオードＤ１，Ｄ２のＩ層の欠陥密度を多くする。これにより、ＴＦＴ１１のリーク電流が抑制され、フォトダイオードＤ１，Ｄ２の光に対する感度を向上できる。
【解決手段】表示装置の製造工程にてＴＦＴ１１のチャネル部とフォトダイオードＤ１，Ｄ２のＩ層をともに水素化する際、ＴＦＴ１１とフォトダイオードＤ１，Ｄ２とで水素化の進行に違いが出るようにして、ＴＦＴ１１のチャネル部の欠陥密度を少なくし、かつフォトダイオードＤ１，Ｄ２のＩ層の欠陥密度を多くする。これにより、ＴＦＴ１１のリーク電流が抑制され、フォトダイオードＤ１，Ｄ２の光に対する感度を向上できる。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像取込み機能を備えた表示装置およびその製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置は、信号線、走査線及び画素ＴＦＴが列設されたアレイ基板と、信号線及び走査線を駆動する駆動回路とを備えている。最近の集積回路技術の進歩発展により、駆動回路の一部をアレイ基板上に形成するプロセス技術が実用化されている。これにより、液晶表示装置全体を軽薄短小化することができ、携帯電話やノート型コンピュータなどの各種の携帯機器の表示装置として幅広く利用されている。
【０００３】
ところで、アレイ基板上に、画像取込みを行う密着型エリアセンサを配置した表示装置が提案されている（例えば、特許文献１，２を参照）。
【０００４】
【特許文献１】
特開２００１−２９２２７６号公報
【０００５】
【特許文献２】
特開２００１−３３９６４０号公報
【０００６】
【発明が解決しようとする課題】
ポリシリコンは、アモルファスシリコンよりも移動度が大きいため、駆動回路の一部をアレイ基板上に形成するにはポリシリコンを用いるのが望ましい。
【０００７】
しかしながら、アレイ基板上に形成される各種ＴＦＴの活性層をポリシリコンで形成しても、活性層中のダングリングボンドが多数存在していると、ＴＦＴにリーク電流が流れるという問題がある。
【０００８】
このような問題を解決する手法として、活性層を水素化してダングリングボンドを終端させることが考えられる。ところが、上述した密着型エリアセンサの場合、光に対する感度を上げるには、センサの活性層中にダングリングボンドがあった方が、トラップ準位が増えるため望ましい。
【０００９】
本発明は、このような点に鑑みてなされたものであり、その目的は、表示品質と画像取込み性能に優れた表示装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、前記表示素子のそれぞれに対応して少なくとも一個ずつ設けられ、それぞれが指定された範囲の入射光を受光して電気信号に変換する光電変換部と、を備え、前記光電変換部は、ｐ層とｎ層との間に形成されたＩ層を有し、このＩ層の欠陥密度は、前記表示素子のチャネル部の欠陥密度よりも高い。
【００１１】
本発明では、画素内の光電変換部の欠陥密度を表示素子のチャネル部の欠陥密度よりも高くするため、光電変換部の光に対する感度を向上させつつ、表示素子のリーク電流を抑制できる。
【００１２】
また、縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、前記表示素子のそれぞれに対応して少なくとも一個ずつ設けられ、それぞれが指定された範囲の入射光を受光して電気信号に変換する光電変換部と、を備え、前記光電変換部は、ｐ＋層とｎ＋層との間に形成されたｐ−層とｎ−層とを含むＩ層を有し、前記ｐ−層の欠陥密度は、前記表示素子のチャネル部の欠陥密度よりも高く設定され、前記ｐ−層の上方には、第１ゲート長の第１ゲートが配置され、前記表示素子の上方には、前記第１ゲート長よりも短い第２ゲート長の第２ゲートが配置される。
【００１３】
【発明の実施の形態】
以下、本発明に係る表示装置及びその製造方法について、図面を参照しながら具体的に説明する。
【００１４】
図１は本発明に係る表示装置の第１の実施形態の概略構成図であり、アレイ基板上の構成を示している。図１の表示装置は、信号線及び走査線が列設される画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動する走査線駆動回路３と、画像を取り込んで出力する検出回路＆出力回路４と、画像取込み用のセンサを制御するセンサ制御回路５とを備えている。
【００１５】
図２は画素アレイ部１の一部を詳細に示したブロック図である。図２の画素アレイ部１は、縦横に列設される信号線及び走査線の各交点付近に形成される画素ＴＦＴ１１と、画素ＴＦＴ１１の一端とＣｓ線との間に接続される液晶容量Ｃ１及び補助容量Ｃ２と、各画素ＴＦＴ１１ごとに２個ずつ設けられる画像取込み用のセンサ１２ａ，１２ｂとを有する。センサ１２ａ，１２ｂは、不図示の電源線及び制御線に接続されている。
【００１６】
図３は図２の一部を詳細に示した回路図である。図３に示すように、センサ１２ａ，１２ｂはそれぞれフォトダイオードＤ１，Ｄ２とセンサ切替用トランジスタＱ１，Ｑ２とを有する。フォトダイオードＤ１，Ｄ２は、受光した光の光量に応じた電気信号を出力する。センサ切替用トランジスタＱ１，Ｑ２は、１画素内の複数のフォトダイオードＤ１，Ｄ２のいずれか一つを交互に選択する。
【００１７】
各画素は、２つのセンサ１２ａ，１２ｂと、同一画素内の２つのセンサ１２ａ，１２ｂで共用されるキャパシタＣ３と、キャパシタＣ３の蓄積電荷に応じた２値データを格納するバッファ１３と、バッファ１３への書込み制御を行うトランジスタＱ３と、バッファ１３及びキャパシタＣ３を初期化するリセット用トランジスタＱ４とを有する。
【００１８】
バッファ１３は、スタティックＲＡＭ（ＳＲＡＭ）で構成され、例えば、図４に示すように、直列接続された２つのインバータＩＶ１，ＩＶ２と、後段のインバータＩＶ２の出力端子と前段のインバータＩＶ１の入力端子との間に配置されるトランジスタＱ５と、後段のインバータの出力端子に接続される出力用トランジスタＱ６とを有する。
【００１９】
信号ＳＰＯＬＢがハイレベルのときに、トランジスタＱ５はオンし、２つのインバータＩＶ１，ＩＶ２は保持動作を行う。信号ＯＵＴｉがハイレベルのときに、保持しているデータが検出線に出力される。
【００２０】
本実施形態の表示装置は、通常の表示動作を行うこともできるし、スキャナと同様の画像取込みを行うこともできる。通常の表示動作を行う場合は、トランジスタＱ３はオフ状態に設定され、バッファ１３には有効なデータは格納されない。この場合、信号線には、信号線駆動回路２からの信号線電圧が供給され、この信号線電圧に応じた表示が行われる。
【００２１】
一方、画像取込みを行う場合は、図５に示すようにアレイ基板２１の上面側に画像取込み対象物（例えば、紙面）２２を配置し、バックライト２３からの光を対向基板２４とアレイ基板２１を介して紙面２２に照射する。紙面２２で反射された光はアレイ基板２１上のセンサ１２ａ，１２ｂで受光され、画像取込みが行われる。取り込んだ画像データは、バッファ１３に格納された後、検出線を介して不図示のＣＰＵに送られる。このＣＰＵは、本実施形態の表示装置から出力されるデジタル信号を受けて、データの並び替えやデータ中のノイズの除去などの演算処理を行う。なお、ＣＰＵは一つの半導体チップで構成してもよいし、複数の半導体チップで構成してもよい。
【００２２】
図６は画像取込み時の動作タイミング図である。まず、センサ１２ａ，１２ｂ信号ＰＡＲがハイレベルであるため、１画素内の左側のトランジスタが選択される。
【００２３】
次に、図６の時刻ｔ１〜ｔ２では、画素アレイ部１を１行ずつ順に駆動し、全画素を同一色（例えば白色）に設定する。
【００２４】
次に、時刻ｔ３では、信号ＲＳＴ，ＳＰＯＬＡ，ＳＰＯＬＢをいずれもハイレベルに設定して、トランジスタＱ３，Ｑ４，Ｑ５をいずれもオンさせる。これにより、バッファ１３とキャパシタＣ３に初期値が設定される。
【００２５】
信号ＲＳＴがローレベルになると（時刻ｔ４）、センサ１２ａ，１２ｂは画像取り込みを開始する。紙面２２からの反射光がセンサ１２ａ，１２ｂ内のフォトダイオードＤ１，Ｄ２で受光されると、キャパシタＣ３に蓄積された電荷がフォトダイオードＤ１，Ｄ２を通って接地端子ＧＮＤに流れる。すなわち、リーク電流が流れる。これにより、キャパシタＣ３の蓄積電荷が減少する。
【００２６】
時刻ｔ５になると、信号ＳＰＯＬＡがハイレベルになり、キャパシタＣ３の蓄積電荷に応じた２値データがバッファ１３に格納される。
【００２７】
その後、時刻ｔ６になると、信号ＳＰＯＬＢがハイレベルになり、バッファ１３が保持動作を開始する。その後、時刻ｔ７になると、バッファ１３に格納されたデータが各画素ごとに順に検出線に供給されて不図示のＣＰＵに送られる。
【００２８】
図６において、各画素ごとにバッファ１３を設ける理由は以下の通りである。キャパシタＣ３の蓄積電荷は、センサ１２ａ，１２ｂ内のフォトダイオードＤ１，Ｄ２を流れる電流によりリークする以外に、画素内のＴＦＴを流れる電流によってもリークする。このため、時間がたつにつれて、キャパシタＣ３の蓄積電荷は少なくなり、キャパシタＣ３の両端電圧も低下してしまう。このため、各画素ごとにバッファ１３を設け、キャパシタＣ３の蓄積電荷がリークする前にバッファ１３に転送すれば、キャパシタＣ３のリークによる影響を受けずに画像取込みを行うことができる。
【００２９】
なお、バッファ１３としてＳＲＡＭを用いる理由は、ＳＲＡＭは数十万ルクスの光が照射されても、論理反転などの誤動作を起こすおそれがないためである。
【００３０】
時刻ｔ８以降は、センサ切替信号ＰＡＲがローレベルになり、センサ１２ａ，１２ｂを切り替えて画像取込みを行う。
【００３１】
本実施形態のアレイ基板２１上に形成される各構成部分は、ｎチャネルＴＦＴとｐチャネルＴＦＴを用いて形成される。
【００３２】
図７はｎチャネルＴＦＴの製造工程図、図８はｐチャネルＴＦＴの製造工程図である。ｎチャネルＴＦＴとｐチャネルＴＦＴは共通の製造工程で形成される。
【００３３】
まず、ガラス基板３１上にＳｉＮｘやＳｉＯｘ等からなるアンダーコート層をＣＶＤ法により形成する。アンダーコート層を形成する理由は、ガラス基板３１上に形成される素子に不純物が拡散しないようにするためである。
【００３４】
次に、ＰＥＣＶＤ法やスパッタリング法等により、ガラス基板３１上に非晶質シリコン膜を形成した後、非晶質シリコン膜にレーザを照射して結晶化させ、多結晶シリコン膜３２を形成する。
【００３５】
次に、多結晶シリコン膜３２をパターニングした後、ＰＥＣＶＤ法やＥＣＲ−ＣＶＤ法等で形成したＳｉＯｘ膜からなる第１絶縁層３３を形成する。そして、多結晶シリコン膜３２の所定箇所に低濃度のボロンを注入する（図７（ａ）、図８（ａ））。
【００３６】
次に、レジスト等３４をマスクとして、ｎチャネルＴＦＴの形成箇所にリンをイオン注入する（図７（ｂ））。
【００３７】
次に、Ｍｏ−ＴａやＭｏ−Ｗ等の第１メタルを成膜してパターニングし、ゲート電極３５を形成する。次に、レジスト等３４をマスクとして、イオン注入法を用いて、ｐチャネルＴＦＴの形成箇所にボロンイオンを注入する（図８（ｃ））。なお、レジスト等３４は、レジストに限らない。所定形状にパターニングした第１メタルを用いてもよい。レジストも第１メタルもイオン注入を遮る効果は同じである。製造工程の諸般の都合など考慮し、有利な方を用いればよい。
【００３８】
次に、レジスト等３４をマスクとして、ｎチャネルＴＦＴの形成箇所に低濃度リンをイオン注入する（図７（ｄ））。レジスト等３４でマスクされている箇所の直下の他結晶シリコン膜はｐ−層のままである。なお、レジスト等３４は、レジストに限らない。所定形状にパターニングした第１メタルを用いてもよい。レジストも第１メタルもイオン注入を遮る効果は同じである。製造工程の諸般の都合など考慮し、有利な方を用いればよい。
【００３９】
次に、いわゆる水素化を行う。水素化とは、基板を水素のプラズマ中にさらす工程である。この工程は、ＣＶＤ装置を用いて行われる。水素化によりＴＦＴのチャネルが形成される多結晶シリコン膜３２中のダングリングボンドを終端させることができる。この水素化は、ＴＦＴのリーク電流を抑制する目的で行われる。基板を水素のプラズマにさらすと、水素はゲート電極に遮られ、ゲート電極のない部分から多結晶シリコン膜３２中に回り込むように進行する。
【００４０】
水素化に引き続いて、同じＣＶＤ装置中で、ＳｉＯｘからなる第２絶縁層３６を形成し、電極を形成するためのコンタクトホールを開口した後、第２メタル３７を成膜してソース・ドレイン電極をパターニングするする（図７（ｅ）、図８（ｅ））。最後に、パッシベーション膜としてＳｉＮ膜を成膜してｎチャネルＴＦＴとｐチャネルＴＦＴが完成する。
【００４１】
センサのフォトダイオードＤ１，Ｄ２は、ｐ＋層、ｐ−層、ｎ−層及びｎ＋層からなるＰＩＮ構造にするのが望ましい。ＰＩＮ構造は、空乏層が広く、光−電流変換効率がよいためである。ｎ−層は熱リーク電流を抑制するのに有効である。熱リーク電流を抑制するほど、光電流のＯＮ／ＯＦＦ比が高くなる。
【００４２】
図９はＰＩＮ構造のフォトダイオードＤ１，Ｄ２の製造工程図である。まず、ＰＥＣＶＤ法やスパッタリング法等により、ガラス基板３１上に非晶質シリコン膜を形成した後、非晶質シリコン膜にレーザを照射して結晶化させ、多結晶シリコン膜３２を形成する。そして、その上面に低濃度のボロンをイオン注入してｐ−層を形成する（図９（ａ））。
【００４３】
次に、レジスト等３４をマスクとしてリンをイオン注入し、多結晶シリコン膜３２の一部にｎ＋層を形成する（図９（ｂ））。
【００４４】
次に、ゲート電極３５となる第１メタルを形成した後、レジスト等３４をマスクとしてボロンをイオン注入し、多結晶シリコン膜３２の一部にｐ＋層を形成する（図９（ｃ））。なお、レジスト等３４は、レジストに限らない。所定形状にパターニングした第１メタルを用いてもよい。レジストも第１メタルもイオン注入を遮る効果は同じである。製造工程の整合など考慮し、有利な方を用いればよい。
【００４５】
次に、レジスト等３４をマスクとして多結晶シリコン膜３２中に低濃度リンをイオン注入する（図９（ｄ））。レジスト等３４でマスクされている箇所の直下の他結晶シリコン膜はｐ−層のままである。なお、レジスト等３４は、レジストに限らない。所定形状にパターニングした第１メタルを用いてもよい。レジストも第１メタルもイオン注入を遮る効果は同じである。製造工程の諸般の都合などを考慮し、有利な方を用いればよい。引き続いて、上述した水素化を行う。
【００４６】
次に、第２絶縁層３６を形成してコンタクトホールを開け、第２メタル３７を所定形状に形成する（図９（ｅ））。
【００４７】
図９に示すフォトダイオードは、図７及び図８に示すＴＦＴと同じ製造工程にて形成することができる。すなわち、図７（ａ），図８（ａ），図９（ａ）は同じ工程で形成され、同様に、図７（ｂ），図８（ｂ），図９（ｂ）と、図７（ｃ），図８（ｃ），図９（ｃ）と、図７（ｄ），図８（ｄ），図９（ｄ）と、図７（ｅ），図８（ｅ），図９（ｅ）とは、それぞれ同じ工程で形成される。
【００４８】
このように、製造工程を共通化することにより、製造コストの削減が図れる。
【００４９】
本実施形態では、ＴＦＴとフォトダイオードのいずれを形成する場合でも、水素化を行っているが、ＴＦＴを形成する場合の方が水素化をより進行させている。その理由は、ＴＦＴは、多結晶シリコン膜３２中のダングリングボンドを水素化により終端させた方がリーク電流が少なくなってより望ましいのに対し、フォトダイオードは、多結晶シリコン膜３２中のダングリングボンドを終端させない方がトラップ準位が増えて、光電変換効率が向上するためである。より詳しくは、光リーク電流は、所定のエネルギーギャップＥｇより大きなエネルギーの光が入射したときに、電子と正孔が発生することにより生じる。ここでダングリングボンドが多く存在すると、トラップ準位となり、所定のエネルギーギャップより小さいエネルギーの光にも反応するようになる。
【００５０】
本発明者は、図１０に示すように、ゲート長が長くなるほど光リーク電流が多くなる傾向にあることを実験により確かめた。そこで、本実施形態では、ＴＦＴとフォトダイオードで、水素化の進行に差が生じるようにするために、図１１（ａ）及び図１１（ｂ）に示すように光電変換素子のＩ層が第１メタルにより覆われる部分の長さＬｐ（以下、光電変換素子のゲート長）を、周辺ＴＦＴのチャネル部が第１メタル層に覆われる長さＬＴ（以下、ＴＦＴのゲート長）より長くしている。図１１（ａ）はフォトダイオードＤ１，Ｄ２の平面図及び断面図、図１１（ｂ）はＴＦＴ１１の平面図及び断面図である。
【００５１】
ゲート長によりリーク電流を可変制御できる理由は以下の通りである。水素化は、図１２（ａ）及び図１２（ｂ）に示すように、ゲート電極の端部からゲート電極を回りこむようにして起こる。このため、ゲート長が長いほど、ゲート電極の直下付近の水素化は起きにくくなる。図１２（ａ）はフォトダイオードＤ１，Ｄ２の水素化の様子を示し、図１２（ｂ）はＴＦＴ１１の水素化の様子を示している。
【００５２】
また、水素化の時間を制御することによっても、水素化の進行に違いが出てくる。すなわち、水素化時間が短いほど、ダングリングボンドが終端される割合が少なくなるため、ＴＦＴ１１は、フォトダイオードＤ１，Ｄ２よりも水素化時間を短くすればよい。
【００５３】
このように、本実施形態では、表示装置の製造工程にてＴＦＴ１１のチャネル部とフォトダイオードＤ１，Ｄ２のＩ層をともに水素化する際、ＴＦＴ１１とフォトダイオードＤ１，Ｄ２とで水素化の進行に違いが出るようにして、ＴＦＴ１１のチャネル部の欠陥密度が少なくし、かつフォトダイオードＤ１，Ｄ２のＩ層の欠陥密度が多くするため、ＴＦＴ１１のリーク電流を抑制しつつ、フォトダイオードＤ１，Ｄ２の光に対する感度を向上できる。
【００５４】
また、光が照射されないときにも熱リーク電流が生じることが知られている。熱リーク電流は、ＬＤＤ層（図９のｎ−の部分）により抑制される。また、ゲート長が長くなるほど抑制される。通常、画素内に設けられるＴＦＴは熱リーク電流による画素電位劣化を嫌い、総ゲート長を長くして用いる。画素ＴＦＴでは光リーク電流と熱リーク電流の双方を抑制するために、短いゲート長を連結して、いわゆるダブルゲート構造、トリプルゲート構造にすることにより、水素化が進行しやすく、かつ、総ゲート長が長いことにより熱リーク電流を抑制するのがよい。
【００５５】
以上の理由により、図３のＱ１〜Ｑ４のＴＦＴはゲート長３ｕｍのダブルゲートＴＦＴ（図１１（ｂ）とし、フォトダイオードはゲート長６ｕｍ（単一ゲート：図１１（ａ））としている。
【００５６】
上述した実施形態では、光電変換素子をフォトダイオードＤ１，Ｄ２で構成する例を示したが、ＴＦＴ１１で構成してもよい。この場合、第１メタルに覆われる部分の長さを、周辺ＴＦＴ１１に対して長くすればよい。
【００５７】
【発明の効果】
以上詳細に説明したように、本発明によれば、画素内の光電変換部の一部であるＩ層の欠陥密度を、表示素子のチャネル部の欠陥密度よりも高くするため、光電変換部の光に対する感度を高めつつ、表示素子のリーク電流を抑制できる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の一実施形態の概略構成図。
【図２】画素アレイ部の一部を詳細に示したブロック図。
【図３】図２の一部を詳細に示した回路図。
【図４】バッファの内部構成を示す回路図。
【図５】表示装置の構造を示す簡易的な断面図。
【図６】画像取込み時の動作タイミング図。
【図７】ｎチャネルＴＦＴ１１の製造工程図。
【図８】ｐチャネルＴＦＴ１１の製造工程図。
【図９】ＰＩＮ構造のフォトダイオードＤ１，Ｄ２Ｄ１，Ｄ２の製造工程図。
【図１０】ゲート長とリーク電流との関係を示す図。
【図１１】（ａ）はフォトダイオードＤ１，Ｄ２の平面図及び断面図、（ｂ）はＴＦＴ１１の平面図及び断面図。
【図１２】（ａ）はフォトダイオードＤ１，Ｄ２の水素化の様子を示す図、（ｂ）はＴＦＴ１１の水素化の様子を示す図。
【符号の説明】
１ 画素アレイ部
２ 信号線駆動回路
３ 走査線駆動回路
４ 検出回路４１＆出力回路
５ センサ制御回路
１１ 画素ＴＦＴ１１
１２ａ，１２ｂ センサ
１３ バッファ
２１ アレイ基板
２２ 紙面
２３ バックライト
２４ 対向基板
【０００１】
【発明の属する技術分野】
本発明は、画像取込み機能を備えた表示装置およびその製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置は、信号線、走査線及び画素ＴＦＴが列設されたアレイ基板と、信号線及び走査線を駆動する駆動回路とを備えている。最近の集積回路技術の進歩発展により、駆動回路の一部をアレイ基板上に形成するプロセス技術が実用化されている。これにより、液晶表示装置全体を軽薄短小化することができ、携帯電話やノート型コンピュータなどの各種の携帯機器の表示装置として幅広く利用されている。
【０００３】
ところで、アレイ基板上に、画像取込みを行う密着型エリアセンサを配置した表示装置が提案されている（例えば、特許文献１，２を参照）。
【０００４】
【特許文献１】
特開２００１−２９２２７６号公報
【０００５】
【特許文献２】
特開２００１−３３９６４０号公報
【０００６】
【発明が解決しようとする課題】
ポリシリコンは、アモルファスシリコンよりも移動度が大きいため、駆動回路の一部をアレイ基板上に形成するにはポリシリコンを用いるのが望ましい。
【０００７】
しかしながら、アレイ基板上に形成される各種ＴＦＴの活性層をポリシリコンで形成しても、活性層中のダングリングボンドが多数存在していると、ＴＦＴにリーク電流が流れるという問題がある。
【０００８】
このような問題を解決する手法として、活性層を水素化してダングリングボンドを終端させることが考えられる。ところが、上述した密着型エリアセンサの場合、光に対する感度を上げるには、センサの活性層中にダングリングボンドがあった方が、トラップ準位が増えるため望ましい。
【０００９】
本発明は、このような点に鑑みてなされたものであり、その目的は、表示品質と画像取込み性能に優れた表示装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、前記表示素子のそれぞれに対応して少なくとも一個ずつ設けられ、それぞれが指定された範囲の入射光を受光して電気信号に変換する光電変換部と、を備え、前記光電変換部は、ｐ層とｎ層との間に形成されたＩ層を有し、このＩ層の欠陥密度は、前記表示素子のチャネル部の欠陥密度よりも高い。
【００１１】
本発明では、画素内の光電変換部の欠陥密度を表示素子のチャネル部の欠陥密度よりも高くするため、光電変換部の光に対する感度を向上させつつ、表示素子のリーク電流を抑制できる。
【００１２】
また、縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、前記表示素子のそれぞれに対応して少なくとも一個ずつ設けられ、それぞれが指定された範囲の入射光を受光して電気信号に変換する光電変換部と、を備え、前記光電変換部は、ｐ＋層とｎ＋層との間に形成されたｐ−層とｎ−層とを含むＩ層を有し、前記ｐ−層の欠陥密度は、前記表示素子のチャネル部の欠陥密度よりも高く設定され、前記ｐ−層の上方には、第１ゲート長の第１ゲートが配置され、前記表示素子の上方には、前記第１ゲート長よりも短い第２ゲート長の第２ゲートが配置される。
【００１３】
【発明の実施の形態】
以下、本発明に係る表示装置及びその製造方法について、図面を参照しながら具体的に説明する。
【００１４】
図１は本発明に係る表示装置の第１の実施形態の概略構成図であり、アレイ基板上の構成を示している。図１の表示装置は、信号線及び走査線が列設される画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動する走査線駆動回路３と、画像を取り込んで出力する検出回路＆出力回路４と、画像取込み用のセンサを制御するセンサ制御回路５とを備えている。
【００１５】
図２は画素アレイ部１の一部を詳細に示したブロック図である。図２の画素アレイ部１は、縦横に列設される信号線及び走査線の各交点付近に形成される画素ＴＦＴ１１と、画素ＴＦＴ１１の一端とＣｓ線との間に接続される液晶容量Ｃ１及び補助容量Ｃ２と、各画素ＴＦＴ１１ごとに２個ずつ設けられる画像取込み用のセンサ１２ａ，１２ｂとを有する。センサ１２ａ，１２ｂは、不図示の電源線及び制御線に接続されている。
【００１６】
図３は図２の一部を詳細に示した回路図である。図３に示すように、センサ１２ａ，１２ｂはそれぞれフォトダイオードＤ１，Ｄ２とセンサ切替用トランジスタＱ１，Ｑ２とを有する。フォトダイオードＤ１，Ｄ２は、受光した光の光量に応じた電気信号を出力する。センサ切替用トランジスタＱ１，Ｑ２は、１画素内の複数のフォトダイオードＤ１，Ｄ２のいずれか一つを交互に選択する。
【００１７】
各画素は、２つのセンサ１２ａ，１２ｂと、同一画素内の２つのセンサ１２ａ，１２ｂで共用されるキャパシタＣ３と、キャパシタＣ３の蓄積電荷に応じた２値データを格納するバッファ１３と、バッファ１３への書込み制御を行うトランジスタＱ３と、バッファ１３及びキャパシタＣ３を初期化するリセット用トランジスタＱ４とを有する。
【００１８】
バッファ１３は、スタティックＲＡＭ（ＳＲＡＭ）で構成され、例えば、図４に示すように、直列接続された２つのインバータＩＶ１，ＩＶ２と、後段のインバータＩＶ２の出力端子と前段のインバータＩＶ１の入力端子との間に配置されるトランジスタＱ５と、後段のインバータの出力端子に接続される出力用トランジスタＱ６とを有する。
【００１９】
信号ＳＰＯＬＢがハイレベルのときに、トランジスタＱ５はオンし、２つのインバータＩＶ１，ＩＶ２は保持動作を行う。信号ＯＵＴｉがハイレベルのときに、保持しているデータが検出線に出力される。
【００２０】
本実施形態の表示装置は、通常の表示動作を行うこともできるし、スキャナと同様の画像取込みを行うこともできる。通常の表示動作を行う場合は、トランジスタＱ３はオフ状態に設定され、バッファ１３には有効なデータは格納されない。この場合、信号線には、信号線駆動回路２からの信号線電圧が供給され、この信号線電圧に応じた表示が行われる。
【００２１】
一方、画像取込みを行う場合は、図５に示すようにアレイ基板２１の上面側に画像取込み対象物（例えば、紙面）２２を配置し、バックライト２３からの光を対向基板２４とアレイ基板２１を介して紙面２２に照射する。紙面２２で反射された光はアレイ基板２１上のセンサ１２ａ，１２ｂで受光され、画像取込みが行われる。取り込んだ画像データは、バッファ１３に格納された後、検出線を介して不図示のＣＰＵに送られる。このＣＰＵは、本実施形態の表示装置から出力されるデジタル信号を受けて、データの並び替えやデータ中のノイズの除去などの演算処理を行う。なお、ＣＰＵは一つの半導体チップで構成してもよいし、複数の半導体チップで構成してもよい。
【００２２】
図６は画像取込み時の動作タイミング図である。まず、センサ１２ａ，１２ｂ信号ＰＡＲがハイレベルであるため、１画素内の左側のトランジスタが選択される。
【００２３】
次に、図６の時刻ｔ１〜ｔ２では、画素アレイ部１を１行ずつ順に駆動し、全画素を同一色（例えば白色）に設定する。
【００２４】
次に、時刻ｔ３では、信号ＲＳＴ，ＳＰＯＬＡ，ＳＰＯＬＢをいずれもハイレベルに設定して、トランジスタＱ３，Ｑ４，Ｑ５をいずれもオンさせる。これにより、バッファ１３とキャパシタＣ３に初期値が設定される。
【００２５】
信号ＲＳＴがローレベルになると（時刻ｔ４）、センサ１２ａ，１２ｂは画像取り込みを開始する。紙面２２からの反射光がセンサ１２ａ，１２ｂ内のフォトダイオードＤ１，Ｄ２で受光されると、キャパシタＣ３に蓄積された電荷がフォトダイオードＤ１，Ｄ２を通って接地端子ＧＮＤに流れる。すなわち、リーク電流が流れる。これにより、キャパシタＣ３の蓄積電荷が減少する。
【００２６】
時刻ｔ５になると、信号ＳＰＯＬＡがハイレベルになり、キャパシタＣ３の蓄積電荷に応じた２値データがバッファ１３に格納される。
【００２７】
その後、時刻ｔ６になると、信号ＳＰＯＬＢがハイレベルになり、バッファ１３が保持動作を開始する。その後、時刻ｔ７になると、バッファ１３に格納されたデータが各画素ごとに順に検出線に供給されて不図示のＣＰＵに送られる。
【００２８】
図６において、各画素ごとにバッファ１３を設ける理由は以下の通りである。キャパシタＣ３の蓄積電荷は、センサ１２ａ，１２ｂ内のフォトダイオードＤ１，Ｄ２を流れる電流によりリークする以外に、画素内のＴＦＴを流れる電流によってもリークする。このため、時間がたつにつれて、キャパシタＣ３の蓄積電荷は少なくなり、キャパシタＣ３の両端電圧も低下してしまう。このため、各画素ごとにバッファ１３を設け、キャパシタＣ３の蓄積電荷がリークする前にバッファ１３に転送すれば、キャパシタＣ３のリークによる影響を受けずに画像取込みを行うことができる。
【００２９】
なお、バッファ１３としてＳＲＡＭを用いる理由は、ＳＲＡＭは数十万ルクスの光が照射されても、論理反転などの誤動作を起こすおそれがないためである。
【００３０】
時刻ｔ８以降は、センサ切替信号ＰＡＲがローレベルになり、センサ１２ａ，１２ｂを切り替えて画像取込みを行う。
【００３１】
本実施形態のアレイ基板２１上に形成される各構成部分は、ｎチャネルＴＦＴとｐチャネルＴＦＴを用いて形成される。
【００３２】
図７はｎチャネルＴＦＴの製造工程図、図８はｐチャネルＴＦＴの製造工程図である。ｎチャネルＴＦＴとｐチャネルＴＦＴは共通の製造工程で形成される。
【００３３】
まず、ガラス基板３１上にＳｉＮｘやＳｉＯｘ等からなるアンダーコート層をＣＶＤ法により形成する。アンダーコート層を形成する理由は、ガラス基板３１上に形成される素子に不純物が拡散しないようにするためである。
【００３４】
次に、ＰＥＣＶＤ法やスパッタリング法等により、ガラス基板３１上に非晶質シリコン膜を形成した後、非晶質シリコン膜にレーザを照射して結晶化させ、多結晶シリコン膜３２を形成する。
【００３５】
次に、多結晶シリコン膜３２をパターニングした後、ＰＥＣＶＤ法やＥＣＲ−ＣＶＤ法等で形成したＳｉＯｘ膜からなる第１絶縁層３３を形成する。そして、多結晶シリコン膜３２の所定箇所に低濃度のボロンを注入する（図７（ａ）、図８（ａ））。
【００３６】
次に、レジスト等３４をマスクとして、ｎチャネルＴＦＴの形成箇所にリンをイオン注入する（図７（ｂ））。
【００３７】
次に、Ｍｏ−ＴａやＭｏ−Ｗ等の第１メタルを成膜してパターニングし、ゲート電極３５を形成する。次に、レジスト等３４をマスクとして、イオン注入法を用いて、ｐチャネルＴＦＴの形成箇所にボロンイオンを注入する（図８（ｃ））。なお、レジスト等３４は、レジストに限らない。所定形状にパターニングした第１メタルを用いてもよい。レジストも第１メタルもイオン注入を遮る効果は同じである。製造工程の諸般の都合など考慮し、有利な方を用いればよい。
【００３８】
次に、レジスト等３４をマスクとして、ｎチャネルＴＦＴの形成箇所に低濃度リンをイオン注入する（図７（ｄ））。レジスト等３４でマスクされている箇所の直下の他結晶シリコン膜はｐ−層のままである。なお、レジスト等３４は、レジストに限らない。所定形状にパターニングした第１メタルを用いてもよい。レジストも第１メタルもイオン注入を遮る効果は同じである。製造工程の諸般の都合など考慮し、有利な方を用いればよい。
【００３９】
次に、いわゆる水素化を行う。水素化とは、基板を水素のプラズマ中にさらす工程である。この工程は、ＣＶＤ装置を用いて行われる。水素化によりＴＦＴのチャネルが形成される多結晶シリコン膜３２中のダングリングボンドを終端させることができる。この水素化は、ＴＦＴのリーク電流を抑制する目的で行われる。基板を水素のプラズマにさらすと、水素はゲート電極に遮られ、ゲート電極のない部分から多結晶シリコン膜３２中に回り込むように進行する。
【００４０】
水素化に引き続いて、同じＣＶＤ装置中で、ＳｉＯｘからなる第２絶縁層３６を形成し、電極を形成するためのコンタクトホールを開口した後、第２メタル３７を成膜してソース・ドレイン電極をパターニングするする（図７（ｅ）、図８（ｅ））。最後に、パッシベーション膜としてＳｉＮ膜を成膜してｎチャネルＴＦＴとｐチャネルＴＦＴが完成する。
【００４１】
センサのフォトダイオードＤ１，Ｄ２は、ｐ＋層、ｐ−層、ｎ−層及びｎ＋層からなるＰＩＮ構造にするのが望ましい。ＰＩＮ構造は、空乏層が広く、光−電流変換効率がよいためである。ｎ−層は熱リーク電流を抑制するのに有効である。熱リーク電流を抑制するほど、光電流のＯＮ／ＯＦＦ比が高くなる。
【００４２】
図９はＰＩＮ構造のフォトダイオードＤ１，Ｄ２の製造工程図である。まず、ＰＥＣＶＤ法やスパッタリング法等により、ガラス基板３１上に非晶質シリコン膜を形成した後、非晶質シリコン膜にレーザを照射して結晶化させ、多結晶シリコン膜３２を形成する。そして、その上面に低濃度のボロンをイオン注入してｐ−層を形成する（図９（ａ））。
【００４３】
次に、レジスト等３４をマスクとしてリンをイオン注入し、多結晶シリコン膜３２の一部にｎ＋層を形成する（図９（ｂ））。
【００４４】
次に、ゲート電極３５となる第１メタルを形成した後、レジスト等３４をマスクとしてボロンをイオン注入し、多結晶シリコン膜３２の一部にｐ＋層を形成する（図９（ｃ））。なお、レジスト等３４は、レジストに限らない。所定形状にパターニングした第１メタルを用いてもよい。レジストも第１メタルもイオン注入を遮る効果は同じである。製造工程の整合など考慮し、有利な方を用いればよい。
【００４５】
次に、レジスト等３４をマスクとして多結晶シリコン膜３２中に低濃度リンをイオン注入する（図９（ｄ））。レジスト等３４でマスクされている箇所の直下の他結晶シリコン膜はｐ−層のままである。なお、レジスト等３４は、レジストに限らない。所定形状にパターニングした第１メタルを用いてもよい。レジストも第１メタルもイオン注入を遮る効果は同じである。製造工程の諸般の都合などを考慮し、有利な方を用いればよい。引き続いて、上述した水素化を行う。
【００４６】
次に、第２絶縁層３６を形成してコンタクトホールを開け、第２メタル３７を所定形状に形成する（図９（ｅ））。
【００４７】
図９に示すフォトダイオードは、図７及び図８に示すＴＦＴと同じ製造工程にて形成することができる。すなわち、図７（ａ），図８（ａ），図９（ａ）は同じ工程で形成され、同様に、図７（ｂ），図８（ｂ），図９（ｂ）と、図７（ｃ），図８（ｃ），図９（ｃ）と、図７（ｄ），図８（ｄ），図９（ｄ）と、図７（ｅ），図８（ｅ），図９（ｅ）とは、それぞれ同じ工程で形成される。
【００４８】
このように、製造工程を共通化することにより、製造コストの削減が図れる。
【００４９】
本実施形態では、ＴＦＴとフォトダイオードのいずれを形成する場合でも、水素化を行っているが、ＴＦＴを形成する場合の方が水素化をより進行させている。その理由は、ＴＦＴは、多結晶シリコン膜３２中のダングリングボンドを水素化により終端させた方がリーク電流が少なくなってより望ましいのに対し、フォトダイオードは、多結晶シリコン膜３２中のダングリングボンドを終端させない方がトラップ準位が増えて、光電変換効率が向上するためである。より詳しくは、光リーク電流は、所定のエネルギーギャップＥｇより大きなエネルギーの光が入射したときに、電子と正孔が発生することにより生じる。ここでダングリングボンドが多く存在すると、トラップ準位となり、所定のエネルギーギャップより小さいエネルギーの光にも反応するようになる。
【００５０】
本発明者は、図１０に示すように、ゲート長が長くなるほど光リーク電流が多くなる傾向にあることを実験により確かめた。そこで、本実施形態では、ＴＦＴとフォトダイオードで、水素化の進行に差が生じるようにするために、図１１（ａ）及び図１１（ｂ）に示すように光電変換素子のＩ層が第１メタルにより覆われる部分の長さＬｐ（以下、光電変換素子のゲート長）を、周辺ＴＦＴのチャネル部が第１メタル層に覆われる長さＬＴ（以下、ＴＦＴのゲート長）より長くしている。図１１（ａ）はフォトダイオードＤ１，Ｄ２の平面図及び断面図、図１１（ｂ）はＴＦＴ１１の平面図及び断面図である。
【００５１】
ゲート長によりリーク電流を可変制御できる理由は以下の通りである。水素化は、図１２（ａ）及び図１２（ｂ）に示すように、ゲート電極の端部からゲート電極を回りこむようにして起こる。このため、ゲート長が長いほど、ゲート電極の直下付近の水素化は起きにくくなる。図１２（ａ）はフォトダイオードＤ１，Ｄ２の水素化の様子を示し、図１２（ｂ）はＴＦＴ１１の水素化の様子を示している。
【００５２】
また、水素化の時間を制御することによっても、水素化の進行に違いが出てくる。すなわち、水素化時間が短いほど、ダングリングボンドが終端される割合が少なくなるため、ＴＦＴ１１は、フォトダイオードＤ１，Ｄ２よりも水素化時間を短くすればよい。
【００５３】
このように、本実施形態では、表示装置の製造工程にてＴＦＴ１１のチャネル部とフォトダイオードＤ１，Ｄ２のＩ層をともに水素化する際、ＴＦＴ１１とフォトダイオードＤ１，Ｄ２とで水素化の進行に違いが出るようにして、ＴＦＴ１１のチャネル部の欠陥密度が少なくし、かつフォトダイオードＤ１，Ｄ２のＩ層の欠陥密度が多くするため、ＴＦＴ１１のリーク電流を抑制しつつ、フォトダイオードＤ１，Ｄ２の光に対する感度を向上できる。
【００５４】
また、光が照射されないときにも熱リーク電流が生じることが知られている。熱リーク電流は、ＬＤＤ層（図９のｎ−の部分）により抑制される。また、ゲート長が長くなるほど抑制される。通常、画素内に設けられるＴＦＴは熱リーク電流による画素電位劣化を嫌い、総ゲート長を長くして用いる。画素ＴＦＴでは光リーク電流と熱リーク電流の双方を抑制するために、短いゲート長を連結して、いわゆるダブルゲート構造、トリプルゲート構造にすることにより、水素化が進行しやすく、かつ、総ゲート長が長いことにより熱リーク電流を抑制するのがよい。
【００５５】
以上の理由により、図３のＱ１〜Ｑ４のＴＦＴはゲート長３ｕｍのダブルゲートＴＦＴ（図１１（ｂ）とし、フォトダイオードはゲート長６ｕｍ（単一ゲート：図１１（ａ））としている。
【００５６】
上述した実施形態では、光電変換素子をフォトダイオードＤ１，Ｄ２で構成する例を示したが、ＴＦＴ１１で構成してもよい。この場合、第１メタルに覆われる部分の長さを、周辺ＴＦＴ１１に対して長くすればよい。
【００５７】
【発明の効果】
以上詳細に説明したように、本発明によれば、画素内の光電変換部の一部であるＩ層の欠陥密度を、表示素子のチャネル部の欠陥密度よりも高くするため、光電変換部の光に対する感度を高めつつ、表示素子のリーク電流を抑制できる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の一実施形態の概略構成図。
【図２】画素アレイ部の一部を詳細に示したブロック図。
【図３】図２の一部を詳細に示した回路図。
【図４】バッファの内部構成を示す回路図。
【図５】表示装置の構造を示す簡易的な断面図。
【図６】画像取込み時の動作タイミング図。
【図７】ｎチャネルＴＦＴ１１の製造工程図。
【図８】ｐチャネルＴＦＴ１１の製造工程図。
【図９】ＰＩＮ構造のフォトダイオードＤ１，Ｄ２Ｄ１，Ｄ２の製造工程図。
【図１０】ゲート長とリーク電流との関係を示す図。
【図１１】（ａ）はフォトダイオードＤ１，Ｄ２の平面図及び断面図、（ｂ）はＴＦＴ１１の平面図及び断面図。
【図１２】（ａ）はフォトダイオードＤ１，Ｄ２の水素化の様子を示す図、（ｂ）はＴＦＴ１１の水素化の様子を示す図。
【符号の説明】
１ 画素アレイ部
２ 信号線駆動回路
３ 走査線駆動回路
４ 検出回路４１＆出力回路
５ センサ制御回路
１１ 画素ＴＦＴ１１
１２ａ，１２ｂ センサ
１３ バッファ
２１ アレイ基板
２２ 紙面
２３ バックライト
２４ 対向基板
【特許請求の範囲】
【請求項１】
縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、
前記表示素子のそれぞれに対応して少なくとも一個ずつ設けられ、それぞれが指定された範囲の入射光を受光して電気信号に変換する光電変換部と、を備え、
前記光電変換部は、ｐ層とｎ層との間に形成されたＩ層を有し、このＩ層の欠陥密度は、前記表示素子のチャネル部の欠陥密度よりも高いことを特徴とする表示装置。
【請求項２】
縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、
前記表示素子のそれぞれに対応して少なくとも一個ずつ設けられ、それぞれが指定された範囲の入射光を受光して電気信号に変換する光電変換部と、を備え、
前記光電変換部は、ｐ＋層とｎ＋層との間に形成されたｐ−層とｎ−層とを含むＩ層を有し、
前記ｐ−層の欠陥密度は、前記表示素子のチャネル部の欠陥密度よりも高く設定され、
前記ｐ−層の上方には、第１ゲート長の第１ゲートが配置され、
前記表示素子の上方には、前記第１ゲート長よりも短い第２ゲート長の第２ゲートが配置されることを特徴とする表示装置。
【請求項３】
前記第１及び第２ゲートは、各チャネル方向にそれぞれ一つ以上配置され、
前記第２ゲートの個数は、前記第１ゲートの個数よりも多いことを特徴とする請求項２に記載の表示装置。
【請求項４】
縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、
前記表示素子のそれぞれに対応して少なくとも一個ずつ設けられ、それぞれが指定された範囲の入射光を受光して電気信号に変換する光電変換部と、を備えた表示装置の製造方法において、
絶縁基板上に非晶質シリコン層を形成するステップと、
前記非晶質シリコン層にレーザを照射して結晶化させ、多結晶シリコン層を形成するステップと、
前記多結晶シリコン層をパターンニングするステップと、
パターンニングされた前記多結晶シリコン層の上面に第１絶縁層を形成するステップと、
前記多結晶シリコン層の前記表示素子及び前記光電変換部の形成箇所に対応する領域それぞれに不純物イオンを注入するステップと、
前記第１絶縁層の上面に第１金属層を形成するステップと、
前記第１金属層をパターンニングしてゲート電極を形成するステップと、
前記多結晶シリコン層の前記表示素子及び前記光電変換部の形成箇所に対応する領域それぞれに不純物イオンを注入するステップと、
前記多結晶シリコン層の前記表示素子及び前記光電変換部の形成箇所に対応する領域それぞれの少なくとも一部を水素化するステップと、
前記多結晶シリコン層の前記表示素子及び前記光電変換部の形成箇所に対応する領域それぞれの一部を露出させ、露出させた領域の周囲に第２金属層を形成するステップと、を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記光電変換部の形成箇所に対応する領域の欠陥密度が前記表示素子の形成箇所に対応する領域の欠陥密度よりも高くなるように、前記多結晶シリコン層を水素化することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記表示素子のゲート電極のゲート長は、前記光電変換部のゲート電極のゲート長より短いことを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記表示素子及び前記光電変換部の各ゲート電極は、各チャネル方向にそれぞれ一つ以上配置され、
前記光電変換部のゲート電極の数は、前記表示素子のゲート電極の数よりも多いことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１】
縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、
前記表示素子のそれぞれに対応して少なくとも一個ずつ設けられ、それぞれが指定された範囲の入射光を受光して電気信号に変換する光電変換部と、を備え、
前記光電変換部は、ｐ層とｎ層との間に形成されたＩ層を有し、このＩ層の欠陥密度は、前記表示素子のチャネル部の欠陥密度よりも高いことを特徴とする表示装置。
【請求項２】
縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、
前記表示素子のそれぞれに対応して少なくとも一個ずつ設けられ、それぞれが指定された範囲の入射光を受光して電気信号に変換する光電変換部と、を備え、
前記光電変換部は、ｐ＋層とｎ＋層との間に形成されたｐ−層とｎ−層とを含むＩ層を有し、
前記ｐ−層の欠陥密度は、前記表示素子のチャネル部の欠陥密度よりも高く設定され、
前記ｐ−層の上方には、第１ゲート長の第１ゲートが配置され、
前記表示素子の上方には、前記第１ゲート長よりも短い第２ゲート長の第２ゲートが配置されることを特徴とする表示装置。
【請求項３】
前記第１及び第２ゲートは、各チャネル方向にそれぞれ一つ以上配置され、
前記第２ゲートの個数は、前記第１ゲートの個数よりも多いことを特徴とする請求項２に記載の表示装置。
【請求項４】
縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、
前記表示素子のそれぞれに対応して少なくとも一個ずつ設けられ、それぞれが指定された範囲の入射光を受光して電気信号に変換する光電変換部と、を備えた表示装置の製造方法において、
絶縁基板上に非晶質シリコン層を形成するステップと、
前記非晶質シリコン層にレーザを照射して結晶化させ、多結晶シリコン層を形成するステップと、
前記多結晶シリコン層をパターンニングするステップと、
パターンニングされた前記多結晶シリコン層の上面に第１絶縁層を形成するステップと、
前記多結晶シリコン層の前記表示素子及び前記光電変換部の形成箇所に対応する領域それぞれに不純物イオンを注入するステップと、
前記第１絶縁層の上面に第１金属層を形成するステップと、
前記第１金属層をパターンニングしてゲート電極を形成するステップと、
前記多結晶シリコン層の前記表示素子及び前記光電変換部の形成箇所に対応する領域それぞれに不純物イオンを注入するステップと、
前記多結晶シリコン層の前記表示素子及び前記光電変換部の形成箇所に対応する領域それぞれの少なくとも一部を水素化するステップと、
前記多結晶シリコン層の前記表示素子及び前記光電変換部の形成箇所に対応する領域それぞれの一部を露出させ、露出させた領域の周囲に第２金属層を形成するステップと、を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記光電変換部の形成箇所に対応する領域の欠陥密度が前記表示素子の形成箇所に対応する領域の欠陥密度よりも高くなるように、前記多結晶シリコン層を水素化することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記表示素子のゲート電極のゲート長は、前記光電変換部のゲート電極のゲート長より短いことを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記表示素子及び前記光電変換部の各ゲート電極は、各チャネル方向にそれぞれ一つ以上配置され、
前記光電変換部のゲート電極の数は、前記表示素子のゲート電極の数よりも多いことを特徴とする請求項６に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００４−９３８９４（Ｐ２００４−９３８９４Ａ）
【公開日】平成１６年３月２５日（２００４．３．２５）
【国際特許分類】
【出願番号】特願２００２−２５４８５１（Ｐ２００２−２５４８５１）
【出願日】平成１４年８月３０日（２００２．８．３０）
【出願人】（３０２０２０２０７）東芝松下ディスプレイテクノロジー株式会社 (2,170)
【Ｆターム（参考）】
【公開日】平成１６年３月２５日（２００４．３．２５）
【国際特許分類】
【出願日】平成１４年８月３０日（２００２．８．３０）
【出願人】（３０２０２０２０７）東芝松下ディスプレイテクノロジー株式会社 (2,170)
【Ｆターム（参考）】
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