【課題】薄膜トランジスタ基板およびこれの製造方法を開示する。
【解決手段】本発明の薄膜トランジスタ基板は、基板上に形成されたゲート電極、前記ゲート電極上に前記ゲート電極と重なるように形成され、多結晶シリコンを含むアクティブ層、前記アクティブ層上に前記ゲート電極を中心に両側に分離して形成された第１オーミックコンタクト層、前記第１オーミックコンタクト層上に形成された第２オーミックコンタクト層および前記第２オーミックコンタクト層上に形成されたソース電極およびドレーン電極を含む。 （もっと読む）

【課題】高耐圧、低逆方向飽和電流、高いオン電流などの電気特性を有する半導体装置を提供することである。なかでも、非線形素子より構成されるパワーダイオード及び整流器を提供することである。
【解決手段】第１の電極と、第１の電極を覆うゲート絶縁層と、ゲート絶縁層と接して且つ第１の電極と重畳する酸化物半導体層と、酸化物半導体層の端部を覆う一対の第２の電極と、一対の第２の電極及び酸化物半導体層を覆う絶縁層と、絶縁層に接して且つ一対の第２の電極の間に設けられる第３の電極と、を有し、一対の第２の電極は酸化物半導体層の端面に接する半導体装置である。 （もっと読む）

【課題】酸化物半導体を用いたトランジスタを用いて、高速動作が可能で、信頼性も高い半導体装置を歩留まりよく作製する。
【解決手段】絶縁膜上にマスクを形成し、該マスクを微細化する。微細化されたマスクを用いて凸部を有する絶縁層を形成し、これを用いて、微細なチャネル長（Ｌ）を有するトランジスタを形成する。また、トランジスタを作製する際に、微細化された凸部の上面と重なるゲート絶縁膜の表面に平坦化処理を行う。これにより、トランジスタの高速化を達成しつつ、信頼性を向上させることが可能となる。また、絶縁膜を凸部を有する形状とすることで、自己整合的にソース電極及びドレイン電極を形成することができ、製造工程の簡略化、また生産性を向上させることが可能となる。 （もっと読む）

【課題】半導体装置を小型化することを課題の一とする。また、記憶素子を有する半導体装置の駆動回路の面積を縮小することを課題の一とする。
【解決手段】入力端子と出力端子の位置が固定された複数のセルを第１の方向に配置し、各セルの入力端子および出力端子とそれぞれ電気的に接続される配線を複数のセル上に積層させ、且つ、その配線の延在方向をセルが並べられた第１の方向と同方向とすることで、駆動回路の小型化を図った半導体装置を提供する。 （もっと読む）

【課題】電気特性の変動が少なく、信頼性の高いトランジスタを提供する。また、電気特性の変動が少なく、信頼性の高いトランジスタを、生産性高く作製する。また、経年変化の少ない表示装置を提供する。
【解決手段】逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜と、ソース領域及びドレイン領域として機能する不純物半導体膜との間に、微結晶半導体領域及び一対の非晶質半導体領域を有する半導体積層体を有し、微結晶半導体領域は、ゲート絶縁膜側の窒素濃度が少なく、非晶質半導体に接する領域の窒素濃度が高く、且つ非晶質半導体との界面が凹凸状である。 （もっと読む）

【課題】ホールの多数発生を抑制し、かつリーク電流の増大を抑制することができる薄膜トランジスタを提供する。
【解決手段】本発明に係る薄膜トランジスタでは、半導体層１２は、平面視において、ゲート電極２の端辺部２Ａ，２Ｂからソース電極７およびドレイン電極８が引き出された部分において、ゲート電極２から外側に延在する延在部Ｐ１，Ｐ２，Ｐ３を有している。また、平面視において、ソース電極７とゲート電極２の端辺部２Ａ，２Ｂとが交差する部分Ｌ１，Ｌ２は、チャネル形成領域１３に接するソース電極７の部分ＬＳと、チャネル長方向Ｙにおいて重ならない。さらに、平面視において、ドレイン電極８とゲート電極２の端辺部２Ｂとが交差する部分Ｌ３は、チャネル形成領域１３に接するドレイン電極８の部分ＬＤと、チャネル長方向Ｙにおいて重ならない。 （もっと読む）

【課題】画素内におけるＴＦＴのＯＮ電流を増大させ、かつ、ＯＮ電流のばらつきを抑える。
【解決手段】ＴＦＴにおける半導体層１０３と１層目のｎ＋ａ−Ｓｉ層１４をプラズマＣＶＤによって連続して形成する。半導体層１０３と１層目のｎ＋ａ−Ｓｉ層１０４を同時にパターニングする。その後、２層目のｎ＋ａ−Ｓｉ層１０５を１層目のｎ＋ａ−Ｓｉ層１０４の上と、半導体層１０３の側部を覆うように形成する。半導体層１０３の上に連続して１層目のｎ＋ａ−Ｓｉ層１０４を形成することによってＴＦＴのＯＮ電流を増大させることが出来るとともに、ＯＮ電流のばらつきを小さくすることが出来る。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな駆動方法を提供する。また、新たな駆動方法により、メモリ素子への書き込み電位のばらつきを低減し、信頼性を向上させる。
【解決手段】半導体装置の駆動方法において、書き込み電位を段階的に上昇させて、同時に読み出し電流を確認し、読み出し電流の結果を書き込み電位に利用して書き込みを行う。つまり、正しい電位で書き込みが行われたか確認しながら書き込みを行うことで、信頼性の高い書き込みを行うことが可能である。 （もっと読む）

【課題】簡単な工程で絶縁膜、半導体膜、導電膜等の膜パターンを有する基板を作製する方法、さらには、低コストで、スループットや歩留まりの高い半導体装置の作製方法を提供することを目的とする。
【解決手段】基板上に形成された絶縁膜、半導体膜又は導電膜上に接して第１の膜を形成する工程と、第１の膜上に第１のマスク材料を含有する溶液を吐出して第１の膜上に第１のマスクを形成する工程と、第１のマスクを用いて第１の膜をパターニングして絶縁膜、半導体膜又は導電膜表面上に塗れ性の低い領域と塗れ性の高い領域を形成する工程と、第１のマスクを除去する工程と、塗れ性の低い領域に挟まれた塗れ性の高い領域に、第２のマスク材料を含有する溶液を吐出して第２のマスクを形成する工程と、第２のマスクを用いて、パターニングされた第１の膜をエッチングするとともに絶縁膜、半導体膜又は導電膜をエッチングする。 （もっと読む）

【課題】電気特性が良好な半導体装置を、生産性高く作製する。
【解決手段】第１の条件により、高い結晶性の混相粒を低い粒密度で有する種結晶を絶縁膜上に形成した後、第２の条件により混相粒を成長させて混相粒の隙間を埋めるように、種結晶上に第１の微結晶半導体膜を形成し、第１の微結晶半導体膜上に、第１の微結晶半導体膜に含まれる混相粒の隙間を広げず、且つ結晶性の高い微結晶半導体膜を成膜する第３の条件で第２の微結晶半導体膜を積層形成する。 （もっと読む）

【課題】複数の基準電位を要する半導体装置、及び半導体装置の駆動において、より消費電力を軽減する。
【解決手段】電源線に直列に接続された複数の抵抗素子により、電源線に供給された電位を抵抗分割し、電源線と電気的に接続するスイッチトランジスタを介して所望の分割された電位を出力する電位分割回路を有する半導体装置であり、スイッチトランジスタのドレイン端子は出力側の回路に設けられたトランジスタのゲート端子（又は容量素子の一方の端子）と電気的に接続しノードを構成する。 （もっと読む）

【課題】デュアルゲート型トランジスタのゲートと、ソースまたはドレインの間の寄生容量を低減する。
【解決手段】第１の導電層を覆って設けられた第１の絶縁層と、第１の絶縁層上に設けられた第１の半導体層と、第１の半導体層上に、第１の半導体層を露出させて離間して設けられた第２の半導体層と、第２の半導体層上に設けられた不純物半導体層と、不純物半導体層上に、少なくとも一部が接するように設けられた第２の導電層と、第２の導電層上に設けられた第２の絶縁層と、第１の半導体層、第２の半導体層、不純物半導体層、第２の導電層、及び第２の絶縁層を覆って設けられた第３の絶縁層と、少なくとも、第３の絶縁層上に設けられた第３の導電層と、を有し、第３の導電層は、第１の半導体層の第２の半導体層と重畳していない部分と重畳し、且つ第２の導電層の一部とも重畳している構造とする。 （もっと読む）

【課題】透明導電膜にピンホール等の欠陥が生じたとしても金属導電膜の腐食を抑制し、透明導電膜と金属導電膜との間の導通を確実にとることが可能な薄膜トランジスタ基板の製造方法を提供すること。
【解決手段】金属導電膜としてのゲート端子１２１、ドレイン端子１２２上にＯＣ−ＳｉＮ膜１０９を形成し、ゲート端子１２１及びドレイン端子１２２が露出するようにコンタクトホールを形成し、コンタクトホールを介してゲート端子１２１及びドレイン端子１２２に接触するようにＩＴＯ膜を成膜してパターニングし、ＩＴＯ膜に対して酸化膜形成処理を行う。これにより、ＩＴＯ膜にピンホール等の欠陥が発生していた場合には、欠陥を介してＩＴＯ膜下のゲート端子１２１ドレイン端子１２２の一部が酸化されて酸化膜が形成される。 （もっと読む）

【課題】レジストの広がりを容易に制御して、寄生容量の増加を抑制する。
【解決手段】ゲート電極１１ａａ上に、ゲート絶縁膜１２、第１半導体膜１３、第２半導体膜１４及び金属膜を成膜し、金属膜上にレジストを形成する工程と、レジストから露出する金属膜、及びレジストの薄膜部の下層に配置する金属膜の上層部をエッチングしてソースドレイン形成層１５ａを形成する工程と、レジストＲｂｂから露出するソースドレイン形成層１５ａ及び第２半導体膜１４の温度差に基づいてリフロー処理を行いレジストＲｂｃに変形する工程と、レジストＲｂｃを用いて第１半導体層１３ａ及び第２半導体層形成層１４ａを形成する工程と、レジストＲｂｃを除去した後に、ソース電極及びドレイン電極を形成し、両電極から露出する第２半導体層形成層１４ａをエッチングして第２半導体層１４ｂを形成する工程とを備える。 （もっと読む）

【課題】グラフェン層に対して良好なコンタクトを形成しうる配線構造体を有する半導体装置及びその製造方法を提供する。
【解決手段】グラフェン層と、グラフェン層の第１の領域に形成され、グラフェン層と、グラフェン層に積層された第１のネットワーク・ナノグラファイト層とを含む第１の配線部と、グラフェン層の第２の領域に形成され、グラフェン層と、グラフェン層に積層された第２のネットワーク・ナノグラファイト層とを含む第２の配線部と、グラフェン層の、第１の領域と第２の領域との間の第３の領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有する。 （もっと読む）

【課題】低温で作製可能であり、高い電界効果移動度を示す薄膜トランジスタを提供する。
【解決手段】酸化物半導体層からなる活性層を備えた薄膜トランジスタにおいて、活性層が、ゲート電極側から膜厚方向に第１の電子親和力χ₁を有する第１の領域Ａ₁、第１の電子親和力χ₁よりも小さい第２の電子親和力χ₂を有する第２の領域Ａ₂とを含み、第１の領域Ａ₁を井戸層、第２の領域Ａ₂とゲート絶縁膜とを障壁層とする井戸型ポテンシャルを構成するものとする。ここで、活性層を、ａ（Ｉｎ₂Ｏ₃）・ｂ（Ｇａ₂Ｏ₃）・ｃ（ＺｎＯ）から成る酸化物半導体層からなるものとし、第２の領域Ａ₂のｂ／（ａ＋ｂ）を第１の領域Ａ₁のｂ／（ａ＋ｂ）よりも大きくする。 （もっと読む）

【課題】絶縁膜と微結晶シリコン膜との密着性を向上させた微結晶シリコン膜の作製方法を提供する。
【解決手段】絶縁膜５５上に、後のプラズマ酸化等により完全に酸化される高さ（例えば０ｎｍより大きく５ｎｍ以下）の微結晶シリコン粒、または後のプラズマ酸化等により完全に酸化される膜厚（例えば０ｎｍより大きく５ｎｍ以下）の微結晶シリコン膜もしくはアモルファスシリコン膜を形成し、前記微結晶シリコン粒または前記微結晶シリコン膜もしくはアモルファスシリコン膜に酸素を含むプラズマ処理またはプラズマ酸化を施すことにより、前記絶縁膜上に酸化シリコン粒５７ａまたは酸化シリコン膜を形成し、前記酸化シリコン粒または前記酸化シリコン膜の上に微結晶シリコン膜５９を形成する微結晶シリコン膜の作製方法である。 （もっと読む）

【課題】微結晶シリコンを備える薄膜トランジスタにおいて、光リーク電流、及び、電界起因のリーク電流を抑制することが可能な技術を提供することを目的とする。
【解決手段】薄膜トランジスタは、ゲート電極２上にゲート絶縁膜６を介して順に形成された微結晶シリコン膜８、非晶質シリコン膜９、及び、Ｎ型非晶質シリコン膜１０を含む半導体層２５と、微結晶シリコン膜８の端部８ｂと接触し、かつ、Ｎ型非晶質シリコン膜１０と接続されたドレイン電極１２とを備える。半導体層２５は、平面視においてゲート電極２の外周よりも内側に形成され、微結晶シリコン膜８の端部８ｂは、Ｎ型非晶質シリコン膜１０と同じＮ型の導電型を有する。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】平坦な表面上に絶縁膜を形成し、絶縁膜上に第１のマスクを形成し、第１のマスクにスリミング処理を行うことにより、第２のマスクを形成し、第２のマスクを用いて絶縁膜にエッチング処理を行うことにより、絶縁層を形成し、絶縁層を覆うように酸化物半導体層を形成し、酸化物半導体層を覆うように導電膜を形成し、導電膜に研磨処理を行うことにより導電膜表面を平坦化し、導電膜をエッチング処理して導電層とすることにより酸化物半導体層の最上部の表面よりも導電層の表面を低くし、導電層と酸化物半導体層に接するゲート絶縁膜を形成し、ゲート絶縁膜の上で絶縁層と重畳する領域にゲート電極を形成する。 （もっと読む）

【課題】ソース配線とゲート配線とが製造工程中の静電気によるショートを防止すること
が可能な液晶表示装置の素子構造を提供することを目的とする。
【解決手段】ソース配線が第１の半導体層、第２の半導体層、及び導電層によって構成さ
れる。そして、ソース配線とゲート配線の交差部において、ソース配線の端部の導電層を
除去して、半導体層がはみ出した形状とする。なお、ゲート配線、第１の半導体層、第２
の半導体層、及び導電層の材料はＴＦＴを形成するために用いた材料と同一の材料からな
る。 （もっと読む）