薄膜トランジスタ基板の製造方法
【課題】レジストの広がりを容易に制御して、寄生容量の増加を抑制する。
【解決手段】ゲート電極１１ａａ上に、ゲート絶縁膜１２、第１半導体膜１３、第２半導体膜１４及び金属膜を成膜し、金属膜上にレジストを形成する工程と、レジストから露出する金属膜、及びレジストの薄膜部の下層に配置する金属膜の上層部をエッチングしてソースドレイン形成層１５ａを形成する工程と、レジストＲｂｂから露出するソースドレイン形成層１５ａ及び第２半導体膜１４の温度差に基づいてリフロー処理を行いレジストＲｂｃに変形する工程と、レジストＲｂｃを用いて第１半導体層１３ａ及び第２半導体層形成層１４ａを形成する工程と、レジストＲｂｃを除去した後に、ソース電極及びドレイン電極を形成し、両電極から露出する第２半導体層形成層１４ａをエッチングして第２半導体層１４ｂを形成する工程とを備える。
【解決手段】ゲート電極１１ａａ上に、ゲート絶縁膜１２、第１半導体膜１３、第２半導体膜１４及び金属膜を成膜し、金属膜上にレジストを形成する工程と、レジストから露出する金属膜、及びレジストの薄膜部の下層に配置する金属膜の上層部をエッチングしてソースドレイン形成層１５ａを形成する工程と、レジストＲｂｂから露出するソースドレイン形成層１５ａ及び第２半導体膜１４の温度差に基づいてリフロー処理を行いレジストＲｂｃに変形する工程と、レジストＲｂｃを用いて第１半導体層１３ａ及び第２半導体層形成層１４ａを形成する工程と、レジストＲｂｃを除去した後に、ソース電極及びドレイン電極を形成し、両電極から露出する第２半導体層形成層１４ａをエッチングして第２半導体層１４ｂを形成する工程とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板の製造方法に関し、特に、レジストのリフロー処理を用いる薄膜トランジスタ基板の製造方法に関するものである。
【背景技術】
【０００２】
アクティブマトリクス駆動方式の液晶表示パネルを構成する薄膜トランジスタ（thin film transistor、以下、「ＴＦＴ」とも称する）基板は、互いに異なるフォトマスクを用いるフォトリソグラフィ工程を繰り返し行うことにより製造されるので、このフォトリソグラフィ工程の回数、すなわち、フォトマスクの枚数を減らして、製造コストの低減を図るためのプロセスが広く研究されている。
【０００３】
ここで、４枚のフォトマスクを用いる４枚マスクプロセスで製造されるＴＦＴ基板を構成するＴＦＴは、例えば、絶縁基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ、ゲート電極に重なるようにチャネル領域が配置された半導体層と、半導体層上に設けられ、チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、ボトムゲート構造になっている。なお、半導体層は、チャネル領域を有する真性アモルファスシリコン層と、真性アモルファスシリコン層上にそのチャネル領域が露出するように設けられ、ソース電極及びドレイン電極に接続されたｎ＋アモルファスシリコン層とを備えている。
【０００４】
そして、レジストのリフロー処理を用いる４枚マスクプロセスによるＴＦＴ基板の製造方法では、例えば、まず、１枚目のフォトマスクを用いて絶縁基板に形成されたゲート電極を覆うように、ゲート絶縁膜、真性アモルファスシリコン膜、ｎ＋アモルファスシリコン膜及び金属膜を順に成膜した後に、２枚目のフォトマスクを用いて、金属膜上のソース電極及びドレイン電極となる領域にレジストを形成し、続いて、レジストから露出する金属膜をエッチングして、ソース電極及びドレイン電極を形成し、その後、レジストに有機溶剤などを浸透させて、ソース電極及びドレイン電極の間の領域を覆うようにレジストを変形させるリフロー処理を行った後に、変形させたレジストから露出する真性アモルファスシリコン膜及びｎ＋アモルファスシリコン膜の積層膜をエッチングして、真性アモルファスシリコン層を形成し、さらに、変形させたレジストを除去した後に、ソース電極及びドレイン電極から露出するｎ＋アモルファスシリコン膜をエッチングして、ｎ＋アモルファスシリコン層を形成することになる。なお、このＴＦＴ基板の製造方法では、その後、３枚目のフォトマスクを用いてＴＦＴに重なるように保護膜を形成し、４枚目のフォトマスクを用いて保護膜上に画素電極を形成することになる。
【０００５】
例えば、特許文献１には、リフロー処理に先立ち、被処理体に対して、光、例えば、紫外線を照射して下地膜の露出領域を改質することにより、レジストの流動を早め、リフロー工程におけるリフロー時間を短縮することができる、と記載されたリフロー方法、パターン形成方法及びＴＦＴの製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１１７９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上述したソース電極及びドレイン電極の間の領域を覆うようにレジストを変形させるリフロー処理では、レジストがソース電極及びドレイン電極の間の内方の領域にだけでなくソース電極及びドレイン電極の周囲の外方の領域にも広がるおそれがある。そうなると、変形後のレジストを用いて形成された真性アモルファスシリコン層が、変形前のレジストを用いて間接的に、すなわち、変形前のレジストを用いて形成されたソース電極及びドレイン電極をマスクとして形成されたｎ＋アモルファスシリコン層よりも突出した状態になるので、真性アモルファスシリコン層の突出した部分がソース電極及びドレイン電極の容量として作用することにより、寄生容量が増加して、信号伝達の遅延が生じてしまう。
【０００８】
ここで、特許文献１には、局部的に光照射を行うことにより、被処理体の面内でリフローの進行速度を部位毎に制御することができる、と記載されているものの、それを利用するには、ソース電極及びドレイン電極の間の領域だけに光を照射するための専用のマスクが必要になったり、マスクを透過した光の回折により、ソース電極及びドレイン電極の間の領域以外に光が照射されたりするので、局部的な光照射だけにより、レジストの広がりを制御することは、容易でない。
【０００９】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、レジストの広がりを容易に制御して、寄生容量の増加を抑制することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、レジストのリフロー処理を行う際に、レジストから露出するソースドレイン形成層及び第２半導体膜の温度差に基づいて、レジストのソースドレイン形成層の露出する側の粘度が相対的に低くなるようにしたものである。
【００１１】
具体的に本発明に係る薄膜トランジスタ基板の製造方法は、基板に設けられたゲート電極と、上記ゲート電極を覆うように設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された第１半導体層と、上記第１半導体層上に設けられ、上記チャネル領域が露出するように配置された第２半導体層と、上記第２半導体層上に設けられ、上記チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタが設けられた薄膜トランジスタ基板を製造する方法であって、上記基板に上記ゲート電極を形成するゲート電極形成工程と、上記形成されたゲート電極を覆うように、上記ゲート絶縁膜、上記第１半導体層となる第１半導体膜、上記第２半導体層となる第２半導体膜、並びに上記ソース電極及びドレイン電極となる金属膜を順に成膜した後に、該金属膜上に、上記チャネル領域となる領域に重なる部分が相対的に薄くなった薄膜部、並びに上記ソース電極及びドレイン電極となる部分が相対的に厚くなった厚膜部により構成されたレジストを形成するレジスト形成工程と、上記レジストから露出する上記金属膜をエッチングすると共に、上記レジストの薄膜部を除去して該薄膜部の下方に配置する上記金属膜の上層部をエッチングすることにより、ソースドレイン形成層を形成する第１エッチング工程と、上記薄膜部が除去されたレジストから露出する上記ソースドレイン形成層及び第２半導体膜の温度差に基づいて、該レジストの該露出するソースドレイン形成層側の粘度が相対的に低くなるように、該レジストに対して有機溶剤の蒸気でリフロー処理を行うことにより、該露出するソースドレイン形成層を覆うように該レジストを変形させるリフロー工程と、上記変形させたレジストから露出する上記第１半導体膜及び第２半導体膜の積層膜をエッチングして、上記第１半導体層、及び上記第２半導体層となる第２半導体層形成層を形成する第２エッチング工程と、上記第２エッチング工程で用いたレジストを除去した後に、上記ソースドレイン形成層をエッチングにより薄膜化して上記ソース電極及びドレイン電極を形成し、該形成されたソース電極及びドレイン電極から露出する上記第２半導体層形成層をエッチングして、上記第２半導体層を形成することにより、上記薄膜トランジスタを形成する第３エッチング工程とを備えることを特徴とする。
【００１２】
上記の方法によれば、第１エッチング工程において、レジスト形成工程で形成した薄膜部及び厚膜部により構成されたレジストから露出する金属膜をエッチングすることにより、ソースドレイン形成層が形成されるので、ソースドレイン形成層により形成されるソース電極及びドレイン電極の第１半導体層のチャネル領域に接しないパターンエッジの位置が決定される。そして、第１エッチング工程では、レジストの薄膜部を除去して、その下方に配置する金属膜の上層部がエッチングされるので、ソースドレイン形成層がレジストから露出することになり、第１エッチング工程を行った後には、ソースドレイン形成層の一部及び第２半導体膜の一部がレジストから露出することになる。そのため、リフロー工程では、レジストから露出するソースドレイン形成層の一部が相対的に高温になると共に、レジストから露出する第２半導体膜の一部が相対的に低温になるように、表面の膜の材質に起因する温度差が発生し、その温度差に基づいて、レジストの粘度が、ソースドレイン形成層の露出する部分側で相対的に低くなる（と共に、第２半導体膜の露出する部分側が相対的に高くなる）ので、レジストの第２半導体膜の露出する部分側（外方）への広がりが抑制されると共に、レジストのソースドレイン形成層の露出する部分側（内方）への広がりが促進される。ここで、相対的に低粘度（高流動性）のレジストがソースドレイン形成層の露出する部分（内方）に移動する際に、第２半導体膜の露出する部分側の相対的に高粘度（低流動性）のレジストが内方に引き寄せられることになるので、レジストの外方への広がりがいっそう抑制される。そして、第２エッチング工程では、レフロー処理で変形させたレジストから露出する第１半導体膜及び第２半導体膜の積層膜をエッチングして、第１半導体層及び第２半導体層形成層を形成するので、第１半導体層のそのチャネル領域に接しないパターンエッジの位置が、外方への広がりが抑制されたレジストにより決定される。そのため、ソース電極及びドレイン電極の第１半導体層のチャネル領域に接しないパターンエッジと、第１半導体層のそのチャネル領域に接しないパターンエッジとがほぼ一致して、ソース電極及びドレイン電極のパターンエッジに対する第１半導体層のパターンエッジの突出が抑制されるので、寄生容量の増加が抑制される。なお、第２半導体層形成層により形成される第２半導体層のパターンエッジの位置は、第３エッチング工程におけるソース電極及びドレイン電極をマスクとするエッチングにより決定されるので、ソース電極及びドレイン電極のパターンエッジの位置にほぼ一致することになる。これにより、リフロー処理を行う前のレジストから露出する膜の材質を内方側（チャネル領域が配置される領域）及び外方側（薄膜トランジスタが形成されない領域）で異ならせるだけで、レジストの外方の広がりを抑制すると共に、レジストの内方の広がりを促進して、レジストの広がりが制御されるので、レジストの広がりを容易に制御して、寄生容量の増加を抑制することが可能になる。
【００１３】
上記金属膜は、上記第２半導体膜よりも比熱が小さく、上記リフロー工程では、上記リフロー処理の前の基板表面温度よりも高温の上記有機溶剤の蒸気で上記リフロー処理を行ってもよい。
【００１４】
上記の方法によれば、ソースドレイン形成層となる金属膜が、第２半導体膜よりも比熱が小さく、リフロー工程では、リフロー処理の前の基板表面温度よりも高温の有機溶剤の蒸気でリフロー処理を行うので、リフロー工程において、基板表面がその温度よりも高温の有機溶剤の蒸気に曝露されると、レジストから露出するソースドレイン形成層の一部（内方側）が相対的に高温になると共に、レジストから露出する第２半導体膜の一部（外方側）が相対的に低温になり、レジストから露出する外方側及び内方側で温度差が発生して、レジストの粘度が外方側よりも内方側で具体的に低くなる。
【００１５】
上記金属膜は、上記第２半導体膜よりも赤外線吸収率が高く、上記リフロー工程では、赤外線を照射しながら、上記有機溶剤の蒸気で上記リフロー処理を行ってもよい。
【００１６】
上記の方法によれば、ソースドレイン形成層となる金属膜が、第２半導体膜よりも赤外線吸収率が高く、リフロー工程では、赤外線を照射しながら、有機溶剤の蒸気でリフロー処理を行うので、リフロー工程において、基板表面に赤外線が照射されると、レジストから露出するソースドレイン形成層の一部（内方側）が相対的に高温になると共に、レジストから露出する第２半導体膜の一部（外方側）が相対的に低温になり、レジストから露出する外方側及び内方側で温度差が発生して、レジストの粘度が外方側よりも内方側で具体的に低くなる。
【００１７】
上記金属膜は、上記第２半導体膜よりも赤外線吸収率が高く、上記リフロー工程では、赤外線を瞬間的に照射した後に、上記有機溶剤の蒸気で上記リフロー処理を行ってもよい。
【００１８】
上記の方法によれば、ソースドレイン形成層となる金属膜が、第２半導体膜よりも赤外線吸収率が高く、リフロー工程では、赤外線を瞬間的に照射した後に、有機溶剤の蒸気でリフロー処理を行うので、リフロー工程において、基板表面に赤外線が瞬間的に照射されると、基板表面が有機溶剤の蒸気に曝露される前に、レジストから露出するソースドレイン形成層の一部（内方側）が相対的に高温になると共に、レジストから露出する第２半導体膜の一部（外方側）が相対的に低温になり、レジストから露出する外方側及び内方側で温度差が発生し、その後、基板表面が有機溶剤の蒸気に曝露されると、レジストの粘度が外方側よりも内方側で具体的に低くなる。
【００１９】
上記形成された薄膜トランジスタを覆うように絶縁膜を成膜した後に、該絶縁膜に該薄膜トランジスタのドレイン電極に到達するコンタクトホールを形成することにより、保護膜を形成する保護膜形成工程と、上記保護膜上に上記コンタクトホールを介して上記ドレイン電極に接続された画素電極を形成する画素電極形成工程とを備えてもよい。
【００２０】
上記の方法によれば、第３エッチング工程の後に、保護膜形成工程及び画素電極形成工程を行うので、アクティブマトリクス駆動方式の液晶表示パネルを構成する薄膜トランジスタ基板が具体的に製造される。
【００２１】
上記レジスト形成工程では、上記金属膜上に感光性樹脂膜を成膜した後に、該感光性樹脂膜をハーフトーンで露光することにより、上記レジストを形成してもよい。
【００２２】
上記の方法によれば、レジスト形成工程では、例えば、中間露光が可能な半透過の膜を有するハーフトーンのフォトマスクを用いて、金属膜上に成膜した感光性樹脂膜を完全露光、未露光及び中間露光の３つの露光レベルでそれぞれ露光することになるので、中間露光で薄膜部を形成し、薄膜部及び厚膜部により構成されたレジストが具体的に形成される。
【発明の効果】
【００２３】
本発明によれば、レジストのリフロー処理を行う際に、レジストから露出するソースドレイン形成層及び第２半導体膜の温度差に基づいて、レジストのソースドレイン形成層の露出する側の粘度が相対的に低くなるので、レジストの広がりを容易に制御して、寄生容量の増加を抑制することができる。
【図面の簡単な説明】
【００２４】
【図１】実施形態１に係るＴＦＴ基板の平面図である。
【図２】図１中のII−II線に沿ったＴＦＴ基板の断面図である。
【図３】実施形態１に係るＴＦＴ基板の製造工程を断面で示す第１の説明図である。
【図４】実施形態１に係るＴＦＴ基板の製造工程を断面で示す図３に続く第２の説明図である。
【図５】実施形態１に係るＴＦＴ基板の製造工程を断面で示す図４に続く第３の説明図である。
【図６】実施形態１に係るＴＦＴ基板の製造工程を断面で示す図５に続く第４の説明図である。
【図７】実施形態１に係るＴＦＴ基板の製造工程を断面で示す図６に続く第５の説明図である。
【図８】実施形態１に係るＴＦＴ基板の製造工程におけるリフロー工程を模式的に示す断面図である。
【図９】実施形態１に係るＴＦＴ基板の製造工程におけるリフロー工程において、リフロー処理を行う前、及びリフロー処理を行った後の基板の状態を模式的に示す平面図である。
【図１０】実施形態１に係るＴＦＴ基板の製造工程におけるＴＦＴが形成された基板の状態を模式的に示す断面図である。
【図１１】実施形態２に係るＴＦＴ基板の製造工程を断面で示す第１の説明図である。
【図１２】実施形態２に係るＴＦＴ基板の製造工程を断面で示す図１１に続く第２の説明図である。
【図１３】実施形態２に係るＴＦＴ基板の製造工程を断面で示す図１２に続く第３の説明図である。
【図１４】実施形態２に係るＴＦＴ基板の製造工程におけるリフロー工程を模式的に示す断面図である。
【図１５】実施形態２に係るＴＦＴ基板の製造工程における光の照射方法を模式的に示す断面図である。
【図１６】実施形態３に係るＴＦＴ基板の製造工程を断面で示す説明図である。
【図１７】比較例１に係るＴＦＴ基板の製造工程におけるリフロー処理を行う前、及びリフロー工程を行った後の基板の状態を模式的に示す平面図である。
【図１８】比較例１に係るＴＦＴ基板の製造工程におけるＴＦＴが形成された基板の状態を模式的に示す断面図である。
【図１９】比較例２に係るＴＦＴ基板の製造工程における光の照射方法を模式的に示す断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００２６】
《発明の実施形態１》
図１〜図１０は、本発明に係るＴＦＴ基板の製造方法の実施形態１を示している。具体的に、図１は、本実施形態のＴＦＴ基板２０の平面図であり、図２は、図１中のII−II線に沿ったＴＦＴ基板２０の断面図である。
【００２７】
ＴＦＴ基板２０は、図１及び図２に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１５ｂと、各ゲート線１１ａ及び各ソース線１５ｂの交差部分毎、すなわち、画像の最小単位である各サブピクセル毎にそれぞれ設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａに重なるように設けられた保護膜１６ａと、保護膜１６ａ上にマトリクス状に設けられた複数の画素電極１７ａとを備えている。
【００２８】
ＴＦＴ５ａは、図１及び図２に示すように、絶縁基板１０上に設けられたゲート電極１１ａと、ゲート電極１１ａを覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上に第１半導体層として設けられ、ゲート電極１１ａに重なるようにチャネル領域Ｃが配置された真性アモルファスシリコン層１３ａと、真性アモルファスシリコン層１３ａ上に第２半導体層として設けられ、チャネル領域Ｃが露出するように配置されたｎ＋アモルファスシリコン層１４ｂと、ｎ＋アモルファスシリコン層１４ｂ上に設けられ、チャネル領域Ｃを介して互いに離間及び対峙するように配置されたソース電極１５ｂａ及びドレイン電極１５ｃとを備えている。ここで、ゲート電極１１ａａは、図１に示すように、ゲート線１１ａが各サブピクセル毎に側方に突出した部分である。また、ソース電極１５ｂａは、図１に示すように、ソース線１５ｂが各サブピクセル毎に側方に突出した部分である。さらに、ドレイン電極１５ｃは、図１及び図２に示すように、保護膜１６ａに形成されたコンタクトホール１６ａｃａを介して画素電極１７ａに接続されている。
【００２９】
ゲート線１１ａは、端子領域（不図示）に引き出され、図１及び図２に示すように、その端子領域において、ゲート絶縁膜１２ａ及び保護膜１６ａの積層膜に形成されたコンタクトホール１６ａｃｂを介してゲートドライバに接続するためのゲート入力端子１７ｂに接続されている。
【００３０】
ソース線１５ｂは、端子領域（不図示）に引き出され、図１及び図２に示すように、その端子領域において、保護膜１６ａに形成されたコンタクトホール１６ａｃｃを介してソースドライバに接続するためのソース入力端子１７ｃが接続されている。
【００３１】
上記構成のＴＦＴ基板２０は、対向して配置される対向基板と、それらの両基板の間に封入される液晶層と共に、液晶表示パネルを構成するものである。
【００３２】
次に、ＴＦＴ基板２０の製造方法について説明する。なお、本実施形態の製造方法は、ゲート電極形成工程、レジスト形成工程、第１エッチング工程、リフロー工程、第２エッチング工程、第３エッチング工程、保護膜形成工程及び画素電極形成工程を備える。ここで、図３〜図７は、図２の断面図に対応するＴＦＴ基板２０の製造工程を連続的に断面で示す説明図である。そして、図８は、本実施形態のＴＦＴ基板２０の製造工程におけるリフロー工程を模式的に示す断面図である。また、図９（ａ）は、本実施形態のＴＦＴ基板２０の製造工程におけるリフロー工程において、リフロー処理を行う前の基板の状態を模式的に示す平面図であり、図９（ｂ）は、そのリフロー処理を行った後の基板の状態を模式的に示す平面図である。さらに、図１０は、本実施形態のＴＦＴ基板２０の製造工程におけるＴＦＴ５ａが形成された基板の状態を模式的に示す断面図である。
【００３３】
＜ゲート電極形成工程＞
まず、例えば、厚さ０．７ｍｍ程度のガラス基板などの絶縁基板１０の基板全体に、図３（ａ）に示すように、スパッタリング法により、アルミニウム、クロム、タンタル、チタンなどの金属単体、又はその金属単体とその金属窒化物との積層体からなる導電膜１１を厚さ１５００Å程度で成膜する。
【００３４】
続いて、導電膜１１が成膜された基板全体に、例えば、スピンコーティング法により、感光性樹脂膜（不図示）を厚さ２μｍ程度で塗布及びプリベークした後に、１枚目のフォトマスク（不図示）を用いる露光、現像及びポストベークすることにより、図３（ｂ）に示すように、レジストＲａを形成する。
【００３５】
さらに、レジストＲａから露出する導電膜１１をドライエッチング又はウエットエッチングでエッチングすることにより、導電膜１１をパターニングして、図３（ｃ）に示すように、ゲート線１１ａ及びゲート電極１１ａａを形成した後に、例えば、酸素プラズマを用いたアッシングによりレジストＲａを除去する。
【００３６】
＜レジスト形成工程＞
まず、上記ゲート電極形成工程でゲート線１１ａ及びゲート電極１１ａａが形成された基板全体に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜や酸化シリコン膜などの無機絶縁膜を厚さ４０００Å程度で成膜することにより、ゲート絶縁膜１２を形成する（図４（ａ）参照）。
【００３７】
続いて、ゲート絶縁膜１２が形成された基板全体に、例えば、第１半導体膜として、プラズマＣＶＤ法により、真性アモルファスシリコン膜１３を厚さ１５００Åで成膜した後に、第２半導体膜として、プラズマＣＶＤ法により、リンがドープされたｎ＋アモルファスシリコン膜１４を厚さ５００Å程度で成膜する（図４（ａ）参照）。
【００３８】
さらに、ゲート絶縁膜１２、真性アモルファスシリコン膜１３及びｎ＋アモルファスシリコン膜１４が積層された基板全体に、図４（ａ）に示すように、例えば、スパッタリング法により、シリコン（０．７１２Ｊ／ｇＫ）より比熱の小さい銅（０．３８５Ｊ／ｇＫ）などの金属膜１５を厚さ４０００Å程度で成膜する。
【００３９】
そして、ゲート絶縁膜１２、真性アモルファスシリコン膜１３、ｎ＋アモルファスシリコン膜１４及び金属膜１５が積層された基板全体に、図４（ｂ）に示すように、例えば、スピンコーティング法により、感光性樹脂膜Ｒを厚さ２．０μｍ程度で塗布及びプリベークする。その後、２枚目のハーフトーンのフォトマスク（不図示）を用いる露光、現像及びポストベークすることにより、図４（ｃ）に示すように、チャネル領域Ｃとなる領域に重なる部分が相対的に薄くなった薄膜部Ｔａ（厚さ１．０μｍ程度）、並びにソース線１５ｂ、ソース電極１５ｂａ及びドレイン電極１５ｃとなる部分が相対的に厚くなった厚膜部Ｔｂ（厚さ２．０μｍ程度）により構成されたレジストＲｂａを形成する。
【００４０】
ここで、上記ハーフトーンのフォトマスクは、透過部、遮光部、及び中間露光が可能な半透過の膜による半透過部を有し、それらの透過部、遮光部及び半透過部により、感光性樹脂膜を完全露光、未露光及び中間露光の３つの露光レベルでそれぞれ露光するように構成されている。なお、本実施形態では、薄膜部Ｔａ及び厚膜部Ｔｂにより構成されたレジストＲｂａを形成するためのフォトマスクとして、ハーフトーンのフォトマスクを例示したが、上記半透過部が、複数のスリットにより構成されたグレイトーンのフォトマスクであってもよい。
【００４１】
＜第１エッチング工程＞
上記レジストパターン形成工程で形成されたレジストＲｂｂから露出する金属膜１５をドライエッチングでエッチングすると共に、ドライエッチングによるレジストＲｂｂの薄膜化により薄膜部Ｔａを除去して、薄膜部Ｔａの下方に配置していた金属膜１５の上層部（厚さ３０００Å程度）をドライエッチングでエッチングすることにより、図５（ａ）に示すように、ソースドレイン形成層１５ａを形成する。
【００４２】
＜リフロー工程＞
上記第１エッチング工程で薄膜部Ｔａが除去されたレジストＲｂｂを、例えば、プロピレングリコールモノメチルエーテルなどの有機溶剤の蒸気Ｓに曝露して、レジストＲｂｂに対してリフロー処理を行うことにより、レジストＲｂｂから露出するソースドレイン形成層１５ａを覆うようにレジストＲｂｂを変形させて、図５（ｂ）に示すように、レジストＲｂｃを形成する。
【００４３】
ここで、有機溶剤の蒸気Ｓは、リフロー処理を行う前の基板温度（例えば、２５℃程度）よりも高温（例えば、８０℃程度）に設定するので、レジストＲｂｂから露出する膜の固有の比熱により、レジストＲｂｂから露出するソースドレイン形成層１５ａが相対的に高温になると共に、レジストＲｂｂから露出するｎ＋アモルファスシリコン膜１４が相対的に低温になるように、レジストＲｂｂから露出する外方側（ｎ＋アモルファスシリコン膜１４が露出する側）及び内方側（ソースドレイン形成層１５ａが露出する側）で温度差が発生する。そのため、レジストＲｂｂの粘度が、ソースドレイン形成層１５ａの露出する側で相対的に低くなると共に、ｎ＋アモルファスシリコン膜１４の露出する側で相対的に高くなるので、図８及び図９に示すように、レジストＲｂｂの外方側への広がりが抑制されると共に、レジストＲｂｂの内方側への広がりが促進されることにより、外方側への広がりが抑制されたレジストＲｂｃが形成される。これに対して、レジストＲｂａの薄膜部Ｔａの下方に配置する金属膜１５が仮に除去された場合、すなわち、リフロー処理を行う前にレジストＲｒａからｎ＋アモルファスシリコン膜１４ｒが全面で露出する比較例１の製造方法（図１７参照）では、レジストＲｒａから露出する外方側及び内方側で温度差が発生せずに、図１７（ｂ）に示すように、変形後のレジストＲｒｂが外方側に広がり、レジストＲｒｂがソース電極１５ｒａ及びドレイン電極１５ｒｂよりもかなり突出してしまう。なお、図１７（ａ）は、比較例１のＴＦＴ基板の製造工程におけるリフロー処理を行う前の基板の状態を模式的に示す平面図であり、図１７（ｂ）は、そのリフロー工程を行った後の基板の状態を模式的に示す平面図である。
【００４４】
＜第２エッチング工程＞
上記リフロー工程で形成されたレジストＲｂｃから露出する真性アモルファスシリコン膜１３及びｎ＋アモルファスシリコン膜１４の積層膜をドライエッチング又はウエットエッチングでエッチングすることにより、図５（ｃ）に示すように、真性アモルファスシリコン層１３ａ及びｎ＋アモルファスシリコン層形成層１４ａを形成する。
【００４５】
＜第３エッチング工程＞
上記第２エッチング工程で用いたレジストＲｂｃを、例えば、酸素プラズマを用いたアッシングにより除去した後に、ソースドレイン形成層１５ａをエッチング（ドライエッチング）で薄膜化することにより、図６（ａ）に示すように、ソース線１５ｂ（図１参照）、ソース電極１５ｂａ及びドレイン電極１５ｃを形成し、ソース電極１５ｂａ及びドレイン電極１５ｃから露出するｎ＋アモルファスシリコン層形成層１４ａをエッチングして、ｎ＋アモルファスシリコン層１４ｂを形成することにより、ＴＦＴ５ａ（図１０参照）を形成する。
【００４６】
ここで、図６（ａ）のＴＦＴ５ａに相当する図１０のＴＦＴ５ａでは、真性アモルファスシリコン層１３ａがソース電極１５ｂａ及びドレイン電極１５ｃ（ｎ＋アモルファスシリコン層１４ｂ）よりも僅かに突出しているものの、その突出量は、図１８の比較例１の製造方法で製造されたＴＦＴ５ｒにおけるソース電極１５ｒａ及びドレイン電極１５ｒｂ（ｎ＋アモルファスシリコン層１４ｒａ）に対する真性アモルファスシリコン層１３ｒの突出量よりも少なくなっている。なお、図１８は、比較例１のＴＦＴ基板の製造工程におけるＴＦＴ５ｒが形成された基板の状態を模式的に示す断面図である。
【００４７】
＜保護膜形成工程＞
まず、上記第３エッチング工程でＴＦＴ５ａが形成された基板全体に、図６（ｂ）に示すように、例えば、プラズマＣＶＤ法により、窒化シリコン膜や酸化シリコン膜などの絶縁膜１６を厚さ４０００Å程度で成膜する。なお、本実施形態では、絶縁膜１６として、無機絶縁膜を例示したが、例えば、アクリル系樹脂膜などの有機絶縁膜であってもよい。
【００４８】
続いて、絶縁膜１６が成膜された基板全体にスピンコーティング法により、感光性樹脂膜を厚さ２μｍ程度で塗布及びプリベークした後に、３枚目のフォトマスク（不図示）を用いる露光、現像及びポストベークすることにより、図６（ｃ）に示すように、レジストＲｃを形成する。
【００４９】
さらに、レジストＲｃから露出する絶縁膜１６をドライエッチング又はウエットエッチングでエッチングすることにより、絶縁膜１６にコンタクトホール１６ａｃａ及び１６ａｃｃを形成すると共に、レジストＲｃから露出する絶縁膜１６及びその下方に配置するゲート絶縁膜１２の積層膜をドライエッチング又はウエットエッチングでエッチングすることにより、ゲート絶縁膜１２及び絶縁膜１６の積層膜にコンタクトホール１６ａｃｂを形成して、図７（ａ）に示すように、保護膜１６ａ及びゲート絶縁膜１２ａを形成した後に、例えば、酸素プラズマを用いたアッシングによりレジストＲｃを除去する。
【００５０】
＜画素電極形成工程＞
まず、上記保護膜形成工程で保護膜１６ａが形成された基板全体に、図７（ｂ）に示すように、例えば、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜や酸化錫などの透明導電膜１７を厚さ１０００Å程度で成膜する。
【００５１】
続いて、透明導電膜１７が成膜された基板全体にスピンコーティング法により、感光性樹脂膜を厚さ２μｍ程度で塗布及びプリベークした後に、４枚目のフォトマスク（不図示）を用いる露光、現像及びポストベークすることにより、図７（ｃ）に示すように、レジストＲｄを形成する。
【００５２】
さらに、レジストＲｄから露出する透明導電膜１７をドライエッチング又はウエットエッチングでエッチングすることにより、透明導電膜１７をパターニングして、図２に示すように、画素電極１７ａ、ゲート入力端子１７ｂ及びソース入力端子１７ｃを形成した後に、例えば、酸素プラズマを用いたアッシングによりレジストＲｄを除去する。
【００５３】
以上のようにして、ＴＦＴ基板２０を製造することができる。
【００５４】
以上説明したように、本実施形態のＴＦＴ基板２０の製造方法によれば、第１エッチング工程において、レジスト形成工程で形成した薄膜部Ｔａ及び厚膜部Ｔｂにより構成されたレジストＲｂａから露出する金属膜１５をエッチングすることにより、ソースドレイン形成層１５ａが形成されるので、ソースドレイン形成層１５ａにより形成されるソース電極１５ｂａ及びドレイン電極１５ｃの真性アモルファスシリコン層１３ａのチャネル領域Ｃに接しないパターンエッジの位置が決定される。そして、第１エッチング工程では、レジストＲｂａの薄膜部Ｔａを除去して、その下方に配置する金属膜１５の上層部がエッチングされるので、ソースドレイン形成層１５ａがレジストＲｂｂから露出することになり、第１エッチング工程を行った後には、ソースドレイン形成層１５ａの（上面の）一部及びｎ＋アモルファスシリコン膜１４の一部がレジストＲｂｂから露出することになる。そのため、リフロー工程において、基板表面がリフロー処理前の温度よりも高温の有機溶剤の蒸気Ｓに曝露されると、レジストＲｂｂから露出するソースドレイン形成層１５ａの一部（内方側）が相対的に高温になると共に、レジストＲｂｂから露出するｎ＋アモルファスシリコン膜１４の一部（外方側）が相対的に低温になり、レジストＲｂｂから露出する外方側及び内方側で温度差が発生して、その温度差に基づいて、レジストＲｂｂの粘度が、ソースドレイン形成層１５ａの露出する部分側で相対的に低くなると共に、ｎ＋アモルファスシリコン膜１４の露出する部分側が相対的に高くなるので、レジストＲｂｂのｎ＋アモルファスシリコン膜１４の露出する部分側（外方）への広がりを抑制することができると共に、レジストＲｂｂのソースドレイン形成層１５ａの露出する部分側（内方）への広がりを促進することができる。ここで、相対的に低粘度（高流動性）のレジストＲｂｂがソースドレイン形成層１５ａの露出する上面部分（内方）に移動する際に、ｎ＋アモルファスシリコン膜１４の露出する部分側の相対的に高粘度（低流動性）のレジストが内方に引き寄せられることになるので、レジストＲｂｂの外方への広がりをいっそう抑制することができる。そして、第２エッチング工程では、レフロー処理で変形させたレジストＲｂｃから露出する真性アモルファスシリコン膜１３及びｎ＋アモルファスシリコン膜１４の積層膜をエッチングして、真性アモルファスシリコン層１３ａ及びｎ＋アモルファスシリコン層形成層１４ａを形成するので、真性アモルファスシリコン層１３ａのそのチャネル領域Ｃに接しないパターンエッジの位置が、外方への広がりが抑制されたレジストＲｂｃにより決定される。そのため、ソース電極１５ｂａ及びドレイン電極１５ｃの真性アモルファスシリコン層１３ａのチャネル領域Ｃに接しないパターンエッジと、真性アモルファスシリコン層１３ａのそのチャネル領域Ｃに接しないパターンエッジとがほぼ一致して、ソース電極１５ｂａ及びドレイン電極１５ｃのパターンエッジに対する真性アモルファスシリコン層１３ａのパターンエッジの突出を抑制することができるので、寄生容量の増加を抑制することができる。なお、ｎ＋アモルファスシリコン層形成層１４ａにより形成されるｎ＋アモルファスシリコン層１４ｂのパターンエッジの位置は、第３エッチング工程におけるソース電極１５ｂａ及びドレイン電極１５ｃをマスクとするエッチングにより決定されるので、ソース電極１５ｂａ及びドレイン電極１５ｃのパターンエッジの位置にほぼ一致することになる。これにより、リフロー処理を行う前のレジストＲｂｂから露出する膜の材質を内方側（チャネル領域Ｃが配置される領域）及び外方側（ＴＦＴ５ａが形成されない領域）で異ならせるだけで、レジストＲｂｂの外方の広がりを抑制すると共に、レジストＲｂｂの内方の広がりを促進して、レジストＲｂｂの広がりを制御することができるので、レジストＲｂｂの広がりを容易に制御して、寄生容量の増加を抑制することができる。
【００５５】
《発明の実施形態２》
図１１〜図１５は、本発明に係るＴＦＴ基板の製造方法の実施形態２を示している。具体的に、図１１〜図１３は、本実施形態のＴＦＴ基板２０の製造工程を連続的に断面で示す説明図である。また、図１４は、本実施形態のＴＦＴ基板の製造工程におけるリフロー工程を模式的に示す断面図である。さらに、図１５は、本実施形態のＴＦＴ基板の製造工程における光の照射方法を模式的に示す断面図である。なお、以下の各実施形態において、図１〜図１０と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００５６】
上記実施形態１では、リフロー処理を行う前のレジストから露出する膜の比熱の差を利用する製造方法を例示したが、本実施形態では、リフロー処理を行う前のレジストから露出する膜の赤外線吸収率の差を利用する製造方法を例示する。なお、本実施形態の製造方法は、ゲート電極形成工程、レジスト形成工程、第１エッチング工程、リフロー工程、第２エッチング工程、第３エッチング工程、保護膜形成工程及び画素電極形成工程を備えるが、ゲート電極形成工程、第２エッチング工程、第３エッチング工程、保護膜形成工程及び画素電極形成工程については、上記実施形態１の同じ名称の工程と実質的に同じであるので、レジスト形成工程〜第３エッチング工程を中心に説明する。
【００５７】
＜レジスト形成工程＞
まず、上記実施形態１のレジスト形成工程でゲート絶縁膜１２、真性アモルファスシリコン膜１３及びｎ＋アモルファスシリコン膜１４が積層された基板全体に、図１１（ａ）に示すように、例えば、スパッタリング法により、シリコン（１％〜５％程度）より赤外線吸収率の高いアルミニウム（１０％〜４０％程度）などの金属膜２５を厚さ５０００Å程度で成膜する。
【００５８】
続いて、ゲート絶縁膜１２、真性アモルファスシリコン膜１３、ｎ＋アモルファスシリコン膜１４及び金属膜２５が積層された基板全体に、図１１（ｂ）に示すように、例えば、スピンコーティング法により、感光性樹脂膜Ｒを厚さ２．０μｍ程度で塗布及びプリベークする。その後、２枚目のハーフトーンのフォトマスク（不図示）を用いる露光、現像及びポストベークすることにより、図１１（ｃ）に示すように、チャネル領域Ｃとなる領域に重なる部分が相対的に薄くなった薄膜部Ｔａ（厚さ１．０μｍ程度）、並びにソース線（不図示）、ソース電極２５ｂａ及びドレイン電極２５ｃとなる部分が相対的に厚くなった厚膜部Ｔｂ（厚さ２．０μｍ程度）により構成されたレジストＲｂａを形成する。
【００５９】
＜第１エッチング工程＞
上記レジストパターン形成工程で形成されたレジストＲｂｂから露出する金属膜２５をドライエッチングでエッチングすると共に、ドライエッチングによるレジストＲｂｂの薄膜化により薄膜部Ｔａを除去して、薄膜部Ｔａの下方に配置していた金属膜２５の上層部（厚さ４０００Å程度）をドライエッチングでエッチングすることにより、図１２（ａ）に示すように、ソースドレイン形成層２５ａを形成する。
【００６０】
＜リフロー工程＞
上記第１エッチング工程で薄膜部Ｔａが除去されたレジストＲｂｂに赤外線ランプＬａからの赤外線Ｉｒを照射しながら、例えば、プロピレングリコールモノメチルエーテルなどの有機溶剤の蒸気Ｓに曝露して、レジストＲｂｂに対してリフロー処理を行うことにより、レジストＲｂｂから露出するソースドレイン形成層２５ａを覆うようにレジストＲｂｂを変形させて、図１２（ｂ）に示すように、レジストＲｂｃを形成する。なお、赤外線ランプＬａは、防爆仕様であるものが好ましく、赤外線ランプＬａと有機溶剤の蒸気Ｓが導入される領域とは、赤外線Ｉｒが透過する石英ガラス窓やセラミックガラス窓などによって分離されていることが好ましい。
【００６１】
ここで、レジストＲｂｂから露出するソースドレイン形成層２５ａは、レジストＲｂｂから露出するｎ＋アモルファスシリコン膜１４よりも赤外線吸収率が高いので、レジストＲｂｂから露出するソースドレイン形成層２５ａが相対的に高温になると共に、レジストＲｂｂから露出するｎ＋アモルファスシリコン膜１４が相対的に低温になるように、レジストＲｂｂから露出する外方側（ｎ＋アモルファスシリコン膜１４が露出する側）及び内方側（ソースドレイン形成層２５ａが露出する側）で温度差が発生する。そのため、レジストＲｂｂの粘度が、ソースドレイン形成層２５ａの露出する側で相対的に低くなると共に、ｎ＋アモルファスシリコン膜１４の露出する側で相対的に高くなるので、図１４に示すように、レジストＲｂｂの外方側への広がりが抑制されると共に、レジストＲｂｂの内方側への広がりが促進されることにより、外方側への広がりが抑制されたレジストＲｂｃが形成される。そして、このリフロー処理では、赤外線Ｉｒを、図１５に示すように、基板全体に照射すればよいので、例えば、特許文献１に開示された技術を利用した図１９に示す比較例２の製造方法のように、ソース電極１５ｒｃ及び１５ｒｄの間に配置して、レジストＲｒｃから露出するｎ＋アモルファスシリコン膜１４の表面に紫外線ランプＬｒからの紫外線Ｕを局部的に照射するためのマスクＭなどを準備する必要がない。なお、図１９は、比較例２のＴＦＴ基板の製造工程における光の照射方法を模式的に示す断面図である。
【００６２】
＜第２エッチング工程＞
上記リフロー工程で形成されたレジストＲｂｃから露出する真性アモルファスシリコン膜１３及びｎ＋アモルファスシリコン膜１４の積層膜をドライエッチング又はウエットエッチングでエッチングすることにより、図１３（ａ）に示すように、真性アモルファスシリコン層１３ａ及びｎ＋アモルファスシリコン層形成層１４ａを形成する。
【００６３】
＜第３エッチング工程＞
上記第２エッチング工程で用いたレジストＲｂｃを、例えば、酸素プラズマを用いたアッシングにより除去した後に、ソースドレイン形成層２５ａをエッチング（ドライエッチング）で薄膜化することにより、図１３（ｂ）に示すように、ソース線（不図示）、ソース電極２５ｂａ及びドレイン電極２５ｃを形成し、ソース電極２５ｂａ及びドレイン電極２５ｃから露出するｎ＋アモルファスシリコン層形成層１４ａをエッチングして、ｎ＋アモルファスシリコン層１４ｂを形成することにより、ＴＦＴ５ｂを形成する。
【００６４】
その後、上記実施形態１と同様に、保護膜形成工程及び画素電極形成工程を行うことにより、本実施形態のＴＦＴ基板を製造することができる。
【００６５】
以上説明したように、本実施形態のＴＦＴ基板の製造方法によれば、第１エッチング工程において、レジスト形成工程で形成した薄膜部Ｔａ及び厚膜部Ｔｂにより構成されたレジストＲｂａから露出する金属膜２５をエッチングすることにより、ソースドレイン形成層２５ａが形成されるので、ソースドレイン形成層２５ａにより形成されるソース電極２５ｂａ及びドレイン電極２５ｃの真性アモルファスシリコン層１３ａのチャネル領域Ｃに接しないパターンエッジの位置が決定される。そして、第１エッチング工程では、レジストＲｂａの薄膜部Ｔａを除去して、その下方に配置する金属膜２５の上層部がエッチングされるので、ソースドレイン形成層２５ａがレジストＲｂｂから露出することになり、第１エッチング工程を行った後には、ソースドレイン形成層２５ａの（上面の）一部及びｎ＋アモルファスシリコン膜１４の一部がレジストＲｂｂから露出することになる。そのため、リフロー工程において、基板表面に赤外線Ｉｒが照射されると、レジストＲｂｂから露出するソースドレイン形成層２５ａの一部（内方側）が相対的に高温になると共に、レジストＲｂｂから露出するｎ＋アモルファスシリコン膜１４の一部（外方側）が相対的に低温になり、レジストＲｂｂから露出する外方側及び内方側で温度差が発生して、その温度差に基づいて、レジストＲｂｂの粘度が、ソースドレイン形成層２５ａの露出する部分側で相対的に低くなると共に、ｎ＋アモルファスシリコン膜１４の露出する部分側が相対的に高くなるので、レジストＲｂｂのｎ＋アモルファスシリコン膜１４の露出する部分側（外方）への広がりを抑制することができると共に、レジストＲｂｂのソースドレイン形成層２５ａの露出する部分側（内方）への広がりを促進することができる。ここで、相対的に低粘度（高流動性）のレジストＲｂｂがソースドレイン形成層２５ａの露出する上面部分（内方）に移動する際に、ｎ＋アモルファスシリコン膜１４の露出する部分側の相対的に高粘度（低流動性）のレジストが内方に引き寄せられることになるので、レジストＲｂｂの外方への広がりをいっそう抑制することができる。そして、第２エッチング工程では、レフロー処理で変形させたレジストＲｂｃから露出する真性アモルファスシリコン膜１３及びｎ＋アモルファスシリコン膜１４の積層膜をエッチングして、真性アモルファスシリコン層１３ａ及びｎ＋アモルファスシリコン層形成層１４ａを形成するので、真性アモルファスシリコン層１３ａのそのチャネル領域Ｃに接しないパターンエッジの位置が、外方への広がりが抑制されたレジストＲｂｃにより決定される。そのため、ソース電極２５ｂａ及びドレイン電極２５ｃの真性アモルファスシリコン層１３ａのチャネル領域Ｃに接しないパターンエッジと、真性アモルファスシリコン層１３ａのそのチャネル領域Ｃに接しないパターンエッジとがほぼ一致して、ソース電極２５ｂａ及びドレイン電極２５ｃのパターンエッジに対する真性アモルファスシリコン層１３ａのパターンエッジの突出を抑制することができるので、寄生容量の増加を抑制することができる。なお、ｎ＋アモルファスシリコン層形成層１４ａにより形成されるｎ＋アモルファスシリコン層１４ｂのパターンエッジの位置は、第３エッチング工程におけるソース電極２５ｂａ及びドレイン電極２５ｃをマスクとするエッチングにより決定されるので、ソース電極２５ｂａ及びドレイン電極２５ｃのパターンエッジの位置にほぼ一致することになる。これにより、上記実施形態１と同様に、リフロー処理を行う前のレジストＲｂｂから露出する膜の材質を内方側（チャネル領域Ｃが配置される領域）及び外方側（ＴＦＴ５ｂが形成されない領域）で異ならせるだけで、レジストＲｂｂの外方の広がりを抑制すると共に、レジストＲｂｂの内方の広がりを促進して、レジストＲｂｂの広がりを制御することができるので、レジストＲｂｂの広がりを容易に制御して、寄生容量の増加を抑制することができる。
【００６６】
《発明の実施形態３》
図１６は、本実施形態のＴＦＴ基板の製造工程を断面で示す説明図である。
【００６７】
上記実施形態２では、赤外線を照射しながら有機溶剤の蒸気を曝露するリフロー処理を行う製造方法を例示したが、本実施形態では、赤外線を照射した後に、有機溶剤の蒸気を曝露するリフロー処理を行う製造方法を例示する。
【００６８】
具体的には、まず、上記実施形態２の第１エッチング工程で薄膜部Ｔａが除去されたレジストＲｂｂに対して、図１６（ａ）に示すように、赤外線ランプＬａからの赤外線Ｉｒを瞬間的に（５秒程度）照射する。ここで、レジストＲｂｂから露出するソースドレイン形成層２５ａは、レジストＲｂｂから露出するｎ＋アモルファスシリコン膜１４よりも赤外線吸収率が高いので、レジストＲｂｂから露出するソースドレイン形成層２５ａが相対的に高温になると共に、レジストＲｂｂから露出するｎ＋アモルファスシリコン膜１４が相対的に低温になるように、レジストＲｂｂから露出する外方側（ｎ＋アモルファスシリコン膜１４が露出する側）及び内方側（ソースドレイン形成層２５ａが露出する側）で温度差が発生する。なお、赤外線ランプＬａは、防爆仕様であるものが好ましく、赤外線ランプＬａと有機溶剤の蒸気Ｓが導入される領域とは、赤外線Ｉｒが透過する石英ガラス窓やセラミックガラス窓などによって分離されていることが好ましい。
【００６９】
続いて、赤外線Ｉｒが照射されたレジストＲｂｂを、例えば、プロピレングリコールモノメチルエーテルなどの有機溶剤の蒸気Ｓに曝露して、レジストＲｂｂに対してリフロー処理を行うことにより、レジストＲｂｂから露出するソースドレイン形成層２５ａを覆うようにレジストＲｂｂを変形させて、図１６（ｂ）に示すように、レジストＲｂｃを形成する。ここで、上述したレジストＲｂｂから露出する外方側及び内方側における温度差に基づいて、レジストＲｂｂの粘度が、ソースドレイン形成層２５ａの露出する側で相対的に低くなると共に、ｎ＋アモルファスシリコン膜１４の露出する側で相対的に高くなるので、レジストＲｂｂの外方側への広がりが抑制されると共に、レジストＲｂｂの内方側への広がりが促進されることにより、外方側への広がりが抑制されたレジストＲｂｃが形成される。
【００７０】
本実施形態のＴＦＴ基板の製造方法によれば、リフロー工程において、基板表面に赤外線Ｉｒが瞬間的に照射されると、基板表面が有機溶剤の蒸気Ｓに曝露される前に、レジストＲｂｂから露出するソースドレイン形成層２５ａの一部（内方側）が相対的に高温になると共に、レジストＲｂｂから露出するｎ＋アモルファスシリコン膜１４の一部（外方側）が相対的に低温になり、レジストＲｂｂから露出する外方側及び内方側で温度差が発生し、その後、基板表面が有機溶剤の蒸気Ｓに曝露されると、レジストＲｂｂの粘度が外方側よりも内方側で低くなるので、上記実施形態１及び２と同様に、リフロー処理を行う前のレジストＲｂｂから露出する膜の材質を内方側及び外方側で異ならせるだけで、レジストＲｂｂの外方の広がりを抑制すると共に、レジストＲｂｂの内方の広がりを促進して、レジストＲｂｂの広がりを制御することができ、レジストＲｂｂの広がりを容易に制御して、寄生容量の増加を抑制することができる。
【００７１】
なお、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
【産業上の利用可能性】
【００７２】
以上説明したように、本発明は、レジストのリフロー処理を用いるＴＦＴ基板を製造する方法において、レジストの広がりを容易に制御して、寄生容量の増加を抑制することができるので、レジストのリフロー処理を用いる電子素子の製造方法について有用である。
【符号の説明】
【００７３】
Ｃ チャネル領域
Ｉｒ 赤外線
Ｒ 感光性樹脂膜
Ｒｂａ，Ｒｂｂ，Ｒｂｃ レジスト
Ｓ 有機溶剤の蒸気
Ｔａ 薄膜部
Ｔｂ 厚膜部
５ａ，５ｂ ＴＦＴ
１０ 絶縁基板
１１ａａ ゲート電極
１２，１２ａ ゲート絶縁膜
１３ 真性アモルファスシリコン膜（第１半導体膜）
１３ａ 真性アモルファスシリコン層（第１半導体層）
１４ ｎ＋アモルファスシリコン膜（第２半導体膜）
１４ａ ｎ＋アモルファスシリコン層形成層（第２半導体層形成層）
１４ｂ ｎ＋アモルファスシリコン層（第２半導体層）
１５ 金属膜
１５ａ ソースドレイン形成層
１５ｂａ ソース電極
１５ｃ ドレイン電極
１６ 絶縁膜
１６ａ 保護膜
１６ａｃａ コンタクトホール
１７ａ 画素電極
２０ ＴＦＴ基板
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板の製造方法に関し、特に、レジストのリフロー処理を用いる薄膜トランジスタ基板の製造方法に関するものである。
【背景技術】
【０００２】
アクティブマトリクス駆動方式の液晶表示パネルを構成する薄膜トランジスタ（thin film transistor、以下、「ＴＦＴ」とも称する）基板は、互いに異なるフォトマスクを用いるフォトリソグラフィ工程を繰り返し行うことにより製造されるので、このフォトリソグラフィ工程の回数、すなわち、フォトマスクの枚数を減らして、製造コストの低減を図るためのプロセスが広く研究されている。
【０００３】
ここで、４枚のフォトマスクを用いる４枚マスクプロセスで製造されるＴＦＴ基板を構成するＴＦＴは、例えば、絶縁基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ、ゲート電極に重なるようにチャネル領域が配置された半導体層と、半導体層上に設けられ、チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備え、ボトムゲート構造になっている。なお、半導体層は、チャネル領域を有する真性アモルファスシリコン層と、真性アモルファスシリコン層上にそのチャネル領域が露出するように設けられ、ソース電極及びドレイン電極に接続されたｎ＋アモルファスシリコン層とを備えている。
【０００４】
そして、レジストのリフロー処理を用いる４枚マスクプロセスによるＴＦＴ基板の製造方法では、例えば、まず、１枚目のフォトマスクを用いて絶縁基板に形成されたゲート電極を覆うように、ゲート絶縁膜、真性アモルファスシリコン膜、ｎ＋アモルファスシリコン膜及び金属膜を順に成膜した後に、２枚目のフォトマスクを用いて、金属膜上のソース電極及びドレイン電極となる領域にレジストを形成し、続いて、レジストから露出する金属膜をエッチングして、ソース電極及びドレイン電極を形成し、その後、レジストに有機溶剤などを浸透させて、ソース電極及びドレイン電極の間の領域を覆うようにレジストを変形させるリフロー処理を行った後に、変形させたレジストから露出する真性アモルファスシリコン膜及びｎ＋アモルファスシリコン膜の積層膜をエッチングして、真性アモルファスシリコン層を形成し、さらに、変形させたレジストを除去した後に、ソース電極及びドレイン電極から露出するｎ＋アモルファスシリコン膜をエッチングして、ｎ＋アモルファスシリコン層を形成することになる。なお、このＴＦＴ基板の製造方法では、その後、３枚目のフォトマスクを用いてＴＦＴに重なるように保護膜を形成し、４枚目のフォトマスクを用いて保護膜上に画素電極を形成することになる。
【０００５】
例えば、特許文献１には、リフロー処理に先立ち、被処理体に対して、光、例えば、紫外線を照射して下地膜の露出領域を改質することにより、レジストの流動を早め、リフロー工程におけるリフロー時間を短縮することができる、と記載されたリフロー方法、パターン形成方法及びＴＦＴの製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１１７９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上述したソース電極及びドレイン電極の間の領域を覆うようにレジストを変形させるリフロー処理では、レジストがソース電極及びドレイン電極の間の内方の領域にだけでなくソース電極及びドレイン電極の周囲の外方の領域にも広がるおそれがある。そうなると、変形後のレジストを用いて形成された真性アモルファスシリコン層が、変形前のレジストを用いて間接的に、すなわち、変形前のレジストを用いて形成されたソース電極及びドレイン電極をマスクとして形成されたｎ＋アモルファスシリコン層よりも突出した状態になるので、真性アモルファスシリコン層の突出した部分がソース電極及びドレイン電極の容量として作用することにより、寄生容量が増加して、信号伝達の遅延が生じてしまう。
【０００８】
ここで、特許文献１には、局部的に光照射を行うことにより、被処理体の面内でリフローの進行速度を部位毎に制御することができる、と記載されているものの、それを利用するには、ソース電極及びドレイン電極の間の領域だけに光を照射するための専用のマスクが必要になったり、マスクを透過した光の回折により、ソース電極及びドレイン電極の間の領域以外に光が照射されたりするので、局部的な光照射だけにより、レジストの広がりを制御することは、容易でない。
【０００９】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、レジストの広がりを容易に制御して、寄生容量の増加を抑制することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、レジストのリフロー処理を行う際に、レジストから露出するソースドレイン形成層及び第２半導体膜の温度差に基づいて、レジストのソースドレイン形成層の露出する側の粘度が相対的に低くなるようにしたものである。
【００１１】
具体的に本発明に係る薄膜トランジスタ基板の製造方法は、基板に設けられたゲート電極と、上記ゲート電極を覆うように設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された第１半導体層と、上記第１半導体層上に設けられ、上記チャネル領域が露出するように配置された第２半導体層と、上記第２半導体層上に設けられ、上記チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタが設けられた薄膜トランジスタ基板を製造する方法であって、上記基板に上記ゲート電極を形成するゲート電極形成工程と、上記形成されたゲート電極を覆うように、上記ゲート絶縁膜、上記第１半導体層となる第１半導体膜、上記第２半導体層となる第２半導体膜、並びに上記ソース電極及びドレイン電極となる金属膜を順に成膜した後に、該金属膜上に、上記チャネル領域となる領域に重なる部分が相対的に薄くなった薄膜部、並びに上記ソース電極及びドレイン電極となる部分が相対的に厚くなった厚膜部により構成されたレジストを形成するレジスト形成工程と、上記レジストから露出する上記金属膜をエッチングすると共に、上記レジストの薄膜部を除去して該薄膜部の下方に配置する上記金属膜の上層部をエッチングすることにより、ソースドレイン形成層を形成する第１エッチング工程と、上記薄膜部が除去されたレジストから露出する上記ソースドレイン形成層及び第２半導体膜の温度差に基づいて、該レジストの該露出するソースドレイン形成層側の粘度が相対的に低くなるように、該レジストに対して有機溶剤の蒸気でリフロー処理を行うことにより、該露出するソースドレイン形成層を覆うように該レジストを変形させるリフロー工程と、上記変形させたレジストから露出する上記第１半導体膜及び第２半導体膜の積層膜をエッチングして、上記第１半導体層、及び上記第２半導体層となる第２半導体層形成層を形成する第２エッチング工程と、上記第２エッチング工程で用いたレジストを除去した後に、上記ソースドレイン形成層をエッチングにより薄膜化して上記ソース電極及びドレイン電極を形成し、該形成されたソース電極及びドレイン電極から露出する上記第２半導体層形成層をエッチングして、上記第２半導体層を形成することにより、上記薄膜トランジスタを形成する第３エッチング工程とを備えることを特徴とする。
【００１２】
上記の方法によれば、第１エッチング工程において、レジスト形成工程で形成した薄膜部及び厚膜部により構成されたレジストから露出する金属膜をエッチングすることにより、ソースドレイン形成層が形成されるので、ソースドレイン形成層により形成されるソース電極及びドレイン電極の第１半導体層のチャネル領域に接しないパターンエッジの位置が決定される。そして、第１エッチング工程では、レジストの薄膜部を除去して、その下方に配置する金属膜の上層部がエッチングされるので、ソースドレイン形成層がレジストから露出することになり、第１エッチング工程を行った後には、ソースドレイン形成層の一部及び第２半導体膜の一部がレジストから露出することになる。そのため、リフロー工程では、レジストから露出するソースドレイン形成層の一部が相対的に高温になると共に、レジストから露出する第２半導体膜の一部が相対的に低温になるように、表面の膜の材質に起因する温度差が発生し、その温度差に基づいて、レジストの粘度が、ソースドレイン形成層の露出する部分側で相対的に低くなる（と共に、第２半導体膜の露出する部分側が相対的に高くなる）ので、レジストの第２半導体膜の露出する部分側（外方）への広がりが抑制されると共に、レジストのソースドレイン形成層の露出する部分側（内方）への広がりが促進される。ここで、相対的に低粘度（高流動性）のレジストがソースドレイン形成層の露出する部分（内方）に移動する際に、第２半導体膜の露出する部分側の相対的に高粘度（低流動性）のレジストが内方に引き寄せられることになるので、レジストの外方への広がりがいっそう抑制される。そして、第２エッチング工程では、レフロー処理で変形させたレジストから露出する第１半導体膜及び第２半導体膜の積層膜をエッチングして、第１半導体層及び第２半導体層形成層を形成するので、第１半導体層のそのチャネル領域に接しないパターンエッジの位置が、外方への広がりが抑制されたレジストにより決定される。そのため、ソース電極及びドレイン電極の第１半導体層のチャネル領域に接しないパターンエッジと、第１半導体層のそのチャネル領域に接しないパターンエッジとがほぼ一致して、ソース電極及びドレイン電極のパターンエッジに対する第１半導体層のパターンエッジの突出が抑制されるので、寄生容量の増加が抑制される。なお、第２半導体層形成層により形成される第２半導体層のパターンエッジの位置は、第３エッチング工程におけるソース電極及びドレイン電極をマスクとするエッチングにより決定されるので、ソース電極及びドレイン電極のパターンエッジの位置にほぼ一致することになる。これにより、リフロー処理を行う前のレジストから露出する膜の材質を内方側（チャネル領域が配置される領域）及び外方側（薄膜トランジスタが形成されない領域）で異ならせるだけで、レジストの外方の広がりを抑制すると共に、レジストの内方の広がりを促進して、レジストの広がりが制御されるので、レジストの広がりを容易に制御して、寄生容量の増加を抑制することが可能になる。
【００１３】
上記金属膜は、上記第２半導体膜よりも比熱が小さく、上記リフロー工程では、上記リフロー処理の前の基板表面温度よりも高温の上記有機溶剤の蒸気で上記リフロー処理を行ってもよい。
【００１４】
上記の方法によれば、ソースドレイン形成層となる金属膜が、第２半導体膜よりも比熱が小さく、リフロー工程では、リフロー処理の前の基板表面温度よりも高温の有機溶剤の蒸気でリフロー処理を行うので、リフロー工程において、基板表面がその温度よりも高温の有機溶剤の蒸気に曝露されると、レジストから露出するソースドレイン形成層の一部（内方側）が相対的に高温になると共に、レジストから露出する第２半導体膜の一部（外方側）が相対的に低温になり、レジストから露出する外方側及び内方側で温度差が発生して、レジストの粘度が外方側よりも内方側で具体的に低くなる。
【００１５】
上記金属膜は、上記第２半導体膜よりも赤外線吸収率が高く、上記リフロー工程では、赤外線を照射しながら、上記有機溶剤の蒸気で上記リフロー処理を行ってもよい。
【００１６】
上記の方法によれば、ソースドレイン形成層となる金属膜が、第２半導体膜よりも赤外線吸収率が高く、リフロー工程では、赤外線を照射しながら、有機溶剤の蒸気でリフロー処理を行うので、リフロー工程において、基板表面に赤外線が照射されると、レジストから露出するソースドレイン形成層の一部（内方側）が相対的に高温になると共に、レジストから露出する第２半導体膜の一部（外方側）が相対的に低温になり、レジストから露出する外方側及び内方側で温度差が発生して、レジストの粘度が外方側よりも内方側で具体的に低くなる。
【００１７】
上記金属膜は、上記第２半導体膜よりも赤外線吸収率が高く、上記リフロー工程では、赤外線を瞬間的に照射した後に、上記有機溶剤の蒸気で上記リフロー処理を行ってもよい。
【００１８】
上記の方法によれば、ソースドレイン形成層となる金属膜が、第２半導体膜よりも赤外線吸収率が高く、リフロー工程では、赤外線を瞬間的に照射した後に、有機溶剤の蒸気でリフロー処理を行うので、リフロー工程において、基板表面に赤外線が瞬間的に照射されると、基板表面が有機溶剤の蒸気に曝露される前に、レジストから露出するソースドレイン形成層の一部（内方側）が相対的に高温になると共に、レジストから露出する第２半導体膜の一部（外方側）が相対的に低温になり、レジストから露出する外方側及び内方側で温度差が発生し、その後、基板表面が有機溶剤の蒸気に曝露されると、レジストの粘度が外方側よりも内方側で具体的に低くなる。
【００１９】
上記形成された薄膜トランジスタを覆うように絶縁膜を成膜した後に、該絶縁膜に該薄膜トランジスタのドレイン電極に到達するコンタクトホールを形成することにより、保護膜を形成する保護膜形成工程と、上記保護膜上に上記コンタクトホールを介して上記ドレイン電極に接続された画素電極を形成する画素電極形成工程とを備えてもよい。
【００２０】
上記の方法によれば、第３エッチング工程の後に、保護膜形成工程及び画素電極形成工程を行うので、アクティブマトリクス駆動方式の液晶表示パネルを構成する薄膜トランジスタ基板が具体的に製造される。
【００２１】
上記レジスト形成工程では、上記金属膜上に感光性樹脂膜を成膜した後に、該感光性樹脂膜をハーフトーンで露光することにより、上記レジストを形成してもよい。
【００２２】
上記の方法によれば、レジスト形成工程では、例えば、中間露光が可能な半透過の膜を有するハーフトーンのフォトマスクを用いて、金属膜上に成膜した感光性樹脂膜を完全露光、未露光及び中間露光の３つの露光レベルでそれぞれ露光することになるので、中間露光で薄膜部を形成し、薄膜部及び厚膜部により構成されたレジストが具体的に形成される。
【発明の効果】
【００２３】
本発明によれば、レジストのリフロー処理を行う際に、レジストから露出するソースドレイン形成層及び第２半導体膜の温度差に基づいて、レジストのソースドレイン形成層の露出する側の粘度が相対的に低くなるので、レジストの広がりを容易に制御して、寄生容量の増加を抑制することができる。
【図面の簡単な説明】
【００２４】
【図１】実施形態１に係るＴＦＴ基板の平面図である。
【図２】図１中のII−II線に沿ったＴＦＴ基板の断面図である。
【図３】実施形態１に係るＴＦＴ基板の製造工程を断面で示す第１の説明図である。
【図４】実施形態１に係るＴＦＴ基板の製造工程を断面で示す図３に続く第２の説明図である。
【図５】実施形態１に係るＴＦＴ基板の製造工程を断面で示す図４に続く第３の説明図である。
【図６】実施形態１に係るＴＦＴ基板の製造工程を断面で示す図５に続く第４の説明図である。
【図７】実施形態１に係るＴＦＴ基板の製造工程を断面で示す図６に続く第５の説明図である。
【図８】実施形態１に係るＴＦＴ基板の製造工程におけるリフロー工程を模式的に示す断面図である。
【図９】実施形態１に係るＴＦＴ基板の製造工程におけるリフロー工程において、リフロー処理を行う前、及びリフロー処理を行った後の基板の状態を模式的に示す平面図である。
【図１０】実施形態１に係るＴＦＴ基板の製造工程におけるＴＦＴが形成された基板の状態を模式的に示す断面図である。
【図１１】実施形態２に係るＴＦＴ基板の製造工程を断面で示す第１の説明図である。
【図１２】実施形態２に係るＴＦＴ基板の製造工程を断面で示す図１１に続く第２の説明図である。
【図１３】実施形態２に係るＴＦＴ基板の製造工程を断面で示す図１２に続く第３の説明図である。
【図１４】実施形態２に係るＴＦＴ基板の製造工程におけるリフロー工程を模式的に示す断面図である。
【図１５】実施形態２に係るＴＦＴ基板の製造工程における光の照射方法を模式的に示す断面図である。
【図１６】実施形態３に係るＴＦＴ基板の製造工程を断面で示す説明図である。
【図１７】比較例１に係るＴＦＴ基板の製造工程におけるリフロー処理を行う前、及びリフロー工程を行った後の基板の状態を模式的に示す平面図である。
【図１８】比較例１に係るＴＦＴ基板の製造工程におけるＴＦＴが形成された基板の状態を模式的に示す断面図である。
【図１９】比較例２に係るＴＦＴ基板の製造工程における光の照射方法を模式的に示す断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００２６】
《発明の実施形態１》
図１〜図１０は、本発明に係るＴＦＴ基板の製造方法の実施形態１を示している。具体的に、図１は、本実施形態のＴＦＴ基板２０の平面図であり、図２は、図１中のII−II線に沿ったＴＦＴ基板２０の断面図である。
【００２７】
ＴＦＴ基板２０は、図１及び図２に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１５ｂと、各ゲート線１１ａ及び各ソース線１５ｂの交差部分毎、すなわち、画像の最小単位である各サブピクセル毎にそれぞれ設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａに重なるように設けられた保護膜１６ａと、保護膜１６ａ上にマトリクス状に設けられた複数の画素電極１７ａとを備えている。
【００２８】
ＴＦＴ５ａは、図１及び図２に示すように、絶縁基板１０上に設けられたゲート電極１１ａと、ゲート電極１１ａを覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上に第１半導体層として設けられ、ゲート電極１１ａに重なるようにチャネル領域Ｃが配置された真性アモルファスシリコン層１３ａと、真性アモルファスシリコン層１３ａ上に第２半導体層として設けられ、チャネル領域Ｃが露出するように配置されたｎ＋アモルファスシリコン層１４ｂと、ｎ＋アモルファスシリコン層１４ｂ上に設けられ、チャネル領域Ｃを介して互いに離間及び対峙するように配置されたソース電極１５ｂａ及びドレイン電極１５ｃとを備えている。ここで、ゲート電極１１ａａは、図１に示すように、ゲート線１１ａが各サブピクセル毎に側方に突出した部分である。また、ソース電極１５ｂａは、図１に示すように、ソース線１５ｂが各サブピクセル毎に側方に突出した部分である。さらに、ドレイン電極１５ｃは、図１及び図２に示すように、保護膜１６ａに形成されたコンタクトホール１６ａｃａを介して画素電極１７ａに接続されている。
【００２９】
ゲート線１１ａは、端子領域（不図示）に引き出され、図１及び図２に示すように、その端子領域において、ゲート絶縁膜１２ａ及び保護膜１６ａの積層膜に形成されたコンタクトホール１６ａｃｂを介してゲートドライバに接続するためのゲート入力端子１７ｂに接続されている。
【００３０】
ソース線１５ｂは、端子領域（不図示）に引き出され、図１及び図２に示すように、その端子領域において、保護膜１６ａに形成されたコンタクトホール１６ａｃｃを介してソースドライバに接続するためのソース入力端子１７ｃが接続されている。
【００３１】
上記構成のＴＦＴ基板２０は、対向して配置される対向基板と、それらの両基板の間に封入される液晶層と共に、液晶表示パネルを構成するものである。
【００３２】
次に、ＴＦＴ基板２０の製造方法について説明する。なお、本実施形態の製造方法は、ゲート電極形成工程、レジスト形成工程、第１エッチング工程、リフロー工程、第２エッチング工程、第３エッチング工程、保護膜形成工程及び画素電極形成工程を備える。ここで、図３〜図７は、図２の断面図に対応するＴＦＴ基板２０の製造工程を連続的に断面で示す説明図である。そして、図８は、本実施形態のＴＦＴ基板２０の製造工程におけるリフロー工程を模式的に示す断面図である。また、図９（ａ）は、本実施形態のＴＦＴ基板２０の製造工程におけるリフロー工程において、リフロー処理を行う前の基板の状態を模式的に示す平面図であり、図９（ｂ）は、そのリフロー処理を行った後の基板の状態を模式的に示す平面図である。さらに、図１０は、本実施形態のＴＦＴ基板２０の製造工程におけるＴＦＴ５ａが形成された基板の状態を模式的に示す断面図である。
【００３３】
＜ゲート電極形成工程＞
まず、例えば、厚さ０．７ｍｍ程度のガラス基板などの絶縁基板１０の基板全体に、図３（ａ）に示すように、スパッタリング法により、アルミニウム、クロム、タンタル、チタンなどの金属単体、又はその金属単体とその金属窒化物との積層体からなる導電膜１１を厚さ１５００Å程度で成膜する。
【００３４】
続いて、導電膜１１が成膜された基板全体に、例えば、スピンコーティング法により、感光性樹脂膜（不図示）を厚さ２μｍ程度で塗布及びプリベークした後に、１枚目のフォトマスク（不図示）を用いる露光、現像及びポストベークすることにより、図３（ｂ）に示すように、レジストＲａを形成する。
【００３５】
さらに、レジストＲａから露出する導電膜１１をドライエッチング又はウエットエッチングでエッチングすることにより、導電膜１１をパターニングして、図３（ｃ）に示すように、ゲート線１１ａ及びゲート電極１１ａａを形成した後に、例えば、酸素プラズマを用いたアッシングによりレジストＲａを除去する。
【００３６】
＜レジスト形成工程＞
まず、上記ゲート電極形成工程でゲート線１１ａ及びゲート電極１１ａａが形成された基板全体に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜や酸化シリコン膜などの無機絶縁膜を厚さ４０００Å程度で成膜することにより、ゲート絶縁膜１２を形成する（図４（ａ）参照）。
【００３７】
続いて、ゲート絶縁膜１２が形成された基板全体に、例えば、第１半導体膜として、プラズマＣＶＤ法により、真性アモルファスシリコン膜１３を厚さ１５００Åで成膜した後に、第２半導体膜として、プラズマＣＶＤ法により、リンがドープされたｎ＋アモルファスシリコン膜１４を厚さ５００Å程度で成膜する（図４（ａ）参照）。
【００３８】
さらに、ゲート絶縁膜１２、真性アモルファスシリコン膜１３及びｎ＋アモルファスシリコン膜１４が積層された基板全体に、図４（ａ）に示すように、例えば、スパッタリング法により、シリコン（０．７１２Ｊ／ｇＫ）より比熱の小さい銅（０．３８５Ｊ／ｇＫ）などの金属膜１５を厚さ４０００Å程度で成膜する。
【００３９】
そして、ゲート絶縁膜１２、真性アモルファスシリコン膜１３、ｎ＋アモルファスシリコン膜１４及び金属膜１５が積層された基板全体に、図４（ｂ）に示すように、例えば、スピンコーティング法により、感光性樹脂膜Ｒを厚さ２．０μｍ程度で塗布及びプリベークする。その後、２枚目のハーフトーンのフォトマスク（不図示）を用いる露光、現像及びポストベークすることにより、図４（ｃ）に示すように、チャネル領域Ｃとなる領域に重なる部分が相対的に薄くなった薄膜部Ｔａ（厚さ１．０μｍ程度）、並びにソース線１５ｂ、ソース電極１５ｂａ及びドレイン電極１５ｃとなる部分が相対的に厚くなった厚膜部Ｔｂ（厚さ２．０μｍ程度）により構成されたレジストＲｂａを形成する。
【００４０】
ここで、上記ハーフトーンのフォトマスクは、透過部、遮光部、及び中間露光が可能な半透過の膜による半透過部を有し、それらの透過部、遮光部及び半透過部により、感光性樹脂膜を完全露光、未露光及び中間露光の３つの露光レベルでそれぞれ露光するように構成されている。なお、本実施形態では、薄膜部Ｔａ及び厚膜部Ｔｂにより構成されたレジストＲｂａを形成するためのフォトマスクとして、ハーフトーンのフォトマスクを例示したが、上記半透過部が、複数のスリットにより構成されたグレイトーンのフォトマスクであってもよい。
【００４１】
＜第１エッチング工程＞
上記レジストパターン形成工程で形成されたレジストＲｂｂから露出する金属膜１５をドライエッチングでエッチングすると共に、ドライエッチングによるレジストＲｂｂの薄膜化により薄膜部Ｔａを除去して、薄膜部Ｔａの下方に配置していた金属膜１５の上層部（厚さ３０００Å程度）をドライエッチングでエッチングすることにより、図５（ａ）に示すように、ソースドレイン形成層１５ａを形成する。
【００４２】
＜リフロー工程＞
上記第１エッチング工程で薄膜部Ｔａが除去されたレジストＲｂｂを、例えば、プロピレングリコールモノメチルエーテルなどの有機溶剤の蒸気Ｓに曝露して、レジストＲｂｂに対してリフロー処理を行うことにより、レジストＲｂｂから露出するソースドレイン形成層１５ａを覆うようにレジストＲｂｂを変形させて、図５（ｂ）に示すように、レジストＲｂｃを形成する。
【００４３】
ここで、有機溶剤の蒸気Ｓは、リフロー処理を行う前の基板温度（例えば、２５℃程度）よりも高温（例えば、８０℃程度）に設定するので、レジストＲｂｂから露出する膜の固有の比熱により、レジストＲｂｂから露出するソースドレイン形成層１５ａが相対的に高温になると共に、レジストＲｂｂから露出するｎ＋アモルファスシリコン膜１４が相対的に低温になるように、レジストＲｂｂから露出する外方側（ｎ＋アモルファスシリコン膜１４が露出する側）及び内方側（ソースドレイン形成層１５ａが露出する側）で温度差が発生する。そのため、レジストＲｂｂの粘度が、ソースドレイン形成層１５ａの露出する側で相対的に低くなると共に、ｎ＋アモルファスシリコン膜１４の露出する側で相対的に高くなるので、図８及び図９に示すように、レジストＲｂｂの外方側への広がりが抑制されると共に、レジストＲｂｂの内方側への広がりが促進されることにより、外方側への広がりが抑制されたレジストＲｂｃが形成される。これに対して、レジストＲｂａの薄膜部Ｔａの下方に配置する金属膜１５が仮に除去された場合、すなわち、リフロー処理を行う前にレジストＲｒａからｎ＋アモルファスシリコン膜１４ｒが全面で露出する比較例１の製造方法（図１７参照）では、レジストＲｒａから露出する外方側及び内方側で温度差が発生せずに、図１７（ｂ）に示すように、変形後のレジストＲｒｂが外方側に広がり、レジストＲｒｂがソース電極１５ｒａ及びドレイン電極１５ｒｂよりもかなり突出してしまう。なお、図１７（ａ）は、比較例１のＴＦＴ基板の製造工程におけるリフロー処理を行う前の基板の状態を模式的に示す平面図であり、図１７（ｂ）は、そのリフロー工程を行った後の基板の状態を模式的に示す平面図である。
【００４４】
＜第２エッチング工程＞
上記リフロー工程で形成されたレジストＲｂｃから露出する真性アモルファスシリコン膜１３及びｎ＋アモルファスシリコン膜１４の積層膜をドライエッチング又はウエットエッチングでエッチングすることにより、図５（ｃ）に示すように、真性アモルファスシリコン層１３ａ及びｎ＋アモルファスシリコン層形成層１４ａを形成する。
【００４５】
＜第３エッチング工程＞
上記第２エッチング工程で用いたレジストＲｂｃを、例えば、酸素プラズマを用いたアッシングにより除去した後に、ソースドレイン形成層１５ａをエッチング（ドライエッチング）で薄膜化することにより、図６（ａ）に示すように、ソース線１５ｂ（図１参照）、ソース電極１５ｂａ及びドレイン電極１５ｃを形成し、ソース電極１５ｂａ及びドレイン電極１５ｃから露出するｎ＋アモルファスシリコン層形成層１４ａをエッチングして、ｎ＋アモルファスシリコン層１４ｂを形成することにより、ＴＦＴ５ａ（図１０参照）を形成する。
【００４６】
ここで、図６（ａ）のＴＦＴ５ａに相当する図１０のＴＦＴ５ａでは、真性アモルファスシリコン層１３ａがソース電極１５ｂａ及びドレイン電極１５ｃ（ｎ＋アモルファスシリコン層１４ｂ）よりも僅かに突出しているものの、その突出量は、図１８の比較例１の製造方法で製造されたＴＦＴ５ｒにおけるソース電極１５ｒａ及びドレイン電極１５ｒｂ（ｎ＋アモルファスシリコン層１４ｒａ）に対する真性アモルファスシリコン層１３ｒの突出量よりも少なくなっている。なお、図１８は、比較例１のＴＦＴ基板の製造工程におけるＴＦＴ５ｒが形成された基板の状態を模式的に示す断面図である。
【００４７】
＜保護膜形成工程＞
まず、上記第３エッチング工程でＴＦＴ５ａが形成された基板全体に、図６（ｂ）に示すように、例えば、プラズマＣＶＤ法により、窒化シリコン膜や酸化シリコン膜などの絶縁膜１６を厚さ４０００Å程度で成膜する。なお、本実施形態では、絶縁膜１６として、無機絶縁膜を例示したが、例えば、アクリル系樹脂膜などの有機絶縁膜であってもよい。
【００４８】
続いて、絶縁膜１６が成膜された基板全体にスピンコーティング法により、感光性樹脂膜を厚さ２μｍ程度で塗布及びプリベークした後に、３枚目のフォトマスク（不図示）を用いる露光、現像及びポストベークすることにより、図６（ｃ）に示すように、レジストＲｃを形成する。
【００４９】
さらに、レジストＲｃから露出する絶縁膜１６をドライエッチング又はウエットエッチングでエッチングすることにより、絶縁膜１６にコンタクトホール１６ａｃａ及び１６ａｃｃを形成すると共に、レジストＲｃから露出する絶縁膜１６及びその下方に配置するゲート絶縁膜１２の積層膜をドライエッチング又はウエットエッチングでエッチングすることにより、ゲート絶縁膜１２及び絶縁膜１６の積層膜にコンタクトホール１６ａｃｂを形成して、図７（ａ）に示すように、保護膜１６ａ及びゲート絶縁膜１２ａを形成した後に、例えば、酸素プラズマを用いたアッシングによりレジストＲｃを除去する。
【００５０】
＜画素電極形成工程＞
まず、上記保護膜形成工程で保護膜１６ａが形成された基板全体に、図７（ｂ）に示すように、例えば、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜や酸化錫などの透明導電膜１７を厚さ１０００Å程度で成膜する。
【００５１】
続いて、透明導電膜１７が成膜された基板全体にスピンコーティング法により、感光性樹脂膜を厚さ２μｍ程度で塗布及びプリベークした後に、４枚目のフォトマスク（不図示）を用いる露光、現像及びポストベークすることにより、図７（ｃ）に示すように、レジストＲｄを形成する。
【００５２】
さらに、レジストＲｄから露出する透明導電膜１７をドライエッチング又はウエットエッチングでエッチングすることにより、透明導電膜１７をパターニングして、図２に示すように、画素電極１７ａ、ゲート入力端子１７ｂ及びソース入力端子１７ｃを形成した後に、例えば、酸素プラズマを用いたアッシングによりレジストＲｄを除去する。
【００５３】
以上のようにして、ＴＦＴ基板２０を製造することができる。
【００５４】
以上説明したように、本実施形態のＴＦＴ基板２０の製造方法によれば、第１エッチング工程において、レジスト形成工程で形成した薄膜部Ｔａ及び厚膜部Ｔｂにより構成されたレジストＲｂａから露出する金属膜１５をエッチングすることにより、ソースドレイン形成層１５ａが形成されるので、ソースドレイン形成層１５ａにより形成されるソース電極１５ｂａ及びドレイン電極１５ｃの真性アモルファスシリコン層１３ａのチャネル領域Ｃに接しないパターンエッジの位置が決定される。そして、第１エッチング工程では、レジストＲｂａの薄膜部Ｔａを除去して、その下方に配置する金属膜１５の上層部がエッチングされるので、ソースドレイン形成層１５ａがレジストＲｂｂから露出することになり、第１エッチング工程を行った後には、ソースドレイン形成層１５ａの（上面の）一部及びｎ＋アモルファスシリコン膜１４の一部がレジストＲｂｂから露出することになる。そのため、リフロー工程において、基板表面がリフロー処理前の温度よりも高温の有機溶剤の蒸気Ｓに曝露されると、レジストＲｂｂから露出するソースドレイン形成層１５ａの一部（内方側）が相対的に高温になると共に、レジストＲｂｂから露出するｎ＋アモルファスシリコン膜１４の一部（外方側）が相対的に低温になり、レジストＲｂｂから露出する外方側及び内方側で温度差が発生して、その温度差に基づいて、レジストＲｂｂの粘度が、ソースドレイン形成層１５ａの露出する部分側で相対的に低くなると共に、ｎ＋アモルファスシリコン膜１４の露出する部分側が相対的に高くなるので、レジストＲｂｂのｎ＋アモルファスシリコン膜１４の露出する部分側（外方）への広がりを抑制することができると共に、レジストＲｂｂのソースドレイン形成層１５ａの露出する部分側（内方）への広がりを促進することができる。ここで、相対的に低粘度（高流動性）のレジストＲｂｂがソースドレイン形成層１５ａの露出する上面部分（内方）に移動する際に、ｎ＋アモルファスシリコン膜１４の露出する部分側の相対的に高粘度（低流動性）のレジストが内方に引き寄せられることになるので、レジストＲｂｂの外方への広がりをいっそう抑制することができる。そして、第２エッチング工程では、レフロー処理で変形させたレジストＲｂｃから露出する真性アモルファスシリコン膜１３及びｎ＋アモルファスシリコン膜１４の積層膜をエッチングして、真性アモルファスシリコン層１３ａ及びｎ＋アモルファスシリコン層形成層１４ａを形成するので、真性アモルファスシリコン層１３ａのそのチャネル領域Ｃに接しないパターンエッジの位置が、外方への広がりが抑制されたレジストＲｂｃにより決定される。そのため、ソース電極１５ｂａ及びドレイン電極１５ｃの真性アモルファスシリコン層１３ａのチャネル領域Ｃに接しないパターンエッジと、真性アモルファスシリコン層１３ａのそのチャネル領域Ｃに接しないパターンエッジとがほぼ一致して、ソース電極１５ｂａ及びドレイン電極１５ｃのパターンエッジに対する真性アモルファスシリコン層１３ａのパターンエッジの突出を抑制することができるので、寄生容量の増加を抑制することができる。なお、ｎ＋アモルファスシリコン層形成層１４ａにより形成されるｎ＋アモルファスシリコン層１４ｂのパターンエッジの位置は、第３エッチング工程におけるソース電極１５ｂａ及びドレイン電極１５ｃをマスクとするエッチングにより決定されるので、ソース電極１５ｂａ及びドレイン電極１５ｃのパターンエッジの位置にほぼ一致することになる。これにより、リフロー処理を行う前のレジストＲｂｂから露出する膜の材質を内方側（チャネル領域Ｃが配置される領域）及び外方側（ＴＦＴ５ａが形成されない領域）で異ならせるだけで、レジストＲｂｂの外方の広がりを抑制すると共に、レジストＲｂｂの内方の広がりを促進して、レジストＲｂｂの広がりを制御することができるので、レジストＲｂｂの広がりを容易に制御して、寄生容量の増加を抑制することができる。
【００５５】
《発明の実施形態２》
図１１〜図１５は、本発明に係るＴＦＴ基板の製造方法の実施形態２を示している。具体的に、図１１〜図１３は、本実施形態のＴＦＴ基板２０の製造工程を連続的に断面で示す説明図である。また、図１４は、本実施形態のＴＦＴ基板の製造工程におけるリフロー工程を模式的に示す断面図である。さらに、図１５は、本実施形態のＴＦＴ基板の製造工程における光の照射方法を模式的に示す断面図である。なお、以下の各実施形態において、図１〜図１０と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００５６】
上記実施形態１では、リフロー処理を行う前のレジストから露出する膜の比熱の差を利用する製造方法を例示したが、本実施形態では、リフロー処理を行う前のレジストから露出する膜の赤外線吸収率の差を利用する製造方法を例示する。なお、本実施形態の製造方法は、ゲート電極形成工程、レジスト形成工程、第１エッチング工程、リフロー工程、第２エッチング工程、第３エッチング工程、保護膜形成工程及び画素電極形成工程を備えるが、ゲート電極形成工程、第２エッチング工程、第３エッチング工程、保護膜形成工程及び画素電極形成工程については、上記実施形態１の同じ名称の工程と実質的に同じであるので、レジスト形成工程〜第３エッチング工程を中心に説明する。
【００５７】
＜レジスト形成工程＞
まず、上記実施形態１のレジスト形成工程でゲート絶縁膜１２、真性アモルファスシリコン膜１３及びｎ＋アモルファスシリコン膜１４が積層された基板全体に、図１１（ａ）に示すように、例えば、スパッタリング法により、シリコン（１％〜５％程度）より赤外線吸収率の高いアルミニウム（１０％〜４０％程度）などの金属膜２５を厚さ５０００Å程度で成膜する。
【００５８】
続いて、ゲート絶縁膜１２、真性アモルファスシリコン膜１３、ｎ＋アモルファスシリコン膜１４及び金属膜２５が積層された基板全体に、図１１（ｂ）に示すように、例えば、スピンコーティング法により、感光性樹脂膜Ｒを厚さ２．０μｍ程度で塗布及びプリベークする。その後、２枚目のハーフトーンのフォトマスク（不図示）を用いる露光、現像及びポストベークすることにより、図１１（ｃ）に示すように、チャネル領域Ｃとなる領域に重なる部分が相対的に薄くなった薄膜部Ｔａ（厚さ１．０μｍ程度）、並びにソース線（不図示）、ソース電極２５ｂａ及びドレイン電極２５ｃとなる部分が相対的に厚くなった厚膜部Ｔｂ（厚さ２．０μｍ程度）により構成されたレジストＲｂａを形成する。
【００５９】
＜第１エッチング工程＞
上記レジストパターン形成工程で形成されたレジストＲｂｂから露出する金属膜２５をドライエッチングでエッチングすると共に、ドライエッチングによるレジストＲｂｂの薄膜化により薄膜部Ｔａを除去して、薄膜部Ｔａの下方に配置していた金属膜２５の上層部（厚さ４０００Å程度）をドライエッチングでエッチングすることにより、図１２（ａ）に示すように、ソースドレイン形成層２５ａを形成する。
【００６０】
＜リフロー工程＞
上記第１エッチング工程で薄膜部Ｔａが除去されたレジストＲｂｂに赤外線ランプＬａからの赤外線Ｉｒを照射しながら、例えば、プロピレングリコールモノメチルエーテルなどの有機溶剤の蒸気Ｓに曝露して、レジストＲｂｂに対してリフロー処理を行うことにより、レジストＲｂｂから露出するソースドレイン形成層２５ａを覆うようにレジストＲｂｂを変形させて、図１２（ｂ）に示すように、レジストＲｂｃを形成する。なお、赤外線ランプＬａは、防爆仕様であるものが好ましく、赤外線ランプＬａと有機溶剤の蒸気Ｓが導入される領域とは、赤外線Ｉｒが透過する石英ガラス窓やセラミックガラス窓などによって分離されていることが好ましい。
【００６１】
ここで、レジストＲｂｂから露出するソースドレイン形成層２５ａは、レジストＲｂｂから露出するｎ＋アモルファスシリコン膜１４よりも赤外線吸収率が高いので、レジストＲｂｂから露出するソースドレイン形成層２５ａが相対的に高温になると共に、レジストＲｂｂから露出するｎ＋アモルファスシリコン膜１４が相対的に低温になるように、レジストＲｂｂから露出する外方側（ｎ＋アモルファスシリコン膜１４が露出する側）及び内方側（ソースドレイン形成層２５ａが露出する側）で温度差が発生する。そのため、レジストＲｂｂの粘度が、ソースドレイン形成層２５ａの露出する側で相対的に低くなると共に、ｎ＋アモルファスシリコン膜１４の露出する側で相対的に高くなるので、図１４に示すように、レジストＲｂｂの外方側への広がりが抑制されると共に、レジストＲｂｂの内方側への広がりが促進されることにより、外方側への広がりが抑制されたレジストＲｂｃが形成される。そして、このリフロー処理では、赤外線Ｉｒを、図１５に示すように、基板全体に照射すればよいので、例えば、特許文献１に開示された技術を利用した図１９に示す比較例２の製造方法のように、ソース電極１５ｒｃ及び１５ｒｄの間に配置して、レジストＲｒｃから露出するｎ＋アモルファスシリコン膜１４の表面に紫外線ランプＬｒからの紫外線Ｕを局部的に照射するためのマスクＭなどを準備する必要がない。なお、図１９は、比較例２のＴＦＴ基板の製造工程における光の照射方法を模式的に示す断面図である。
【００６２】
＜第２エッチング工程＞
上記リフロー工程で形成されたレジストＲｂｃから露出する真性アモルファスシリコン膜１３及びｎ＋アモルファスシリコン膜１４の積層膜をドライエッチング又はウエットエッチングでエッチングすることにより、図１３（ａ）に示すように、真性アモルファスシリコン層１３ａ及びｎ＋アモルファスシリコン層形成層１４ａを形成する。
【００６３】
＜第３エッチング工程＞
上記第２エッチング工程で用いたレジストＲｂｃを、例えば、酸素プラズマを用いたアッシングにより除去した後に、ソースドレイン形成層２５ａをエッチング（ドライエッチング）で薄膜化することにより、図１３（ｂ）に示すように、ソース線（不図示）、ソース電極２５ｂａ及びドレイン電極２５ｃを形成し、ソース電極２５ｂａ及びドレイン電極２５ｃから露出するｎ＋アモルファスシリコン層形成層１４ａをエッチングして、ｎ＋アモルファスシリコン層１４ｂを形成することにより、ＴＦＴ５ｂを形成する。
【００６４】
その後、上記実施形態１と同様に、保護膜形成工程及び画素電極形成工程を行うことにより、本実施形態のＴＦＴ基板を製造することができる。
【００６５】
以上説明したように、本実施形態のＴＦＴ基板の製造方法によれば、第１エッチング工程において、レジスト形成工程で形成した薄膜部Ｔａ及び厚膜部Ｔｂにより構成されたレジストＲｂａから露出する金属膜２５をエッチングすることにより、ソースドレイン形成層２５ａが形成されるので、ソースドレイン形成層２５ａにより形成されるソース電極２５ｂａ及びドレイン電極２５ｃの真性アモルファスシリコン層１３ａのチャネル領域Ｃに接しないパターンエッジの位置が決定される。そして、第１エッチング工程では、レジストＲｂａの薄膜部Ｔａを除去して、その下方に配置する金属膜２５の上層部がエッチングされるので、ソースドレイン形成層２５ａがレジストＲｂｂから露出することになり、第１エッチング工程を行った後には、ソースドレイン形成層２５ａの（上面の）一部及びｎ＋アモルファスシリコン膜１４の一部がレジストＲｂｂから露出することになる。そのため、リフロー工程において、基板表面に赤外線Ｉｒが照射されると、レジストＲｂｂから露出するソースドレイン形成層２５ａの一部（内方側）が相対的に高温になると共に、レジストＲｂｂから露出するｎ＋アモルファスシリコン膜１４の一部（外方側）が相対的に低温になり、レジストＲｂｂから露出する外方側及び内方側で温度差が発生して、その温度差に基づいて、レジストＲｂｂの粘度が、ソースドレイン形成層２５ａの露出する部分側で相対的に低くなると共に、ｎ＋アモルファスシリコン膜１４の露出する部分側が相対的に高くなるので、レジストＲｂｂのｎ＋アモルファスシリコン膜１４の露出する部分側（外方）への広がりを抑制することができると共に、レジストＲｂｂのソースドレイン形成層２５ａの露出する部分側（内方）への広がりを促進することができる。ここで、相対的に低粘度（高流動性）のレジストＲｂｂがソースドレイン形成層２５ａの露出する上面部分（内方）に移動する際に、ｎ＋アモルファスシリコン膜１４の露出する部分側の相対的に高粘度（低流動性）のレジストが内方に引き寄せられることになるので、レジストＲｂｂの外方への広がりをいっそう抑制することができる。そして、第２エッチング工程では、レフロー処理で変形させたレジストＲｂｃから露出する真性アモルファスシリコン膜１３及びｎ＋アモルファスシリコン膜１４の積層膜をエッチングして、真性アモルファスシリコン層１３ａ及びｎ＋アモルファスシリコン層形成層１４ａを形成するので、真性アモルファスシリコン層１３ａのそのチャネル領域Ｃに接しないパターンエッジの位置が、外方への広がりが抑制されたレジストＲｂｃにより決定される。そのため、ソース電極２５ｂａ及びドレイン電極２５ｃの真性アモルファスシリコン層１３ａのチャネル領域Ｃに接しないパターンエッジと、真性アモルファスシリコン層１３ａのそのチャネル領域Ｃに接しないパターンエッジとがほぼ一致して、ソース電極２５ｂａ及びドレイン電極２５ｃのパターンエッジに対する真性アモルファスシリコン層１３ａのパターンエッジの突出を抑制することができるので、寄生容量の増加を抑制することができる。なお、ｎ＋アモルファスシリコン層形成層１４ａにより形成されるｎ＋アモルファスシリコン層１４ｂのパターンエッジの位置は、第３エッチング工程におけるソース電極２５ｂａ及びドレイン電極２５ｃをマスクとするエッチングにより決定されるので、ソース電極２５ｂａ及びドレイン電極２５ｃのパターンエッジの位置にほぼ一致することになる。これにより、上記実施形態１と同様に、リフロー処理を行う前のレジストＲｂｂから露出する膜の材質を内方側（チャネル領域Ｃが配置される領域）及び外方側（ＴＦＴ５ｂが形成されない領域）で異ならせるだけで、レジストＲｂｂの外方の広がりを抑制すると共に、レジストＲｂｂの内方の広がりを促進して、レジストＲｂｂの広がりを制御することができるので、レジストＲｂｂの広がりを容易に制御して、寄生容量の増加を抑制することができる。
【００６６】
《発明の実施形態３》
図１６は、本実施形態のＴＦＴ基板の製造工程を断面で示す説明図である。
【００６７】
上記実施形態２では、赤外線を照射しながら有機溶剤の蒸気を曝露するリフロー処理を行う製造方法を例示したが、本実施形態では、赤外線を照射した後に、有機溶剤の蒸気を曝露するリフロー処理を行う製造方法を例示する。
【００６８】
具体的には、まず、上記実施形態２の第１エッチング工程で薄膜部Ｔａが除去されたレジストＲｂｂに対して、図１６（ａ）に示すように、赤外線ランプＬａからの赤外線Ｉｒを瞬間的に（５秒程度）照射する。ここで、レジストＲｂｂから露出するソースドレイン形成層２５ａは、レジストＲｂｂから露出するｎ＋アモルファスシリコン膜１４よりも赤外線吸収率が高いので、レジストＲｂｂから露出するソースドレイン形成層２５ａが相対的に高温になると共に、レジストＲｂｂから露出するｎ＋アモルファスシリコン膜１４が相対的に低温になるように、レジストＲｂｂから露出する外方側（ｎ＋アモルファスシリコン膜１４が露出する側）及び内方側（ソースドレイン形成層２５ａが露出する側）で温度差が発生する。なお、赤外線ランプＬａは、防爆仕様であるものが好ましく、赤外線ランプＬａと有機溶剤の蒸気Ｓが導入される領域とは、赤外線Ｉｒが透過する石英ガラス窓やセラミックガラス窓などによって分離されていることが好ましい。
【００６９】
続いて、赤外線Ｉｒが照射されたレジストＲｂｂを、例えば、プロピレングリコールモノメチルエーテルなどの有機溶剤の蒸気Ｓに曝露して、レジストＲｂｂに対してリフロー処理を行うことにより、レジストＲｂｂから露出するソースドレイン形成層２５ａを覆うようにレジストＲｂｂを変形させて、図１６（ｂ）に示すように、レジストＲｂｃを形成する。ここで、上述したレジストＲｂｂから露出する外方側及び内方側における温度差に基づいて、レジストＲｂｂの粘度が、ソースドレイン形成層２５ａの露出する側で相対的に低くなると共に、ｎ＋アモルファスシリコン膜１４の露出する側で相対的に高くなるので、レジストＲｂｂの外方側への広がりが抑制されると共に、レジストＲｂｂの内方側への広がりが促進されることにより、外方側への広がりが抑制されたレジストＲｂｃが形成される。
【００７０】
本実施形態のＴＦＴ基板の製造方法によれば、リフロー工程において、基板表面に赤外線Ｉｒが瞬間的に照射されると、基板表面が有機溶剤の蒸気Ｓに曝露される前に、レジストＲｂｂから露出するソースドレイン形成層２５ａの一部（内方側）が相対的に高温になると共に、レジストＲｂｂから露出するｎ＋アモルファスシリコン膜１４の一部（外方側）が相対的に低温になり、レジストＲｂｂから露出する外方側及び内方側で温度差が発生し、その後、基板表面が有機溶剤の蒸気Ｓに曝露されると、レジストＲｂｂの粘度が外方側よりも内方側で低くなるので、上記実施形態１及び２と同様に、リフロー処理を行う前のレジストＲｂｂから露出する膜の材質を内方側及び外方側で異ならせるだけで、レジストＲｂｂの外方の広がりを抑制すると共に、レジストＲｂｂの内方の広がりを促進して、レジストＲｂｂの広がりを制御することができ、レジストＲｂｂの広がりを容易に制御して、寄生容量の増加を抑制することができる。
【００７１】
なお、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
【産業上の利用可能性】
【００７２】
以上説明したように、本発明は、レジストのリフロー処理を用いるＴＦＴ基板を製造する方法において、レジストの広がりを容易に制御して、寄生容量の増加を抑制することができるので、レジストのリフロー処理を用いる電子素子の製造方法について有用である。
【符号の説明】
【００７３】
Ｃ チャネル領域
Ｉｒ 赤外線
Ｒ 感光性樹脂膜
Ｒｂａ，Ｒｂｂ，Ｒｂｃ レジスト
Ｓ 有機溶剤の蒸気
Ｔａ 薄膜部
Ｔｂ 厚膜部
５ａ，５ｂ ＴＦＴ
１０ 絶縁基板
１１ａａ ゲート電極
１２，１２ａ ゲート絶縁膜
１３ 真性アモルファスシリコン膜（第１半導体膜）
１３ａ 真性アモルファスシリコン層（第１半導体層）
１４ ｎ＋アモルファスシリコン膜（第２半導体膜）
１４ａ ｎ＋アモルファスシリコン層形成層（第２半導体層形成層）
１４ｂ ｎ＋アモルファスシリコン層（第２半導体層）
１５ 金属膜
１５ａ ソースドレイン形成層
１５ｂａ ソース電極
１５ｃ ドレイン電極
１６ 絶縁膜
１６ａ 保護膜
１６ａｃａ コンタクトホール
１７ａ 画素電極
２０ ＴＦＴ基板
【特許請求の範囲】
【請求項１】
基板に設けられたゲート電極と、
上記ゲート電極を覆うように設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された第１半導体層と、
上記第１半導体層上に設けられ、上記チャネル領域が露出するように配置された第２半導体層と、
上記第２半導体層上に設けられ、上記チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタが設けられた薄膜トランジスタ基板を製造する方法であって、
上記基板に上記ゲート電極を形成するゲート電極形成工程と、
上記形成されたゲート電極を覆うように、上記ゲート絶縁膜、上記第１半導体層となる第１半導体膜、上記第２半導体層となる第２半導体膜、並びに上記ソース電極及びドレイン電極となる金属膜を順に成膜した後に、該金属膜上に、上記チャネル領域となる領域に重なる部分が相対的に薄くなった薄膜部、並びに上記ソース電極及びドレイン電極となる部分が相対的に厚くなった厚膜部により構成されたレジストを形成するレジスト形成工程と、
上記レジストから露出する上記金属膜をエッチングすると共に、上記レジストの薄膜部を除去して該薄膜部の下方に配置する上記金属膜の上層部をエッチングすることにより、ソースドレイン形成層を形成する第１エッチング工程と、
上記薄膜部が除去されたレジストから露出する上記ソースドレイン形成層及び第２半導体膜の温度差に基づいて、該レジストの該露出するソースドレイン形成層側の粘度が相対的に低くなるように、該レジストに対して有機溶剤の蒸気でリフロー処理を行うことにより、該露出するソースドレイン形成層を覆うように該レジストを変形させるリフロー工程と、
上記変形させたレジストから露出する上記第１半導体膜及び第２半導体膜の積層膜をエッチングして、上記第１半導体層、及び上記第２半導体層となる第２半導体層形成層を形成する第２エッチング工程と、
上記第２エッチング工程で用いたレジストを除去した後に、上記ソースドレイン形成層をエッチングにより薄膜化して上記ソース電極及びドレイン電極を形成し、該形成されたソース電極及びドレイン電極から露出する上記第２半導体層形成層をエッチングして、上記第２半導体層を形成することにより、上記薄膜トランジスタを形成する第３エッチング工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記金属膜は、上記第２半導体膜よりも比熱が小さく、
上記リフロー工程では、上記リフロー処理の前の基板表面温度よりも高温の上記有機溶剤の蒸気で上記リフロー処理を行うことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項３】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記金属膜は、上記第２半導体膜よりも赤外線吸収率が高く、
上記リフロー工程では、赤外線を照射しながら、上記有機溶剤の蒸気で上記リフロー処理を行うことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項４】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記金属膜は、上記第２半導体膜よりも赤外線吸収率が高く、
上記リフロー工程では、赤外線を瞬間的に照射した後に、上記有機溶剤の蒸気で上記リフロー処理を行うことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項５】
請求項１乃至４の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
上記形成された薄膜トランジスタを覆うように絶縁膜を成膜した後に、該絶縁膜に該薄膜トランジスタのドレイン電極に到達するコンタクトホールを形成することにより、保護膜を形成する保護膜形成工程と、
上記保護膜上に上記コンタクトホールを介して上記ドレイン電極に接続された画素電極を形成する画素電極形成工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項６】
請求項１乃至５の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
上記レジスト形成工程では、上記金属膜上に感光性樹脂膜を成膜した後に、該感光性樹脂膜をハーフトーンで露光することにより、上記レジストを形成することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１】
基板に設けられたゲート電極と、
上記ゲート電極を覆うように設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された第１半導体層と、
上記第１半導体層上に設けられ、上記チャネル領域が露出するように配置された第２半導体層と、
上記第２半導体層上に設けられ、上記チャネル領域を介して互いに離間するように配置されたソース電極及びドレイン電極とを備えた薄膜トランジスタが設けられた薄膜トランジスタ基板を製造する方法であって、
上記基板に上記ゲート電極を形成するゲート電極形成工程と、
上記形成されたゲート電極を覆うように、上記ゲート絶縁膜、上記第１半導体層となる第１半導体膜、上記第２半導体層となる第２半導体膜、並びに上記ソース電極及びドレイン電極となる金属膜を順に成膜した後に、該金属膜上に、上記チャネル領域となる領域に重なる部分が相対的に薄くなった薄膜部、並びに上記ソース電極及びドレイン電極となる部分が相対的に厚くなった厚膜部により構成されたレジストを形成するレジスト形成工程と、
上記レジストから露出する上記金属膜をエッチングすると共に、上記レジストの薄膜部を除去して該薄膜部の下方に配置する上記金属膜の上層部をエッチングすることにより、ソースドレイン形成層を形成する第１エッチング工程と、
上記薄膜部が除去されたレジストから露出する上記ソースドレイン形成層及び第２半導体膜の温度差に基づいて、該レジストの該露出するソースドレイン形成層側の粘度が相対的に低くなるように、該レジストに対して有機溶剤の蒸気でリフロー処理を行うことにより、該露出するソースドレイン形成層を覆うように該レジストを変形させるリフロー工程と、
上記変形させたレジストから露出する上記第１半導体膜及び第２半導体膜の積層膜をエッチングして、上記第１半導体層、及び上記第２半導体層となる第２半導体層形成層を形成する第２エッチング工程と、
上記第２エッチング工程で用いたレジストを除去した後に、上記ソースドレイン形成層をエッチングにより薄膜化して上記ソース電極及びドレイン電極を形成し、該形成されたソース電極及びドレイン電極から露出する上記第２半導体層形成層をエッチングして、上記第２半導体層を形成することにより、上記薄膜トランジスタを形成する第３エッチング工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記金属膜は、上記第２半導体膜よりも比熱が小さく、
上記リフロー工程では、上記リフロー処理の前の基板表面温度よりも高温の上記有機溶剤の蒸気で上記リフロー処理を行うことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項３】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記金属膜は、上記第２半導体膜よりも赤外線吸収率が高く、
上記リフロー工程では、赤外線を照射しながら、上記有機溶剤の蒸気で上記リフロー処理を行うことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項４】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記金属膜は、上記第２半導体膜よりも赤外線吸収率が高く、
上記リフロー工程では、赤外線を瞬間的に照射した後に、上記有機溶剤の蒸気で上記リフロー処理を行うことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項５】
請求項１乃至４の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
上記形成された薄膜トランジスタを覆うように絶縁膜を成膜した後に、該絶縁膜に該薄膜トランジスタのドレイン電極に到達するコンタクトホールを形成することにより、保護膜を形成する保護膜形成工程と、
上記保護膜上に上記コンタクトホールを介して上記ドレイン電極に接続された画素電極を形成する画素電極形成工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項６】
請求項１乃至５の何れか１つに記載された薄膜トランジスタ基板の製造方法において、
上記レジスト形成工程では、上記金属膜上に感光性樹脂膜を成膜した後に、該感光性樹脂膜をハーフトーンで露光することにより、上記レジストを形成することを特徴とする薄膜トランジスタ基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
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【図８】
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【図１０】
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【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−６４８０９（Ｐ２０１２−６４８０９Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１０−２０８５２３（Ｐ２０１０−２０８５２３）
【出願日】平成２２年９月１６日（２０１０．９．１６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２２年９月１６日（２０１０．９．１６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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