薄膜トランジスタ基板の製造方法
【課題】透明導電膜にピンホール等の欠陥が生じたとしても金属導電膜の腐食を抑制し、透明導電膜と金属導電膜との間の導通を確実にとることが可能な薄膜トランジスタ基板の製造方法を提供すること。
【解決手段】金属導電膜としてのゲート端子１２１、ドレイン端子１２２上にＯＣ−ＳｉＮ膜１０９を形成し、ゲート端子１２１及びドレイン端子１２２が露出するようにコンタクトホールを形成し、コンタクトホールを介してゲート端子１２１及びドレイン端子１２２に接触するようにＩＴＯ膜を成膜してパターニングし、ＩＴＯ膜に対して酸化膜形成処理を行う。これにより、ＩＴＯ膜にピンホール等の欠陥が発生していた場合には、欠陥を介してＩＴＯ膜下のゲート端子１２１ドレイン端子１２２の一部が酸化されて酸化膜が形成される。
【解決手段】金属導電膜としてのゲート端子１２１、ドレイン端子１２２上にＯＣ−ＳｉＮ膜１０９を形成し、ゲート端子１２１及びドレイン端子１２２が露出するようにコンタクトホールを形成し、コンタクトホールを介してゲート端子１２１及びドレイン端子１２２に接触するようにＩＴＯ膜を成膜してパターニングし、ＩＴＯ膜に対して酸化膜形成処理を行う。これにより、ＩＴＯ膜にピンホール等の欠陥が発生していた場合には、欠陥を介してＩＴＯ膜下のゲート端子１２１ドレイン端子１２２の一部が酸化されて酸化膜が形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等に用いられる薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置は、画素基板と対向基板との間に液晶層が介在されて構成される。このうち、画素基板においては、金属導電膜からなるゲート電極、ソース電極及びドレイン電極を有する薄膜トランジスタ（ＴＦＴ）が形成される。このＴＦＴのソース電極（或いはドレイン電極）は、ＩＴＯ（インジウム錫酸化物）等の透明導電膜からなる画素電極に接続されている。また、対向基板においては、ガラス等の透明基板上にＩＴＯ等の透明導電膜からなる対向電極が形成されている。
【０００３】
近年、画素基板の製造工程数の削減等を目的として、薄膜トランジスタが形成される画素基板（薄膜トランジスタ基板）の最上層に画素電極を形成する、所謂トップＩＴＯ構造と呼ばれる薄膜トランジスタ基板についての提案が各種なされている（例えば特許文献１）。このようなトップＩＴＯ構造において、多層に引き回された配線間の電気的接続を確保する場合、異なる層間を貫通するようにコンタクトホールを形成し、コンタクトホールを介して基板上の異なる層に引き回された配線間（例えば、ソース（ドレイン）電極−画素電極間）の導電接続を行うようにしている。また、このような構造では、画素電極等の透明導電膜が、その下層の金属導電膜（ソース（ドレイン）電極）を腐食等から保護する保護膜としても機能する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１５７９１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、特許文献１等のような構造を有する薄膜トランジスタ基板において、金属導電膜の上層に形成されている透明導電膜にピンホール（細孔）等の欠陥が発生すると、例えば、透明導電膜のパターニングの際や製品出荷後の薄膜トランジスタ基板の使用中において、水分等の不純物が欠陥から金属導電膜の表面にまで浸入し、それに起因して金属導電膜が腐食される可能性があり得る。このような金属導電膜の腐食が発生すると、透明導電膜と金属導電膜との間で導通異常が生じてしまう。
【０００６】
本発明は、上記の事情に鑑みてなされたものであり、その課題は、透明導電膜にピンホール等の欠陥が生じたとしても金属導電膜の腐食を抑制し、透明導電膜と金属導電膜との間の導通を確実にとることが可能な薄膜トランジスタ基板の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
請求項１に記載された本発明の薄膜トランジスタ基板の製造方法は、金属からなる第１の導電膜上に絶縁膜を形成する工程と、前記絶縁膜に、前記第１の導電膜が露出するようにコンタクトホールを形成する工程と、前記コンタクトホールを介して前記第１の導電膜に接触するように、前記金属とは異なる材料からなる第２の導電膜を前記第１の導電膜上及び前記絶縁膜上に成膜する工程と、前記金属が酸化する所定の処理を前記第２の導電膜に施す工程と、を有すること、を特徴とするものである。
【０００８】
請求項２の発明は、請求項１に記載の薄膜トランジスタ基板の製造方法であって、前記所定の処理は、Ｏ３水溶液を塗布する処理であること、を特徴とするものである。
【０００９】
請求項３の発明は、請求項１に記載の薄膜トランジスタ基板の製造方法であって、前記所定の処理は、プラズマ処理であること、を特徴とするものである。
【００１０】
請求項４の発明は、請求項１乃至３の何れか１項に記載の薄膜トランジスタ基板の製造方法であって、前記所定の処理を前記第２の導電膜に施す工程では、前記第１の導電膜のうち、前記第２の導電膜から露出した領域に酸化膜が形成されること、を特徴とするものである。
【００１１】
請求項５の発明は、請求項１乃至４の何れか１項に記載の薄膜トランジスタ基板の製造方法であって、前記所定の処理を前記第２の導電膜に施す工程では、前記コンタクトホールの形成領域に対応する前記第２の導電膜に発生したピンホールから露出した前記第１の導電膜に酸化膜が形成されること、を特徴とするものである。
【００１２】
請求項６の発明は、請求項１乃至５の何れか１項に記載の薄膜トランジスタ基板の製造方法であって、前記コンタクトホールを形成する工程に次いで、前記コンタクトホールを形成するために前記絶縁膜に行ったパターニングによって前記第１の導電膜に形成された変質層を除去する工程をさらに有すること、を特徴とするものである。
【００１３】
請求項７の発明は、請求項６に記載の薄膜トランジスタ基板の製造方法であって、前記変質層を除去する工程は、ＨＮＯ３、ＨＣｌ、Ｈ２Ｏの混合溶液によって行われること、を特徴とするものである。
【００１４】
請求項８の発明は、請求項１乃至７の何れか１項に記載の薄膜トランジスタ基板の製造方法であって、前記第１の導電膜は、薄膜トランジスタに信号を供給するためのゲート駆動部に設けられたゲート端子又はドレイン駆動部に設けられたドレイン端子を形成していること、を特徴とするものである。
【００１５】
請求項９の発明は、請求項１乃至７の何れか１項に記載の薄膜トランジスタ基板の製造方法であって、前記第１の導電膜は、薄膜トランジスタのドレイン電極又はソース電極を形成していること、を特徴とするものである。
【００１６】
請求項１０の発明は、請求項８に記載の薄膜トランジスタ基板の製造方法であって、前記所定の処理を施す工程に次いで、前記第２の導電膜をパターニングして端子保護膜を形成する工程をさらに有すること、を特徴とするものである。
【００１７】
請求項１１の発明は、請求項９に記載の薄膜トランジスタ基板の製造方法であって、前記所定の処理を施す工程に次いで、前記第２の導電膜をパターニングして画素電極を形成する工程をさらに有すること、を特徴とするものである。
【００１８】
請求項１２の発明は、請求項１乃至１１の何れか１項に記載の薄膜トランジスタ基板の製造方法であって、前記金属とは、Ａｌ、Ａｌ合金、Ｍｏ、Ｍｏ合金、Ｃｒ又はＣｒ合金の何れかであること、を特徴とするものである。
【００１９】
請求項１３の発明は、請求項１乃至１２の何れか１項に記載の薄膜トランジスタ基板の製造方法であって、前記第２の導電膜は、ＩＴＯからなること、を特徴とするものである。
【発明の効果】
【００２０】
本発明によれば、透明導電膜にピンホール等の欠陥が生じたとしても金属導電膜の腐食を抑制し、透明導電膜と金属導電膜との間の導通を確実にとることが可能である。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係る薄膜トランジスタ基板を有してなる液晶表示パネルの概略構成を示す図である。
【図２】ＴＦＴ部の製造工程を示した図１のＩＩ−ＩＩ切断線からみた拡大断面図である。
【図３】端子部の製造工程を示した図１のＩＩＩ−ＩＩＩ切断線及びＩＩＩ’−ＩＩＩ’切断線からみた拡大断面図である。
【図４】本発明の一実施形態の効果について説明する図である。
【図５】本発明の一実施形態における薄膜トランジスタ基板の製造方法の変形例を示す図である。
【図６】多数の金属導電膜が積層されている場合への本発明の一実施形態の適用例を示す図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の実施形態を説明する。
図１は、本発明の一実施形態に係る薄膜トランジスタ基板を有してなる液晶表示パネルの概略構成を示す図である。
【００２３】
図１に示す液晶表示パネルは、画素基板と対向基板との間に液晶が介在されて構成されている。
【００２４】
薄膜トランジスタ基板の例としての画素基板には、複数のゲート電極線Ｇと複数のドレイン電極線Ｄとが交差するように延伸配設されている。そして、ゲート電極線Ｇとドレイン電極線Ｄとの各交点に対応した位置には画素電極Ｐｉｘが配置されている。画素電極Ｐｉｘは、例えばＩＴＯ（インジウム錫酸化物）等の透明導電膜で構成されており、図１の拡大図１で示すようにして、スイッチング素子としての薄膜トランジスタ（ＴＦＴ）のソース電極Ｓに接続されている。
【００２５】
ここで、本実施形態における画素基板はトップＩＴＯ構造を有している。トップＩＴＯ構造とは、多層基板の最上層に導電膜としてのＩＴＯを形成してなる構造である。このようなトップＩＴＯ構造において、画素電極Ｐｉｘとソース電極ＳとはコンタクトホールＨ１を介して導電接続される。
【００２６】
また、対向基板は、画素基板と対向するように配置されている。この対向基板にはコモン電極ＣＯＭが形成されている。画素基板と対向基板とは図示しないシール材によって接着され、またこのシール材によって画素基板と対向基板との間から液晶が漏れ出さないように封止されている。
このようにして画素電極Ｐｉｘとコモン電極ＣＯＭと画素電極Ｐｉｘ及びコモン電極の間に介在する液晶層とによって１つの表示画素ＰＩＸが構成されている。
【００２７】
ドレイン電極線Ｄは、表示画素ＰＩＸが２次元配列されてなる液晶表示パネルの表示部から引き回され、図示しないドレインドライバ（ドレイン駆動部）に接続されている。ドレイン電極線Ｄとドレインドライバとを接続する端子部（ドレイン端子部）には、図１の拡大図２で示すようにしてドレイン電極線Ｄを露出させるための開口Ｈ２が形成されている。この開口Ｈ２を介して端子部にはドレイン電極線Ｄの表面を保護するための端子保護膜としてのＩＴＯが形成されている。
【００２８】
ゲート電極線Ｇは、表示画素ＰＩＸが２次元配列されてなる液晶表示パネルの表示部から引き回され、図示しないゲートドライバ（ゲート駆動部）に接続されている。ゲート電極線Ｇとゲートドライバとを接続する端子部（ゲート端子部）には、図１の拡大図３で示すようにしてゲート電極線Ｇを露出させるための開口Ｈ３が形成されている。この開口Ｈ３を介して端子部にはゲート電極線Ｇの表面を保護するための端子保護膜としてのＩＴＯが形成されている。
【００２９】
以下、本実施形態における薄膜トランジスタ基板としての画素基板の製造方法について説明する。図２〜図５は、本実施形態に係る薄膜トランジスタ基板としての画素基板の製造方法について示した図である。なお、図２はＴＦＴ部の製造工程を示した図１のＩＩ−ＩＩ切断線からみた拡大断面図である。図３は端子部の製造工程を示した図１のＩＩＩ−ＩＩＩ切断線及びＩＩＩ’−ＩＩＩ’切断線からみた拡大断面図である。本実施形態の製造方法において製造されるＴＦＴは、逆スタガ構造（ゲート電極を下層側に、ドレイン電極及びソース電極を上層側に形成してなる構造）のＴＦＴである。
【００３０】
まず、第１工程として、透明基板（ガラス基板）１００上にスパッタ法を用いて金属導電膜を成膜する。この金属導電膜としては、例えばＣｒ（クロム）又はその合金、Ｍｏ（モリブデン）又はその合金、Ａｌ（アルミニウム）又はその合金の何れかが考えられる。その後、ガラス基板１００上の金属導電膜にフォトレジストを塗布し、フォトリソグラフィー法により各種電極パターンを形成する。例えばドライエッチングにより、フォトレジストが塗布されていない部分の金属薄膜が除去されて所定のパターンの電極が形成される。
【００３１】
このような第１工程により、図２（ａ）、図３（ａ）に示すようにして、ゲート電極１０１、ゲート端子１２１がそれぞれ形成される。なお、図２（ａ）、図３（ａ）においては、ゲート電極１０１と、ゲート端子１２１とがそれぞれ分離されているかのように図示されているが、実際にはこれらは図１に示したように連続してパターン形成されるものである。また、図示は省略しているが、第１工程により、ゲート電極１０１とゲート端子１２１とを接続するゲート電極線Ｇも、ゲート電極１０１、ゲート端子１２１とともに一体的に形成される。
【００３２】
次に、第２工程として、例えばプラズマＣＶＤ法により、例えばＧ−ＳｉＮ膜（ゲート絶縁膜用窒化シリコン膜）と、ｉ−Ｓｉ膜（中性のアモルファスシリコン膜）と、ＢＬ−ＳｉＮ膜（チャネル保護用窒化シリコン膜）とを連続成膜する。その後、ＢＬ−ＳｉＮ膜上にフォトレジストを塗布し、フォトリソグラフィー法によりＢＬ−ＳｉＮ膜を所定のパターンに加工する。
【００３３】
このような第２工程により、図２（ｂ）、図３（ｂ）に示すようにして、ゲート絶縁膜１０２、半導体膜１０３、ＢＬ層（チャネル保護層）１０４がそれぞれ形成される。半導体膜１０３がＴＦＴのチャネルとして機能する。また、ＢＬ層１０４は、後述のオーミックコンタクト層１０５のエッチングの際に半導体膜１０３を保護するための保護層である。
【００３４】
次に、第３工程として、ＮＨ４Ｆ（フッ化アンモニウム溶液）によって、第２工程の結果、露出状態となっている半導体膜１０３上に形成される自然酸化膜を除去した後、例えばプラズマＣＶＤ法によりｎ＋Ｓｉ膜（Ｎ型アモルファスシリコン膜）からなるオーミックコンタクト層を成膜する。なお、オーミックコンタクト層１０５は、半導体膜１０３とソース電極、ドレイン電極との間のオーミック接触を改善するために設けられる。オーミックコンタクト層１０５を形成した後、スパッタ法を用いてオーミックコンタクト層１０５上にＣｒ又はその合金等の金属導電膜を成膜する。
【００３５】
ＴＦＴのソース電極Ｓとドレイン電極Ｄ等を同時加工するために、金属導電膜にフォトレジストを塗布し、例えばドライエッチングにより、金属薄膜を所定の電極パターンに加工する。このような工程により、ＴＦＴのドレイン電極１０６及びソース電極１０７、ドレイン端子１２２がそれぞれ形成される。なお、第３工程により、ドレイン電極１０６とドレイン端子１２２とを接続するドレイン電極線Ｄも、ドレイン電極１０６、ドレイン端子１２２とともに一体的に形成される。
【００３６】
ＴＦＴのドレイン電極１０６、ソース電極１０７及びドレイン端子１２２の形成後、これらの電極をマスクとしてオーミックコンタクト層１０５、半導体膜１０３のエッチングを行う。この際、ＴＦＴ部については、図２（ｃ）の参照符号１０８で示すように、オーミックコンタクト層１０５のみがエッチングされ、半導体膜１０３についてはＢＬ層１０４の働きによってエッチングされずに保護される。ＴＦＴ部以外については、図３（ｃ）に示すように、各電極によってマスクされている部分以外の半導体膜１０３、オーミックコンタクト層１０５が除去される。
【００３７】
次に、第４工程として、半導体膜１０３を含む画素基板の全体を保護するために、例えばプラズマＣＶＤ法によって第３工程において形成された各電極上とゲート絶縁膜１０２上にＯＣ−ＳｉＮ膜（オーバーコート用窒化シリコン膜）１０９を成膜する。その後、ＯＣ−ＳｉＮ膜１０９上にフォトレジストを塗布し、フォトリソグラフィー法によりコンタクトホールを形成する。本実施形態においては、図２（ｄ）、図３（ｄ）に示すように、ソース電極１０７、ゲート端子１２１、ドレイン端子１２２がそれぞれ露出されるようにＯＣ―ＳｉＮ膜１０９からゲート絶縁膜１０２にかけて連続したコンタクトホールを形成する。
【００３８】
ここで、コンタクトホールの形成のためのエッチングの際、コンタクトホールを介して露出されたソース電極１０７、ゲート端子１２１、ドレイン端子１２２といった金属導電膜の表面が、プラズマによるダメージを受けたり、エッチングガスにさらされたりして変質することがある。次に、このようにして金属導電膜の表面に形成された変質層を除去するための処理を行う。例えば、金属導電膜がＣｒの場合には、ＨＮＯ３（硝酸）、ＨＣｌ（塩酸）、Ｈ２Ｏ（水）の混合溶液を用いることによって変質層を除去することが可能である。このような変質層の除去を行うことにより、各金属導電膜の接触抵抗を下げ、後に成膜される透明導電膜と金属導電膜との導通を取りやすくすることが可能である。
【００３９】
次に、第５工程として、第４工程において形成したコンタクトホール中にスパッタ法でＩＴＯ膜（第２の導電膜）を成膜する。そして、成膜したＩＴＯ膜上にフォトレジストを塗布し、フォトリソグラフィー法により、所定のパターンにＩＴＯ膜を加工する。
【００４０】
このような第５工程により、図２（ｅ）、図３（ｅ）に示すようにして、画素電極１１０、ゲート端子１２１を保護する透明端子保護ＩＴＯ膜（端子保護膜）１２３、ドレイン端子１２２を保護する透明端子保護ＩＴＯ膜（端子保護膜）１２４が形成される。
【００４１】
次に、第６工程として、酸化膜形成処理を行う。この酸化膜形成処理について説明する。酸化膜形成処理とは、ＩＴＯ膜下に形成されている金属導電膜（第１の導電膜）に酸化膜を形成するための所定の処理である。なお、ここでは、酸化膜形成処理の例として、酸化剤としてのＯ３水溶液（オゾン水）を画素基板上に塗布するオゾン水処理を挙げる。オゾン水処理として、例えば、第５工程まで実施済みの画素基板の全体を揺動させつつ、図２（ｆ）、図３（ｆ）に示すようにして、画素基板の上から、シャワーやスプレー等を用いてオゾン水を塗布する。この他、オゾン水で満たした容器中に画素基板を浸し、その後に、この容器から画素基板を引き上げることによってオゾン水を塗布するディップ法等の各種の手法を用いてオゾン水を塗布するようにしても良い。
【００４２】
ここで、例えば、ゲート端子部を例に挙げて説明するが、図４（ａ）に示すように、透明端子保護ＩＴＯ膜１２３には、ピンホール（細孔）等の欠陥１２３ａが発生する可能性がある。このような欠陥１２３ａが発生すると、水分等の不純物が欠陥１２３ａから金属導電膜としてのゲート端子１２１に浸入し、その結果、ゲート端子１２１が腐食されてしまう可能性がある。透明端子保護ＩＴＯ膜１２３に対してゲート端子１２１が酸化するオゾン水処理を行うことにより、仮に透明端子保護ＩＴＯ膜１２３に欠陥１２３ａが発生していた場合には、この欠陥１２３ａからオゾン水がゲート端子１２１に浸入してゲート端子１２１の一部が酸化される。この結果、図４（ｂ）に示すように、欠陥１２３ａの部分に金属酸化膜１２１ａが形成される。この金属酸化膜１２１ａがバリアとなり、水分等の不純物のゲート端子１２１への浸入が防止される。図４（ｂ）では、ゲート端子１２１上において欠陥１２３ａ内に充填されるように金属酸化膜１２１ａを表したが、金属酸化膜１２１ａは、欠陥１２３ａ内において少なくともゲート端子１２１の表面全体を覆うように形成されていれば良い。
【００４３】
なお、図４は、ゲート端子１２１とゲート端子１２１に形成される透明端子保護ＩＴＯ膜１２３とに対する酸化膜形成処理の効果を示しているが、ソース電極１０７と画素電極１１０とに対する酸化膜形成処理の効果、ドレイン端子１２２とドレイン端子１２２に形成される透明端子保護ＩＴＯ膜１２４とに対する酸化膜形成処理の効果も同様である。
【００４４】
上述した第１工程から第６工程までの６工程により、本実施形態の画素基板が製造される。
【００４５】
以上説明したように、本実施形態によれば、金属導電膜上に透明導電膜が形成される構造を有する薄膜トランジスタ基板の製造方法において、金属導電膜上に透明導電膜をパターニングした後、酸化膜形成処理を行うようにしている。酸化膜形成処理により、仮に透明導電膜にピンホール（細孔）等の欠陥が発生していても、この欠陥を介して透明導電膜下の金属導電膜の一部が酸化されて酸化膜が形成される。このような酸化膜を形成するようにすることで、金属導電膜への水等の不純物の浸入を防止して、透明導電膜下の金属導電膜の腐食を防止することが可能である。これにより、透明導電膜と金属導電膜との導通を確実にとることが可能である。
【００４６】
ここで、上述した例においては、酸化膜形成処理として酸化剤（オゾン水）を塗布する例を示している。この他、酸化膜形成処理として、酸素ガスを注入しつつ、真空プラズマ処理を行って酸化膜を形成する真空プラズマ処理（Ｏ２プラズマ処理）や、常圧下でプラズマ処理を行って酸化膜を形成する常圧プラズマ処理を用いるようにしても良い。
【００４７】
また、上述した例においては、透明導電膜を成膜してパターニングを行ってから、酸化膜形成処理を行うようにしている。これに対し、透明導電膜のパターニングを、酸化膜形成処理の後に行うようにしても良い。この場合の製造工程を図５に示す。なお、図５は、ゲート端子１２１、ドレイン端子１２２の製造工程のみ示しているが、ＴＦＴ部の製造工程も図５で示す工程に準じて行われる。
【００４８】
第１工程〜第４工程までは、上述した図２、図３と同様に行われる。第４工程までを経てソース電極１０７、ゲート端子１２１、ドレイン端子１２２がそれぞれ露出されるようにＯＣ―ＳｉＮ膜１０９からゲート絶縁膜１０２にかけて連続したコンタクトホールが形成される。第４工程に次いで、第５工程として、図５（ａ）に示すように、第４工程において形成したコンタクトホール中にスパッタ法でＩＴＯ膜１２５を成膜する。ＩＴＯ膜１２５の成膜後、図５（ｂ）に示すようにして、成膜したＩＴＯ膜１２５にフォトレジストを塗布することなく酸化膜形成処理（例えばオゾン水処理）を行う。この酸化膜形成処理により、仮にＩＴＯ膜１２５にピンホール（細孔）等の欠陥が発生していた場合には、この欠陥を介してＩＴＯ膜１２５下の金属導電膜の一部が酸化されて酸化膜が形成される。
【００４９】
酸化膜形成処理の後、ＩＴＯ膜上にフォトレジストを塗布し、フォトリソグラフィー法により、所定のパターンにＩＴＯ膜を加工する。このような第６工程により、図５（ｃ）に示すようにして、ゲート端子１２１を保護する透明端子保護ＩＴＯ膜（端子保護膜）１２３、ドレイン端子１２２を保護する透明端子保護ＩＴＯ膜（端子保護膜）１２４が形成される。このような６工程により、本実施形態の画素基板が製造される。
【００５０】
図５で示した順序に従って画素基板を製造することにより、パターニングの際のエッチングにおいてエッチングガス等がＩＴＯ膜に発生した欠陥を介して金属導電膜に侵入することも防止できる。このため、透明導電膜と金属導電膜との導通をより確実にとることが可能である。
【００５１】
また、上述の例では、液晶表示装置の画素基板の製造方法に対しての本実施形態の適用例を説明している。実際には、本実施形態の技術は、薄膜トランジスタが実装される各種の基板の製造方法に対して適用可能である。なお、この場合には、複数の金属導電膜上に透明導電膜が積層されるような構造を有する薄膜トランジスタ基板に対して本実施形態の技術を適用することも考えられる。このような構造を有する場合の酸化膜形成処理は、最上層に形成されている透明導電膜に対してのみ行えば良い。例えば、図６は、４層の金属導電膜１３１〜１３４に透明導電膜１３５が積層されるような薄膜トランジスタ基板に、酸化膜形成処理を行う場合の例を示している。このような場合であっても、酸化膜形成処理は、図６に示すように、透明導電膜１３５の上から行うようにすれば良い。
【００５２】
以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【００５３】
さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。
【符号の説明】
【００５４】
１００…透明基板（ガラス基板）、１０１…ゲート電極、１０２…ゲート絶縁膜、１０３…半導体膜、１０４…ＢＬ層、１０５…オーミックコンタクト層、１０６…ドレイン電極、１０７…ソース電極（第１の導電膜）、１０９…ＯＣ−ＳｉＮ膜、１１０…画素電極、１２１…ゲート端子（第１の導電膜）、１２２…ドレイン端子（第１の導電膜）、１２３，１２４…透明端子保護ＩＴＯ膜(第２の導電膜、端子保護膜)
【技術分野】
【０００１】
本発明は、液晶表示装置等に用いられる薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置は、画素基板と対向基板との間に液晶層が介在されて構成される。このうち、画素基板においては、金属導電膜からなるゲート電極、ソース電極及びドレイン電極を有する薄膜トランジスタ（ＴＦＴ）が形成される。このＴＦＴのソース電極（或いはドレイン電極）は、ＩＴＯ（インジウム錫酸化物）等の透明導電膜からなる画素電極に接続されている。また、対向基板においては、ガラス等の透明基板上にＩＴＯ等の透明導電膜からなる対向電極が形成されている。
【０００３】
近年、画素基板の製造工程数の削減等を目的として、薄膜トランジスタが形成される画素基板（薄膜トランジスタ基板）の最上層に画素電極を形成する、所謂トップＩＴＯ構造と呼ばれる薄膜トランジスタ基板についての提案が各種なされている（例えば特許文献１）。このようなトップＩＴＯ構造において、多層に引き回された配線間の電気的接続を確保する場合、異なる層間を貫通するようにコンタクトホールを形成し、コンタクトホールを介して基板上の異なる層に引き回された配線間（例えば、ソース（ドレイン）電極−画素電極間）の導電接続を行うようにしている。また、このような構造では、画素電極等の透明導電膜が、その下層の金属導電膜（ソース（ドレイン）電極）を腐食等から保護する保護膜としても機能する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１５７９１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、特許文献１等のような構造を有する薄膜トランジスタ基板において、金属導電膜の上層に形成されている透明導電膜にピンホール（細孔）等の欠陥が発生すると、例えば、透明導電膜のパターニングの際や製品出荷後の薄膜トランジスタ基板の使用中において、水分等の不純物が欠陥から金属導電膜の表面にまで浸入し、それに起因して金属導電膜が腐食される可能性があり得る。このような金属導電膜の腐食が発生すると、透明導電膜と金属導電膜との間で導通異常が生じてしまう。
【０００６】
本発明は、上記の事情に鑑みてなされたものであり、その課題は、透明導電膜にピンホール等の欠陥が生じたとしても金属導電膜の腐食を抑制し、透明導電膜と金属導電膜との間の導通を確実にとることが可能な薄膜トランジスタ基板の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
請求項１に記載された本発明の薄膜トランジスタ基板の製造方法は、金属からなる第１の導電膜上に絶縁膜を形成する工程と、前記絶縁膜に、前記第１の導電膜が露出するようにコンタクトホールを形成する工程と、前記コンタクトホールを介して前記第１の導電膜に接触するように、前記金属とは異なる材料からなる第２の導電膜を前記第１の導電膜上及び前記絶縁膜上に成膜する工程と、前記金属が酸化する所定の処理を前記第２の導電膜に施す工程と、を有すること、を特徴とするものである。
【０００８】
請求項２の発明は、請求項１に記載の薄膜トランジスタ基板の製造方法であって、前記所定の処理は、Ｏ３水溶液を塗布する処理であること、を特徴とするものである。
【０００９】
請求項３の発明は、請求項１に記載の薄膜トランジスタ基板の製造方法であって、前記所定の処理は、プラズマ処理であること、を特徴とするものである。
【００１０】
請求項４の発明は、請求項１乃至３の何れか１項に記載の薄膜トランジスタ基板の製造方法であって、前記所定の処理を前記第２の導電膜に施す工程では、前記第１の導電膜のうち、前記第２の導電膜から露出した領域に酸化膜が形成されること、を特徴とするものである。
【００１１】
請求項５の発明は、請求項１乃至４の何れか１項に記載の薄膜トランジスタ基板の製造方法であって、前記所定の処理を前記第２の導電膜に施す工程では、前記コンタクトホールの形成領域に対応する前記第２の導電膜に発生したピンホールから露出した前記第１の導電膜に酸化膜が形成されること、を特徴とするものである。
【００１２】
請求項６の発明は、請求項１乃至５の何れか１項に記載の薄膜トランジスタ基板の製造方法であって、前記コンタクトホールを形成する工程に次いで、前記コンタクトホールを形成するために前記絶縁膜に行ったパターニングによって前記第１の導電膜に形成された変質層を除去する工程をさらに有すること、を特徴とするものである。
【００１３】
請求項７の発明は、請求項６に記載の薄膜トランジスタ基板の製造方法であって、前記変質層を除去する工程は、ＨＮＯ３、ＨＣｌ、Ｈ２Ｏの混合溶液によって行われること、を特徴とするものである。
【００１４】
請求項８の発明は、請求項１乃至７の何れか１項に記載の薄膜トランジスタ基板の製造方法であって、前記第１の導電膜は、薄膜トランジスタに信号を供給するためのゲート駆動部に設けられたゲート端子又はドレイン駆動部に設けられたドレイン端子を形成していること、を特徴とするものである。
【００１５】
請求項９の発明は、請求項１乃至７の何れか１項に記載の薄膜トランジスタ基板の製造方法であって、前記第１の導電膜は、薄膜トランジスタのドレイン電極又はソース電極を形成していること、を特徴とするものである。
【００１６】
請求項１０の発明は、請求項８に記載の薄膜トランジスタ基板の製造方法であって、前記所定の処理を施す工程に次いで、前記第２の導電膜をパターニングして端子保護膜を形成する工程をさらに有すること、を特徴とするものである。
【００１７】
請求項１１の発明は、請求項９に記載の薄膜トランジスタ基板の製造方法であって、前記所定の処理を施す工程に次いで、前記第２の導電膜をパターニングして画素電極を形成する工程をさらに有すること、を特徴とするものである。
【００１８】
請求項１２の発明は、請求項１乃至１１の何れか１項に記載の薄膜トランジスタ基板の製造方法であって、前記金属とは、Ａｌ、Ａｌ合金、Ｍｏ、Ｍｏ合金、Ｃｒ又はＣｒ合金の何れかであること、を特徴とするものである。
【００１９】
請求項１３の発明は、請求項１乃至１２の何れか１項に記載の薄膜トランジスタ基板の製造方法であって、前記第２の導電膜は、ＩＴＯからなること、を特徴とするものである。
【発明の効果】
【００２０】
本発明によれば、透明導電膜にピンホール等の欠陥が生じたとしても金属導電膜の腐食を抑制し、透明導電膜と金属導電膜との間の導通を確実にとることが可能である。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係る薄膜トランジスタ基板を有してなる液晶表示パネルの概略構成を示す図である。
【図２】ＴＦＴ部の製造工程を示した図１のＩＩ−ＩＩ切断線からみた拡大断面図である。
【図３】端子部の製造工程を示した図１のＩＩＩ−ＩＩＩ切断線及びＩＩＩ’−ＩＩＩ’切断線からみた拡大断面図である。
【図４】本発明の一実施形態の効果について説明する図である。
【図５】本発明の一実施形態における薄膜トランジスタ基板の製造方法の変形例を示す図である。
【図６】多数の金属導電膜が積層されている場合への本発明の一実施形態の適用例を示す図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の実施形態を説明する。
図１は、本発明の一実施形態に係る薄膜トランジスタ基板を有してなる液晶表示パネルの概略構成を示す図である。
【００２３】
図１に示す液晶表示パネルは、画素基板と対向基板との間に液晶が介在されて構成されている。
【００２４】
薄膜トランジスタ基板の例としての画素基板には、複数のゲート電極線Ｇと複数のドレイン電極線Ｄとが交差するように延伸配設されている。そして、ゲート電極線Ｇとドレイン電極線Ｄとの各交点に対応した位置には画素電極Ｐｉｘが配置されている。画素電極Ｐｉｘは、例えばＩＴＯ（インジウム錫酸化物）等の透明導電膜で構成されており、図１の拡大図１で示すようにして、スイッチング素子としての薄膜トランジスタ（ＴＦＴ）のソース電極Ｓに接続されている。
【００２５】
ここで、本実施形態における画素基板はトップＩＴＯ構造を有している。トップＩＴＯ構造とは、多層基板の最上層に導電膜としてのＩＴＯを形成してなる構造である。このようなトップＩＴＯ構造において、画素電極Ｐｉｘとソース電極ＳとはコンタクトホールＨ１を介して導電接続される。
【００２６】
また、対向基板は、画素基板と対向するように配置されている。この対向基板にはコモン電極ＣＯＭが形成されている。画素基板と対向基板とは図示しないシール材によって接着され、またこのシール材によって画素基板と対向基板との間から液晶が漏れ出さないように封止されている。
このようにして画素電極Ｐｉｘとコモン電極ＣＯＭと画素電極Ｐｉｘ及びコモン電極の間に介在する液晶層とによって１つの表示画素ＰＩＸが構成されている。
【００２７】
ドレイン電極線Ｄは、表示画素ＰＩＸが２次元配列されてなる液晶表示パネルの表示部から引き回され、図示しないドレインドライバ（ドレイン駆動部）に接続されている。ドレイン電極線Ｄとドレインドライバとを接続する端子部（ドレイン端子部）には、図１の拡大図２で示すようにしてドレイン電極線Ｄを露出させるための開口Ｈ２が形成されている。この開口Ｈ２を介して端子部にはドレイン電極線Ｄの表面を保護するための端子保護膜としてのＩＴＯが形成されている。
【００２８】
ゲート電極線Ｇは、表示画素ＰＩＸが２次元配列されてなる液晶表示パネルの表示部から引き回され、図示しないゲートドライバ（ゲート駆動部）に接続されている。ゲート電極線Ｇとゲートドライバとを接続する端子部（ゲート端子部）には、図１の拡大図３で示すようにしてゲート電極線Ｇを露出させるための開口Ｈ３が形成されている。この開口Ｈ３を介して端子部にはゲート電極線Ｇの表面を保護するための端子保護膜としてのＩＴＯが形成されている。
【００２９】
以下、本実施形態における薄膜トランジスタ基板としての画素基板の製造方法について説明する。図２〜図５は、本実施形態に係る薄膜トランジスタ基板としての画素基板の製造方法について示した図である。なお、図２はＴＦＴ部の製造工程を示した図１のＩＩ−ＩＩ切断線からみた拡大断面図である。図３は端子部の製造工程を示した図１のＩＩＩ−ＩＩＩ切断線及びＩＩＩ’−ＩＩＩ’切断線からみた拡大断面図である。本実施形態の製造方法において製造されるＴＦＴは、逆スタガ構造（ゲート電極を下層側に、ドレイン電極及びソース電極を上層側に形成してなる構造）のＴＦＴである。
【００３０】
まず、第１工程として、透明基板（ガラス基板）１００上にスパッタ法を用いて金属導電膜を成膜する。この金属導電膜としては、例えばＣｒ（クロム）又はその合金、Ｍｏ（モリブデン）又はその合金、Ａｌ（アルミニウム）又はその合金の何れかが考えられる。その後、ガラス基板１００上の金属導電膜にフォトレジストを塗布し、フォトリソグラフィー法により各種電極パターンを形成する。例えばドライエッチングにより、フォトレジストが塗布されていない部分の金属薄膜が除去されて所定のパターンの電極が形成される。
【００３１】
このような第１工程により、図２（ａ）、図３（ａ）に示すようにして、ゲート電極１０１、ゲート端子１２１がそれぞれ形成される。なお、図２（ａ）、図３（ａ）においては、ゲート電極１０１と、ゲート端子１２１とがそれぞれ分離されているかのように図示されているが、実際にはこれらは図１に示したように連続してパターン形成されるものである。また、図示は省略しているが、第１工程により、ゲート電極１０１とゲート端子１２１とを接続するゲート電極線Ｇも、ゲート電極１０１、ゲート端子１２１とともに一体的に形成される。
【００３２】
次に、第２工程として、例えばプラズマＣＶＤ法により、例えばＧ−ＳｉＮ膜（ゲート絶縁膜用窒化シリコン膜）と、ｉ−Ｓｉ膜（中性のアモルファスシリコン膜）と、ＢＬ−ＳｉＮ膜（チャネル保護用窒化シリコン膜）とを連続成膜する。その後、ＢＬ−ＳｉＮ膜上にフォトレジストを塗布し、フォトリソグラフィー法によりＢＬ−ＳｉＮ膜を所定のパターンに加工する。
【００３３】
このような第２工程により、図２（ｂ）、図３（ｂ）に示すようにして、ゲート絶縁膜１０２、半導体膜１０３、ＢＬ層（チャネル保護層）１０４がそれぞれ形成される。半導体膜１０３がＴＦＴのチャネルとして機能する。また、ＢＬ層１０４は、後述のオーミックコンタクト層１０５のエッチングの際に半導体膜１０３を保護するための保護層である。
【００３４】
次に、第３工程として、ＮＨ４Ｆ（フッ化アンモニウム溶液）によって、第２工程の結果、露出状態となっている半導体膜１０３上に形成される自然酸化膜を除去した後、例えばプラズマＣＶＤ法によりｎ＋Ｓｉ膜（Ｎ型アモルファスシリコン膜）からなるオーミックコンタクト層を成膜する。なお、オーミックコンタクト層１０５は、半導体膜１０３とソース電極、ドレイン電極との間のオーミック接触を改善するために設けられる。オーミックコンタクト層１０５を形成した後、スパッタ法を用いてオーミックコンタクト層１０５上にＣｒ又はその合金等の金属導電膜を成膜する。
【００３５】
ＴＦＴのソース電極Ｓとドレイン電極Ｄ等を同時加工するために、金属導電膜にフォトレジストを塗布し、例えばドライエッチングにより、金属薄膜を所定の電極パターンに加工する。このような工程により、ＴＦＴのドレイン電極１０６及びソース電極１０７、ドレイン端子１２２がそれぞれ形成される。なお、第３工程により、ドレイン電極１０６とドレイン端子１２２とを接続するドレイン電極線Ｄも、ドレイン電極１０６、ドレイン端子１２２とともに一体的に形成される。
【００３６】
ＴＦＴのドレイン電極１０６、ソース電極１０７及びドレイン端子１２２の形成後、これらの電極をマスクとしてオーミックコンタクト層１０５、半導体膜１０３のエッチングを行う。この際、ＴＦＴ部については、図２（ｃ）の参照符号１０８で示すように、オーミックコンタクト層１０５のみがエッチングされ、半導体膜１０３についてはＢＬ層１０４の働きによってエッチングされずに保護される。ＴＦＴ部以外については、図３（ｃ）に示すように、各電極によってマスクされている部分以外の半導体膜１０３、オーミックコンタクト層１０５が除去される。
【００３７】
次に、第４工程として、半導体膜１０３を含む画素基板の全体を保護するために、例えばプラズマＣＶＤ法によって第３工程において形成された各電極上とゲート絶縁膜１０２上にＯＣ−ＳｉＮ膜（オーバーコート用窒化シリコン膜）１０９を成膜する。その後、ＯＣ−ＳｉＮ膜１０９上にフォトレジストを塗布し、フォトリソグラフィー法によりコンタクトホールを形成する。本実施形態においては、図２（ｄ）、図３（ｄ）に示すように、ソース電極１０７、ゲート端子１２１、ドレイン端子１２２がそれぞれ露出されるようにＯＣ―ＳｉＮ膜１０９からゲート絶縁膜１０２にかけて連続したコンタクトホールを形成する。
【００３８】
ここで、コンタクトホールの形成のためのエッチングの際、コンタクトホールを介して露出されたソース電極１０７、ゲート端子１２１、ドレイン端子１２２といった金属導電膜の表面が、プラズマによるダメージを受けたり、エッチングガスにさらされたりして変質することがある。次に、このようにして金属導電膜の表面に形成された変質層を除去するための処理を行う。例えば、金属導電膜がＣｒの場合には、ＨＮＯ３（硝酸）、ＨＣｌ（塩酸）、Ｈ２Ｏ（水）の混合溶液を用いることによって変質層を除去することが可能である。このような変質層の除去を行うことにより、各金属導電膜の接触抵抗を下げ、後に成膜される透明導電膜と金属導電膜との導通を取りやすくすることが可能である。
【００３９】
次に、第５工程として、第４工程において形成したコンタクトホール中にスパッタ法でＩＴＯ膜（第２の導電膜）を成膜する。そして、成膜したＩＴＯ膜上にフォトレジストを塗布し、フォトリソグラフィー法により、所定のパターンにＩＴＯ膜を加工する。
【００４０】
このような第５工程により、図２（ｅ）、図３（ｅ）に示すようにして、画素電極１１０、ゲート端子１２１を保護する透明端子保護ＩＴＯ膜（端子保護膜）１２３、ドレイン端子１２２を保護する透明端子保護ＩＴＯ膜（端子保護膜）１２４が形成される。
【００４１】
次に、第６工程として、酸化膜形成処理を行う。この酸化膜形成処理について説明する。酸化膜形成処理とは、ＩＴＯ膜下に形成されている金属導電膜（第１の導電膜）に酸化膜を形成するための所定の処理である。なお、ここでは、酸化膜形成処理の例として、酸化剤としてのＯ３水溶液（オゾン水）を画素基板上に塗布するオゾン水処理を挙げる。オゾン水処理として、例えば、第５工程まで実施済みの画素基板の全体を揺動させつつ、図２（ｆ）、図３（ｆ）に示すようにして、画素基板の上から、シャワーやスプレー等を用いてオゾン水を塗布する。この他、オゾン水で満たした容器中に画素基板を浸し、その後に、この容器から画素基板を引き上げることによってオゾン水を塗布するディップ法等の各種の手法を用いてオゾン水を塗布するようにしても良い。
【００４２】
ここで、例えば、ゲート端子部を例に挙げて説明するが、図４（ａ）に示すように、透明端子保護ＩＴＯ膜１２３には、ピンホール（細孔）等の欠陥１２３ａが発生する可能性がある。このような欠陥１２３ａが発生すると、水分等の不純物が欠陥１２３ａから金属導電膜としてのゲート端子１２１に浸入し、その結果、ゲート端子１２１が腐食されてしまう可能性がある。透明端子保護ＩＴＯ膜１２３に対してゲート端子１２１が酸化するオゾン水処理を行うことにより、仮に透明端子保護ＩＴＯ膜１２３に欠陥１２３ａが発生していた場合には、この欠陥１２３ａからオゾン水がゲート端子１２１に浸入してゲート端子１２１の一部が酸化される。この結果、図４（ｂ）に示すように、欠陥１２３ａの部分に金属酸化膜１２１ａが形成される。この金属酸化膜１２１ａがバリアとなり、水分等の不純物のゲート端子１２１への浸入が防止される。図４（ｂ）では、ゲート端子１２１上において欠陥１２３ａ内に充填されるように金属酸化膜１２１ａを表したが、金属酸化膜１２１ａは、欠陥１２３ａ内において少なくともゲート端子１２１の表面全体を覆うように形成されていれば良い。
【００４３】
なお、図４は、ゲート端子１２１とゲート端子１２１に形成される透明端子保護ＩＴＯ膜１２３とに対する酸化膜形成処理の効果を示しているが、ソース電極１０７と画素電極１１０とに対する酸化膜形成処理の効果、ドレイン端子１２２とドレイン端子１２２に形成される透明端子保護ＩＴＯ膜１２４とに対する酸化膜形成処理の効果も同様である。
【００４４】
上述した第１工程から第６工程までの６工程により、本実施形態の画素基板が製造される。
【００４５】
以上説明したように、本実施形態によれば、金属導電膜上に透明導電膜が形成される構造を有する薄膜トランジスタ基板の製造方法において、金属導電膜上に透明導電膜をパターニングした後、酸化膜形成処理を行うようにしている。酸化膜形成処理により、仮に透明導電膜にピンホール（細孔）等の欠陥が発生していても、この欠陥を介して透明導電膜下の金属導電膜の一部が酸化されて酸化膜が形成される。このような酸化膜を形成するようにすることで、金属導電膜への水等の不純物の浸入を防止して、透明導電膜下の金属導電膜の腐食を防止することが可能である。これにより、透明導電膜と金属導電膜との導通を確実にとることが可能である。
【００４６】
ここで、上述した例においては、酸化膜形成処理として酸化剤（オゾン水）を塗布する例を示している。この他、酸化膜形成処理として、酸素ガスを注入しつつ、真空プラズマ処理を行って酸化膜を形成する真空プラズマ処理（Ｏ２プラズマ処理）や、常圧下でプラズマ処理を行って酸化膜を形成する常圧プラズマ処理を用いるようにしても良い。
【００４７】
また、上述した例においては、透明導電膜を成膜してパターニングを行ってから、酸化膜形成処理を行うようにしている。これに対し、透明導電膜のパターニングを、酸化膜形成処理の後に行うようにしても良い。この場合の製造工程を図５に示す。なお、図５は、ゲート端子１２１、ドレイン端子１２２の製造工程のみ示しているが、ＴＦＴ部の製造工程も図５で示す工程に準じて行われる。
【００４８】
第１工程〜第４工程までは、上述した図２、図３と同様に行われる。第４工程までを経てソース電極１０７、ゲート端子１２１、ドレイン端子１２２がそれぞれ露出されるようにＯＣ―ＳｉＮ膜１０９からゲート絶縁膜１０２にかけて連続したコンタクトホールが形成される。第４工程に次いで、第５工程として、図５（ａ）に示すように、第４工程において形成したコンタクトホール中にスパッタ法でＩＴＯ膜１２５を成膜する。ＩＴＯ膜１２５の成膜後、図５（ｂ）に示すようにして、成膜したＩＴＯ膜１２５にフォトレジストを塗布することなく酸化膜形成処理（例えばオゾン水処理）を行う。この酸化膜形成処理により、仮にＩＴＯ膜１２５にピンホール（細孔）等の欠陥が発生していた場合には、この欠陥を介してＩＴＯ膜１２５下の金属導電膜の一部が酸化されて酸化膜が形成される。
【００４９】
酸化膜形成処理の後、ＩＴＯ膜上にフォトレジストを塗布し、フォトリソグラフィー法により、所定のパターンにＩＴＯ膜を加工する。このような第６工程により、図５（ｃ）に示すようにして、ゲート端子１２１を保護する透明端子保護ＩＴＯ膜（端子保護膜）１２３、ドレイン端子１２２を保護する透明端子保護ＩＴＯ膜（端子保護膜）１２４が形成される。このような６工程により、本実施形態の画素基板が製造される。
【００５０】
図５で示した順序に従って画素基板を製造することにより、パターニングの際のエッチングにおいてエッチングガス等がＩＴＯ膜に発生した欠陥を介して金属導電膜に侵入することも防止できる。このため、透明導電膜と金属導電膜との導通をより確実にとることが可能である。
【００５１】
また、上述の例では、液晶表示装置の画素基板の製造方法に対しての本実施形態の適用例を説明している。実際には、本実施形態の技術は、薄膜トランジスタが実装される各種の基板の製造方法に対して適用可能である。なお、この場合には、複数の金属導電膜上に透明導電膜が積層されるような構造を有する薄膜トランジスタ基板に対して本実施形態の技術を適用することも考えられる。このような構造を有する場合の酸化膜形成処理は、最上層に形成されている透明導電膜に対してのみ行えば良い。例えば、図６は、４層の金属導電膜１３１〜１３４に透明導電膜１３５が積層されるような薄膜トランジスタ基板に、酸化膜形成処理を行う場合の例を示している。このような場合であっても、酸化膜形成処理は、図６に示すように、透明導電膜１３５の上から行うようにすれば良い。
【００５２】
以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【００５３】
さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。
【符号の説明】
【００５４】
１００…透明基板（ガラス基板）、１０１…ゲート電極、１０２…ゲート絶縁膜、１０３…半導体膜、１０４…ＢＬ層、１０５…オーミックコンタクト層、１０６…ドレイン電極、１０７…ソース電極（第１の導電膜）、１０９…ＯＣ−ＳｉＮ膜、１１０…画素電極、１２１…ゲート端子（第１の導電膜）、１２２…ドレイン端子（第１の導電膜）、１２３，１２４…透明端子保護ＩＴＯ膜(第２の導電膜、端子保護膜)
【特許請求の範囲】
【請求項１】
金属からなる第１の導電膜上に絶縁膜を形成する工程と、
前記絶縁膜に、前記第１の導電膜が露出するようにコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記第１の導電膜に接触するように、前記金属とは異なる材料からなる第２の導電膜を前記第１の導電膜上及び前記絶縁膜上に成膜する工程と、
前記金属が酸化する所定の処理を前記第２の導電膜に施す工程と、を有することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
前記所定の処理は、Ｏ３水溶液を塗布する処理であることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記所定の処理は、プラズマ処理であることを特徴とする請求項1に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記所定の処理を前記第２の導電膜に施す工程では、前記第１の導電膜のうち、前記第２の導電膜から露出した領域に酸化膜が形成されることを特徴とする請求項１乃至３のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記所定の処理を前記第２の導電膜に施す工程では、前記コンタクトホールの形成領域に対応する前記第２の導電膜に発生したピンホールから露出した前記第１の導電膜に酸化膜が形成されることを特徴とする請求項１乃至４の何れか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項６】
前記コンタクトホールを形成する工程に次いで、前記コンタクトホールを形成するために前記絶縁膜に行ったパターニングによって前記第１の導電膜に形成された変質層を除去する工程をさらに有することを特徴とする請求項１乃至５の何れか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項７】
前記変質層を除去する工程は、ＨＮＯ３、ＨＣｌ、Ｈ２Ｏの混合溶液によって行われることを特徴とする請求項６に記載の薄膜トランジスタ基板の製造方法。
【請求項８】
前記第１の導電膜は、薄膜トランジスタに信号を供給するためのゲート駆動部に設けられたゲート端子又はドレイン駆動部に設けられたドレイン端子を形成していることを特徴とする請求項１乃至７の何れか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項９】
前記第１の導電膜は、薄膜トランジスタのドレイン電極又はソース電極を形成していることを特徴とする請求項１乃至７の何れか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１０】
前記所定の処理を施す工程に次いで、前記第２の導電膜をパターニングして端子保護膜を形成する工程をさらに有することを特徴とする請求項８に記載の薄膜トランジスタ基板の製造方法。
【請求項１１】
前記所定の処理を施す工程に次いで、前記第２の導電膜をパターニングして画素電極を形成する工程をさらに有することを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
【請求項１２】
前記金属とは、Ａｌ、Ａｌ合金、Ｍｏ、Ｍｏ合金、Ｃｒ又はＣｒ合金の何れかであることを特徴とする請求項１乃至１１の何れか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１３】
前記第２の導電膜は、ＩＴＯからなることを特徴とする請求項１乃至１２の何れか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１】
金属からなる第１の導電膜上に絶縁膜を形成する工程と、
前記絶縁膜に、前記第１の導電膜が露出するようにコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記第１の導電膜に接触するように、前記金属とは異なる材料からなる第２の導電膜を前記第１の導電膜上及び前記絶縁膜上に成膜する工程と、
前記金属が酸化する所定の処理を前記第２の導電膜に施す工程と、を有することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
前記所定の処理は、Ｏ３水溶液を塗布する処理であることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記所定の処理は、プラズマ処理であることを特徴とする請求項1に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記所定の処理を前記第２の導電膜に施す工程では、前記第１の導電膜のうち、前記第２の導電膜から露出した領域に酸化膜が形成されることを特徴とする請求項１乃至３のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記所定の処理を前記第２の導電膜に施す工程では、前記コンタクトホールの形成領域に対応する前記第２の導電膜に発生したピンホールから露出した前記第１の導電膜に酸化膜が形成されることを特徴とする請求項１乃至４の何れか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項６】
前記コンタクトホールを形成する工程に次いで、前記コンタクトホールを形成するために前記絶縁膜に行ったパターニングによって前記第１の導電膜に形成された変質層を除去する工程をさらに有することを特徴とする請求項１乃至５の何れか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項７】
前記変質層を除去する工程は、ＨＮＯ３、ＨＣｌ、Ｈ２Ｏの混合溶液によって行われることを特徴とする請求項６に記載の薄膜トランジスタ基板の製造方法。
【請求項８】
前記第１の導電膜は、薄膜トランジスタに信号を供給するためのゲート駆動部に設けられたゲート端子又はドレイン駆動部に設けられたドレイン端子を形成していることを特徴とする請求項１乃至７の何れか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項９】
前記第１の導電膜は、薄膜トランジスタのドレイン電極又はソース電極を形成していることを特徴とする請求項１乃至７の何れか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１０】
前記所定の処理を施す工程に次いで、前記第２の導電膜をパターニングして端子保護膜を形成する工程をさらに有することを特徴とする請求項８に記載の薄膜トランジスタ基板の製造方法。
【請求項１１】
前記所定の処理を施す工程に次いで、前記第２の導電膜をパターニングして画素電極を形成する工程をさらに有することを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
【請求項１２】
前記金属とは、Ａｌ、Ａｌ合金、Ｍｏ、Ｍｏ合金、Ｃｒ又はＣｒ合金の何れかであることを特徴とする請求項１乃至１１の何れか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１３】
前記第２の導電膜は、ＩＴＯからなることを特徴とする請求項１乃至１２の何れか１項に記載の薄膜トランジスタ基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−６９８０８（Ｐ２０１２−６９８０８Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１４３４５（Ｐ２０１０−２１４３４５）
【出願日】平成２２年９月２４日（２０１０．９．２４）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２４日（２０１０．９．２４）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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