薄膜トランジスタ及びその製造方法
【課題】微結晶シリコンを備える薄膜トランジスタにおいて、光リーク電流、及び、電界起因のリーク電流を抑制することが可能な技術を提供することを目的とする。
【解決手段】薄膜トランジスタは、ゲート電極2上にゲート絶縁膜6を介して順に形成された微結晶シリコン膜8、非晶質シリコン膜9、及び、N型非晶質シリコン膜10を含む半導体層25と、微結晶シリコン膜8の端部8bと接触し、かつ、N型非晶質シリコン膜10と接続されたドレイン電極12とを備える。半導体層25は、平面視においてゲート電極2の外周よりも内側に形成され、微結晶シリコン膜8の端部8bは、N型非晶質シリコン膜10と同じN型の導電型を有する。
【解決手段】薄膜トランジスタは、ゲート電極2上にゲート絶縁膜6を介して順に形成された微結晶シリコン膜8、非晶質シリコン膜9、及び、N型非晶質シリコン膜10を含む半導体層25と、微結晶シリコン膜8の端部8bと接触し、かつ、N型非晶質シリコン膜10と接続されたドレイン電極12とを備える。半導体層25は、平面視においてゲート電極2の外周よりも内側に形成され、微結晶シリコン膜8の端部8bは、N型非晶質シリコン膜10と同じN型の導電型を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、薄膜トランジスタ及びその製造方法に関するものであり、特にリーク電流を抑制可能な薄膜トランジスタ及びその製造方法に関するものである。
【背景技術】
【0002】
液晶表示装置の画素スイッチング素子には、薄膜半導体層を有する薄膜トランジスタ(Thin Film Transistor:以下「TFT」と記すこともある)が使用されており、その一種である逆スタガTFTの製造は、例えば次のように行われている。
【0003】
まず、ガラス基板上にゲート電極材料をスパッタにより成膜し、写真製版とエッチングによりゲート電極を形成する。そして、プラズマCVD(Chemical Vapor Deposition)により、ゲート絶縁膜となるSiN膜、i型半導体膜となる非晶質シリコン膜、N型半導体膜となるN型非晶質シリコン膜を成膜する。次に、ソース・ドレイン電極材料をスパッタにより形成し、写真製版とエッチングによりソース・ドレイン電極を形成する。そして、ソース・ドレイン間に位置するN型非晶質シリコン膜をドライエッチングにより除去する。それから、写真製版により所望のレジストパターンを形成し、不要部分をエッチングにより除去した後、保護膜となるSiN膜をプラズマCVDにより形成する。以上のようにして、チャネル部のシリコン薄膜に非晶質シリコンを用いた逆スタガ型TFTを形成することができる。
【0004】
さて、近年、液晶表示装置や有機EL(Electro-Luminescence)表示装置の狭額縁化や低コスト化を実現するために、画素部の画素スイッチング素子としてTFTを形成するだけでなく、ソースドライバ及びゲートドライバ等の駆動回路のスイッチング素子としてTFTを同一ガラス基板に形成する表示装置が開発されてきている。ただし、駆動回路内のTFTでは、画素部のTFTに比べて大きな駆動電圧が長時間印加され続けるため、電気的特性の劣化が大きくなるという問題があった。
【0005】
そこで、特許文献1〜4に記載された技術のように、チャネル部のシリコン薄膜として、上記非晶質シリコン膜の代わりに微結晶シリコン膜を形成することで、安定性がより優れたTFTの製造方法が提案されている。このようなチャネル部のシリコン薄膜として微結晶シリコン膜が形成されたTFT(微結晶シリコンTFT)は、チャネル部のシリコン薄膜として非晶質シリコン膜が形成されたTFT(非晶質シリコンTFT)よりも、ゲート電極に電圧を印加し続けた場合に生じる、しきい値電圧(Vth)の経時変化が小さいという優れた点を有している。
【0006】
なお、一般に微結晶シリコンのバンドギャップは非晶質シリコンよりも狭いことから、ゲート電極に逆バイアスを印加したときには、微結晶シリコンTFTでの微結晶シリコンとN型非晶質シリコンとの界面においてバンド間トンネリングによるホール注入が起こりやすく、結果としてリーク電流が増大してしまうという問題がある。そこで、特許文献1に開示の技術では、微結晶シリコンとN型非晶質シリコンとの間に真性の非晶質シリコンを挟むことによって、微結晶シリコンとN型非晶質シリコンとの界面のバンドギャップの不整合を小さくし、リーク電流を抑制している。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2005−322845号公報
【特許文献2】特開2009−177138号公報
【特許文献3】特開2009−60096号公報
【特許文献4】特開2010−40951号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、特許文献1に開示の技術のように、液晶パネルの画像表示時にバックライトからの光が、微結晶シリコン膜及び非晶質シリコン膜を含む半導体層に照射されると、光リーク電流が発生してしまう。具体的には、バックライトからの光が微結晶シリコン膜や非晶質シリコン膜に照射されると、半導体層中に電子正孔対が発生する。当該電子は正の電圧が印加されているドレイン電極に移動し、当該正孔は0電位のソース電極に移動することから、光リーク電流が生じる。ゲート電極が0電位または負電圧に固定されているときに、このような光リーク電流が流れると、画素の容量に印加されている電圧、つまり画素の容量に蓄積された電荷が光リーク電流により消失する等の問題が生じ、正常な画像表示ができにくい。
【0009】
そこで、光リーク電流の発生を防止するために、平面視において微結晶シリコン膜及び非晶質シリコン膜を含む半導体層を、ゲート電極の外周よりも内側に形成することを発明者は見出した。このように形成されれば、バックライトからゲート電極に向かう光は、通常金属で形成されるゲート電極に遮られることから、光リーク電流の発生を抑制できると考えられた。
【0010】
しかしながら、平面視において半導体層をゲート電極の外周よりも内側に形成すると、新たな問題が発生することが判明した。具体的には、このように形成されたTFTにおいては、半導体層の微結晶シリコン膜の端部がゲート電極上方に位置するため、微結晶シリコン膜の端部が、従来よりもゲート電極の近くにてドレイン電極と接するものとなっている。このようなTFTにおいて、オフ状態になると、すなわちドレイン電極に正電圧が、ソース電極に0電圧が、ゲート電極に負電圧がそれぞれ印加されると、微結晶シリコン膜の端部には近くのゲート電極から比較的大きな電界が印加されることになる。
【0011】
その結果、ドレイン電極の正孔が、当該ドレイン電極と微結晶シリコン膜との間のショットキー接続部のショットキー障壁を越えて微結晶シリコン膜に注入されやすくなり、リーク電流が発生しやすくなるという問題が発生した。特に、微小とはいえ結晶を有する微結晶シリコン膜の正孔の移動度(0.1〜2cm2/Vs)は、非晶質シリコンの移動度(0.001cm2/Vs)よりも非常に大きいため、微結晶シリコンTFTの電界起因のリーク電流は、非晶質シリコンTFTよりも大きい。このように、半導体層がゲート電極の外周よりも内側に形成された微結晶シリコンTFTにおいては、電界起因のリーク電流が発生しやすいことから、正常な画像表示ができにくいという問題があった。
【0012】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、微結晶シリコンを備える薄膜トランジスタにおいて、光リーク電流、及び、電界起因のリーク電流を抑制することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明に係る薄膜トランジスタは、絶縁性基板上に形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して順に形成された微結晶シリコン膜、第1非晶質シリコン膜、及び、所定の導電型を有する第2非晶質シリコン膜を含む半導体層と、前記微結晶シリコン膜の端部と接触し、かつ、前記第2非晶質シリコン膜と接続されたドレイン電極とを備える。そして、前記半導体層は、平面視において前記ゲート電極の外周よりも内側に形成され、前記微結晶シリコン膜の前記端部は、前記第2非晶質シリコン膜と同じ前記所定の導電型を有する。
【発明の効果】
【0014】
本発明によれば、半導体層は平面視においてゲート電極の外周よりも内側に形成されている。したがって、絶縁性基板から半導体層に向かう光は、ゲート電極に遮られることから、半導体層における光リーク電流の発生を抑制することができる。また、微結晶シリコン膜においてドレイン電極と接触する端部が第2非晶質シリコン膜と同じ導電型を有することから、電界起因のリーク電流を抑制することができる。
【図面の簡単な説明】
【0015】
【図1】実施の形態1に係るTFTアレイ基板の構成を示す平面図である。
【図2】実施の形態1に係るTFTアレイ基板の画素部を示す平面図である。
【図3】実施の形態1に係るTFTアレイ基板の画素部を示す断面図である。
【図4】実施の形態2に係るTFTアレイ基板の画素部を示す工程別断面図である。
【図5】実施の形態2に係るTFTアレイ基板の画素部を示す工程別断面図である。
【図6】実施の形態2に係るTFTアレイ基板の画素部を示す工程別断面図である。
【図7】実施の形態2に係るTFTアレイ基板の画素部を示す工程別断面図である。
【図8】実施の形態2に係るTFTアレイ基板の画素部を示す工程別平面図である。
【図9】実施の形態2に係るTFTアレイ基板の画素部を示す工程別断面図である。
【図10】実施の形態2に係るTFTアレイ基板の画素部を示す工程別平面図である。
【図11】実施の形態3に係るTFTアレイ基板の画素部を示す断面図である。
【図12】実施の形態3に係るTFTアレイ基板の画素部を示す工程別断面図である。
【発明を実施するための形態】
【0016】
<実施の形態1>
本実施の形態1として、液晶を有する複数の表示素子とゲートドライバとを有する、液晶表示装置用のアクティブマトリックス型TFTアレイ基板(以下、「TFTアレイ基板」と呼ぶこともある)を例にとって説明する。
【0017】
図1は、TFTアレイ基板の平面構造を示す図である。図に示すように、TFTアレイ基板は、例えばガラス及びプラスチックからなる透明絶縁性基板1と、行方向に設けられた複数のゲート配線3と、列方向に設けられた複数のソース配線14と、複数のゲート配線3に走査信号を入力するゲートドライバ部24とを備える。ゲート配線3、ソース配線14及びゲートドライバ部24のそれぞれは、透明絶縁性基板1上に形成されている。
【0018】
ゲート配線3及びソース配線14が平面視において互いに交差する付近には、スイッチング素子として機能する薄膜トランジスタ(TFT)が形成されており、1つの薄膜トランジスタが1つの画素の容量を制御することにより、複数の画素からなる画素部23において映像が表示される。本実施の形態では、TFTは、画素部23のスイッチング素子として形成されているだけでなく、ゲートドライバ部24のスイッチング素子としても形成されている。ただし、画素部23に形成されるTFTと、ゲートドライバ部24に形成されるTFTとは、実質的にはほとんど同じであるため、以下においては、画素部23に形成されるTFTについて説明する。
【0019】
図2は、画素部23に形成される1つの画素の平面構造を示す平面図である。図3は、画素及びTFT30を通るA−A線における断面図と、ソース端子部15を通るB−B線における断面図と、ゲート端子部4を通るC−C線における断面図とを仮想的に並べて示した断面図である。
【0020】
図3に示すように、本実施の形態に係るTFT30は、透明絶縁性基板1上に設けられた逆スタガ型TFTであり、ゲート電極2と、ゲート絶縁膜6を介して形成された半導体層25と、ソース電極11と、ドレイン電極12とを備える。ソース電極11とドレイン電極12との間には、これらを分離する分離領域13が設けられている。本実施の形態に係るTFT30では、ゲート電極2に正の電圧が印加されると、半導体層25における分離領域13近傍の部分にチャネル部が形成され、当該チャネル部を介してソース電極11とドレイン電極12との間に電流を流すことが可能となる。
【0021】
さらに、本実施の形態に係るTFT30では、光リーク電流、及び、電界起因のリーク電流を抑制可能となっている。以下、図2及び図3に示される、TFT30の構成要素、及び、その周辺の構成要素について説明する。
【0022】
図3に示すように、透明絶縁性基板1上には、金属膜からなるゲート電極2と、ゲート配線3と、走査信号が入力されるゲート端子部4と、補助容量電極5とが形成されている。図2に示すように、ゲート電極2はゲート配線3とつながっており、ゲート配線3はゲート端子部4とつながっている。図3に戻って、透明絶縁性基板1、ゲート電極2、ゲート配線3、ゲート端子部4及び補助容量電極5上には、窒化シリコン(SiN)や酸化シリコン(SiO2)などからなるゲート絶縁膜6が形成されている。
【0023】
ゲート電極2上には、ゲート絶縁膜6を介して半導体層25が形成されている。本実施の形態では、半導体層25は、ゲート電極2上にゲート絶縁膜6を介して順に形成された、微結晶シリコン膜8、ノンドープ(真性)の非晶質シリコン膜(第1非晶質シリコン膜)9、及び、不純物が添加されてN型の導電型を有するN型非晶質シリコン膜(第2非晶質シリコン膜)10を含んでいる。微結晶シリコン膜8の導電型については後述する。本実施の形態では、非晶質シリコン膜9及びN型非晶質シリコン膜10は、アモルファスシリコン膜である。N型非晶質シリコン膜10は、分離領域13において隙間が形成されている。
【0024】
図2に示すように、この半導体層25は、平面視においてゲート電極2の外周よりも内側に形成されている。つまり、半導体層25は、平面視においてゲート電極2の外周よりも外側に出ないように形成されている。したがって、本実施の形態に係るTFT30においては、透明絶縁性基板1側に設けられたバックライト(図示せず)から半導体層25に向かう光が、金属膜からなるゲート電極2に遮られるので、半導体層25における光リーク電流の発生を抑制することができる。
【0025】
図3に示すように、半導体層25周辺のゲート絶縁膜6上には、ソース電極11及びドレイン電極12が形成されている。ソース電極11は、微結晶シリコン膜8の端部8aと非晶質シリコン膜9の端部と接触し、かつ、N型非晶質シリコン膜10の端部及び上部と接続されている。ドレイン電極12は、微結晶シリコン膜8の端部8bと非晶質シリコン膜9の端部と接触し、かつ、ソース電極11と分離領域13を挟むN型非晶質シリコン膜10の端部及び上部と接続されている。
【0026】
ここで、本実施の形態に係る微結晶シリコン膜8の端部8a,8bは、不純物として窒素(N)を含み、N型非晶質シリコン膜10と同じ導電型、つまり、N型の導電型を有している。以下、微結晶シリコン膜8のN型化された端部8a,8bをそれぞれ「N型端部8a,8b」と呼ぶこともある。微結晶シリコン膜8のうち、N型端部8a,8b以外の部分は実質的にノンドープ(真性)となっている。このような本実施の形態に係るTFT30においては、ドレイン電極12で発生した正孔は、N型化端部8bと、ゲート電極2に印加された負電圧によってP型になった微結晶シリコン膜8とで形成されたPN接合により微結晶シリコン膜8に移動するのが抑制される。ドレイン電極12には正電圧が印加されているため、当該PN接合が逆方向バイアスになるためである。よって、本実施の形態に係るTFT30においては、微結晶シリコン膜8のドレイン電極12と接触している端部8bが、ゲート電極2から大きな電界が印加されても、当該電界起因のリーク電流を抑制することができる。
【0027】
さて、ゲート絶縁膜6上には、ソース配線14と、外部から映像信号が入力されるソース端子部15とが形成されている。図2に示すように、ソース電極11はソース配線14とつながっており、ソース配線14はソース端子部15とつながっている。図3に戻って、以上の構成要素からなる基板上には、SiNなどからなる層間絶縁膜16が形成されている。すなわち、層間絶縁膜16は、ソース電極11等の上部を覆うだけではなく、分離領域13周辺における、N型非晶質シリコン膜10、ソース電極11及びドレイン電極12の側壁も覆っている。
【0028】
ドレイン電極12上の層間絶縁膜16には、ドレイン電極12まで達する開口部たる画素ドレインコンタクトホール17が設けられており、透明導電膜からなる透過画素電極20が、当該画素ドレインコンタクトホール17を介してドレイン電極12と接続されている。
【0029】
ソース端子部15上の層間絶縁膜16には、ソース端子部15まで達する開口部たるソース端子部コンタクトホール18が設けられており、ソース端子パッド21が、当該ソース端子部コンタクトホール18を介してソース端子部15と接続されている。
【0030】
ゲート端子部4上のゲート絶縁膜6及び層間絶縁膜16には、ゲート端子部4まで達する開口部たるゲート端子部コンタクトホール19が設けられており、ゲート端子パッド22が、当該ゲート端子部コンタクトホール19を介してゲート端子部4と接続されている。
【0031】
以上のように構成されたTFTアレイ基板は、カラー表示用のカラーフィルターや対向電極等を具備した対向基板(図示せず)と、一定の間隔(セルギャップ)を介して貼り合わされる。そして、当該セルギャップ内に液晶が注入・封止されることにより、ディスプレイ用途の半導体デバイスたる光学表示用装置が形成される。
【0032】
以上のような本実施の形態に係るTFT30によれば、半導体層25は平面視においてゲート電極2の外周よりも内側に形成されている。したがって、透明絶縁性基板1から半導体層25に向かう光は、光非透過性のゲート電極2に遮られることから、半導体層25における光リーク電流の発生を抑制することができる。また、微結晶シリコン膜8においてドレイン電極12と接触する端部8bがN型非晶質シリコン膜10と同じ導電型を有することから、電界起因のリーク電流を抑制することができる。以上のように、本実施の形態に係るTFT30によれば、光リーク電流及び電界起因のリーク電流を抑制することができることから、高品質な表示ディスプレイを実現することができる。
【0033】
<実施の形態2>
本実施の形態2として、実施の形態1に係るTFTアレイ基板の製造方法について、図4〜図10を用いて説明する。
【0034】
図4に示すように、まずガラス基板などの透明絶縁性基板1を洗浄液または純水を用いて洗浄し、当該透明絶縁性基板1上にスパッタ法などを用いてAl合金膜を200nm成膜する。それから、第1回目のフォトリソグラフィープロセスを用いて当該Al合金膜をパターニングすることにより、ゲート電極2、ゲート配線3、ゲート端子部4及び補助容量電極5を形成する。その後、ゲート電極2等が形成された基板上にゲート絶縁膜6を形成する。本実施の形態では、ゲート絶縁膜6として、SiN膜とSiO2膜からなる2層積層膜を形成した(図示せず)。この際、SiN膜を、SiH4ガスとNH3ガスとの混合ガスを用いるプラズマCVD法により形成し、SiO2膜を、SiH4ガスとN2Oガスとの混合ガスを用いるプラズマCVD法により形成した。プラズマCVD法の条件としては、基板温度を200〜400℃、圧力を100〜200Pa、周波数を13.56MHz、パワー密度を0.1W/cm2とした。SiN膜の膜厚及びSiO2膜の膜厚はいずれも、100nmとした。
【0035】
ついで、図4に示すように、半導体能動膜となる微結晶シリコン膜8を、ゲート絶縁膜6全面に形成する。本実施の形態では、微結晶シリコン膜8をプラズマCVD法により形成した。プラズマCVD法の条件としては、例えば、基板温度を200〜400℃、圧力を100〜150Pa、周波数を13.56MHz、パワー密度を0.1W/cm2、SiH4ガスとH2ガスの流量比を1:200〜300、好ましくは、SiH4ガスとH2ガスとArガスの流量比を1:100〜300:200〜300とする。なお、Arガスを混合すると、より高温で結晶性の良い微結晶シリコン膜8を形成することができる。本実施の形態では、基板温度を300℃、圧力を150Pa、SiH4/H2/Arガス流量比を1:100:250とし、それ以外の項目については上記条件として、微結晶シリコン膜8を形成した。微結晶シリコン膜8の膜厚は30nmとした。
【0036】
次に、微結晶シリコン膜8全面に、非晶質シリコン膜9を堆積する。本実施の形態では、非晶質シリコン膜9をプラズマCVD法により形成した。プラズマCVD法の条件としては、例えば、基板温度を200〜400℃、圧力を100〜150Pa、周波数を13.56MHz、パワー密度を0.1W/cm2、SiH4ガスとH2ガスの流量比を1:5〜50とする。本実施の形態では、基板温度を300℃、圧力を150Pa、SiH4/H2ガス流量比を1:20とし、それ以外の項目については上記条件として、非晶質シリコン膜9を形成した。非晶質シリコン膜9の膜厚は130nmとした。
【0037】
それから、非晶質シリコン膜9全面に、N型非晶質シリコン膜10を堆積する。本実施の形態では、N型非晶質シリコン膜10をプラズマCVD法により形成した。プラズマCVD法の条件としては、例えば、基板温度を200〜400℃、圧力を100〜150Pa、周波数を13.56MHz、パワー密度を0.1W/cm2、SiH4ガスとH2ガスとPH3(フォスフィン)ガスの流量比を1:2〜50:3〜20とする。本実施の形態では、基板温度を300℃、圧力を200Pa、SiH4/H2/PH3ガスの流量比を1:10:15とし、それ以外の項目については上記条件として、N型非晶質シリコン膜10を形成した。N型非晶質シリコン膜10の膜厚は40nmとした。
【0038】
なお、本実施の形態では、ゲート絶縁膜6、微結晶シリコン膜8、非晶質シリコン膜9及びN型非晶質シリコン膜10は、同一のプラズマCVD装置で真空を保ったまま連続で成膜した。このように真空を保ったまま連続でこれら膜を成膜すると、膜の不純物汚染や酸化等が抑制されて良好な膜質の半導体膜及び絶縁膜が得られる。
【0039】
それから、図5に示すように、プラズマCVD法により形成された微結晶シリコン膜8、非晶質シリコン膜9及びN型非晶質シリコン膜10を含む半導体層25を、第2回目のフォトリソグラフィープロセスでパターニング形成する。この際、図2に示したように、半導体層25が、平面視においてゲート電極2の外周よりも内側に形成されるようにパターニング形成する。こうして、半導体層25がゲート電極2上にゲート絶縁膜6を介して形成される。なお、図5に示されるように、微結晶シリコン膜8、非晶質シリコン膜9及びN型非晶質シリコン膜10のそれぞれは、第2回目のフォトリソグラフィープロセスでパターニングされたレジスト7aと同じパターンとなる。つまり、微結晶シリコン膜8、非晶質シリコン膜9及びN型非晶質シリコン膜10は平面視において互いに同一に形成される。
【0040】
ついで、図6に示すように、平行平板型のプラズマ発生装置を用いて、レジスト7aを残したまま微結晶シリコン膜8の全端部8cをN型微結晶シリコン膜にする。つまり、微結晶シリコン膜8の全端部8c(外周部)が、N型非晶質シリコン膜10と同じN型の導電型を有するように、当該全端部8cにN型の不純物たる窒素(N)を導入する。なお、ここでいう全端部8cは、図6に示される断面図において、微結晶シリコン膜8の左側端部及び右側端部だけでなく、図6では図示されない手前端部及び奥側端部を含んでいる。後述するように、微結晶シリコン膜8のN型化された全端部8cのうち、手前端部及び奥側端部が除去されることにより、左側端部が上記端部8aとなり、右側端部が上記端部8bとなる。
【0041】
上述の平行平板型プラズマ発生装置の処理条件としては、例えば、基板温度を室温〜200℃、圧力を1〜150Pa、周波数を13.56MHz、パワー密度を0.1〜1.0W/cm2、N2ガスの流量を10〜200sccmとし、N2プラズマを微結晶シリコン膜8の全端部8cに照射する。本実施の形態では、基板温度を室温、圧力を50Pa、周波数を13.56MHz、パワー密度を0.5W/cm2、N2ガスの流量を100sccm、処理時間を5分間とした。こうしてN型化された全端部8cを、SIMS(Secondary Ion Mass Spectrometer:二次イオン質量分析法)で評価したところ、窒素の濃度は1×1020/cm3であり、窒素が導入された全端部8cの導入方向の長さ(図6中の矢印Dの長さ)は5nmであった。なお、ここでは、平行平板型のプラズマ発生装置を使用する場合について説明したが、誘導結合型のプラズマ発生装置を使用してもよい。
【0042】
以上により、微結晶シリコン膜8の全端部8cはN型化される。一方、非晶質シリコン膜9及びN型非晶質シリコン膜10の側壁は、このプラズマ処理によりほとんどN型化されない。これは、微結晶シリコン膜8は結晶粒界を多く含んでおり、窒素原子が当該粒界に沿って微結晶シリコン内部に入りやすく、N型化する速度が大きいのに対し、非晶質シリコン膜は結晶粒界をほとんど含まず、N型化する速度が小さいからである。このプラズマ処理により、非晶質シリコン膜9及びN型非晶質シリコン膜10の側壁表面は窒化されて窒化シリコン膜(図示せず)となる。
【0043】
なお、微結晶シリコン膜8の端部8cにおける窒素の濃度と、リーク電流との関係を調べたところ、窒素の濃度は1×1019/cm3以上であればリーク電流を抑制する効果が現れることが判明した。しかし、リーク電流を充分抑制することを望む場合には、1×1020/cm3以上、好ましくは5×1020/cm3以上の窒素の濃度にするとよい。
【0044】
レジスト7aを硫酸溶液等で除去した後、希釈化した弗化水素酸またはバッファド弗化水素酸(弗化水素酸と弗化アンモニウムとの混合溶液)で基板表面を洗浄する。これにより、非晶質シリコン膜9等の側壁に形成された窒化シリコン膜等が除去される。
【0045】
それから、図7に示すように、ソース電極11及びドレイン電極12等となるAl合金膜26を基板全面、つまり、当該Al合金膜26を半導体層25上面及び側壁上と、ゲート絶縁膜6上とに成膜した後、第3回目のフォトリソグラフィープロセスでレジスト7bをパターン形成する。図8は、このときの半導体層25付近の拡大平面図である。
【0046】
次に、レジスト7bをマスクにしてAl合金膜26をドライエッチングによってエッチングする。つまりレジスト7bに覆われていないAl合金膜26を除去することにより、ソース電極11、ドレイン電極12、ソース配線14及びソース端子部15と、分離領域13の一部とを形成する。こうして、微結晶シリコン膜8の全端部8cの一端部と接触し、かつ、N型非晶質シリコン膜10と接続するドレイン電極12が形成される。それとともに、微結晶シリコン膜8の全端部8cのうち、ドレイン電極12と接触している一端部と異なる端部と接触し、かつ、N型非晶質シリコン膜10と接続するソース電極11が形成される。
【0047】
その後、RIE(Reactive Ion Etching:反応性イオンエッチング)装置を用いて、異方性エッチングを行うことにより、レジスト7bに覆われていないN型非晶質シリコン膜10を除去して、分離領域13を形成する。
【0048】
さて、図8においてハッチングにより示される微結晶シリコン膜8の全端部8cは、先のプラズマ照射によりN型微結晶シリコン膜となっている。したがって、ソース電極11及びドレイン電極12は、微結晶シリコン膜8の全端部8cを介して互いに電気的に接続し、短絡している。よって、最終的に得られるTFT30がトランジスタとして動作するためには、微結晶シリコン膜8のN型化された全端部8cのうち、ソース電極11及びドレイン電極12と接触している部分を残しつつ、それ以外の部分を除去する必要がある。
【0049】
そこで、本実施の形態では、上述の異方性エッチングに、等方性エッチングを組合せてドライエッチングを行う。具体的には、6弗化硫黄(SF6)ガスと塩素(Cl2)ガスを混合したガスをRIE装置に通して、基板と垂直方向の異方性エッチングを行うことにより、N型非晶質シリコン膜10に分離領域13を形成する。その後、SF6ガスのみをRIE装置に通して、基板と平行方向にもエッチング可能な等方性エッチングを行う。このような等方性エッチングを行うと、ソース電極11及びドレイン電極12とそれぞれ接触している端部8a及び端部8bは、ソース電極11及びドレイン電極12がマスクとなってエッチングガスに曝されないが、端部8a,8b以外の全端部8cはエッチングガスに曝される。したがって、当該等方性エッチングを行うことにより、ソース電極11及びドレイン電極12と接触している端部8a,8b以外の全端部8cは除去される。よって、微結晶シリコン膜8のN型端部8a及びN型端部8bを電気的に分離することができる。
【0050】
なお、本実施の形態では、異方性エッチングの条件として、周波数を13.56MHz、パワー密度を0.4W/cm2、SF6ガスとCl2ガスとの流量比を4:1、圧力を30Pa、処理時間を60秒とした。それから、一旦RIE装置内のガスを排気した後、SF6ガスのみを導入して等方性エッチングを行った。等方性エッチングの圧力、パワーの条件は異方性エッチングと同じであり、その処理時間を30秒とした。また、この等方性エッチングの際、ソース電極11及びドレイン電極12と接触している非晶質シリコン膜9及びN型非晶質シリコン膜10以外の非晶質シリコン膜9及びN型非晶質シリコン膜10の側壁部は、平面視において微結晶シリコン膜8の全端部8cまでエッチングされる(図10参照)。
【0051】
図9は、以上の処理を行った後にレジスト7bを除去したときの状態を示す断面図であり、図10はそのときの拡大平面図である。図9に示されるように、ゲート絶縁膜6上にソース電極11、ドレイン電極12、ソース配線14、ソース端子部15が形成されるとともに、ソース電極11とドレイン電極12との間、及び、N型非晶質シリコン膜10には分離領域13が形成されている。また、図10に示されるように、微結晶シリコン膜8のN型化された全端部8cのうち、ソース電極11下のN型端部8aと、ドレイン電極12下のN型端部8bとを除く部分は除去されている。
【0052】
次に、この基板上に、図3に示すように、層間絶縁膜16をパッシベーション膜として成膜した後、第4回目のフォトリソグラフィープロセスを用いて層間絶縁膜16等をパターニングする。これにより、少なくともドレイン電極12の表面まで層間絶縁膜16を貫通する画素ドレインコンタクトホール17と、ソース端子部15の表面まで層間絶縁膜16を貫通するソース端子部コンタクトホール18と、ゲート端子部4の表面まで層間絶縁膜16及びゲート絶縁膜6を貫通するゲート端子部コンタクトホール19とを同時に形成する。
【0053】
そして、図3に示すように、透明導電性膜を成膜した後、第5回目のフォトリソグラフィープロセスを用いて透明導電性膜をパターニングする。つまり、画素ドレインコンタクトホール17、ソース端子部コンタクトホール18及びゲート端子部コンタクトホール19を介して、ドレイン電極12、ソース端子部15及びゲート端子部4とそれぞれ電気的に接続される透過画素電極20、ソース端子パッド21及びゲート端子パッド22を形成する。以上により、本実施の形態に係るTFT30が形成されたTFTアレイ基板が完成する。なお、以上の説明においては、主に画素部23におけるTFT30の製造方法について説明したが、ゲートドライバ部24のTFT30も同様にして製造される。
【0054】
なお、完成したTFTアレイ基板は、約200〜350℃の温度で熱処理する工程を加えることが望ましい。熱処理により、微結晶シリコン膜8の端部8a,8bに導入された窒素が活性化し、N型不純物になる割合が増えるためである。また、この熱処理によって基板全体に蓄積された静電荷や応力等を除去あるいは緩和することができ、さらにメタル膜の電気的比抵抗を下げることができるためである。このように、完成したTFTアレイ基板に対して熱処理を行うと、TFT特性を向上して安定化させることができる。本実施の形態では、完成したTFTアレイ基板を、窒素雰囲気中で300℃のアニールを30分行った。
【0055】
次に、特許文献2及び特許文献3の技術と比較して、本実施の形態に係るTFT30の製造方法の効果について説明する。
【0056】
特許文献2の技術では、ドレイン電極と微結晶シリコン膜との間に移動度の小さい非晶質シリコン膜を設けて、電界起因のリーク電流を抑制している。しかし、このような構造を有するTFTを製造するためには微結晶シリコン膜と非晶質シリコン膜に対して、互いに異なるマスクを使用する写真製版工程でそれぞれパターニングしなければならない。すなわち、特許文献2の技術では、写真製版工程の工程が増えるため、製造コストが増大するものとなっている。
【0057】
また、特許文献3の技術では、ドレイン電極と微結晶シリコン膜との間に正孔の移動を抑制するN型の非晶質シリコン膜を設けて、電界起因のリーク電流を抑制している。しかし、このような構造を有するTFTを製造するためにはエッチストッパ(特許文献3の図15の保護層)を写真製版工程でパターニングしなければならない。すなわち、特許文献3の技術では、写真製版工程の工程が増えるため、製造コストが増大するものとなっている。
【0058】
それに対し、本実施の形態に係るTFT30の製造方法によれば、N型の導電型を有するガスのプラズマを微結晶シリコン膜8の全端部8cに照射し、当該全端部8cと接触するソース電極11及びドレイン電極12を形成した後に、等方性エッチングを行う。したがって、ソース電極11及びドレイン電極12をマスクとして用いることができることから、専用のマスクを別途用意しなくても、正孔の移動を抑制するN型端部8bを形成することができる。よって、実施の形態1に係るTFT30の製造において、専用のマスクが不要となるという観点から製造コストを抑制することができるとともに、写真製版工程を行わなくて済むという観点からも製造コストを抑制することができる。
【0059】
また、本実施の形態では、窒素ガス(N2)のプラズマを微結晶シリコン膜8の全端部8cに照射した。この窒素ガスは環境(人体)に無害であるため、有毒ガスを無毒化する除害装置がなくても、安全にTFT30を製造することができる。
【0060】
なお、以上の説明においては、プラズマにすべきガスとして、窒素ガスを用いたが、窒素を含むガスであればよく、例えば、アンモニア(NH3)ガスを用いてもよい。ただし、アンモニアは人体に有害なガスであり、除害装置が必要となることから、アンモニアを用いると窒素ガスに比べ若干コストが高くなる。
【0061】
また、プラズマにすべきガスには、上述の窒素を含むガスに代えて、燐を含むガス、例えば、フォスフィン(PH3)ガスを用いてもよい。燐は微結晶シリコン膜中でN型不純物(ドナー)となる代表的な元素である。フォスフィンも人体に有害なガスであり、除害装置が必要となることから、フォスフィンを用いると窒素ガスに比べ若干コストが高くなる。しかし、プラズマの形成条件が同一であれば、フォスフィンは、窒素よりもN型不純物になる元素の割合(活性化率)が高いことから、プラズマ処理の時間を短くすることができ、スループットを向上させることができる。
【0062】
なお、以上の説明では、微結晶シリコン膜8の膜厚は30nmとした。このように、微結晶シリコン膜8の膜厚は30nm以下であることが好ましい。微結晶シリコン膜は、正孔移動度が大きいため、チャネル方向のオフ抵抗が小さく、リーク電流が増加しやすい。しかし、膜厚を30nm以下にして薄くすると、チャネル方向の抵抗を大きくすることができ、リーク電流を抑制することができる。
【0063】
また、本実施の形態に係るTFT30と特許文献4の技術とを比較すると、特許文献4の技術では非晶質シリコン膜が設けられておらず、本実施の形態に係るTFT30と異なったものとなっている。また、特許文献4の技術においては、エッチストッパを使用しているため、N型非晶質シリコン膜のエッチング時にチャネル領域の微結晶シリコン膜にダメージを与えることができない。したがって、ゲート電極と反対側(上側)の界面が活性になっており、当該微結晶シリコン膜の上側を流れるリーク電流が増大してしまうものとなっている。しかし、本実施の形態に係るTFT30においてはこの問題が生じない。
【0064】
<実施の形態3>
本実施の形態3として、実施の形態1及び実施の形態2と同様、ゲートドライバを有するTFTアレイ基板を例にとって説明する。なお、本実施の形態において、実施の形態1,2と同様の構成要素については同じ符号を付し、その説明を省略する。
【0065】
図11はTFTアレイ基板の画素部23における、本実施の形態に係るTFT31を示す断面図である。図11に示されるように、本実施の形態において、微結晶シリコン膜8は、実施の形態1に係る微結晶シリコン膜8の端部8a,8bと実質的に同じであり、N型非晶質シリコン膜10と同じN型の導電型を有する端部8d、8eを有している。ただし、実施の形態1に係る微結晶シリコン膜8の端部8a及び端部8bは、ソース電極11及びドレイン電極12にそれぞれ接触していたのに対し、本実施の形態に係る微結晶シリコン膜8の端部8d,8eは、これら電極と接触するのではなく、絶縁膜たる酸化シリコン膜27と接触している。
【0066】
そして、本実施の形態においては、ソース電極11は、微結晶シリコン膜8の端部8d側の側壁上に酸化シリコン膜27を介して形成され、かつ、N型非晶質シリコン膜10と接続されている。ドレイン電極12は、微結晶シリコン膜8の端部8d側の側壁上に酸化シリコン膜27を介して形成され、かつ、N型非晶質シリコン膜10と接続されている。
【0067】
次に、本実施の形態に係るTFT31が設けられたTFTアレイ基板の製造方法について説明する。まず、実施の形態2と同様に、ゲート電極2等を透明絶縁性基板1上に形成した後、その基板上にゲート絶縁膜6を形成する(図4)。次に、実施の形態2と同様に、ゲート電極2上にゲート絶縁膜6を介して、微結晶シリコン膜8、非晶質シリコン膜9及びN型非晶質シリコン膜10を順に形成し、これら膜を含む半導体層25を形成する(図5)。
【0068】
その後、本実施の形態では、微結晶シリコン膜8の全端部8cをN型化し、さらに全端部8cの外側部分を酸化することで、酸化シリコン膜27を形成する。具体的には、平行平板型のプラズマ発生装置を用いて、酸素プラズマ処理を行い、酸素原子(O)をドナーとして導入することにより微結晶シリコン膜8の全端部8cをN型化する。続けて、全端部8cの外側部分に酸素原子(O)を酸化剤として導入することにより、酸化シリコン膜27を形成する。
【0069】
平行平板型プラズマ発生装置の処理条件としては、例えば、基板温度を室温〜100℃、圧力を1〜150Pa、周波数を13.56MHz、パワー密度を0.1〜1.0W/cm2、O2ガスの流量を10〜200sccmとし、O2プラズマを微結晶シリコン膜8の全端部8cの外側部分に照射する。本実施の形態では、レジスト7aを残したまま、基板温度を室温、圧力を50Pa、周波数を13.56MHz、パワー密度を0.5W/cm2、O2ガスの流量を100sccmとして5分間処理した。
【0070】
こうして形成された酸化シリコン膜27を、上記SIMSで評価したところ、酸素の濃度は8×1019/cm3であり、酸素が導入された酸化シリコン膜27の導入方向の長さ(図12中の矢印Eの長さ)は2nmであった。また、微結晶シリコン膜8のN型化された全端部8cのうち、酸化シリコン膜27とならなかったN型を有する残余部分8fの同方向の長さ(図12中の矢印Fの長さ)は3nmであった。
【0071】
ここで、酸素プラズマを使用する際に基板温度を上げ過ぎると、微結晶シリコン膜8表面での酸化反応が激しくなり、微結晶シリコン膜8のN型化されていた全端部8cが、全て酸化シリコン膜27となってしまう。したがって、N型残余部分8fが消滅しないように、酸素プラズマ処理は、100℃以下の温度で行うことが望ましい。なお、非晶質シリコン膜には結晶粒界が存在しないため、酸素が非晶質シリコン膜中に進入しにくいものとなっている。したがって、非晶質シリコン膜9やN型非晶質シリコン膜10の側壁は、酸素プラズマ処理により酸化されない。
【0072】
以上の処理を行った後、実施の形態2と同様にレジスト7aを硫酸溶液等で除去した後、ソース電極11及びドレイン電極12等となるAl合金膜26を成膜し、第3回目のフォトリソグラフィープロセスを用いてレジスト7bをパターン形成する(図示せず)。それから、実施の形態2と同様に、Al合金膜26をドライエッチングによってエッチングして、ソース電極11、ドレイン電極12、ソース配線14及びソース端子部15と、分離領域13の一部とを形成する。
【0073】
その後、RIE装置を用いて異方性エッチングを行うことにより、レジスト7bに覆われていないN型非晶質シリコン膜10を除去して、分離領域13を形成する。この際、等方性エッチングも行うことにより、ソース電極11及びドレイン電極12近傍の部分以外の、酸化シリコン膜27及びN型残余部分8fを除去する。本実施の形態では、N型非晶質シリコン膜10及びN型残余部分8fのエッチングを行う前に、4弗化炭素(CF4)ガスによる等方性エッチングを用いて、ソース電極11及びドレイン電極12近傍の部分以外の酸化シリコン膜27を除去した。
【0074】
なお、本実施の形態では、酸化シリコン膜27の等方性エッチングの条件として、周波数を13.56MHz、パワー密度を0.4W/cm2、CF4ガスの流量を圧力が30Paとなるように調整して10秒間エッチングを行った。その後は、実施の形態2と同様に、異方性エッチング及び等方性エッチングを行うことにより、分離領域13、及び、微結晶シリコン膜8のN型化された端部8d,8eを形成した。ただし、上述したように、本実施の形態に係るN型残余部分8fの不純物導入向の長さ(3nm)は、実施の形態2に係る全端部8cの同方向の長さ(5nm)よりも短いため、処理時間を実施の形態2の処理時間(30秒)よりも短い20秒とした。
【0075】
なお、以上においては、酸化シリコン膜27を形成する際のガスとして、酸素(O2)を用いた場合を例にして説明したが、これに限ったものではなく、これ以外の酸素を含むガス、例えば、一酸化窒素(N2O)を用いてもよい。ただし、酸素を含むガスをプラズマ化すると、酸素プラズマがレジスト7bを灰化するので、レジスト7bが消失しない時間内で処理するか、または、レジスト7bを厚く設ける必要がある。また、不要なN型残余部分8fを除去する際のエッチングガスとしては、3弗化メタン(CHF3)を使用してもよい。
【0076】
これ以降の製造方法については、実施の形態2と同様であるので、説明を省略する。
【0077】
以上のように構成されたTFTアレイ基板は、カラー表示用のカラーフィルターや対向電極等を具備した対向基板(図示せず)と、セルギャップを介して貼り合わされる。そして、当該セルギャップ内に液晶が注入・封止されることにより、ディスプレイ用途の半導体デバイスたる光学表示用装置が形成される。
【0078】
以上のような本実施の形態に係るTFT31によれば、微結晶シリコン膜8の端部8eがN型化されているだけでなく、ドレイン電極12が微結晶シリコン膜8の側壁上に酸化シリコン膜27を介して形成されている。したがって、実施の形態1よりも、ドレイン電極12の正孔が、N型化された端部8eを除く微結晶シリコン膜8に移動するのを抑制することができるため、電界起因のリーク電流をより抑制することができる。
【0079】
なお、以上の実施の形態1〜3においては、ゲート絶縁膜6を窒化シリコン(SiN)膜、酸化シリコン(SiO2)膜からなる2層積層膜を形成したが、これに限ったものではなく、例えば、ゲート絶縁膜6を酸化シリコン膜及び酸化シリコン膜のいずれか一方のみで形成してもよい。また、微結晶シリコン膜8と接触する絶縁膜として、アルゴン(Ar)を含んだSiO2膜や、酸素の割合がSiO2膜よりも少ないSiOX膜を使用すると、微結晶シリコン膜8の結晶性が向上することから、特性の良いTFT30,31が得られる。さらに、以上においては、液晶表示装置用のTFTアレイ基板について説明したが、これに限ったものではなく、有機EL表示装置等の電気光学表示装置においても同様にすることで、リーク電流を抑えることができる。
【符号の説明】
【0080】
1 透明絶縁性基板、2 ゲート電極、6 ゲート絶縁膜、8 微結晶シリコン膜、8a,8b,8d,8e 端部、8c 全端部、9 非晶質シリコン膜、10 N型非晶質シリコン膜、11 ソース電極、12 ドレイン電極、25 半導体層、27 酸化シリコン膜、30,31 TFT。
【技術分野】
【0001】
本発明は、薄膜トランジスタ及びその製造方法に関するものであり、特にリーク電流を抑制可能な薄膜トランジスタ及びその製造方法に関するものである。
【背景技術】
【0002】
液晶表示装置の画素スイッチング素子には、薄膜半導体層を有する薄膜トランジスタ(Thin Film Transistor:以下「TFT」と記すこともある)が使用されており、その一種である逆スタガTFTの製造は、例えば次のように行われている。
【0003】
まず、ガラス基板上にゲート電極材料をスパッタにより成膜し、写真製版とエッチングによりゲート電極を形成する。そして、プラズマCVD(Chemical Vapor Deposition)により、ゲート絶縁膜となるSiN膜、i型半導体膜となる非晶質シリコン膜、N型半導体膜となるN型非晶質シリコン膜を成膜する。次に、ソース・ドレイン電極材料をスパッタにより形成し、写真製版とエッチングによりソース・ドレイン電極を形成する。そして、ソース・ドレイン間に位置するN型非晶質シリコン膜をドライエッチングにより除去する。それから、写真製版により所望のレジストパターンを形成し、不要部分をエッチングにより除去した後、保護膜となるSiN膜をプラズマCVDにより形成する。以上のようにして、チャネル部のシリコン薄膜に非晶質シリコンを用いた逆スタガ型TFTを形成することができる。
【0004】
さて、近年、液晶表示装置や有機EL(Electro-Luminescence)表示装置の狭額縁化や低コスト化を実現するために、画素部の画素スイッチング素子としてTFTを形成するだけでなく、ソースドライバ及びゲートドライバ等の駆動回路のスイッチング素子としてTFTを同一ガラス基板に形成する表示装置が開発されてきている。ただし、駆動回路内のTFTでは、画素部のTFTに比べて大きな駆動電圧が長時間印加され続けるため、電気的特性の劣化が大きくなるという問題があった。
【0005】
そこで、特許文献1〜4に記載された技術のように、チャネル部のシリコン薄膜として、上記非晶質シリコン膜の代わりに微結晶シリコン膜を形成することで、安定性がより優れたTFTの製造方法が提案されている。このようなチャネル部のシリコン薄膜として微結晶シリコン膜が形成されたTFT(微結晶シリコンTFT)は、チャネル部のシリコン薄膜として非晶質シリコン膜が形成されたTFT(非晶質シリコンTFT)よりも、ゲート電極に電圧を印加し続けた場合に生じる、しきい値電圧(Vth)の経時変化が小さいという優れた点を有している。
【0006】
なお、一般に微結晶シリコンのバンドギャップは非晶質シリコンよりも狭いことから、ゲート電極に逆バイアスを印加したときには、微結晶シリコンTFTでの微結晶シリコンとN型非晶質シリコンとの界面においてバンド間トンネリングによるホール注入が起こりやすく、結果としてリーク電流が増大してしまうという問題がある。そこで、特許文献1に開示の技術では、微結晶シリコンとN型非晶質シリコンとの間に真性の非晶質シリコンを挟むことによって、微結晶シリコンとN型非晶質シリコンとの界面のバンドギャップの不整合を小さくし、リーク電流を抑制している。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2005−322845号公報
【特許文献2】特開2009−177138号公報
【特許文献3】特開2009−60096号公報
【特許文献4】特開2010−40951号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、特許文献1に開示の技術のように、液晶パネルの画像表示時にバックライトからの光が、微結晶シリコン膜及び非晶質シリコン膜を含む半導体層に照射されると、光リーク電流が発生してしまう。具体的には、バックライトからの光が微結晶シリコン膜や非晶質シリコン膜に照射されると、半導体層中に電子正孔対が発生する。当該電子は正の電圧が印加されているドレイン電極に移動し、当該正孔は0電位のソース電極に移動することから、光リーク電流が生じる。ゲート電極が0電位または負電圧に固定されているときに、このような光リーク電流が流れると、画素の容量に印加されている電圧、つまり画素の容量に蓄積された電荷が光リーク電流により消失する等の問題が生じ、正常な画像表示ができにくい。
【0009】
そこで、光リーク電流の発生を防止するために、平面視において微結晶シリコン膜及び非晶質シリコン膜を含む半導体層を、ゲート電極の外周よりも内側に形成することを発明者は見出した。このように形成されれば、バックライトからゲート電極に向かう光は、通常金属で形成されるゲート電極に遮られることから、光リーク電流の発生を抑制できると考えられた。
【0010】
しかしながら、平面視において半導体層をゲート電極の外周よりも内側に形成すると、新たな問題が発生することが判明した。具体的には、このように形成されたTFTにおいては、半導体層の微結晶シリコン膜の端部がゲート電極上方に位置するため、微結晶シリコン膜の端部が、従来よりもゲート電極の近くにてドレイン電極と接するものとなっている。このようなTFTにおいて、オフ状態になると、すなわちドレイン電極に正電圧が、ソース電極に0電圧が、ゲート電極に負電圧がそれぞれ印加されると、微結晶シリコン膜の端部には近くのゲート電極から比較的大きな電界が印加されることになる。
【0011】
その結果、ドレイン電極の正孔が、当該ドレイン電極と微結晶シリコン膜との間のショットキー接続部のショットキー障壁を越えて微結晶シリコン膜に注入されやすくなり、リーク電流が発生しやすくなるという問題が発生した。特に、微小とはいえ結晶を有する微結晶シリコン膜の正孔の移動度(0.1〜2cm2/Vs)は、非晶質シリコンの移動度(0.001cm2/Vs)よりも非常に大きいため、微結晶シリコンTFTの電界起因のリーク電流は、非晶質シリコンTFTよりも大きい。このように、半導体層がゲート電極の外周よりも内側に形成された微結晶シリコンTFTにおいては、電界起因のリーク電流が発生しやすいことから、正常な画像表示ができにくいという問題があった。
【0012】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、微結晶シリコンを備える薄膜トランジスタにおいて、光リーク電流、及び、電界起因のリーク電流を抑制することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明に係る薄膜トランジスタは、絶縁性基板上に形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して順に形成された微結晶シリコン膜、第1非晶質シリコン膜、及び、所定の導電型を有する第2非晶質シリコン膜を含む半導体層と、前記微結晶シリコン膜の端部と接触し、かつ、前記第2非晶質シリコン膜と接続されたドレイン電極とを備える。そして、前記半導体層は、平面視において前記ゲート電極の外周よりも内側に形成され、前記微結晶シリコン膜の前記端部は、前記第2非晶質シリコン膜と同じ前記所定の導電型を有する。
【発明の効果】
【0014】
本発明によれば、半導体層は平面視においてゲート電極の外周よりも内側に形成されている。したがって、絶縁性基板から半導体層に向かう光は、ゲート電極に遮られることから、半導体層における光リーク電流の発生を抑制することができる。また、微結晶シリコン膜においてドレイン電極と接触する端部が第2非晶質シリコン膜と同じ導電型を有することから、電界起因のリーク電流を抑制することができる。
【図面の簡単な説明】
【0015】
【図1】実施の形態1に係るTFTアレイ基板の構成を示す平面図である。
【図2】実施の形態1に係るTFTアレイ基板の画素部を示す平面図である。
【図3】実施の形態1に係るTFTアレイ基板の画素部を示す断面図である。
【図4】実施の形態2に係るTFTアレイ基板の画素部を示す工程別断面図である。
【図5】実施の形態2に係るTFTアレイ基板の画素部を示す工程別断面図である。
【図6】実施の形態2に係るTFTアレイ基板の画素部を示す工程別断面図である。
【図7】実施の形態2に係るTFTアレイ基板の画素部を示す工程別断面図である。
【図8】実施の形態2に係るTFTアレイ基板の画素部を示す工程別平面図である。
【図9】実施の形態2に係るTFTアレイ基板の画素部を示す工程別断面図である。
【図10】実施の形態2に係るTFTアレイ基板の画素部を示す工程別平面図である。
【図11】実施の形態3に係るTFTアレイ基板の画素部を示す断面図である。
【図12】実施の形態3に係るTFTアレイ基板の画素部を示す工程別断面図である。
【発明を実施するための形態】
【0016】
<実施の形態1>
本実施の形態1として、液晶を有する複数の表示素子とゲートドライバとを有する、液晶表示装置用のアクティブマトリックス型TFTアレイ基板(以下、「TFTアレイ基板」と呼ぶこともある)を例にとって説明する。
【0017】
図1は、TFTアレイ基板の平面構造を示す図である。図に示すように、TFTアレイ基板は、例えばガラス及びプラスチックからなる透明絶縁性基板1と、行方向に設けられた複数のゲート配線3と、列方向に設けられた複数のソース配線14と、複数のゲート配線3に走査信号を入力するゲートドライバ部24とを備える。ゲート配線3、ソース配線14及びゲートドライバ部24のそれぞれは、透明絶縁性基板1上に形成されている。
【0018】
ゲート配線3及びソース配線14が平面視において互いに交差する付近には、スイッチング素子として機能する薄膜トランジスタ(TFT)が形成されており、1つの薄膜トランジスタが1つの画素の容量を制御することにより、複数の画素からなる画素部23において映像が表示される。本実施の形態では、TFTは、画素部23のスイッチング素子として形成されているだけでなく、ゲートドライバ部24のスイッチング素子としても形成されている。ただし、画素部23に形成されるTFTと、ゲートドライバ部24に形成されるTFTとは、実質的にはほとんど同じであるため、以下においては、画素部23に形成されるTFTについて説明する。
【0019】
図2は、画素部23に形成される1つの画素の平面構造を示す平面図である。図3は、画素及びTFT30を通るA−A線における断面図と、ソース端子部15を通るB−B線における断面図と、ゲート端子部4を通るC−C線における断面図とを仮想的に並べて示した断面図である。
【0020】
図3に示すように、本実施の形態に係るTFT30は、透明絶縁性基板1上に設けられた逆スタガ型TFTであり、ゲート電極2と、ゲート絶縁膜6を介して形成された半導体層25と、ソース電極11と、ドレイン電極12とを備える。ソース電極11とドレイン電極12との間には、これらを分離する分離領域13が設けられている。本実施の形態に係るTFT30では、ゲート電極2に正の電圧が印加されると、半導体層25における分離領域13近傍の部分にチャネル部が形成され、当該チャネル部を介してソース電極11とドレイン電極12との間に電流を流すことが可能となる。
【0021】
さらに、本実施の形態に係るTFT30では、光リーク電流、及び、電界起因のリーク電流を抑制可能となっている。以下、図2及び図3に示される、TFT30の構成要素、及び、その周辺の構成要素について説明する。
【0022】
図3に示すように、透明絶縁性基板1上には、金属膜からなるゲート電極2と、ゲート配線3と、走査信号が入力されるゲート端子部4と、補助容量電極5とが形成されている。図2に示すように、ゲート電極2はゲート配線3とつながっており、ゲート配線3はゲート端子部4とつながっている。図3に戻って、透明絶縁性基板1、ゲート電極2、ゲート配線3、ゲート端子部4及び補助容量電極5上には、窒化シリコン(SiN)や酸化シリコン(SiO2)などからなるゲート絶縁膜6が形成されている。
【0023】
ゲート電極2上には、ゲート絶縁膜6を介して半導体層25が形成されている。本実施の形態では、半導体層25は、ゲート電極2上にゲート絶縁膜6を介して順に形成された、微結晶シリコン膜8、ノンドープ(真性)の非晶質シリコン膜(第1非晶質シリコン膜)9、及び、不純物が添加されてN型の導電型を有するN型非晶質シリコン膜(第2非晶質シリコン膜)10を含んでいる。微結晶シリコン膜8の導電型については後述する。本実施の形態では、非晶質シリコン膜9及びN型非晶質シリコン膜10は、アモルファスシリコン膜である。N型非晶質シリコン膜10は、分離領域13において隙間が形成されている。
【0024】
図2に示すように、この半導体層25は、平面視においてゲート電極2の外周よりも内側に形成されている。つまり、半導体層25は、平面視においてゲート電極2の外周よりも外側に出ないように形成されている。したがって、本実施の形態に係るTFT30においては、透明絶縁性基板1側に設けられたバックライト(図示せず)から半導体層25に向かう光が、金属膜からなるゲート電極2に遮られるので、半導体層25における光リーク電流の発生を抑制することができる。
【0025】
図3に示すように、半導体層25周辺のゲート絶縁膜6上には、ソース電極11及びドレイン電極12が形成されている。ソース電極11は、微結晶シリコン膜8の端部8aと非晶質シリコン膜9の端部と接触し、かつ、N型非晶質シリコン膜10の端部及び上部と接続されている。ドレイン電極12は、微結晶シリコン膜8の端部8bと非晶質シリコン膜9の端部と接触し、かつ、ソース電極11と分離領域13を挟むN型非晶質シリコン膜10の端部及び上部と接続されている。
【0026】
ここで、本実施の形態に係る微結晶シリコン膜8の端部8a,8bは、不純物として窒素(N)を含み、N型非晶質シリコン膜10と同じ導電型、つまり、N型の導電型を有している。以下、微結晶シリコン膜8のN型化された端部8a,8bをそれぞれ「N型端部8a,8b」と呼ぶこともある。微結晶シリコン膜8のうち、N型端部8a,8b以外の部分は実質的にノンドープ(真性)となっている。このような本実施の形態に係るTFT30においては、ドレイン電極12で発生した正孔は、N型化端部8bと、ゲート電極2に印加された負電圧によってP型になった微結晶シリコン膜8とで形成されたPN接合により微結晶シリコン膜8に移動するのが抑制される。ドレイン電極12には正電圧が印加されているため、当該PN接合が逆方向バイアスになるためである。よって、本実施の形態に係るTFT30においては、微結晶シリコン膜8のドレイン電極12と接触している端部8bが、ゲート電極2から大きな電界が印加されても、当該電界起因のリーク電流を抑制することができる。
【0027】
さて、ゲート絶縁膜6上には、ソース配線14と、外部から映像信号が入力されるソース端子部15とが形成されている。図2に示すように、ソース電極11はソース配線14とつながっており、ソース配線14はソース端子部15とつながっている。図3に戻って、以上の構成要素からなる基板上には、SiNなどからなる層間絶縁膜16が形成されている。すなわち、層間絶縁膜16は、ソース電極11等の上部を覆うだけではなく、分離領域13周辺における、N型非晶質シリコン膜10、ソース電極11及びドレイン電極12の側壁も覆っている。
【0028】
ドレイン電極12上の層間絶縁膜16には、ドレイン電極12まで達する開口部たる画素ドレインコンタクトホール17が設けられており、透明導電膜からなる透過画素電極20が、当該画素ドレインコンタクトホール17を介してドレイン電極12と接続されている。
【0029】
ソース端子部15上の層間絶縁膜16には、ソース端子部15まで達する開口部たるソース端子部コンタクトホール18が設けられており、ソース端子パッド21が、当該ソース端子部コンタクトホール18を介してソース端子部15と接続されている。
【0030】
ゲート端子部4上のゲート絶縁膜6及び層間絶縁膜16には、ゲート端子部4まで達する開口部たるゲート端子部コンタクトホール19が設けられており、ゲート端子パッド22が、当該ゲート端子部コンタクトホール19を介してゲート端子部4と接続されている。
【0031】
以上のように構成されたTFTアレイ基板は、カラー表示用のカラーフィルターや対向電極等を具備した対向基板(図示せず)と、一定の間隔(セルギャップ)を介して貼り合わされる。そして、当該セルギャップ内に液晶が注入・封止されることにより、ディスプレイ用途の半導体デバイスたる光学表示用装置が形成される。
【0032】
以上のような本実施の形態に係るTFT30によれば、半導体層25は平面視においてゲート電極2の外周よりも内側に形成されている。したがって、透明絶縁性基板1から半導体層25に向かう光は、光非透過性のゲート電極2に遮られることから、半導体層25における光リーク電流の発生を抑制することができる。また、微結晶シリコン膜8においてドレイン電極12と接触する端部8bがN型非晶質シリコン膜10と同じ導電型を有することから、電界起因のリーク電流を抑制することができる。以上のように、本実施の形態に係るTFT30によれば、光リーク電流及び電界起因のリーク電流を抑制することができることから、高品質な表示ディスプレイを実現することができる。
【0033】
<実施の形態2>
本実施の形態2として、実施の形態1に係るTFTアレイ基板の製造方法について、図4〜図10を用いて説明する。
【0034】
図4に示すように、まずガラス基板などの透明絶縁性基板1を洗浄液または純水を用いて洗浄し、当該透明絶縁性基板1上にスパッタ法などを用いてAl合金膜を200nm成膜する。それから、第1回目のフォトリソグラフィープロセスを用いて当該Al合金膜をパターニングすることにより、ゲート電極2、ゲート配線3、ゲート端子部4及び補助容量電極5を形成する。その後、ゲート電極2等が形成された基板上にゲート絶縁膜6を形成する。本実施の形態では、ゲート絶縁膜6として、SiN膜とSiO2膜からなる2層積層膜を形成した(図示せず)。この際、SiN膜を、SiH4ガスとNH3ガスとの混合ガスを用いるプラズマCVD法により形成し、SiO2膜を、SiH4ガスとN2Oガスとの混合ガスを用いるプラズマCVD法により形成した。プラズマCVD法の条件としては、基板温度を200〜400℃、圧力を100〜200Pa、周波数を13.56MHz、パワー密度を0.1W/cm2とした。SiN膜の膜厚及びSiO2膜の膜厚はいずれも、100nmとした。
【0035】
ついで、図4に示すように、半導体能動膜となる微結晶シリコン膜8を、ゲート絶縁膜6全面に形成する。本実施の形態では、微結晶シリコン膜8をプラズマCVD法により形成した。プラズマCVD法の条件としては、例えば、基板温度を200〜400℃、圧力を100〜150Pa、周波数を13.56MHz、パワー密度を0.1W/cm2、SiH4ガスとH2ガスの流量比を1:200〜300、好ましくは、SiH4ガスとH2ガスとArガスの流量比を1:100〜300:200〜300とする。なお、Arガスを混合すると、より高温で結晶性の良い微結晶シリコン膜8を形成することができる。本実施の形態では、基板温度を300℃、圧力を150Pa、SiH4/H2/Arガス流量比を1:100:250とし、それ以外の項目については上記条件として、微結晶シリコン膜8を形成した。微結晶シリコン膜8の膜厚は30nmとした。
【0036】
次に、微結晶シリコン膜8全面に、非晶質シリコン膜9を堆積する。本実施の形態では、非晶質シリコン膜9をプラズマCVD法により形成した。プラズマCVD法の条件としては、例えば、基板温度を200〜400℃、圧力を100〜150Pa、周波数を13.56MHz、パワー密度を0.1W/cm2、SiH4ガスとH2ガスの流量比を1:5〜50とする。本実施の形態では、基板温度を300℃、圧力を150Pa、SiH4/H2ガス流量比を1:20とし、それ以外の項目については上記条件として、非晶質シリコン膜9を形成した。非晶質シリコン膜9の膜厚は130nmとした。
【0037】
それから、非晶質シリコン膜9全面に、N型非晶質シリコン膜10を堆積する。本実施の形態では、N型非晶質シリコン膜10をプラズマCVD法により形成した。プラズマCVD法の条件としては、例えば、基板温度を200〜400℃、圧力を100〜150Pa、周波数を13.56MHz、パワー密度を0.1W/cm2、SiH4ガスとH2ガスとPH3(フォスフィン)ガスの流量比を1:2〜50:3〜20とする。本実施の形態では、基板温度を300℃、圧力を200Pa、SiH4/H2/PH3ガスの流量比を1:10:15とし、それ以外の項目については上記条件として、N型非晶質シリコン膜10を形成した。N型非晶質シリコン膜10の膜厚は40nmとした。
【0038】
なお、本実施の形態では、ゲート絶縁膜6、微結晶シリコン膜8、非晶質シリコン膜9及びN型非晶質シリコン膜10は、同一のプラズマCVD装置で真空を保ったまま連続で成膜した。このように真空を保ったまま連続でこれら膜を成膜すると、膜の不純物汚染や酸化等が抑制されて良好な膜質の半導体膜及び絶縁膜が得られる。
【0039】
それから、図5に示すように、プラズマCVD法により形成された微結晶シリコン膜8、非晶質シリコン膜9及びN型非晶質シリコン膜10を含む半導体層25を、第2回目のフォトリソグラフィープロセスでパターニング形成する。この際、図2に示したように、半導体層25が、平面視においてゲート電極2の外周よりも内側に形成されるようにパターニング形成する。こうして、半導体層25がゲート電極2上にゲート絶縁膜6を介して形成される。なお、図5に示されるように、微結晶シリコン膜8、非晶質シリコン膜9及びN型非晶質シリコン膜10のそれぞれは、第2回目のフォトリソグラフィープロセスでパターニングされたレジスト7aと同じパターンとなる。つまり、微結晶シリコン膜8、非晶質シリコン膜9及びN型非晶質シリコン膜10は平面視において互いに同一に形成される。
【0040】
ついで、図6に示すように、平行平板型のプラズマ発生装置を用いて、レジスト7aを残したまま微結晶シリコン膜8の全端部8cをN型微結晶シリコン膜にする。つまり、微結晶シリコン膜8の全端部8c(外周部)が、N型非晶質シリコン膜10と同じN型の導電型を有するように、当該全端部8cにN型の不純物たる窒素(N)を導入する。なお、ここでいう全端部8cは、図6に示される断面図において、微結晶シリコン膜8の左側端部及び右側端部だけでなく、図6では図示されない手前端部及び奥側端部を含んでいる。後述するように、微結晶シリコン膜8のN型化された全端部8cのうち、手前端部及び奥側端部が除去されることにより、左側端部が上記端部8aとなり、右側端部が上記端部8bとなる。
【0041】
上述の平行平板型プラズマ発生装置の処理条件としては、例えば、基板温度を室温〜200℃、圧力を1〜150Pa、周波数を13.56MHz、パワー密度を0.1〜1.0W/cm2、N2ガスの流量を10〜200sccmとし、N2プラズマを微結晶シリコン膜8の全端部8cに照射する。本実施の形態では、基板温度を室温、圧力を50Pa、周波数を13.56MHz、パワー密度を0.5W/cm2、N2ガスの流量を100sccm、処理時間を5分間とした。こうしてN型化された全端部8cを、SIMS(Secondary Ion Mass Spectrometer:二次イオン質量分析法)で評価したところ、窒素の濃度は1×1020/cm3であり、窒素が導入された全端部8cの導入方向の長さ(図6中の矢印Dの長さ)は5nmであった。なお、ここでは、平行平板型のプラズマ発生装置を使用する場合について説明したが、誘導結合型のプラズマ発生装置を使用してもよい。
【0042】
以上により、微結晶シリコン膜8の全端部8cはN型化される。一方、非晶質シリコン膜9及びN型非晶質シリコン膜10の側壁は、このプラズマ処理によりほとんどN型化されない。これは、微結晶シリコン膜8は結晶粒界を多く含んでおり、窒素原子が当該粒界に沿って微結晶シリコン内部に入りやすく、N型化する速度が大きいのに対し、非晶質シリコン膜は結晶粒界をほとんど含まず、N型化する速度が小さいからである。このプラズマ処理により、非晶質シリコン膜9及びN型非晶質シリコン膜10の側壁表面は窒化されて窒化シリコン膜(図示せず)となる。
【0043】
なお、微結晶シリコン膜8の端部8cにおける窒素の濃度と、リーク電流との関係を調べたところ、窒素の濃度は1×1019/cm3以上であればリーク電流を抑制する効果が現れることが判明した。しかし、リーク電流を充分抑制することを望む場合には、1×1020/cm3以上、好ましくは5×1020/cm3以上の窒素の濃度にするとよい。
【0044】
レジスト7aを硫酸溶液等で除去した後、希釈化した弗化水素酸またはバッファド弗化水素酸(弗化水素酸と弗化アンモニウムとの混合溶液)で基板表面を洗浄する。これにより、非晶質シリコン膜9等の側壁に形成された窒化シリコン膜等が除去される。
【0045】
それから、図7に示すように、ソース電極11及びドレイン電極12等となるAl合金膜26を基板全面、つまり、当該Al合金膜26を半導体層25上面及び側壁上と、ゲート絶縁膜6上とに成膜した後、第3回目のフォトリソグラフィープロセスでレジスト7bをパターン形成する。図8は、このときの半導体層25付近の拡大平面図である。
【0046】
次に、レジスト7bをマスクにしてAl合金膜26をドライエッチングによってエッチングする。つまりレジスト7bに覆われていないAl合金膜26を除去することにより、ソース電極11、ドレイン電極12、ソース配線14及びソース端子部15と、分離領域13の一部とを形成する。こうして、微結晶シリコン膜8の全端部8cの一端部と接触し、かつ、N型非晶質シリコン膜10と接続するドレイン電極12が形成される。それとともに、微結晶シリコン膜8の全端部8cのうち、ドレイン電極12と接触している一端部と異なる端部と接触し、かつ、N型非晶質シリコン膜10と接続するソース電極11が形成される。
【0047】
その後、RIE(Reactive Ion Etching:反応性イオンエッチング)装置を用いて、異方性エッチングを行うことにより、レジスト7bに覆われていないN型非晶質シリコン膜10を除去して、分離領域13を形成する。
【0048】
さて、図8においてハッチングにより示される微結晶シリコン膜8の全端部8cは、先のプラズマ照射によりN型微結晶シリコン膜となっている。したがって、ソース電極11及びドレイン電極12は、微結晶シリコン膜8の全端部8cを介して互いに電気的に接続し、短絡している。よって、最終的に得られるTFT30がトランジスタとして動作するためには、微結晶シリコン膜8のN型化された全端部8cのうち、ソース電極11及びドレイン電極12と接触している部分を残しつつ、それ以外の部分を除去する必要がある。
【0049】
そこで、本実施の形態では、上述の異方性エッチングに、等方性エッチングを組合せてドライエッチングを行う。具体的には、6弗化硫黄(SF6)ガスと塩素(Cl2)ガスを混合したガスをRIE装置に通して、基板と垂直方向の異方性エッチングを行うことにより、N型非晶質シリコン膜10に分離領域13を形成する。その後、SF6ガスのみをRIE装置に通して、基板と平行方向にもエッチング可能な等方性エッチングを行う。このような等方性エッチングを行うと、ソース電極11及びドレイン電極12とそれぞれ接触している端部8a及び端部8bは、ソース電極11及びドレイン電極12がマスクとなってエッチングガスに曝されないが、端部8a,8b以外の全端部8cはエッチングガスに曝される。したがって、当該等方性エッチングを行うことにより、ソース電極11及びドレイン電極12と接触している端部8a,8b以外の全端部8cは除去される。よって、微結晶シリコン膜8のN型端部8a及びN型端部8bを電気的に分離することができる。
【0050】
なお、本実施の形態では、異方性エッチングの条件として、周波数を13.56MHz、パワー密度を0.4W/cm2、SF6ガスとCl2ガスとの流量比を4:1、圧力を30Pa、処理時間を60秒とした。それから、一旦RIE装置内のガスを排気した後、SF6ガスのみを導入して等方性エッチングを行った。等方性エッチングの圧力、パワーの条件は異方性エッチングと同じであり、その処理時間を30秒とした。また、この等方性エッチングの際、ソース電極11及びドレイン電極12と接触している非晶質シリコン膜9及びN型非晶質シリコン膜10以外の非晶質シリコン膜9及びN型非晶質シリコン膜10の側壁部は、平面視において微結晶シリコン膜8の全端部8cまでエッチングされる(図10参照)。
【0051】
図9は、以上の処理を行った後にレジスト7bを除去したときの状態を示す断面図であり、図10はそのときの拡大平面図である。図9に示されるように、ゲート絶縁膜6上にソース電極11、ドレイン電極12、ソース配線14、ソース端子部15が形成されるとともに、ソース電極11とドレイン電極12との間、及び、N型非晶質シリコン膜10には分離領域13が形成されている。また、図10に示されるように、微結晶シリコン膜8のN型化された全端部8cのうち、ソース電極11下のN型端部8aと、ドレイン電極12下のN型端部8bとを除く部分は除去されている。
【0052】
次に、この基板上に、図3に示すように、層間絶縁膜16をパッシベーション膜として成膜した後、第4回目のフォトリソグラフィープロセスを用いて層間絶縁膜16等をパターニングする。これにより、少なくともドレイン電極12の表面まで層間絶縁膜16を貫通する画素ドレインコンタクトホール17と、ソース端子部15の表面まで層間絶縁膜16を貫通するソース端子部コンタクトホール18と、ゲート端子部4の表面まで層間絶縁膜16及びゲート絶縁膜6を貫通するゲート端子部コンタクトホール19とを同時に形成する。
【0053】
そして、図3に示すように、透明導電性膜を成膜した後、第5回目のフォトリソグラフィープロセスを用いて透明導電性膜をパターニングする。つまり、画素ドレインコンタクトホール17、ソース端子部コンタクトホール18及びゲート端子部コンタクトホール19を介して、ドレイン電極12、ソース端子部15及びゲート端子部4とそれぞれ電気的に接続される透過画素電極20、ソース端子パッド21及びゲート端子パッド22を形成する。以上により、本実施の形態に係るTFT30が形成されたTFTアレイ基板が完成する。なお、以上の説明においては、主に画素部23におけるTFT30の製造方法について説明したが、ゲートドライバ部24のTFT30も同様にして製造される。
【0054】
なお、完成したTFTアレイ基板は、約200〜350℃の温度で熱処理する工程を加えることが望ましい。熱処理により、微結晶シリコン膜8の端部8a,8bに導入された窒素が活性化し、N型不純物になる割合が増えるためである。また、この熱処理によって基板全体に蓄積された静電荷や応力等を除去あるいは緩和することができ、さらにメタル膜の電気的比抵抗を下げることができるためである。このように、完成したTFTアレイ基板に対して熱処理を行うと、TFT特性を向上して安定化させることができる。本実施の形態では、完成したTFTアレイ基板を、窒素雰囲気中で300℃のアニールを30分行った。
【0055】
次に、特許文献2及び特許文献3の技術と比較して、本実施の形態に係るTFT30の製造方法の効果について説明する。
【0056】
特許文献2の技術では、ドレイン電極と微結晶シリコン膜との間に移動度の小さい非晶質シリコン膜を設けて、電界起因のリーク電流を抑制している。しかし、このような構造を有するTFTを製造するためには微結晶シリコン膜と非晶質シリコン膜に対して、互いに異なるマスクを使用する写真製版工程でそれぞれパターニングしなければならない。すなわち、特許文献2の技術では、写真製版工程の工程が増えるため、製造コストが増大するものとなっている。
【0057】
また、特許文献3の技術では、ドレイン電極と微結晶シリコン膜との間に正孔の移動を抑制するN型の非晶質シリコン膜を設けて、電界起因のリーク電流を抑制している。しかし、このような構造を有するTFTを製造するためにはエッチストッパ(特許文献3の図15の保護層)を写真製版工程でパターニングしなければならない。すなわち、特許文献3の技術では、写真製版工程の工程が増えるため、製造コストが増大するものとなっている。
【0058】
それに対し、本実施の形態に係るTFT30の製造方法によれば、N型の導電型を有するガスのプラズマを微結晶シリコン膜8の全端部8cに照射し、当該全端部8cと接触するソース電極11及びドレイン電極12を形成した後に、等方性エッチングを行う。したがって、ソース電極11及びドレイン電極12をマスクとして用いることができることから、専用のマスクを別途用意しなくても、正孔の移動を抑制するN型端部8bを形成することができる。よって、実施の形態1に係るTFT30の製造において、専用のマスクが不要となるという観点から製造コストを抑制することができるとともに、写真製版工程を行わなくて済むという観点からも製造コストを抑制することができる。
【0059】
また、本実施の形態では、窒素ガス(N2)のプラズマを微結晶シリコン膜8の全端部8cに照射した。この窒素ガスは環境(人体)に無害であるため、有毒ガスを無毒化する除害装置がなくても、安全にTFT30を製造することができる。
【0060】
なお、以上の説明においては、プラズマにすべきガスとして、窒素ガスを用いたが、窒素を含むガスであればよく、例えば、アンモニア(NH3)ガスを用いてもよい。ただし、アンモニアは人体に有害なガスであり、除害装置が必要となることから、アンモニアを用いると窒素ガスに比べ若干コストが高くなる。
【0061】
また、プラズマにすべきガスには、上述の窒素を含むガスに代えて、燐を含むガス、例えば、フォスフィン(PH3)ガスを用いてもよい。燐は微結晶シリコン膜中でN型不純物(ドナー)となる代表的な元素である。フォスフィンも人体に有害なガスであり、除害装置が必要となることから、フォスフィンを用いると窒素ガスに比べ若干コストが高くなる。しかし、プラズマの形成条件が同一であれば、フォスフィンは、窒素よりもN型不純物になる元素の割合(活性化率)が高いことから、プラズマ処理の時間を短くすることができ、スループットを向上させることができる。
【0062】
なお、以上の説明では、微結晶シリコン膜8の膜厚は30nmとした。このように、微結晶シリコン膜8の膜厚は30nm以下であることが好ましい。微結晶シリコン膜は、正孔移動度が大きいため、チャネル方向のオフ抵抗が小さく、リーク電流が増加しやすい。しかし、膜厚を30nm以下にして薄くすると、チャネル方向の抵抗を大きくすることができ、リーク電流を抑制することができる。
【0063】
また、本実施の形態に係るTFT30と特許文献4の技術とを比較すると、特許文献4の技術では非晶質シリコン膜が設けられておらず、本実施の形態に係るTFT30と異なったものとなっている。また、特許文献4の技術においては、エッチストッパを使用しているため、N型非晶質シリコン膜のエッチング時にチャネル領域の微結晶シリコン膜にダメージを与えることができない。したがって、ゲート電極と反対側(上側)の界面が活性になっており、当該微結晶シリコン膜の上側を流れるリーク電流が増大してしまうものとなっている。しかし、本実施の形態に係るTFT30においてはこの問題が生じない。
【0064】
<実施の形態3>
本実施の形態3として、実施の形態1及び実施の形態2と同様、ゲートドライバを有するTFTアレイ基板を例にとって説明する。なお、本実施の形態において、実施の形態1,2と同様の構成要素については同じ符号を付し、その説明を省略する。
【0065】
図11はTFTアレイ基板の画素部23における、本実施の形態に係るTFT31を示す断面図である。図11に示されるように、本実施の形態において、微結晶シリコン膜8は、実施の形態1に係る微結晶シリコン膜8の端部8a,8bと実質的に同じであり、N型非晶質シリコン膜10と同じN型の導電型を有する端部8d、8eを有している。ただし、実施の形態1に係る微結晶シリコン膜8の端部8a及び端部8bは、ソース電極11及びドレイン電極12にそれぞれ接触していたのに対し、本実施の形態に係る微結晶シリコン膜8の端部8d,8eは、これら電極と接触するのではなく、絶縁膜たる酸化シリコン膜27と接触している。
【0066】
そして、本実施の形態においては、ソース電極11は、微結晶シリコン膜8の端部8d側の側壁上に酸化シリコン膜27を介して形成され、かつ、N型非晶質シリコン膜10と接続されている。ドレイン電極12は、微結晶シリコン膜8の端部8d側の側壁上に酸化シリコン膜27を介して形成され、かつ、N型非晶質シリコン膜10と接続されている。
【0067】
次に、本実施の形態に係るTFT31が設けられたTFTアレイ基板の製造方法について説明する。まず、実施の形態2と同様に、ゲート電極2等を透明絶縁性基板1上に形成した後、その基板上にゲート絶縁膜6を形成する(図4)。次に、実施の形態2と同様に、ゲート電極2上にゲート絶縁膜6を介して、微結晶シリコン膜8、非晶質シリコン膜9及びN型非晶質シリコン膜10を順に形成し、これら膜を含む半導体層25を形成する(図5)。
【0068】
その後、本実施の形態では、微結晶シリコン膜8の全端部8cをN型化し、さらに全端部8cの外側部分を酸化することで、酸化シリコン膜27を形成する。具体的には、平行平板型のプラズマ発生装置を用いて、酸素プラズマ処理を行い、酸素原子(O)をドナーとして導入することにより微結晶シリコン膜8の全端部8cをN型化する。続けて、全端部8cの外側部分に酸素原子(O)を酸化剤として導入することにより、酸化シリコン膜27を形成する。
【0069】
平行平板型プラズマ発生装置の処理条件としては、例えば、基板温度を室温〜100℃、圧力を1〜150Pa、周波数を13.56MHz、パワー密度を0.1〜1.0W/cm2、O2ガスの流量を10〜200sccmとし、O2プラズマを微結晶シリコン膜8の全端部8cの外側部分に照射する。本実施の形態では、レジスト7aを残したまま、基板温度を室温、圧力を50Pa、周波数を13.56MHz、パワー密度を0.5W/cm2、O2ガスの流量を100sccmとして5分間処理した。
【0070】
こうして形成された酸化シリコン膜27を、上記SIMSで評価したところ、酸素の濃度は8×1019/cm3であり、酸素が導入された酸化シリコン膜27の導入方向の長さ(図12中の矢印Eの長さ)は2nmであった。また、微結晶シリコン膜8のN型化された全端部8cのうち、酸化シリコン膜27とならなかったN型を有する残余部分8fの同方向の長さ(図12中の矢印Fの長さ)は3nmであった。
【0071】
ここで、酸素プラズマを使用する際に基板温度を上げ過ぎると、微結晶シリコン膜8表面での酸化反応が激しくなり、微結晶シリコン膜8のN型化されていた全端部8cが、全て酸化シリコン膜27となってしまう。したがって、N型残余部分8fが消滅しないように、酸素プラズマ処理は、100℃以下の温度で行うことが望ましい。なお、非晶質シリコン膜には結晶粒界が存在しないため、酸素が非晶質シリコン膜中に進入しにくいものとなっている。したがって、非晶質シリコン膜9やN型非晶質シリコン膜10の側壁は、酸素プラズマ処理により酸化されない。
【0072】
以上の処理を行った後、実施の形態2と同様にレジスト7aを硫酸溶液等で除去した後、ソース電極11及びドレイン電極12等となるAl合金膜26を成膜し、第3回目のフォトリソグラフィープロセスを用いてレジスト7bをパターン形成する(図示せず)。それから、実施の形態2と同様に、Al合金膜26をドライエッチングによってエッチングして、ソース電極11、ドレイン電極12、ソース配線14及びソース端子部15と、分離領域13の一部とを形成する。
【0073】
その後、RIE装置を用いて異方性エッチングを行うことにより、レジスト7bに覆われていないN型非晶質シリコン膜10を除去して、分離領域13を形成する。この際、等方性エッチングも行うことにより、ソース電極11及びドレイン電極12近傍の部分以外の、酸化シリコン膜27及びN型残余部分8fを除去する。本実施の形態では、N型非晶質シリコン膜10及びN型残余部分8fのエッチングを行う前に、4弗化炭素(CF4)ガスによる等方性エッチングを用いて、ソース電極11及びドレイン電極12近傍の部分以外の酸化シリコン膜27を除去した。
【0074】
なお、本実施の形態では、酸化シリコン膜27の等方性エッチングの条件として、周波数を13.56MHz、パワー密度を0.4W/cm2、CF4ガスの流量を圧力が30Paとなるように調整して10秒間エッチングを行った。その後は、実施の形態2と同様に、異方性エッチング及び等方性エッチングを行うことにより、分離領域13、及び、微結晶シリコン膜8のN型化された端部8d,8eを形成した。ただし、上述したように、本実施の形態に係るN型残余部分8fの不純物導入向の長さ(3nm)は、実施の形態2に係る全端部8cの同方向の長さ(5nm)よりも短いため、処理時間を実施の形態2の処理時間(30秒)よりも短い20秒とした。
【0075】
なお、以上においては、酸化シリコン膜27を形成する際のガスとして、酸素(O2)を用いた場合を例にして説明したが、これに限ったものではなく、これ以外の酸素を含むガス、例えば、一酸化窒素(N2O)を用いてもよい。ただし、酸素を含むガスをプラズマ化すると、酸素プラズマがレジスト7bを灰化するので、レジスト7bが消失しない時間内で処理するか、または、レジスト7bを厚く設ける必要がある。また、不要なN型残余部分8fを除去する際のエッチングガスとしては、3弗化メタン(CHF3)を使用してもよい。
【0076】
これ以降の製造方法については、実施の形態2と同様であるので、説明を省略する。
【0077】
以上のように構成されたTFTアレイ基板は、カラー表示用のカラーフィルターや対向電極等を具備した対向基板(図示せず)と、セルギャップを介して貼り合わされる。そして、当該セルギャップ内に液晶が注入・封止されることにより、ディスプレイ用途の半導体デバイスたる光学表示用装置が形成される。
【0078】
以上のような本実施の形態に係るTFT31によれば、微結晶シリコン膜8の端部8eがN型化されているだけでなく、ドレイン電極12が微結晶シリコン膜8の側壁上に酸化シリコン膜27を介して形成されている。したがって、実施の形態1よりも、ドレイン電極12の正孔が、N型化された端部8eを除く微結晶シリコン膜8に移動するのを抑制することができるため、電界起因のリーク電流をより抑制することができる。
【0079】
なお、以上の実施の形態1〜3においては、ゲート絶縁膜6を窒化シリコン(SiN)膜、酸化シリコン(SiO2)膜からなる2層積層膜を形成したが、これに限ったものではなく、例えば、ゲート絶縁膜6を酸化シリコン膜及び酸化シリコン膜のいずれか一方のみで形成してもよい。また、微結晶シリコン膜8と接触する絶縁膜として、アルゴン(Ar)を含んだSiO2膜や、酸素の割合がSiO2膜よりも少ないSiOX膜を使用すると、微結晶シリコン膜8の結晶性が向上することから、特性の良いTFT30,31が得られる。さらに、以上においては、液晶表示装置用のTFTアレイ基板について説明したが、これに限ったものではなく、有機EL表示装置等の電気光学表示装置においても同様にすることで、リーク電流を抑えることができる。
【符号の説明】
【0080】
1 透明絶縁性基板、2 ゲート電極、6 ゲート絶縁膜、8 微結晶シリコン膜、8a,8b,8d,8e 端部、8c 全端部、9 非晶質シリコン膜、10 N型非晶質シリコン膜、11 ソース電極、12 ドレイン電極、25 半導体層、27 酸化シリコン膜、30,31 TFT。
【特許請求の範囲】
【請求項1】
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極上にゲート絶縁膜を介して順に形成された微結晶シリコン膜、第1非晶質シリコン膜、及び、所定の導電型を有する第2非晶質シリコン膜を含む半導体層と、
前記微結晶シリコン膜の端部と接触し、かつ、前記第2非晶質シリコン膜と接続されたドレイン電極と
を備え、
前記半導体層は、平面視において前記ゲート電極の外周よりも内側に形成され、
前記微結晶シリコン膜の前記端部は、前記第2非晶質シリコン膜と同じ前記所定の導電型を有する、薄膜トランジスタ。
【請求項2】
請求項1に記載の薄膜トランジスタであって、
前記第1及び第2非晶質シリコン膜は、アモルファスシリコン膜であり、
前記微結晶シリコン膜の前記端部は、不純物として窒素を含み、前記所定の導電型としてN型の導電型を有する、薄膜トランジスタ。
【請求項3】
(a)絶縁性基板上にゲート電極を形成する工程と、
(b)前記ゲート電極上にゲート絶縁膜を介して、平面視において前記ゲート電極の外周よりも内側に、微結晶シリコン膜、第1非晶質シリコン膜、及び、所定の導電型を有する第2非晶質シリコン膜を順に形成して、これらを含む半導体層を形成する工程と、
(c)前記微結晶シリコン膜の端部に、前記所定の導電型の不純物を導入する工程と、
(d)前記微結晶シリコン膜の前記端部と接触し、かつ、前記第2非晶質シリコン膜と接続するドレイン電極を形成する工程と
を備える、薄膜トランジスタの製造方法。
【請求項4】
請求項3に記載の薄膜トランジスタの製造方法であって、
前記第1及び第2非晶質シリコン膜は、アモルファスシリコン膜であり、
前記工程(c)において、
前記微結晶シリコン膜の前記端部が前記所定の導電型としてN型の導電型を有するように、前記不純物として窒素を含むガスのプラズマを当該端部に照射する、薄膜トランジスタの製造方法。
【請求項5】
請求項4に記載の薄膜トランジスタの製造方法であって、
前記工程(c)における前記ガスは窒素に代えて燐を含む、薄膜トランジスタの製造方法。
【請求項6】
請求項4に記載の薄膜トランジスタの製造方法であって、
前記工程(c)は、
前記微結晶シリコン膜の前記端部を含む外周部に前記不純物を導入し
(e)前記工程(d)の前に、前記外周部のうち、前記微結晶シリコン膜の前記端部と異なる端部と接触し、かつ、前記第2非晶質シリコン膜と接続するソース電極を形成する工程と、
(f)前記工程(d)の後に、前記微結晶シリコン膜に対して等方性エッチングを行う工程と
をさらに備える、薄膜トランジスタの製造方法。
【請求項7】
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極上にゲート絶縁膜を介して順に形成された微結晶シリコン膜、第1非晶質シリコン膜、及び、所定の導電型を有する第2非晶質シリコン膜を含む半導体層と、
前記微結晶シリコン膜の側壁上に絶縁膜を介して形成され、かつ、前記第2非晶質シリコン膜と接続されたドレイン電極と
を備え、
前記半導体層は、平面視において前記ゲート電極の外周よりも内側に形成され、
前記微結晶シリコン膜の、前記絶縁膜と接触する端部は、前記第2非晶質シリコン膜と同じ前記所定の導電型を有する、
薄膜トランジスタ。
【請求項1】
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極上にゲート絶縁膜を介して順に形成された微結晶シリコン膜、第1非晶質シリコン膜、及び、所定の導電型を有する第2非晶質シリコン膜を含む半導体層と、
前記微結晶シリコン膜の端部と接触し、かつ、前記第2非晶質シリコン膜と接続されたドレイン電極と
を備え、
前記半導体層は、平面視において前記ゲート電極の外周よりも内側に形成され、
前記微結晶シリコン膜の前記端部は、前記第2非晶質シリコン膜と同じ前記所定の導電型を有する、薄膜トランジスタ。
【請求項2】
請求項1に記載の薄膜トランジスタであって、
前記第1及び第2非晶質シリコン膜は、アモルファスシリコン膜であり、
前記微結晶シリコン膜の前記端部は、不純物として窒素を含み、前記所定の導電型としてN型の導電型を有する、薄膜トランジスタ。
【請求項3】
(a)絶縁性基板上にゲート電極を形成する工程と、
(b)前記ゲート電極上にゲート絶縁膜を介して、平面視において前記ゲート電極の外周よりも内側に、微結晶シリコン膜、第1非晶質シリコン膜、及び、所定の導電型を有する第2非晶質シリコン膜を順に形成して、これらを含む半導体層を形成する工程と、
(c)前記微結晶シリコン膜の端部に、前記所定の導電型の不純物を導入する工程と、
(d)前記微結晶シリコン膜の前記端部と接触し、かつ、前記第2非晶質シリコン膜と接続するドレイン電極を形成する工程と
を備える、薄膜トランジスタの製造方法。
【請求項4】
請求項3に記載の薄膜トランジスタの製造方法であって、
前記第1及び第2非晶質シリコン膜は、アモルファスシリコン膜であり、
前記工程(c)において、
前記微結晶シリコン膜の前記端部が前記所定の導電型としてN型の導電型を有するように、前記不純物として窒素を含むガスのプラズマを当該端部に照射する、薄膜トランジスタの製造方法。
【請求項5】
請求項4に記載の薄膜トランジスタの製造方法であって、
前記工程(c)における前記ガスは窒素に代えて燐を含む、薄膜トランジスタの製造方法。
【請求項6】
請求項4に記載の薄膜トランジスタの製造方法であって、
前記工程(c)は、
前記微結晶シリコン膜の前記端部を含む外周部に前記不純物を導入し
(e)前記工程(d)の前に、前記外周部のうち、前記微結晶シリコン膜の前記端部と異なる端部と接触し、かつ、前記第2非晶質シリコン膜と接続するソース電極を形成する工程と、
(f)前記工程(d)の後に、前記微結晶シリコン膜に対して等方性エッチングを行う工程と
をさらに備える、薄膜トランジスタの製造方法。
【請求項7】
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極上にゲート絶縁膜を介して順に形成された微結晶シリコン膜、第1非晶質シリコン膜、及び、所定の導電型を有する第2非晶質シリコン膜を含む半導体層と、
前記微結晶シリコン膜の側壁上に絶縁膜を介して形成され、かつ、前記第2非晶質シリコン膜と接続されたドレイン電極と
を備え、
前記半導体層は、平面視において前記ゲート電極の外周よりも内側に形成され、
前記微結晶シリコン膜の、前記絶縁膜と接触する端部は、前記第2非晶質シリコン膜と同じ前記所定の導電型を有する、
薄膜トランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2012−54375(P2012−54375A)
【公開日】平成24年3月15日(2012.3.15)
【国際特許分類】
【出願番号】特願2010−195357(P2010−195357)
【出願日】平成22年9月1日(2010.9.1)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成24年3月15日(2012.3.15)
【国際特許分類】
【出願日】平成22年9月1日(2010.9.1)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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