開示の実施形態は、ＭＯＳチャネル領域に一軸性歪みを与える金属ソース／ドレイン及びコンフォーマル再成長ソース／ドレインを備えた、歪みトランジスタ量子井戸（ＱＷ）チャネル領域を含む。チャネル層の除去された部分が、チャネル材料の格子間隔とは異なる格子間隔を有するジャンクション材料で充填されることで、量子井戸の頂部バリア層及び底部バッファ層によってチャネル層に発生される二軸性歪みに加えて、一軸性歪みがチャネルに発生される。
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【課題】界面層および高誘電率絶縁膜下層部への窒素原子の導入を抑制することができる半導体装置の製造方法及び基板処理装置の提供。
【解決手段】ＭＯＳＦＥＴのゲートスタック形成工程は、ウエハ上に界面層を形成するステップと、界面層に第一ハフニウムシリケート膜を形成するステップと、第一ハフニウムシリケート膜にアニールを施すことで第一ハフニウムシリケート膜を緻密化もしくは結晶化するステップと、緻密化もしくは結晶化した第一ハフニウムシリケート膜上に第二ハフニウムシリケート膜を形成するステップと、第一ハフニウムシリケート膜および第二ハフニウムシリケート膜に対しプラズマ窒化を施すステップと、プラズマ窒化のプラズマダメージを回復する回復アニールステップと、を有する。窒素導入による移動度の劣化を抑制し、良好なＭＯＳＦＥＴ特性を得ることができる。 （もっと読む）

【課題】温度が上昇するほどキャリアの移動度を向上できる半導体装置を提供する。
【解決手段】半導体装置は、素子形成面が（１１０）面方位の半導体基板上１０−１に、チャネル長方向が＜−１１０＞方向に沿って配置される絶縁ゲート型電界効果トランジスタｐＭＯＳと、前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、前記絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加える第１素子分離絶縁膜１１−１とを具備する。 （もっと読む）

ゲルマニウム含有量が漸次変化した高ゲルマニウム化合物領域を供する装置及び方法に係る実施例が全体として記載されている。他の実施例も記載及びクレームされている。
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【課題】素子分離領域に埋め込まれる絶縁膜に効率良く応力を残留させる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板に形成した溝内に絶縁膜を埋め込む工程と、埋め込まれた前記絶縁膜上を覆うように被覆膜を形成する工程と、前記被覆膜を形成した後、熱処理により、前記半導体基板の前記絶縁膜周辺の領域に歪みを発生させる応力を前記絶縁膜に残留させ、素子分離領域を形成する工程と、を含む。 （もっと読む）

【課題】温度が上昇するほどキャリアの移動度を向上できる半導体装置を提供する。
【解決手段】半導体装置は、電子をキャリアとする第１絶縁ゲート型電界効果トランジスタｎＭＯＳ１と、ホールをキャリアとする第２絶縁ゲート型電界効果トランジスタｐＭＯ Ｓ２と、前記半導体基板における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、動作熱により前記第１絶縁ゲート型電界効果トランジスタに引張り応力を加える第１素子分離絶縁膜１１−１と、前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、動作熱により前記第２絶縁ゲート型電界効果トランジスタに圧縮応力を加える第２素子分離絶縁膜１１−２とを具備する。 （もっと読む）

【課題】素子分離領域から受ける応力に基づいた、トランジスタの駆動力を低下させる歪みを緩和し、さらに、歪みシリコン技術を用いることでトランジスタの駆動力を向上させることができる半導体装置を提供する。
【解決手段】所定の結晶からなる半導体基板内にソース・ドレイン領域およびチャネル領域を有するトランジスタと、ゲート幅方向から前記チャネル領域を挟むように設けられ、前記所定の結晶と異なる格子定数を有するエピタキシャル結晶が埋め込まれた拡張領域と、を備えた半導体装置を提供する。 （もっと読む）

【課題】本発明は、ｇｍの低下を抑制し、ｇｄｓ、ｇｍｂを維持して、ＭＯＳトランジスタの高性能化を可能とする。
【解決手段】半導体基板１１上にゲート絶縁膜１２を介して形成されたゲート電極１３と、前記ゲート電極１３のソース側の前記半導体基板１１に形成されたエクステンション領域１４と、前記ゲート電極１３のソース側の前記半導体基板１１にエクステンション領域１４を介して形成されたソース領域１６と、前記ゲート電極１３のドレイン側の前記半導体基板１１に形成されたＬＤＤ領域１５と、前記ゲート電極１３のドレイン側の前記半導体基板１１にＬＤＤ領域１５を介して形成されたドレイン領域１７を有し、前記エクステンション領域１４は前記ＬＤＤ領域１６よりも濃度が高く、前記ＬＤＤ領域１６よりも浅く形成されている。 （もっと読む）

【課題】半導体層に形成したリセスにモフォロジの良好な別の半導体層をエピタキシャル成長させる。
【解決手段】Ｓｉ基板上にゲート絶縁膜、ゲート電極及びサイドウォールスペーサを形成した後（ステップＳ１，Ｓ２）、そのＳｉ基板のソース・ドレイン領域を形成する部分に、ドライエッチングで第１リセスを形成する（ステップＳ３）。そして、ドライエッチングによってエッチングダメージが生じた第１リセスの表層部をウェットエッチングで除去することによって第２リセスを形成した後（ステップＳ４）、第２リセスにＳｉＧｅ層をエピタキシャル成長させる（ステップＳ５，Ｓ６）。これにより、Ｓｉ基板に形成したリセスに、モフォロジの良好なＳｉＧｅ層を形成することが可能になる。 （もっと読む）

【課題】半導体装置の製造工程においてストレッサー膜などから発生する水素によるｐ型ＭＯＳトランジスタの駆動力低下を防止する。
【解決手段】半導体装置は、ｎ型活性領域１３Ｂ上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６Ｂと、ゲート絶縁膜１５及びゲート電極１６Ｂの側面に形成された内側サイドウォール１７及び外側サイドウォール２０Ｂと、ｐ型ソースドレイン領域２１Ｂと、内側サイドウォール１７の側面及び外側サイドウォール２０Ｂの側面における少なくとも底部に形成され、水素に対してバリア性を有する絶縁性の水素バリア膜２３とを備える。 （もっと読む）

【課題】信頼性が高く良好な特性を有する半導体装置を提供する。
【解決手段】半導体基板１０１上に形成され、チャネル領域とチャネル領域を挟むソース／ドレイン・エクステンション領域１０８の少なくとも一部とを含むＳｉＧｅ膜１０４ａと、半導体基板の表面領域に形成され、ソース／ドレイン・エクステンション領域に接するソース／ドレイン・コンタクト領域１１０と、ＳｉＧｅ膜上に形成されたゲート絶縁膜１０５およびゲート電極１０６を有するゲート構造と、ＳｉＧｅ膜上に形成され、且つゲート構造の側面に形成された第１の側壁膜１０７と、ＳｉＧｅ膜上に形成され、且つ第１の側壁膜上に形成された第２の側壁膜１０９と、ソース／ドレイン・コンタクト領域上に形成され、且つＳｉＧｅ膜の側面および第２の側壁膜上に形成された第３の側壁膜１１１と、ソース／ドレイン・コンタクト領域上に形成されたシリサイド膜１１２と、を備える。 （もっと読む）

【課題】製造工程におけるエピタキシャル結晶層への熱的負荷を低減することのできる半導体装置、およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極、前記半導体基板中の前記第１のゲート絶縁膜下に形成された第１のチャネル領域、前記半導体基板中の前記第１のチャネル領域の両側に形成された第１の結晶からなる第１のエピタキシャル結晶層、を含む第１のトランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極、前記半導体基板中の前記第２のゲート絶縁膜下に形成された第２のチャネル領域、前記半導体基板中の前記第２のチャネル領域の両側に形成された第２の結晶からなる第２のエピタキシャル結晶層、前記第２のエピタキシャル結晶層上に形成された前記第１の結晶からなる第３のエピタキシャル結晶層、を含む、前記第１のトランジスタと異なる導電型を有する第２のトランジスタと、を有する。 （もっと読む）

【解決手段】
非長方形形状を有していてよいキャビティに基いて歪誘起半導体合金を形成することができ、二酸化シリコン材質のような適切な保護層を設けることによって、非長方形形状は対応する高温処理の間にも維持され得る。その結果、歪誘起半導体材質の横方向のオフセットを小さくすることができる一方、キャビティエッチングプロセスの間に対応するオフセットスペーサの十分な厚みをもたらすことができるので、ゲート電極完全性を維持することができる。例えば、ｐチャネルトランジスタは六角形形状を伴うシリコン／ゲルマニウム合金を有することができ、それにより全体的な歪転移効率を顕著に高めることができる。 （もっと読む）

【課題】微細な活性層上にひずみ半導体素子を形成しても、活性層のひずみの緩和を抑制することを可能にする。
【解決手段】基板１と、基板上にメサ状に形成されひずみを有する第１半導体層であって、離間して設けられる第１導電型のソースおよびドレイン領域と、ソース領域とドレイン領域との間に設けられる第１導電型と異なる第２導電型のチャネル領域と、を有する第１半導体層３と、ソースおよびドレイン領域上に第１導電型の不純物を含むように形成され、第１半導体層のひずみを制御する第２および第３半導体層４ａと、チャネル領域上に形成されたゲート絶縁膜１０と、ゲート絶縁膜上に形成されたゲート電極１２と、を備えている。 （もっと読む）

【課題】動作特性の劣化を抑えつつ、それぞれ適切な閾値電圧を設定された、メタルゲート電極を用いたｎ型およびｐ型のＭＩＳＦＥＴを混載する半導体装置を提供する。
【解決手段】半導体基板上に第１のゲート絶縁膜を介して形成された、第１の金属層および前記第１の金属層上の第１の導電層を含む第１のゲート電極を含むｎ型トランジスタと、半導体基板上に第２のゲート絶縁膜を介して形成された、前記第１の金属層よりも厚さが厚く、前記第１の金属層と構成元素の同一な材料からなる第２の金属層、および前記第２の金属層上の第２の導電層を含む第２のゲート電極を含むｐ型トランジスタと、を有する。 （もっと読む）

【課題】電子移動度が高く、アクセス抵抗が低いＦＥＴとして動作する窒化物半導体装置を提供すること。
【解決手段】ＧａＮ１上に、厚さ 3nm のＡｌ_０．２２Ｇａ_０．７８Ｎから構成されたＡ層２を有し、Ａ層２の上に、厚さ 10nm のＩｎ_０．３２Ａｌ_０．６８Ｎから構成されＢ層３を有し、Ａ層２の上に設けられ、Ｂ層３を、Ｂ層３に平行な方向において挟む２つの、厚さ 12nm のＡｌ_０．３Ｇａ_０．７Ｎから構成されたＣ層４を有し、Ｂ層３の上にゲート電極９を有し、一方のＣ層４の上にソース電極７を有し、他方のＣ層４の上にドレイン電極８を有し、ＦＥＴとして動作することを特徴とする窒化物半導体装置を構成する。 （もっと読む）

【課題】ＭＯＳＦＥＴダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を向上できるようにした半導体装置及びその製造方法を提供する。
【解決手段】基板１上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第１環状体１１及び第２環状体１２を有するゲート電極１０と、平面視で第１環状体１１の内側に形成されたＳ／Ｄ層２１と、平面視で第２環状体１２の内側に形成されたＳ／Ｄ層２２と、Ｓ／Ｄ層２２とゲート電極１０とを接続する配線４２と、を備え、第１環状体１１及び第２環状体１２の平面視による形状はそれぞれ三角形であり、第１環状体１１及び第２環状体１２は互いに三角形の一辺を共有し合うように隣接した状態で配置されている。このような構成であれば、例えば正方形或いは長方形のアクティブ領域に、三角形の辺に沿ってチャネル領域を形成することができ、チャネル幅を効率良く広げることができる。 （もっと読む）

【課題】ノーマリオフ特性が実現され、飽和電流値低下が生じず、ゲート電圧に対するドレイン・ソース間電流特性が良好なＨＥＭＴを実現する半導体装置を提供する。
【解決手段】第１半導体層１３１と、第１半導体層１３１の主面１３５上に積層され、第１半導体層１３１の主面１３５側に２ＤＥＧ層１３７を生じさせる第２半導体層１３３と、第１半導体層１３１及び第２半導体層１３３と比して電子親和力χが大きい半導体材料からなり、２ＤＥＧ層１３７と電気的に接続された第３半導体層１３９と、第２半導体層１３３及び第３半導体層１３９上に設けられた絶縁膜１５７と、第３半導体層１３９にオーミック接続される第１電極１５１と、第２半導体層１３３及び第３半導体層１３９上に絶縁膜１５７を介して設けられた第２電極１５３と、第１電極１５１との間に第２電極１５３を介在させ、２ＤＥＧ層１３７と電気的に接続された第３電極１５５とを備える。 （もっと読む）

【解決手段】
シリコン含有基板を備えた半導体デバイスを形成するための方法が提供される。１つの例示的な方法は、シリコン含有基板を覆う多結晶シリコン層を堆積させることと、多結晶シリコン層をアモルファス化することと、アモルファス化された多結晶シリコン層をエッチングしてゲート電極を形成することと、ゲート電極を覆う応力誘起層を堆積させることと、シリコン含有基板を焼鈍してゲート電極を再結晶化することと、応力誘起層を除去することと、ゲート電極をエッチングマスクとして用いて基板内へ凹部をエッチングすることと、凹部内に不純物ドープのシリコン含有領域をエピタキシャル成長させることとを備えている。 （もっと読む）

【課題】 本発明は、良好な移動度を有する半導体装置およびその製造方法を提供することを目的とする。
【解決手段】 第一の発明の半導体装置は、基板と、基板表面に形成され、Geを主成分とする半導体領域と、半導体領域上に形成された非金属Ge化合物層と、非金属Ge化合物層上に形成された絶縁膜と、絶縁膜上に形成された電極と、前記電極を挟む前記基板表面に形成されたソース・ドレイン領域とを備えることを特徴とする。非金属Ge化合物層は、例えばSrとGeの化合物、BaとGeの化合物もしくはBaとSiとGeの化合物を有する。 （もっと読む）