【課題】ＳｉＯ_２／ＳｉＣ構造を備える、たとえばＭＯＳＦＥＴなどの半導体装置は、界面準位密度の低減が不十分である。
【解決手段】ＳｉＣ基板１の一方の主表面上に形成させたＳｉＣエピタキシャル層２の一方の主表面上に、あらかじめＳｉ薄膜３を形成させて、このＳｉ薄膜３の内部に窒素原子を注入させる。この状態で、ＳｉＣエピタキシャル層２の一方の主表面上を酸窒化させる。 （もっと読む）

【課題】特徴サイズの小さいＭＯＳトランジスタとその製造方法を提供する。
【解決手段】本発明は、ショートチャネルの影響を低減し、薄くドープしたドレイン領域（ＬＤＤ構造）を有さない。ＭＯＳトランジスタのゲート長さは１．２５μｍ以下である。本発明のＭＯＳトランジスタはゲート酸化物層を含み、この層は基板との間で平面状でかつストレスのないインタフェースを形成する。その結果、ホットキャリアの発生およびホットキャリアの悪影響が回避できる。ＬＤＤ構造を省略したために、製造プロセスの複雑さが低下し、ソース−ドレインの直列抵抗が減り、その結果駆動電流と切り換え速度が改善された。 （もっと読む）

【課題】ゲート酸化膜やゲート酸化膜と半導体基板の界面にダメージを与えることなく、界面準位の低減を図る。
【解決手段】シリコン酸化膜６で覆われたゲート電極４にポリシリコン膜８ａとタングステンシリサイド膜８ｂの積層膜からなり、弗素を含んだ弗素含有膜８を形成する。この場合、先ず、シリコン酸化膜６で覆われたゲート電極４上にポリシリコン膜８ａを形成し、ポリシリコン膜８ａ上にＷＦ_６とＳｉＨ_４を原料ガスとしてＬＰＣＶＤ法によりタングステンシリサイド膜８ｂを形成する。この場合、ＷＦ_６中の弗素はＳｉＨ_４中の水素と反応し、大半は弗化水素（ＨＦ）ガスとして排気され、タングステンシリサイド膜８ｂを形成する反応が継続するが、弗素の一部はタングステンシリサイド膜８ｂの中に取り込まれる。その後、タングステンシリサイド膜８ｂの弗素をゲート酸化膜３中に熱拡散させるための熱処理が施される。 （もっと読む）

【解決手段】
共通の能動領域内に少なくとも１つの埋め込み半導体合金を設けることによって得られる異なる歪レベルに基いて、その能動領域内に形成されるプルダウントランジスタ及びパストランジスタの駆動電流能力を調節することができ、それにより能動領域の単純化された全体的な幾何学的構造を提供することができる。従って、能動領域の単純化された構造を伴う最小のチャネル長に基きスタティックＲＡＭセルを形成することができ、プルダウン及びパストランジスタに対する駆動電流の比を調節するためにトランジスタ幅の明白な変化が従来的に用いられている洗練されたデバイスで観察され得るような顕著な歩留まり低下を回避することができる。 （もっと読む）

【課題】III族窒化物系化合物半導体の表面上に酸化物を備えた半導体装置であって、上記III族窒化物系化合物半導体と上記酸化物との間の界面の界面準位密度を小さくでき、移動度を高くできるものを提供すること。
【解決手段】本発明の半導体装置では、III族窒化物系化合物半導体３の表面上に、Ａｌを組成に含みスピネル構造をもつ酸化物４が形成されている。III族窒化物系化合物半導体３は、例えばＧａＮからなる。酸化物４は、例えばＭｇＡｌ_２Ｏ_４、ＭｎＡｌ_２Ｏ_４、ＣｏＡｌ_２Ｏ_４、ＮｉＡｌ_２Ｏ_４からなる。 （もっと読む）

【課題】互いに異なる金属膜厚からなるゲート電極を有するｎ型及びｐ型ＭＩＳトランジスタを備えた半導体装置において、ゲートリークによる劣化を抑制する。
【解決手段】半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備える。第１のＭＩＳトランジスタは、第１の活性領域１２ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１の金属膜１４ａ、及び、第１の金属膜１４ａ上に形成された第１のシリコン膜１７ａを含む第１のゲート電極２４Ａとを備える。第２のＭＩＳトランジスタは、第２の活性領域１２ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜上に形成された第１の金属膜１４ｂ、第１の金属膜１４ｂ上に形成された第２の金属膜１５ｂ、及び、第２の金属膜１５ｂの上に形成された第２のシリコン膜１７ｂを含む第２のゲート電極２４Ｂとを備えている。 （もっと読む）

【課題】半導体装置の電流駆動能力の向上および電流駆動能力の変動の抑制が図られた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板２００と、半導体基板２００の主表面に形成された溝部内に埋め込まれた素子分離絶縁膜１０４と、半導体基板２００の主表面上に形成されたゲート電極１２０と、ゲート電極１２０と隣り合う部分に形成されたソース領域１１１と、ゲート電極１２０と隔てて設けられたゲート電極１５０と、ゲート電極１５０と隣り合う部分に形成されたソース領域１４１と、ソース領域１１１，１４１を覆うように形成され、素子分離絶縁膜１０４が半導体基板２００に加える応力と反対方向の応力を半導体基板に加えるストレス絶縁膜１３０を備え、ゲート電極１２０の隣りに位置する部分は、ゲート電極１２０下に位置する部分よりも下方に位置し、ゲート電極１５０の隣りに位置する部分からゲート電極１５０下に達する部分は、実質的に面一とされる。 （もっと読む）

【課題】動作速度の向上を実現し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０に形成されたチャネル領域４４上にゲート絶縁膜１８を介して形成されたゲート電極２０ｂと、ゲート電極の側壁部分に形成されたサイドウォール絶縁膜２６と、ゲート電極の両側の半導体基板内に形成されたソース／ドレイン拡散層３８と、ソース／ドレイン拡散層に埋め込まれ、半導体基板と格子定数が異なる半導体層５２とを有し、半導体層は、半導体基板のうちのサイドウォール絶縁膜の下方領域に食い込むように形成された第１の突出部５４と、半導体基板のうちのサイドウォール絶縁膜の直下の部分に食い込むように形成された第２の突出部５６とを有している。 （もっと読む）

【課題】炭化珪素半導体装置の、半導体基板と酸化膜との界面近傍における界面準位密度を低減して、チャネル移動度を向上させることのできる炭化珪素半導体装置とその製造方法とを提供すること。
【解決手段】炭化珪素の半導体基板１の表面にシリコン酸化膜を主成分とする酸化物層を形成する工程を含む炭化珪素半導体装置の製造方法において、酸化物層の、炭化珪素エピタキシャル層２と対向しない一方の主表面をＩＩＩ族元素を含有するガスに加熱雰囲気中で曝露して、酸化物層にＩＩＩ族原子を含有させる。そして、酸化物層と半導体基板１との界面近傍に拡散させたＩＩＩ族原子により界面準位を終端させ、炭化珪素半導体装置のチャネル移動度を向上させる。 （もっと読む）

【課題】チャネル領域に対し応力歪みを与えるトランジスタを形成する際に、他の導電型領域で生じるカバー膜のエッチング量を低減することが可能な半導体装置の製造方法を得ることを目的とする。
【解決手段】本発明における半導体装置の製造方法は、はじめに、上面上にゲート絶縁膜２、ゲート電極３およびサイドウォール５が形成された半導体基板１を準備する。次に、半導体基板１上にカバー膜７を形成し、第１導電型のトランジスタ形成領域のカバー膜７上にフォトレジスト膜８を形成する。次に、第２導電型のトランジスタ形成領域のカバー膜７をエッチング除去し、さらに同じエッチング装置で第２導電型のトランジスタ形成領域に第１の溝１０を形成する。次に、フォトレジスト膜８を除去し、等方性エッチングを行い第２の溝１１を形成する。最後に、第２の溝１１に半導体基板１と格子定数の異なる半導体材料を埋め込み、ソース・ドレイン領域６を形成する。 （もっと読む）

【課題】半導体製造工程におけるストレス印加およびアニールによる転位、結晶欠陥を抑え、チャネル領域において良好なストレスを印加するとともに、低抵抗化と浅接合化の両立を図ることが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法において、半導体基板表面に前記半導体基板表面の面積に対する開口率が５〜３０％の開口部を形成する工程と、前記開口部内に１５〜２５％の範囲の濃度で前記半導体基板を構成する原子と異なる格子定数を有する第２の原子を含む混晶からなるエピタキシャル層を形成する工程と、前記エピタキシャル層にイオン注入する工程と、所定の温度Ｔで活性化アニールを行う工程とを備え、前記所定の温度Ｔは、１１５０℃以上かつＴ≦１Ｅ−５ｅｘｐ（２１５４１／Ｔ）からなる関係を満たす。 （もっと読む）

【課題】ＭＩＳトランジスタにおいて、リーク電流の発生を抑え、チャネル移動度と信頼性とを共に向上させた半導体装置を提供する。
【解決手段】半導体装置は、第１のウエル領域３ａ及び第２のウエル領域３ｂと、素子分離領域２に囲まれた第１の活性領域２１ａと、素子分離領域２、２Ｂに囲まれた第２の活性領域２１ｂと、第１の活性領域２１ａ上に形成され、凹部内に埋め込まれたＳｉ混晶層からなるソース／ドレイン領域を有する第２導電型の第１のＭＩＳトランジスタＭＰ２と、第２の活性領域２１ｂ上に形成された第１導電型の第２のＭＩＳトランジスタＭＮ２と、第１の活性領域２１ａ上に形成された第２導電型の分離用ＭＩＳトランジスタＤＰ２とを備える。第１のＭＩＳトランジスタのソース／ドレイン領域は、第１の活性領域２１ａにおけるゲート長方向の端部に位置する素子分離領域２に接していない。 （もっと読む）

【課題】ゲート電極中のシリコン混晶層の形成を制御することにより、キャップ膜の形成を不要とし、シリサイド層を精度良く形成する。
【解決手段】第１導電型の半導体領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第２導電型のポリシリコン膜２８Ａとポリシリコン膜２８Ａ上に形成された炭素を含む第１のシリコン混晶層２５とを有するゲート電極２５Ａと、第１のシリコン混晶層２５上に形成された第１のシリサイド層２９と、半導体領域１０ｘにおけるゲート電極２５Ａの側方下の領域に形成された第２導電型の不純物拡散領域２４と、不純物拡散領域２４の上部領域に形成された炭素を含む第２のシリコン混晶層２６と、第２のシリコン混晶層２６上に形成された第２のシリサイド層３０とを備えている。 （もっと読む）

【課題】 本発明は、MOSFETのチャネル領域に生じる歪み量を増加させ、歪みに基づく素子性能を向上させることを目的とする。
【解決手段】 本発明に係る半導体装置は、半導体基板１と、半導体基板１の上面に、第１の方向に延びて設けられた第１の絶縁膜２aと、第１の方向と垂直な第２の方向から第１の絶縁膜2aを挟んで設けられ、第１の絶縁膜2aに第２の方向の応力を与え、第１の方向の歪みを誘起させる第１の歪み誘起層3と、第１の絶縁膜2a上に設けられ、第１の絶縁膜2aからの応力を受けて第１の方向の歪みを有するチャネル領域4を含む第１の半導体層5aと、第１の方向からチャネル領域を挟んで設けられたソース領域9及びドレイン領域10と、第１の半導体層5aの第２の方向に対向する側面及び上面に設けられたゲート絶縁膜6と、ゲート絶縁膜6を介してチャネル領域4と対向して設けられたゲート電極7とを有する。 （もっと読む）

【課題】微細化された構造においても効果を発揮する歪みシリコン技術を適用した半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中の前記ゲート絶縁膜下に形成されたチャネル領域と、前記チャネル領域の両側に形成された第１の層、および前記第１の層の下層に位置し、ゲート電極中央側の端部の位置が前記第１の層よりも前記ゲート電極中央に近い第２の層を含み、前記チャネル領域に歪みを発生させる歪み付与層と、前記チャネル領域の両側に、少なくとも一部が前記歪み付与層と重なるように形成されたソース・ドレイン領域と、を有する。 （もっと読む）

【課題】チャネル部に対して効果的に応力を印加することが可能で、これによりキャリア移動度の向上を図ることが可能で高機能化が達成された半導体装置を提供する。
【解決手段】半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７と、ゲート電極７の両脇における半導体基板３の表面側に設けられたソース／ドレイン拡散層１１と、ソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深く設けられたシリサイド膜（応力印加層）１３とを備えた半導体装置１-1である。半導体基板３の表面に対するチャネル部ｃｈの深さ位置ｄ２は、シリサイド膜（応力印加層）１３の深さｄ１位置よりも浅い。 （もっと読む）

【課題】Ｎチャネル絶縁ゲート型電界効果トランジスタのシリコンのチャネル領域に引張応力を効果的に印加することを可能とし、また寄生トランジスタの移動度を高めることを可能にする。
【解決手段】シリコン基板１１と、前記シリコン基板１１に区画された素子形成部１２と、前記素子形成部１２に形成されたＮチャネル絶縁ゲート型電界効果トランジスタ２０と、前記シリコン基板１１に形成されていて前記素子形成部１２の側部を囲む溝部１３と、前記溝部１３内に絶縁材料が埋め込まれて形成された素子分離部１４と、少なくとも前記Ｎチャネル絶縁ゲート型電界効果トランジスタ２０のチャネル長Ｌ方向と平行な前記溝部１３の側面に形成されたシリコンゲルマニウムエピタキシャル成長層１５を有する。 （もっと読む）

【課題】ＳＴＩの圧縮応力を減少し、チャネル方向とチャネル幅方向の応力を印加することにより、駆動能力を増大したＣＭＯＳ半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、ＮＭＯＳＦＥＴ用活性領域ＡＲ１、ＰＭＯＳＦＥＴ用活性領域ＡＲ２を画定する素子分離溝ＳＴと、素子分離溝の下部のみを埋め、その上に凹部を画定する酸化シリコン膜ＯＸと、ＮＭＯＳＦＥＴ領域ＡＲ１に形成されたＮＭＯＳＦＥＴと、ＰＭＯＳＦＥＴ領域ＡＲ２に形成されたＰＭＯＳＦＥＴと、ＮＭＯＳＦＥＴ構造を覆い、ＮＭＯＳＦＥＴ用活性領域ＡＲ１の周囲における凹部上及びＰＭＯＳＦＥＴ用活性領域ＡＲ２のゲート幅方向外側における凹部上に延在して形成された引張応力膜ＴＳＦと、ＰＭＯＳＦＥＴ構造を覆い、ＰＭＯＳＦＥＴ用活性領域ＡＲ２のチャネル長方向外側における凹部上に延在して形成された圧縮応力膜ＣＳＦとを有する。 （もっと読む）

【解決手段】
凹状のドレイン及びソース構造のトランジスタ（１５０）における非共形的金属シリサイド層（１５６）は、歪誘起メカニズム、ドレイン／ソース抵抗等に関して高い性能を提供することができる。このために場合によっては、シリサイド化プロセスに先立ちアモルファス化注入プロセスが実行されてよい一方で、他の場合には高融点金属（１５６）の異方的な堆積が用いられてよい。 （もっと読む）

【課題】ＭＩＳＦＥＴの移動度劣化を抑制する。
【解決手段】ｎＭＩＳＦＥＴＱｎは、基板１上にゲート絶縁膜３を介してゲート電極４を有している。ゲート絶縁膜３は、酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜を有している。ゲート電極４は、ゲート絶縁膜３上に窒化チタン膜５と、窒化チタン膜５上にニッケルリッチのフルシリサイド膜６とを有している。ｐＭＩＳＦＥＴＱｐは、基板１上にゲート絶縁膜１１を介してゲート電極１２を有している。ゲート絶縁膜１１は、酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜を有している。ゲート電極１２は、ゲート絶縁膜１１上にニッケルリッチのフルシリサイド膜６を有している。 （もっと読む）