【課題】チャネル領域に高い引張応力を加えることのできる、半導体装置を提供すること。
【解決手段】半導体層２上には、Ｓｉ−Ｎ結合を３以上有するＳｉを含むＳｉＮ膜からなる引張応力窒化膜１５が形成されている。この引張応力窒化膜１５は、ＦＴＩＲ（フーリエ変換型赤外分光）法により、Ｓｉ-Ｈピーク面積およびＮ-Ｈピーク面積を求めたときに、Ｓｉ-Ｈピーク面積に対するＮ-Ｈピーク面積の比が２．５〜２．７の範囲内となる構造を有している。 （もっと読む）

【課題】耐熱性に優れたシリサイド層をソース・ドレイン領域に有するｐ型ＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたＳｉ：Ｃ１６層と、半導体基板２、エレベーテッド層１５、およびＳｉ：Ｃ１６内のゲート電極１２の両側に形成されたｐ型のソース・ドレイン領域１９と、Ｓｉ：Ｃ層１６上に形成されたシリサイド層１７と、を有する。 （もっと読む）

【課題】（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置において、ｐ型ＭＩＳトランジスタのさらなる性能向上を図る。
【解決手段】半導体装置は、（１１０）面を主面とする半導体基板１０に形成されたｐ型ＭＩＳトランジスタＰＴｒを備えた半導体装置である。ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され第１の金属膜１４ａ及び第１の金属膜１４ａ上に形成された第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを備えている。第１の金属膜１４ａは、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下である。 （もっと読む）

【課題】トレンチ分離構造を有する半導体装置においてトランジスタのドレイン電流の減少などを防止する。
【解決手段】半導体基板１０の主表面に活性領域１１を分離するトレンチ埋込材２１を備え、この埋込材の表面を、少なくとも半導体基板１０に接する部分で半導体基板１０の主表面より所定高さ落ち込むように形成する。 （もっと読む）

【課題】Ｈｉｇｈ−ｋ金属ゲート・トランジスタに対するスレショルド電圧制御および駆動電流改良のための方法および構造体を提供する。
【解決手段】デバイスを形成する方法は、基板を用意するステップと、基板上に界面層を形成するステップと、界面層上にＨｉｇｈ−ｋ誘電体層を堆積するステップと、Ｈｉｇｈ−ｋ誘電体層上に酸素除去層を堆積するステップと、アニールを実施するステップとを含む。Ｈｉｇｈ−ｋ金属ゲート・トランジスタは、基板と、基板上の界面層と、界面層上のＨｉｇｈ−ｋ誘電体層と、Ｈｉｇｈ−ｋ誘電体層上の酸素除去層とを含む。 （もっと読む）

【課題】 絶縁ゲート電界効果トランジスタ（１００Ｗ）は、半導体ボディのボディ物質（１８０）のチャンネルゾーン（２４４）によって横方向に分離されているソース（９８０）及びドレイン（２４２）を有している。
【解決手段】 ゲート電極（２６２）が該チャンネルゾーンの上方でゲート誘電体層（２６０）の上側に位置している。該ボディ物質の一層高度にドープしたポケット部分（２５０）が、通常、該ソースのみにほぼ沿って延在しており、従って該ＩＧＦＥＴは非対称的装置である。該ソースを画定する半導体ドーパントはソース延長部を画定する場合に複数の局所的濃度最大に到達する。２つのこの様な局所的濃度最大に到達する半導体ドーパントで該ソース延長部を画定する場合に関与する手順は、３個の絶縁ゲート電界効果トランジスタ用の相互に異なる特性のソース／ドレイン延長部を２つのソース／ドレイン延長部ドーピング操作のみで画定することを可能とする。 （もっと読む）

【課題】 非対称的絶縁ゲート電界効果トランジスタ（１００又は１０２）は半導体ボディのボディ物質（１８０又は１８２）のチャンネルゾーン（２４４又は２８４）によって横方向に分離されたソース（２４０又は２８０）及びドレイン（２４２又は２８２）を有している。
【解決手段】 ゲート電極（２６２又は３０２）が該チャンネルゾーンの上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）がほぼ該ソースのみに沿って延在している。該ソースは、主要ソース部分（２４０Ｍ又は２８０Ｍ）と、一層軽度にドープした横方向ソース延長部（２４０Ｅ又は２８０Ｅ）とを有している。該ドレインは、主要ドレイン部分（２４２Ｍ又は２８２Ｍ）と、一層軽度にドープした横方向ドレイン延長部（２４２Ｅ又は２８２Ｅ）とを有している。該ドレイン延長部は該ソース延長部よりも一層軽度にドープされている。これら２つの延長部を画定する半導体ドーパントの最大濃度は、該ソース延長部におけるよりも該ドレイン延長部において一層深くに発生する。付加的に又は代替的に、該ドレイン延長部は該ソース延長部よりも該ゲート電極下側を更に横方向に延在する。これらの特徴はスレッシュホールド電圧が動作時間に関して高度に安定であることを可能とする。 （もっと読む）

【課題】大きな歪み量を発生可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、ＣとＣの濃度の１０倍以上のＧｅとを含んだＳｉＧｅＣ層を形成する工程（Ｓ３）と、ＳｉＧｅＣ層内のＣのうちで格子置換位置に位置しているものを格子間位置へと移動させることによって、前記ＳｉＧｅＣ層内の全てのＣに対する格子置換位置に位置するＣの割合を形成された時点での割合から低下させて５０％以下に低下させる工程（Ｓ４）と、を含む。 （もっと読む）

【課題】 半導体ボディの上部表面に沿って設けられた絶縁ゲート電界効果トランジスタ（１００）は、チャンネルゾーン（２４４）によって横方向に分離された一対のソース／ドレインゾーン（２４０及び２４２）を有している。
【解決手段】 ゲート電極（２６２）が該チャンネルゾーン上方でゲート誘電体層（２６０）の上側に存在している。各ソース／ドレインゾーンは、主要部分（２０４Ｍ又は２４２Ｍ）及び該主要部分と横方向に連続的であり且つ該ゲート電極下側を横方向に延在する一層軽度にドープした横方向延長部（２４０Ｅ又は２４２Ｅ）を包含している。該横方向延長部は、該チャンネルゾーンを上部半導体表面に沿って終端させており、異なる原子量の一対の半導体ドーパントによって夫々ほぼ画定される。該トランジスタが非対称的装置であり、該ソース／ドレインゾーンはソース及びドレインを構成する。該ソースの横方向延長部は該ドレインの横方向延長部よりも一層軽度にドープされており且つ一層高い原子量のドーパントで画定される。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１に形成したｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ^＋型半導体領域７ｂおよびゲート電極ＧＥ１上と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ^＋型半導体領域８ｂおよびゲート電極ＧＥ２上とに、ニッケル白金シリサイドからなる金属シリサイド層１３ｂをサリサイドプロセスで形成する。その後、半導体基板１全面上に引張応力膜ＴＳＬ１を形成してから、ｐチャネル型ＭＩＳＦＥＴＱｐ上の引張応力膜ＴＳＬ１をドライエッチングで除去し、半導体基板１全面上に圧縮応力膜ＣＳＬ１を形成してからｎチャネル型ＭＩＳＦＥＴＱｎ上の圧縮応力膜ＣＳＬ１をドライエッチングで除去する。金属シリサイド層１３ｂにおけるＰｔ濃度は、表面が最も高く、表面から深い位置になるほど低くなっている。 （もっと読む）

【課題】高駆動能力を向上させた半導体装置を提供する。
【解決手段】半導体装置には、ゲート幅方向に断続的に深さの変化する凹部を設けるためのトレンチ構造３が形成されており、ゲート絶縁膜４を介して、トレンチ構造３の内部及び上面部にゲート電極１１が形成されている。ゲート電極１１のゲート長方向の一方の側にはソース領域８が形成されており、他方の側にはドレイン領域９が形成されている。そのゲート電極１１のソース領域８およびドレイン領域９の一部と中央で不純物濃度の差を発生させることにより、エッチングレートを調整させ、エッチング条件を従来のようなハードな条件にする必要はなく、その他の半導体装置のエッチング条件と同様でトレンチ構造３のソース領域８およびドレイン領域９のむき出しが可能であり、そこにイオン注入をおこなうことでトレンチ構造上面から底部にかけて深く拡散させた領域を形成させることが可能である。 （もっと読む）

【課題】歪みチャネルを用いた場合のリーク電流を低減することができ、不良の発生を抑制して歩留まりの向上をはかる。
【解決手段】半導体基板１０上に設けられた、基板１０とは格子定数の異なる合金半導体からなる下地層２０と、下地層２０上に設けられた、下地層２０とは格子定数が異なり、チャネル長方向及びチャネル幅方向の一方に引っ張り応力、他方に圧縮応力が付与されたチャネル半導体層３０と、チャネル半導体層３０を挟むように下地層２０上に設けられたソース・ドレイン領域６０，７０と、チャネル半導体層３０上にゲート絶縁膜４０を介して設けられたゲート電極５０とを備えた電界効果トランジスタであって、下地層２０は、ソース・ドレイン領域６０，７０の下部に形成される空乏層６１，７１が下地層２０内に収まる厚さよりも厚く形成され、且つ熱平衡臨界膜厚よりも薄く形成されている。 （もっと読む）

【課題】ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタにおいて共通のゲート絶縁膜構造及びゲート電極材料を用いながら、各々のトランジスタのしきい値電圧を適正な値へ設定し、且つゲート絶縁膜における酸素欠損に伴う移動度の低下を抑制する。
【解決手段】メタルゲート電極及び高誘電率ゲート絶縁膜を用いた半導体装置の製造方法であって、ｎ型半導体領域２００及びｐ型半導体領域３００上にそれぞれ、シリコン酸化物からなる第１のゲート絶縁膜、Ｌａ，Ａｌ，Ｏを含む第２のゲート絶縁膜、Ｈｆを含む第３のゲート絶縁膜を積層し、その上に金属膜からなるゲート電極を形成し、次いでｐ型半導体領域３００上の、第１のゲート絶縁膜，第２のゲート絶縁膜，第３のゲート絶縁膜，及びゲート電極の積層構造を、水素拡散防止膜３５０で被覆した後、水素雰囲気で熱処理を施す。 （もっと読む）

【課題】温度が上昇するほどキャリアの移動度を向上できる半導体装置を提供する。
【解決手段】半導体装置は、素子形成面が（１１０）面方位の半導体基板上にチャネル長方向が＜−１１０＞方向に沿って配置される第１絶縁ゲート型電界効果トランジスタｐＭＯＳ１と、前記半導体基板上にチャネル長方向が＜−１１０＞方向に沿って配置され、前記第１絶縁ゲート型電界効果トランジスタと前記チャネル長方向に隣接する第２絶縁ゲート型電界効果トランジスタｎＭＯＳ１と、前記第１，第２絶縁ゲート型電界効果トランジスタ上を覆うように設けられ、正の膨張係数を有し、前記第１，第２絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加えピエゾ材料を含む第１ライナー絶縁膜１１−１とを具備する。 （もっと読む）

【課題】第１領域におけるライナー膜の膜厚と、第２領域におけるライナー膜の膜厚とが互いに異なる半導体装置において、コンタクトホールの形成時に、活性領域及び素子分離領域に削れが形成されることを防止する。
【解決手段】ゲート構造体Ｇｂが密に配置された第１領域におけるライナー膜２２ｂ及び層間絶縁膜２３に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第１の膜厚を有するライナー膜が残存する第１のコンタクトホール２８ｒを形成する。次に、ゲート構造体が疎に配置された第２領域におけるライナー膜及び層間絶縁膜に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第２の膜厚を有するライナー膜が残存する第２のコンタクトホール３４ｒを形成する。次に、第１のコンタクトホールの底部に残存するライナー膜、及び第２のコンタクトホールの底部に残存するライナー膜を除去する。第１の膜厚と第２の膜厚とは、同等である。 （もっと読む）

【課題】 ハフニウムシリケートからなるゲート絶縁膜に、アルミナ膜を重ねると、等価酸化膜厚を薄くすることが困難になる。また、ハフニウムシリケートからなるゲート絶縁膜内にＡｌが拡散すると、正孔の移動度が低下してしまう。
【解決手段】 半導体基板(10)の上に、ＨｆとＯとを含む絶縁膜(16)を形成する。この絶縁膜の上に、構成元素として酸素とチタンとを含むキャップ膜(17)を形成する。絶縁膜及びキャップ膜を、窒素ガスまたは希ガス雰囲気中で熱処理し、キャップ膜中のチタンを絶縁膜内に拡散させることにより、ゲート絶縁膜(18)を形成する。ゲート絶縁膜の上に、ゲート電極膜(19)を形成する。 （もっと読む）

【課題】炭素含有シリコン領域を有するｎ型ＭＩＳトランジスタを備えた半導体装置において、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させる。
【解決手段】少なくともｎ型ＭＩＳトランジスタＮＴｒを有する半導体装置において、ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１０における第１の半導体領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１８Ａと、第１のサイドウォール１８Ａの外側方に形成された炭素含有シリコン領域２７とを備え、炭素含有シリコン領域２７の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高い。 （もっと読む）

【課題】得られるフィンＦＥＴのゲルマニウム百分率を高くしてゲルマニウム膜の欠陥を少なくすることにより、フィンＦＥＴの駆動電流を高め、ゲルマニウム含有膜の形成に用いるＳＴＩ領域を形成するピッチに余裕を持たせる集積回路構造及びその製造方法を提供する。
【解決手段】集積回路構造の製造方法は、半導体基板２０を準備する工程と、半導体基板２０の中に、第１の絶縁領域と第２の絶縁領域とを互いに対向するように形成する工程と、互いに隣接した第１の絶縁領域と第２の絶縁領域との間に設けられた底部と、半導体基板２０に接触した底面と、を有する水平プレート４２と、水平プレート４２に隣接するように上方に設けられたフィン４０とを有する逆Ｔ形のエピタキシャル半導体領域を形成する工程と、フィン４０の頂面及び側壁の頂部にゲート誘電体４６を形成する工程と、ゲート誘電体４６の上にゲート電極４８を形成する工程と、を含む。 （もっと読む）

１つの形式として、横型ＭＯＳＦＥＴは、ソース領域とドレイン領域との間に横方向に配されているアクティブゲートを含み、当該ドレイン領域は、単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張し、横型ＭＯＳＦＥＴは、ドレイン領域の上に配されている非アクティブゲートをさらに含む。他の形式において、横型ＭＯＳＦＥＴは、ソース領域とドレイン領域との間に横方向に配されているゲートを含み、ドレイン領域は、単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張し、ソース領域及びドレイン領域は第１の導電タイプであって、横型ＭＯＳＦＥＴは、ソース領域に接しておりかつソース領域の下方にある第２の導電タイプのヘビーボディ領域をさらに含み、ドレイン領域は、ゲートのエッジに近接しているライトドープドレイン（ＬＤＤ）領域及び単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張しているシンカーを含んでいる。
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【課題】容易に製造することができ、トランジスタの性能を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上にゲート絶縁膜２及びゲート電極３が形成されている。半導体基板１の表面の、平面視でゲート電極３を挟む位置に２個の不純物拡散層４が形成されている。２個の不純物拡散層４の表面に、ゲート絶縁膜２と半導体基板１との界面より低くなった掘り込み部６が設けられている。更に、半導体基板１のゲート絶縁膜２下の領域（チャネル）に応力を付加する応力付加膜が、少なくとも掘り込み部６内に位置している。 （もっと読む）