半導体装置及びその製造方法
【課題】炭素含有シリコン領域を有するｎ型ＭＩＳトランジスタを備えた半導体装置において、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させる。
【解決手段】少なくともｎ型ＭＩＳトランジスタＮＴｒを有する半導体装置において、ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１０における第１の半導体領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１８Ａと、第１のサイドウォール１８Ａの外側方に形成された炭素含有シリコン領域２７とを備え、炭素含有シリコン領域２７の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高い。
【解決手段】少なくともｎ型ＭＩＳトランジスタＮＴｒを有する半導体装置において、ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１０における第１の半導体領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１８Ａと、第１のサイドウォール１８Ａの外側方に形成された炭素含有シリコン領域２７とを備え、炭素含有シリコン領域２７の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、炭素等を含有するシリコン領域を有するＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称す）の駆動能力を向上させる手段として、チャネル領域に応力を印加し、キャリアの移動度を高める試みが行われている。ここで、チャネル領域に応力を印加する方法として、ｎ型ＭＩＳトランジスタのソースドレイン領域に、炭素含有シリコン領域を設ける方法が挙げられる。
【０００３】
以下に、従来の半導体装置の製造方法について、図７(a) 〜(c) を参照しながら説明する（例えば非特許文献１参照）。図７(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。
【０００４】
まず、図７(a) に示すように、シリコンからなる半導体基板１００の上部に素子分離領域１０１を形成する。これにより、半導体基板１００に、素子分離領域１０１に囲まれた半導体領域１００ａが形成される。その後、半導体基板１００にｐ型ウェル領域１０２を形成する。
【０００５】
次に、半導体領域１００ａ上に、ゲート絶縁膜１０３、ゲート電極１０４、及びキャップ膜１０５を順次形成する。その後、半導体領域１００ａにおけるゲート電極１０４の側方下に位置する領域にｎ型エクステンション注入領域１０６を形成する。その後、ゲート電極１０４の側面上に、内側サイドウォール１０７と外側サイドウォール１０８とからなるサイドウォール１０８Ａを形成する。
【０００６】
次に、図７(b) に示すように、サイドウォール１０８Ａをマスクにして、半導体領域１００ａにｎ型不純物イオンを注入することにより、半導体領域１００ａにおけるサイドウォール１０８Ａの外側方下に位置する領域にｎ型ソースドレイン注入領域１０９を形成する。
【０００７】
次に、サイドウォール１０８Ａをマスクにして、半導体領域１００ａに炭素イオンを注入することにより、半導体領域１００ａにおけるサイドウォール１０８Ａの外側方下に位置する領域に炭素イオン注入領域１１０を形成する。
【０００８】
次に、図７(c) に示すように、熱処理により、ｎ型エクステンション注入領域１０６に含まれるｎ型不純物を活性化し、ｎ型エクステンション領域１１１を形成すると共に、ｎ型ソースドレイン注入領域１０９に含まれるｎ型不純物を活性化し、ｎ型ソースドレイン領域１１２を形成する。それと共に、炭素イオン注入領域１１０を結晶化し、炭素含有シリコン領域１１３を形成する。
【０００９】
次に、図示を省略するが、キャップ膜１０５を除去し、ゲート電極１０４の上面を露出する。その後、炭素含有シリコン領域１１３上にシリサイド層を形成すると共に、ゲート電極１０４上にシリサイド層を形成する。その後、層間絶縁膜、コンタクト、及び配線等を形成する。
【００１０】
以上のようにして、従来の半導体装置を製造する。
【００１１】
ここで、一般に、炭素含有シリコン領域における炭素濃度が１％の場合、炭素含有シリコン領域の格子定数は、半導体基板の格子定数に比べて、０．４％程度だけ小さくなる。そのため、従来では、炭素含有シリコン領域１１３により、半導体領域１００ａにおけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、キャリアの移動度を高めて、ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【非特許文献１】Y. Liu et al., “Strained Si Channel MOSFETs with Embedded Silicon Carbon Formed by Solid Phase Epitaxy”, 2007 Symposium on VLSI technology digest of technical papers、pp44-45.
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の半導体装置では、以下に示す問題がある。
【００１３】
ここで、従来の半導体装置における、炭素含有シリコン領域の深さと、チャネル領域のゲート長方向に印加される引っ張り応力の大きさとの関係について、図８を参照しながら説明する。図８は、従来の半導体装置における、炭素含有シリコン領域の深さと、チャネル領域のゲート長方向に印加される引っ張り応力の大きさとの関係について示すグラフである。
【００１４】
図８に示す横軸は、炭素含有シリコン領域の深さを示す。ここで、「炭素含有シリコン領域の深さ」とは、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面深さを基準深さ（即ち、０ｎｍ）とし、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面から、炭素含有シリコン領域１１３における最も深くに位置する下面までの深さ（例えば、図７(c)：Ｄ参照）をいう。
【００１５】
一方、図８に示す縦軸は、深さがＸ（Ｘ＝５，１０，２０，３０，４０，５０，６０）ｎｍの炭素含有シリコン領域１１３により、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを示す。
【００１６】
図８に示すように、炭素含有シリコン領域の深さＸが比較的浅い範囲において、引っ張り応力の大きさは、炭素含有シリコン領域の深さが深くなるに連れて、比較的大きな割合で増大する。一方、炭素含有シリコン領域の深さＸが比較的深い範囲において、引っ張り応力の大きさは、炭素含有シリコン領域の深さが深くなるに連れて、比較的小さな割合で増大する。これは、炭素含有シリコン領域の深さＸが、所定深さ（具体的には例えば、Ｘ＝５０ｎｍ）を超えた場合、炭素含有シリコン領域の下面が、キャリアが移動する領域（即ち、チャネル領域）から離れるため、炭素含有シリコン領域による引っ張り応力を、チャネル領域のゲート長方向に効果的に印加することができないことによるものと考えられる。
【００１７】
このように、引っ張り応力の大きさは、炭素含有シリコン領域の深さが深くなるに連れて、一定の割合で増大するのではなく、引っ張り応力の大きさが増大する割合は、炭素含有シリコン領域の深さが深くなるに連れて、小さくなる。
【００１８】
そのため、単に炭素含有シリコン領域の深さを、所定深さを超えてさらに深くしても、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを、大きな割合で増大させることができず、ｎ型ＭＩＳトランジスタの駆動能力を効果的に向上させることはできない。
【００１９】
前記に鑑み、本発明の目的は、炭素含有シリコン領域を有するｎ型ＭＩＳトランジスタを備えた半導体装置において、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることである。
【課題を解決するための手段】
【００２０】
前記の目的を達成するために、本発明に係る半導体装置は、少なくともｎ型ＭＩＳトランジスタを有する半導体装置において、ｎ型ＭＩＳトランジスタは、半導体基板における第１の半導体領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１のサイドウォールと、第１のサイドウォールの外側方に形成された炭素含有シリコン領域とを備え、炭素含有シリコン領域の上面高さは、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面高さよりも高いことを特徴とする。
【００２１】
本発明に係る半導体装置によると、炭素含有シリコン領域の上面高さは、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面高さよりも高く、炭素含有シリコン領域は、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面よりも上に形成された厚膜部を有する。そのため、厚膜部によって、第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができるため、第１の半導体領域におけるチャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることができるので、ｎ型ＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
【００２２】
本発明に係る半導体装置において、炭素含有シリコン領域は、第１の半導体領域及び第１の半導体領域上に形成された第１のシリコン層に形成されていることが好ましい。
【００２３】
本発明に係る半導体装置において、炭素含有シリコン領域には、ｎ型不純物拡散領域が形成されていることが好ましい。
【００２４】
本発明に係る半導体装置において、第１のサイドウォールは、第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールと、第１の内側サイドウォール上に形成された第１の外側サイドウォールとからなることが好ましい。
【００２５】
本発明に係る半導体装置において、第１の半導体領域上に形成され、第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜をさらに備え、第１のサイドウォールは、第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールからなり、応力絶縁膜は、第１の内側サイドウォールに接して形成されていることが好ましい。
【００２６】
このようにすると、応力絶縁膜により、第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ｎ型ＭＩＳトランジスタの駆動能力をさらに向上させることができる。
【００２７】
加えて、応力絶縁膜を、第１の外側サイドウォールを介さずに、第１の内側サイドウォールに接して形成することにより、応力絶縁膜を、第１の外側サイドウォールの除去分だけ、第１の半導体領域におけるチャネル領域に近付けて形成することができるため、応力絶縁膜による引っ張り応力を、第１の半導体領域におけるチャネル領域のゲート長方向に効果的に印加することができる。
【００２８】
さらに、応力絶縁膜を、第１の外側サイドウォールを介さずに、第１の内側サイドウォールに接して形成することにより、応力絶縁膜を、第１の外側サイドウォールの除去分だけ、厚く形成することができるため、応力絶縁膜による引っ張り応力を、第１の半導体領域におけるチャネル領域のゲート長方向に効果的に印加することができる。
【００２９】
本発明に係る半導体装置において、炭素含有シリコン領域上に形成された第１のシリサイド層をさらに備えていることが好ましい。
【００３０】
本発明に係る半導体装置において、第１のゲート絶縁膜は、第１の高誘電率絶縁膜を有し、第１のゲート電極は、第１のゲート絶縁膜上に接して設けられた第１の金属膜を有することが好ましい。
【００３１】
本発明に係る半導体装置において、炭素含有シリコン領域における炭素濃度は、０．５％以上であることが好ましい。
【００３２】
本発明に係る半導体装置において、半導体装置はｐ型ＭＩＳトランジスタをさらに有し、ｐ型ＭＩＳトランジスタは、半導体基板における第２の半導体領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２のサイドウォールと、第２のサイドウォールの外側方に形成されたゲルマニウム含有シリコン領域とを備えていることが好ましい。
【００３３】
このようにすると、ゲルマニウム含有シリコン領域により、第２の半導体領域におけるチャネル領域のゲート長方向に圧縮応力を印加することができるため、ｐ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【００３４】
本発明に係る半導体装置において、ゲルマニウム含有シリコン領域上に形成された第２のシリコン層と、第２のシリコン層上に形成された第２のシリサイド層とをさらに備え、第２のシリコン層の少なくとも上部領域は、ゲルマニウム含有シリコン領域に比べてゲルマニウム濃度が低いことが好ましい。
【００３５】
本発明に係る半導体装置において、ゲルマニウム含有シリコン領域の上面高さは、第２の半導体領域における第２のゲート絶縁膜の下に位置する領域の上面高さよりも高いことが好ましい。
【００３６】
このようにすると、ゲルマニウム含有シリコン領域の上面高さは、第２の半導体領域における第２のゲート絶縁膜の下に位置する領域の上面高さよりも高く、ゲルマニウム含有シリコン領域は、第２の半導体領域における第２のゲート絶縁膜の下に位置する領域の上面よりも上に形成された厚膜部を有する。そのため、厚膜部によって、第２の半導体領域におけるチャネル領域のゲート長方向に圧縮応力を効果的に印加することができるため、第２の半導体領域におけるチャネル領域のゲート長方向に印加される圧縮応力の大きさを、効果的に増大させることができるので、ｐ型ＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
【００３７】
本発明に係る半導体装置において、ゲルマニウム含有シリコン領域には、ｐ型不純物拡散領域が形成されていることが好ましい。
【００３８】
本発明に係る半導体装置において、第２のゲート絶縁膜は、第２の高誘電率絶縁膜を有し、第２のゲート電極は、第２のゲート絶縁膜上に接して設けられた第２の金属膜を有することが好ましい。
【００３９】
本発明に係る半導体装置において、ゲルマニウム含有シリコン領域におけるゲルマニウム濃度は、１５％以上であることが好ましい。
【００４０】
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板における第１の半導体領域上に第１のゲート絶縁膜を形成する工程（ａ）と、第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｂ）と、第１のゲート電極の側面上に第１のサイドウォールを形成する工程（ｃ）と、第１のサイドウォールの外側方に炭素含有シリコン領域を形成する工程（ｄ）とを備え、炭素含有シリコン領域の上面高さは、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面高さよりも高いことを特徴とする。
【００４１】
本発明に係る半導体装置の製造方法によると、炭素含有シリコン領域の上面高さは、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面高さよりも高く、炭素含有シリコン領域は、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面よりも上に形成された厚膜部を有する。そのため、厚膜部によって、第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができるため、第１の半導体領域におけるチャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることができるので、第１のゲート電極を有するｎ型ＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
【００４２】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、第１の半導体領域における第１のサイドウォールの外側方下に位置する領域上に第１のシリコン層を形成する工程（ｄ１）と、第１のシリコン層及び第１の半導体領域における第１のシリコン層の下に位置する領域に炭素を含むイオンを注入して炭素イオン注入領域を形成する工程（ｄ２）と、熱処理により炭素イオン注入領域を結晶化して炭素含有シリコン領域を形成する工程（ｄ３）とを有していることが好ましい。
【００４３】
本発明に係る半導体装置の製造方法において、工程（ａ）は、半導体基板における第２の半導体領域上に第２のゲート絶縁膜を形成する工程を含み、工程（ｂ）は、第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含み、工程（ｃ）は、第２のゲート電極の側面上に第２のサイドウォールを形成する工程を含み、工程（ｄ）は、第２のサイドウォールの外側方にゲルマニウム含有シリコン領域を形成する工程（Ｘ）を含んでいることが好ましい。
【００４４】
このようにすると、ゲルマニウム含有シリコン領域により、第２の半導体領域におけるチャネル領域のゲート長方向に圧縮応力を印加することができるため、第２のゲート電極を有するｐ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【００４５】
本発明に係る半導体装置の製造方法において、工程（Ｘ）は、第２の半導体領域における第２のサイドウォールの外側方下に位置する領域をエッチングしてリセス部を形成する工程（Ｘ１）と、エピタキシャル成長法によりリセス部内にゲルマニウム含有シリコン領域を形成する工程（Ｘ２）とを有していることが好ましい。
【発明の効果】
【００４６】
本発明に係る半導体装置及びその製造方法によると、炭素含有シリコン領域の上面高さは、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面高さよりも高く、炭素含有シリコン領域は、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面よりも上に形成された厚膜部を有する。そのため、厚膜部によって、第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができるため、第１の半導体領域におけるチャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることができるので、ｎ型ＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
【発明を実施するための最良の形態】
【００４７】
以下に、本発明の実施形態について図面を参照しながら説明する。
【００４８】
（一実施形態）
以下に、本発明の一実施形態に係る半導体装置及びその製造方法について、図１(a) 〜(c) 、図２(a) 〜(c) 、図３(a) 〜(c) 、及び図４を参照しながら説明する。
【００４９】
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図１(a) 〜図３(c) を参照しながら説明する。図１(a) 〜図３(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。図１(a) 〜図３(c) において、左側に「ＮＭＩＳ領域」を示し、右側に「ＰＭＩＳ領域」を示す。ここで、「ＮＭＩＳ領域」とは、ｎ型ＭＩＳトランジスタが形成される領域をいう。一方、「ＰＭＩＳ領域」とは、ｐ型ＭＩＳトランジスタが形成される領域をいう。また、図１(a) 〜図３(c) において、簡略的に図示するために、ＮＭＩＳ領域とＰＭＩＳ領域とを互いに隣接して図示する。
【００５０】
まず、図１(a) に示すように、例えばＳＴＩ（Ｓhallow Ｔrench Ｉsolation）法により、例えばシリコンからなる半導体基板１０の上部に、トレンチ内に例えばシリコン酸化膜が埋め込まれた素子分離領域１１を形成する。これにより、ＮＭＩＳ領域における半導体基板１０に、素子分離領域１１に囲まれた第１の半導体領域１０ａが形成されると共に、ＰＭＩＳ領域における半導体基板１０に、素子分離領域１１に囲まれた第２の半導体領域１０ｂが形成される。その後、イオン注入法により、ＮＭＩＳ領域における半導体基板１０に例えばＢ（ホウ素）等のｐ型不純物イオンを注入する一方、ＰＭＩＳ領域における半導体基板１０に例えばＰ（リン）等のｎ型不純物イオンを注入した後、熱処理により、ＮＭＩＳ領域における半導体基板１０にｐ型ウェル領域１２ａを形成すると共に、ＰＭＩＳ領域における半導体基板１０にｎ型ウェル領域１２ｂを形成する。
【００５１】
次に、半導体基板１０上に、例えば、膜厚が２ｎｍのシリコン酸化膜からなるゲート絶縁膜形成膜、膜厚が９０ｎｍのポリシリコン膜からなるゲート電極形成膜、及び膜厚が２０ｎｍのシリコン酸化膜からなるキャップ膜形成膜を順次形成する。その後、リソグラフィ法により、キャップ膜形成膜上に、ゲート電極形状を有するレジスト（図示せず）を形成した後、レジストをマスクにして、ドライエッチング法により、キャップ膜形成膜、ゲート電極形成膜、及びゲート絶縁膜形成膜を順次パターニングする。これにより、第１の半導体領域１０ａ上に、第１のゲート絶縁膜１３ａ、第１のゲート電極１４ａ、及び第１のキャップ膜１５ａを順次形成すると共に、第２の半導体領域１０ｂ上に、第２のゲート絶縁膜１３ｂ、第２のゲート電極１４ｂ、及び第２のキャップ膜１５ｂを順次形成する。その後、レジストを除去する。なお、第１のゲート電極１４ａは、ｎ型不純物が導入されたｎ型ゲート電極であり、第２のゲート電極１４ｂは、ｐ型不純物が導入されたｐ型ゲート電極である。ここで、ｎ型の第１のゲート電極１４ａ、及びｐ型の第２のゲート電極１４ｂを形成する方法としては、例えば、ゲート電極形成膜の形成後でキャップ膜形成膜の形成前に、ＮＭＩＳ領域におけるゲート電極形成膜にｎ型不純物を注入する一方、ＰＭＩＳ領域におけるゲート電極形成膜にｐ型不純物を注入する。その後、上記の通り、キャップ膜形成膜を形成した後、キャップ膜形成膜、ゲート電極形成膜、及びゲート絶縁膜形成膜を順次パターニングする。これにより、ｎ型の第１のゲート電極１４ａ、及びｐ型の第２のゲート電極１４ｂを形成する。
【００５２】
次に、イオン注入法により、第１のキャップ膜１５ａ、第１のゲート電極１４ａ、及び第１のゲート絶縁膜１３ａをマスクにして、第１の半導体領域１０ａに、例えばＡｓ（ヒ素）等のｎ型不純物イオンを注入する。これにより、第１の半導体領域１０ａにおける第１のゲート電極１４ａの側方下に位置する領域に、接合深さの比較的浅いｎ型エクステンション注入領域１６ａを自己整合的に形成する。このとき、第１のゲート電極１４ａの上面は第１のキャップ膜１５ａで覆われているため、ｎ型不純物イオンは第１のゲート電極１４ａに注入されない。一方、第２のキャップ膜１５ｂ、第２のゲート電極１４ｂ、及び第２のゲート絶縁膜１３ｂをマスクにして、第２の半導体領域１０ｂに、例えばＢＦ2等のｐ型不純物イオンを注入する。これにより、第２の半導体領域１０ｂにおける第２のゲート電極１４ｂの側方下に位置する領域に、接合深さの比較的浅いｐ型エクステンション注入領域１６ｂを自己整合的に形成する。このとき、第２のゲート電極１４ｂの上面は第２のキャップ膜１５ｂで覆われているため、ｐ型不純物イオンは第２のゲート電極１４ｂに注入されない。
【００５３】
次に、図１(b) に示すように、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜、及び膜厚が３０ｎｍのシリコン窒化膜を順次形成した後、シリコン窒化膜及びシリコン酸化膜に対して異方性エッチングを順次行う。これにより、第１，第２のゲート絶縁膜１３ａ，１３ｂ、第１，第２のゲート電極１４ａ，１４ｂ、及び第１，第２のキャップ膜１５ａ，１５ｂの側面上に、断面形状がＬ字状のシリコン酸化膜からなる第１，第２の内側サイドウォール１７ａ，１７ｂと、シリコン窒化膜からなる第１，第２の外側サイドウォール１８ａ，１８ｂとからなる第１，第２のサイドウォール１８Ａ，１８Ｂを形成する。
【００５４】
次に、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなる保護膜１９を形成する。
【００５５】
次に、図１(c) に示すように、リソグラフィ法により、保護膜１９上に、ＮＭＩＳ領域を覆いＰＭＩＳ領域を開口するレジスト（図示せず）を形成した後、レジストをマスクとして、ウエットエッチング法により、保護膜１９におけるＰＭＩＳ領域に形成された部分を除去し、ＮＭＩＳ領域に保護膜１９ａを残存させる。その後、レジストを除去する。
【００５６】
次に、ドライエッチング法により、第２の半導体領域１０ｂにおける第２のサイドウォール１８Ｂの外側方下に位置する領域をエッチングして、リセス部２０を形成する。
【００５７】
次に、図２(a) に示すように、リセス部２０内に形成された自然酸化膜（図示せず）等を除去する。その後、エピタキシャル成長法により、例えば、６５０℃〜７００℃の下、シランガス（ＳｉＨ4）及びゲルマンガス（ＧｅＨ4）を、ジボランガス（Ｂ2Ｈ6）等のｐ型不純物ガスと共に供給する。これにより、リセス部２０内の領域、及びリセス部２０内の領域上に、その上面高さが、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面高さよりも高くなるまで、例えばゲルマニウム濃度が３０％（１５％以上で５０％以下の範囲が望ましい）のｐ型ゲルマニウム含有シリコン領域２１を堆積する。このとき、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域の上面は、保護膜１９ａで覆われているため、ｐ型ゲルマニウム含有シリコン領域は、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域上に堆積されない。またこのとき、第１のゲート電極１４ａの上面は、第１のキャップ膜１５ａ及び保護膜１９ａで順次覆われている一方、第２のゲート電極１４ｂの上面は、第２のキャップ膜１５ｂで覆われているため、ｐ型ゲルマニウム含有シリコン領域は、第１，第２のゲート電極１４ａ，１４ｂ上に堆積されない。
【００５８】
このようにして、第２のサイドウォール１８Ｂの外側方に、ｐ型ゲルマニウム含有シリコン領域２１を形成する。ここで、ｐ型不純物ガスを導入しながら、エピタキシャル成長を行うため、導電型がｐ型のゲルマニウム含有シリコン領域が形成され、ゲルマニウム含有シリコン領域は、ｐ型不純物ガスが導入された領域（即ち、ｐ型不純物導入領域）に形成される。また、その上面高さが、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面高さよりも高くなるまで、ｐ型ゲルマニウム含有シリコン領域２１を堆積するため、ｐ型ゲルマニウム含有シリコン領域２１は、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面よりも上に形成された厚膜部（図２(a)：２１ｔ参照）を有する。
【００５９】
次に、図２(b) に示すように、ウエットエッチング法により、保護膜１９ａを除去する。その後、エピタキシャル成長法により、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域上に、例えば膜厚が２０ｎｍの第１のシリコン層２２ａを堆積する。それと共に、ｐ型ゲルマニウム含有シリコン領域２１上に、例えば膜厚が２０ｎｍの第２のシリコン層２２ｂを堆積する。このとき、エピタキシャル成長法における熱処理により、ｐ型ゲルマニウム含有シリコン領域２１のＧｅ（ゲルマニウム）が、第２のシリコン層２２ｂに、下面（即ち、ｐ型ゲルマニウム含有シリコン領域２１と接する面）から上面に向かって拡散する。そのため、第２のシリコン層２２ｂに拡散されるゲルマニウム量は、下面から上面に向かって減少し、第２のシリコン層２２ｂにおけるゲルマニウム濃度は、下面から上面に向かって低くなる（但し、第２のシリコン層２２ｂの上面領域にまで、ゲルマニウムが拡散することはなく、第２のシリコン層２２ｂの上面領域におけるゲルマニウム濃度は、０％である）。
【００６０】
このようにして、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域上に、第１のシリコン層２２ａを形成すると共に、ｐ型ゲルマニウム含有シリコン領域２１上に、下面から上面に向かってゲルマニウム濃度が低くなる第２のシリコン層２２ｂを形成する。ここで、導電型不純物ガスを導入することなく、エピタキシャル成長を行うため、ノンドープ型の第１，第２のシリコン層２２ａ，２２ｂが形成される。
【００６１】
次に、図２(c) に示すように、リソグラフィ法により、半導体基板１０上に、ＮＭＩＳ領域を覆いＰＭＩＳ領域を開口するレジスト（図示せず）を形成した後、イオン注入法により、例えば注入エネルギーが２ｋｅＶ，注入ドース量が３×１０15／ｃｍ2のイオン注入条件で、第２のシリコン層２２ｂに、例えばボロン等のｐ型不純物イオンを注入する。これにより、第２のシリコン層２２ｂにｐ型不純物イオンが注入されてなるｐ型第２のシリコン層２２ｂｐを形成する。このとき、第２のゲート電極１４ｂの上面は第２のキャップ膜１５ｂで覆われているため、ｐ型不純物イオンは第２のゲート電極１４ｂに注入されない。その後、レジストを除去する。
【００６２】
ここで、既述の通り、第２のシリコン層２２ｂにおけるゲルマニウム濃度は、下面から上面に向かって低くなる（但し、第２のシリコン層２２ｂの上面領域におけるゲルマニウム濃度は、０％である）ため、当然ながら、第２のシリコン層２２ｂにｐ型不純物イオンが注入されてなるｐ型第２のシリコン層２２ｂｐにおけるゲルマニウム濃度は、下面から上面に向かって低くなる（但し、ｐ型第２のシリコン層２２ｂｐの上面領域におけるゲルマニウム濃度は、０％である）。
【００６３】
次に、図３(a) に示すように、リソグラフィ法により、半導体基板１０上に、ＮＭＩＳ領域を開口しＰＭＩＳ領域を覆うレジスト（図示せず）を形成した後、イオン注入法により、第１のサイドウォール１８Ａをマスクにして、例えば注入エネルギーが１０ｋｅＶ，注入ドーズ量が２．５×１０15／ｃｍ2のイオン注入条件で、第１のシリコン層２２ａ及び第１の半導体領域１０ａに、例えばＡｓ等のｎ型不純物イオンを注入する。これにより、第１のシリコン層２２ａ、及び第１の半導体領域１０ａにおける第１のシリコン層２２ａの下に位置する領域（即ち、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域）に、接合深さの比較的深いｎ型ソースドレイン注入領域２３を自己整合的に形成する。このとき、第１のゲート電極１４ａの上面は第１のキャップ膜１５ａで覆われているため、ｎ型不純物イオンは第１のゲート電極１４ａに注入されない。またこのとき、第１のシリコン層２２ａ及び第１の半導体領域１０ａへのｎ型不純物イオンの注入により、ｎ型ソースドレイン注入領域２３における少なくとも上部領域は、アモルファス化される。このようにして、第１のサイドウォール１８Ａの外側方に、ｎ型ソースドレイン注入領域２３を形成する。
【００６４】
次に、イオン注入法により、第１のサイドウォール１８Ａをマスクにして、例えば注入エネルギーが２ｋｅＶ，注入ドーズ量が２．５×１０15／ｃｍ2のイオン注入条件で、第１のシリコン層２２ａ及び第１の半導体領域１０ａに、例えばＣ16Ｈ10イオン等の炭素を含むイオンを注入する。これにより、第１のシリコン層２２ａ、及び第１の半導体領域１０ａにおける第１のシリコン層２２ａの下に位置する領域（即ち、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域）に、炭素イオン注入領域２４を形成する。このとき、第１のゲート電極１４ａの上面は第１のキャップ膜１５ａで覆われているため、炭素を含むイオンは第１のゲート電極１４ａに注入されない。その後、レジストを除去する。
【００６５】
このようにして、第１のサイドウォール１８Ａの外側方に、炭素イオン注入領域２４を形成する。ここで、炭素イオン注入領域２４は、第１の半導体領域１０ａにおける第１のシリコン層２２ａの下に位置する領域、及び第１のシリコン層２２ａに形成されるため、炭素イオン注入領域２４の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも、第１のシリコン層（図２(b) 〜(c)：２２ａ参照）の膜厚分だけ高い。なお、図３(a) 及びそれ以降の図３(b) 〜(c) において、第１のシリコン層が存在することはないものの、第１のシリコン層の下面位置を、点線で図示する。
【００６６】
ここで、アモルファス状態の領域及び結晶状態の領域の各々に、同一のイオン注入条件で、同一のイオンを注入した場合、アモルファス状態の領域は、結晶状態の領域に比べて、イオンが注入され難いため、アモルファス状態の領域に形成されるイオン注入領域の注入深さを、結晶状態の領域に形成されるイオン注入領域の注入深さよりも浅くすることができる。またここで、一般に、炭素を含む分子イオンは、炭素イオン（Ｃイオン）に比べて、重量の重いイオンであるため、炭素を含む分子イオン及び炭素イオンの各々を、同一のイオン注入条件で、同一の領域に注入した場合、炭素を含む分子イオンが注入された領域の注入深さを、炭素イオンが注入された領域の注入深さよりも浅くすることができる。そこで、本実施形態では、ｎ型不純物イオンの注入により、少なくとも上部領域がアモルファス化されたｎ型ソースドレイン注入領域２３を形成した後、炭素を含むイオンとして、炭素を含む分子イオン（具体的には例えば、Ｃ16Ｈ10イオン）を採用し、炭素を含む分子イオンの注入により、炭素イオン注入領域２４を形成する。これにより、炭素イオン注入領域２４の注入深さが、ｎ型ソースドレイン注入領域２３の注入深さを超えることを効果的に防止することができる。
【００６７】
次に、図３(b) に示すように、例えば６５０℃，１分の熱処理を行う。熱処理により、ｎ型エクステンション注入領域１６ａに含まれるｎ型不純物を活性化し、ｎ型エクステンション領域２５ａを形成すると共に、ｐ型エクステンション注入領域１６ｂに含まれるｐ型不純物を活性化し、ｐ型エクステンション領域２５ｂを形成する。このようにして、第１，第２の半導体領域１０ａ，１０ｂにおける第１，第２のゲート電極１４ａ，１４ｂの側方下に位置する領域に、ｎ型，ｐ型エクステンション領域２５ａ，２５ｂを形成する。
【００６８】
それと共に、熱処理により、ｎ型ソースドレイン注入領域２３に含まれるｎ型不純物を活性化し、ｎ型ソースドレイン領域２６ａを形成すると共に、ｐ型ゲルマニウムシリコン領域２１に含まれるｐ型不純物を活性化し、ｐ型不純物拡散領域２６ｂを形成する。このようにして、第１のサイドウォール１８Ａの外側方に、ｎ型ソースドレイン領域（ｎ型不純物拡散領域）２６ａを形成すると共に、第２のサイドウォール１８Ｂの外側方に、ｐ型不純物拡散領域２６ｂを形成する。
【００６９】
それと共に、熱処理により、炭素イオン注入領域２４を結晶化して、例えば炭素濃度が１％（０．５％以上で５％以下の範囲が望ましい）の炭素含有シリコン領域２７を形成する。このようにして、第１のサイドウォール１８Ａの外側方に、炭素含有シリコン領域２７を形成する。
【００７０】
ここで、炭素含有シリコン領域２７は、ｎ型ソースドレイン領域（ｎ型不純物拡散領域）２６ａに形成される。また、ゲルマニウム含有シリコン領域は、ｐ型不純物拡散領域２６ｂに形成される。またここで、既述の通り、炭素イオン注入領域２４の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも、第１のシリコン層（図２(b) 〜(c)：２２ａ参照）の膜厚分だけ高いため、炭素含有シリコン領域２７の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高い。そのため、炭素含有シリコン領域２７は、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面よりも上に形成された厚膜部（図３(b)：２７ｔ参照）を有する。
【００７１】
次に、図３(c) に示すように、第１，第２のキャップ膜１５ａ，１５ｂを除去し、第１，第２のゲート電極１４ａ，１４ｂの上面を露出する。その後、炭素含有シリコン領域２７（ｎ型ソースドレイン領域２６ａ）の上面に形成された自然酸化膜（図示せず）等、ｐ型第２のシリコン層２２ｂｐの上面に形成された自然酸化膜（図示せず）等、及び第１，第２のゲート電極１４ａ，１４ｂの上面に形成された自然酸化膜（図示せず）等を除去する。その後、スパッタ法により、半導体基板１０上の全面に、例えば膜厚が１１ｎｍのＮｉ（ニッケル）からなるシリサイド化用金属膜（図示せず）を堆積する。その後、１回目のＲＴＡ（Ｒapid Ｔhermal Ａnnealing）処理により、炭素含有シリコン領域２７のＳｉ（シリコン）、ｐ型第２のシリコン層２２ｂｐのＳｉ、及び第１，第２のゲート電極１４ａ，１４ｂのＳｉと、シリサイド化用金属膜のＮｉとを反応させる。これにより、炭素含有シリコン領域２７上に、膜厚が１５ｎｍのニッケルシリサイド（又は炭素を含むニッケルシリサイド）からなる第１のシリサイド層２８ａを形成すると共に、ｐ型第２のシリコン層２２ｂｐ上に、膜厚が１５ｎｍのニッケルシリサイドからなる第２のシリサイド層２８ｂを形成する。それと共に、第１，第２のゲート電極１４ａ，１４ｂ上に、膜厚が１５ｎｍのニッケルシリサイドからなる第３，第４のシリサイド層２９ａ，２９ｂを形成する。
【００７２】
ここで、既述の通り、第２のシリサイド層２８ｂが形成される前のｐ型第２のシリコン層２２ｂｐにおけるゲルマニウム濃度は、下面から上面に向かって低くなる（但し、上面領域におけるゲルマニウム濃度は、０％である）ため、ｐ型第２のシリコン層２２ｂｐにおける上面領域は、ゲルマニウムを含まない。そのため、ｐ型第２のシリコン層２２ｂｐにおけるシリサイド化用金属膜と接する領域（即ち、ｐ型第２のシリコン層２２ｂｐの上面領域）に含まれるＳｉのみが、シリサイド化用金属膜に含まれるＮｉと反応するため、ｐ型第２のシリコン層２２ｂｐ上に形成される第２のシリサイド層２８ｂは、ゲルマニウムを含まないニッケルシリサイドからなる。またここで、既述の通り、第２のシリサイド層２８ｂが形成される前のｐ型第２のシリコン層２２ｂｐにおけるゲルマニウム濃度は、下面から上面に向かって低くなるため、第２のシリサイド層２８ｂが形成された後のｐ型第２のシリコン層２２ｂｐにおけるゲルマニウム濃度は、下面から上面に向かって低くなる。そのため、第２のシリサイド層２８ｂが形成された後のｐ型第２のシリコン層２２ｂｐの上部領域は、下部領域に比べてゲルマニウム濃度が低く、ｐ型第２のシリコン層２２ｂｐの少なくとも上部領域は、ｐ型ゲルマニウム含有シリコン領域２１に比べて、ゲルマニウム濃度が低い。なお、第２のシリサイド層２８ｂが形成された後のｐ型第２のシリコン層２２ｂｐ（図３(c) 参照）とは、第２のシリサイド層２８ｂが形成される前のｐ型第２のシリコン層２２ｂｐ（図２(c) 〜図３(b) 参照）のうち、シリサイド化用金属膜と反応する領域以外の領域をいう。
【００７３】
その後、エッチング液中への浸漬により、素子分離領域１１，第１，第２のサイドウォール１８Ａ，１８Ｂ等の上に残存する未反応のシリサイド化用金属膜を除去した後、１回目のＲＴＡ処理温度よりも高い温度の下、２回目のＲＴＡ処理により、第１，第２，第３，第４のシリサイド層２８ａ，２８ｂ，２９ａ，２９ｂのシリサイド組成比を安定化させる。
【００７４】
次に、図示を省略するが、半導体基板１０上の全面に、層間絶縁膜を形成した後、層間絶縁膜に、第１，第２のシリサイド層２８ａ，２８ｂの各々と接続するコンタクトプラグを形成する。その後、層間絶縁膜上に、各コンタクトプラグと接続する配線を形成する。
【００７５】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７６】
以下に、本発明の一実施形態に係る半導体装置の構成について、図３(c) を参照しながら説明する。
【００７７】
図３(c) に示すように、本実施形態に係る半導体装置は、ＮＭＩＳ領域における半導体基板１０に形成されたｎ型ＭＩＳトランジスタＮＴｒと、ＰＭＩＳ領域における半導体基板１０に形成されたｐ型ＭＩＳトランジスタＰＴｒとを有している。
【００７８】
ｎ型ＭＩＳトランジスタＮＴｒは、第１の半導体領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極１４ａと、第１の半導体領域１０ａにおける第１のゲート電極１４ａの側方下に位置する領域に形成されたｎ型エクステンション領域２５ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１８Ａと、第１のサイドウォール１８Ａの外側方に形成されたｎ型ソースドレイン領域２６ａと、第１のサイドウォール１８Ａの外側方に形成された炭素含有シリコン領域２７と、炭素含有シリコン領域２７（ｎ型ソースドレイン領域２６ａ）上に形成された第１のシリサイド層２８ａと、第１のゲート電極１４ａ上に形成された第３のシリサイド層２９ａとを備えている。
【００７９】
一方、ｐ型ＭＩＳトランジスタＰＴｒは、第２の半導体領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第２のゲート電極１４ｂと、第２の半導体領域１０ｂにおける第２のゲート電極１４ｂの側方下に位置する領域に形成されたｐ型エクステンション領域２５ｂと、第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１８Ｂと、第２のサイドウォール１８Ｂの外側方に形成されたｐ型ゲルマニウム含有シリコン領域２１と、第２のサイドウォール１８Ｂの外側方に形成されたｐ型不純物拡散領域２６ｂと、ｐ型ゲルマニウム含有シリコン領域２１上に形成されたｐ型第２のシリコン層２２ｂｐと、ｐ型第２のシリコン層２２ｂ上に形成された第２のシリサイド層２８ｂと、第２のゲート電極１４ｂ上に形成された第４のシリサイド層２９ｂとを備えている。
【００８０】
炭素含有シリコン領域２７の上面高さは、図３(c) に示すように、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高い。また、炭素含有シリコン領域２７は、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域、及び第１のシリコン層（図３(c)：点線参照）に形成されている。また、炭素含有シリコン領域２７には、図３(c) に示すように、ｎ型ソースドレイン領域（ｎ型不純物拡散領域）２６ａが形成されている。
【００８１】
ｐ型第２のシリコン層２２ｂｐの少なくとも上部領域は、ｐ型ゲルマニウム含有シリコン領域２１に比べて、ゲルマニウム濃度が低い。
【００８２】
ｐ型ゲルマニウム含有シリコン領域２１の上面高さは、図３(c) に示すように、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面高さよりも高い。また、ゲルマニウム含有シリコン領域には、ｐ型不純物拡散領域２６ｂが形成されている。
【００８３】
第１，第２のサイドウォール１８Ａ，１８Ｂは、第１，第２のゲート電極１４ａ，１４ｂの側面上に形成された断面形状がＬ字状の第１，第２の内側サイドウォール１７ａ，１７ｂと、第１，第２の内側サイドウォール１７ａ，１７ｂ上に形成された第１，第２の外側サイドウォール１８ａ，１８ｂとからなる。
【００８４】
ここで、本実施形態の効果を有効に説明するために、本実施形態に係る半導体装置と、従来の半導体装置とを比較する。図４は、本実施形態に係る半導体装置、及び従来の半導体装置の各々における、炭素含有シリコン領域の深さと、チャネル領域のゲート長方向に印加される引っ張り応力の大きさとの関係について示すグラフである。
【００８５】
図４に示す横軸は、炭素含有シリコン領域の深さを示す。ここで、「炭素含有シリコン領域の深さ」とは、本実施形態の場合、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面深さを基準深さ（即ち、０ｎｍ）とし、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面から、炭素含有シリコン領域２７における最も深くに位置する下面までの深さ（例えば、図３(c)：Ｄ参照）をいう。一方、「炭素含有シリコン領域の深さ」とは、従来の場合、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面深さを基準深さ（即ち、０ｎｍ）とし、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面から、炭素含有シリコン領域１１３における最も深くに位置する下面までの深さ（例えば、図７(c)：Ｄ参照）をいう。
【００８６】
図４に示す縦軸は、本実施形態の場合、厚膜部２７ｔを有し、且つ深さがＸ（Ｘ＝５，１０，２０，３０，４０，５０，６０）ｎｍの炭素含有シリコン領域２７により、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを示す。一方、従来の場合、深さがＸ（Ｘ＝５，１０，２０，３０，４０，５０，６０）ｎｍの炭素含有シリコン領域１１３により、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを示す。
【００８７】
図４に示す□は、本実施形態に係る半導体装置について示し、一方、図４に示す◆は、従来の半導体装置について示す。
【００８８】
ここで、本実施形態と従来との構成上の相違点について、以下に説明する。
【００８９】
本実施形態では、炭素含有シリコン領域２７は、図３(c) に示すように、第１の半導体領域１０ａにおける第１のシリコン層（図３(c)：点線参照）の下に位置する領域（即ち、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域）、及び第１のシリコン層に形成されている。そのため、炭素含有シリコン領域２７の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高く、炭素含有シリコン領域２７は、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面よりも上に形成された厚膜部（図３(b)：２７ｔ参照）を有する。
【００９０】
これに対し、従来では、炭素含有シリコン領域１１３は、図７(c) に示すように、半導体領域１００ａにおけるサイドウォール１０８Ａの外側方下に位置する領域にのみ形成されている。そのため、炭素含有シリコン領域１１３の上面高さは、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面高さと同じであり、炭素含有シリコン領域１１３は、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面よりも上に形成されることはなく、本実施形態のような厚膜部を有さない。
【００９１】
そのため、図４に示すように、本実施形態における炭素含有シリコン領域の深さと、従来における炭素含有シリコン領域の深さとが同一の場合であっても、本実施形態における炭素含有シリコン領域の上面高さは、従来における炭素含有シリコン領域の上面高さよりも高く、本実施形態における炭素含有シリコン領域は、厚膜部を有するため、本実施形態における引っ張り応力の大きさを、厚膜部による引っ張り応力の大きさ分だけ、従来における引っ張り応力の大きさよりも大きくすることができる。
【００９２】
本実施形態によると、炭素含有シリコン領域２７の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高く、炭素含有シリコン領域２７は、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面よりも上に形成された厚膜部２７ｔを有する。そのため、厚膜部２７ｔによって、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができるため、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることができるので、ｎ型ＭＩＳトランジスタの駆動能力をさらに向上させることができる。
【００９３】
一方、ｐ型ゲルマニウム含有シリコン領域２１の上面高さは、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面高さよりも高く、ｐ型ゲルマニウム含有シリコン領域２１は、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面よりも上に形成された厚膜部２１ｔを有する。そのため、厚膜部２１ｔによって、第２の半導体領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を効果的に印加することができるため、第２の半導体領域１０ｂにおけるチャネル領域のゲート長方向に印加される圧縮応力の大きさを、効果的に増大させることができるので、ｐ型ＭＩＳトランジスタの駆動能力をさらに向上させることができる。
【００９４】
加えて、第２のシリサイド層２８ｂが形成される前のｐ型第２のシリコン層２２ｂｐの上面領域（即ち、ｐ型第２のシリコン層２２ｂｐにおけるシリサイド化用金属膜と接する領域）には、ゲルマニウムが含まれないため、ｐ型第２のシリコン層２２ｂｐ上に形成された第２のシリサイド層２８ｂに、ゲルマニウムが含まれることはなく、第２のシリサイド層２８ｂの耐熱性を確保することができる。
【００９５】
一方、第１のシリサイド層２８ａが形成される前の炭素含有シリコン領域２７には、炭素が含まれるため、炭素含有シリコン領域２７上に形成された第１のシリサイド層２８ａに、炭素が含まれる可能性があるものの、炭素を含むシリサイド層は、ゲルマニウムを含むシリサイド層のように耐熱性が悪化することがないため、仮に第１のシリサイド層２８ａに炭素が含まれることがあっても、第１のシリサイド層２８ａの耐熱性を確保することができる。
【００９６】
さらに、本実施形態では、図３(a) に示すように、ｎ型不純物イオンの注入により、少なくとも上部領域がアモルファス化されたｎ型ソースドレイン注入領域２３を形成した後、炭素を含むイオンとして、炭素を含む分子イオン（具体的には例えば、Ｃ16Ｈ10イオン）を採用し、炭素を含む分子イオンの注入により、炭素イオン注入領域２４を形成する。これにより、炭素イオン注入領域２４の注入深さが、ｎ型ソースドレイン注入領域２３の注入深さを超えることを効果的に防止することができる。そのため、図３(b) に示すように、炭素含有シリコン領域２７の深さが、ｎ型ソースドレイン領域２６ａの深さを超えて、接合リークが発生することを防止することができる。
【００９７】
なお、本実施形態では、図３(a) に示すように、炭素イオン注入領域２４の注入深さを、ｎ型ソースドレイン注入領域２３の注入深さと同じにし、図３(b) に示すように、炭素含有シリコン領域２７の深さを、ｎ型ソースドレイン領域２６ａの深さと同じにする場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、炭素イオン注入領域の注入深さを、ｎ型ソースドレイン注入領域の注入深さよりも浅くし、炭素含有シリコン領域の深さを、ｎ型ソースドレイン領域の深さよりも浅くしてもよい。
【００９８】
また、本実施形態では、炭素イオン注入領域２４の注入深さが、ｎ型ソースドレイン注入領域２３の注入深さを超えることを効果的に防止することを目的に、図３(a) に示すように、ｎ型不純物イオンの注入により、少なくとも上部領域がアモルファス化されたｎ型ソースドレイン注入領域２３を形成した後、炭素を含むイオンとして、炭素を含む分子イオンを採用し、炭素を含む分子イオンの注入により、炭素イオン注入領域２４を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【００９９】
第１に例えば、炭素を含むイオンとして、炭素を含む分子イオンを採用し、炭素を含む分子イオンの注入により、炭素イオン注入領域を形成した後、ｎ型不純物イオンの注入により、ｎ型ソースドレイン注入領域を形成してもよい。
【０１００】
第２に例えば、ｎ型不純物イオンの注入により、少なくとも上部領域がアモルファス化されたｎ型ソースドレイン注入領域を形成した後、炭素を含むイオンとして、炭素イオンを採用し、炭素イオンの注入により、炭素イオン注入領域を形成してもよい。
【０１０１】
また、本実施形態では、図２(a) に示すように、エピタキシャル成長法により、リセス部２０内の領域、及びリセス部２０内の領域上に、その上面高さが、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面高さよりも高くなるまで、ｐ型ゲルマニウム含有シリコン領域２１を堆積する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、エピタキシャル成長法により、リセス部内にｐ型ゲルマニウム含有シリコン領域を堆積してもよい。
【０１０２】
また、本実施形態では、図２(b) に示すように、第１，第２のシリコン層２２ａ，２２ｂを形成した後、図２(c) に示すように、ｐ型第２のシリコン層２２ｂｐを形成し、その後、図３(a) に示すように、ｎ型ソースドレイン注入領域２３、及び炭素イオン注入領域２４を順次形成した後、図３(b) に示すように、熱処理を行う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１０３】
例えば、第１，第２のシリコン層を形成した後、ｐ型第２のシリコン層を形成することなく、ｎ型ソースドレイン注入領域、及び炭素イオン注入領域を順次形成し（又は炭素イオン注入領域、及びｎ型ソースドレイン注入領域を順次形成し）、その後、ｐ型第２のシリコン層を形成した後、熱処理を行ってもよい。
【０１０４】
即ち、第１，第２のシリコン層の形成工程の後で熱処理工程の前に、１）ｐ型第２のシリコン層の形成工程と、２）ｎ型ソースドレイン注入領域、及び炭素イオン注入領域を順次形成する工程（又は炭素イオン注入領域、及びｎ型ソースドレイン注入領域を順次形成する工程）とを行えばよい。
【０１０５】
また、本実施形態では、図１(a) に示すように、第１，第２のゲート電極１４ａ，１４ｂをマスクにして、第１，第２の半導体領域１０ａ，１０ｂに、ｎ型，ｐ型不純物イオンを注入し、ｎ型，ｐ型エクステンション注入領域１６ａ，１６ｂを形成した後、第１，第２のゲート電極１４ａ，１４ｂの側面上に、第１，第２のサイドウォール１８Ａ，１８Ｂを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ｎ型，ｐ型エクステンション注入領域の形成前に、第１，第２のゲート電極の側面上に、第１，第２のオフセットスペーサを形成した後、側面上に第１，第２のオフセットスペーサが形成された第１，第２のゲート電極をマスクにして、第１，第２の半導体領域に、ｎ型，ｐ型不純物イオンを注入し、ｎ型，ｐ型エクステンション注入領域を形成し、その後、第１，第２のゲート電極の側面上に、第１，第２のオフセットスペーサを介して、第１，第２のサイドウォールを形成してもよい。
【０１０６】
＜一実施形態の変形例１＞
以下に、本発明の一実施形態の変形例１に係る半導体装置について、図５を参照しながら説明する。図５は、本発明の一実施形態の変形例１に係る半導体装置の製造方法を示す要部工程断面図である。図５において、一実施形態における構成要素と同一の構成要素には、一実施形態における図３(c) に示す符号と同一の符号を付す。従って、本変形例では、一実施形態と重複する説明を適宜省略する。
【０１０７】
まず、図示を省略するが、一実施形態における図１(a) 〜図３(c) に示す工程を順次行い、図３(c) に示す構成を得る。
【０１０８】
次に、図５に示すように、第１の外側サイドウォール１８ａを除去し、第１の内側サイドウォール１７ａの表面を露出する。その後、半導体基板１０上の全面に、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜３０を形成する。
【０１０９】
次に、図示を省略するが、一実施形態と同様に、層間絶縁膜、コンタクトプラグ、及び配線等を形成する。
【０１１０】
このようにして、本変形例に係る半導体装置を製造することができる。
【０１１１】
ここで、本変形例と一実施形態との構成上の相違点は、以下に示す点である。
【０１１２】
本変形例におけるｎ型ＭＩＳトランジスタＮＴｒは、図５に示すように、第１の内側サイドウォール１７ａからなる第１のサイドウォール１８Ａを備えている。これに対し、一実施形態におけるｎ型ＭＩＳトランジスタＮＴｒは、図３(c) に示すように、第１の内側サイドウォール１７ａと、第１の外側サイドウォール１８ａとからなる第１のサイドウォール１８Ａを備えている。
【０１１３】
また、本変形例におけるｎ型ＭＩＳトランジスタＮＴｒは、図５に示すように、第１の半導体領域１０ａ上に、第１の内側サイドウォール１７ａに接して形成され、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜３０をさらに備えている。
【０１１４】
本変形例によると、一実施形態と同様の効果を得ることができる。
【０１１５】
加えて、応力絶縁膜３０により、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ｎ型ＭＩＳトランジスタＮＴｒの駆動能力をさらに向上させることができる。
【０１１６】
さらに、応力絶縁膜３０を、第１の外側サイドウォールを介さずに、第１の内側サイドウォール１７ａに接して形成することにより、応力絶縁膜３０を、第１の外側サイドウォールの除去分だけ、第１の半導体領域１０ａにおけるチャネル領域に近付けて形成することができるため、応力絶縁膜３０による引っ張り応力を、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に効果的に印加することができる。
【０１１７】
さらに、応力絶縁膜３０を、第１の外側サイドウォールを介さずに、第１の内側サイドウォール１７ａに接して形成することにより、応力絶縁膜３０を、第１の外側サイドウォールの除去分だけ、厚く形成することができるため、応力絶縁膜３０による引っ張り応力を、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に効果的に印加することができる。
【０１１８】
なお、本変形例では、応力絶縁膜３０による引っ張り応力を、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に効果的に印加することを目的に、第１の外側サイドウォール１８ａを除去した後、応力絶縁膜３０を、第１の内側サイドウォール１７ａに接して形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の外側サイドウォールを除去せずに、応力絶縁膜を形成してもよい。
【０１１９】
また、本変形例では、ｎ型ＭＩＳトランジスタＮＴｒの駆動能力をさらに向上させることを目的に、第１の半導体領域１０ａ上に、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜３０を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第２の半導体領域上に、第２の半導体領域におけるチャネル領域のゲート長方向に圧縮応力を生じさせる応力絶縁膜を形成してもよい。この場合、ｐ型ＭＩＳトランジスタの駆動能力をさらに向上させることができる。
【０１２０】
＜一実施形態の変形例２＞
以下に、本発明の一実施形態の変形例２に係る半導体装置について、図６を参照しながら説明する。図６は、本発明の一実施形態の変形例２に係る半導体装置の構成を示す断面図である。
【０１２１】
ここで、本変形例と一実施形態との構成上の相違点は、以下に示す点である。
【０１２２】
本変形例におけるｎ型ＭＩＳトランジスタＮＴｒは、図６に示すように、第１の半導体領域１０ａ上に形成された第１のゲート絶縁膜３２Ａと、第１のゲート絶縁膜３２Ａ上に形成された第１のゲート電極３４Ａとを備えている。ここで、第１のゲート絶縁膜３２Ａは、例えばシリコン酸化膜からなる第１の絶縁膜３１ａと、第１の絶縁膜３１ａ上に形成され、例えばランタンを含むハフニウム絶縁膜からなる第１の高誘電率絶縁膜３２ａとを有している。またここで、第１のゲート電極３４Ａは、第１のゲート絶縁膜３２Ａ上に接して形成され、例えばＴａＮ（窒化タンタル）膜からなる第１の金属膜３３ａと、第１の金属膜３３ａ上に形成され、例えばポリシリコン膜からなる第１の導電膜３４ａとを有している。
【０１２３】
これに対し、一実施形態におけるｎ型ＭＩＳトランジスタＮＴｒは、図３(c) に示すように、第１の半導体領域１０ａ上に形成され、例えばシリコン酸化膜からなる第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され、例えばポリシリコン膜からなる第１のゲート電極１４ａとを備えている。
【０１２４】
一方、本変形例におけるｐ型ＭＩＳトランジスタＰＴｒは、図６に示すように、第２の半導体領域１０ｂ上に形成された第２のゲート絶縁膜３２Ｂと、第２のゲート絶縁膜３２Ｂ上に形成された第２のゲート電極３４Ｂとを備えている。ここで、第２のゲート絶縁膜３２Ｂは、例えばシリコン酸化膜からなる第２の絶縁膜３１ｂと、第２の絶縁膜３１ｂ上に形成され、例えばアルミニウムを含むハフニウム絶縁膜からなる第２の高誘電率絶縁膜３２ｂとを有している。またここで、第２のゲート電極３４Ｂは、第２のゲート絶縁膜３２Ｂ上に接して形成され、例えばＴｉＮ（窒化チタン）膜からなる第２の金属膜３３ｂと、第２の金属膜３３ｂ上に形成され、例えばポリシリコン膜からなる第２の導電膜３４ｂとを有している。
【０１２５】
これに対し、一実施形態におけるｐ型ＭＩＳトランジスタＰＴｒは、図３(c) に示すように、第２の半導体領域１０ｂ上に形成され、例えばシリコン酸化膜からなる第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成され、例えばポリシリコン膜からなる第２のゲート電極１４ｂとを備えている。
【０１２６】
なお、本変形例では、第１の金属膜３３ａとして、ＴａＮ膜を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばＴｉＮ膜を用いてもよい。また、第２の金属膜３３ｂとして、ＴｉＮ膜を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばＴａＮ膜を用いてもよい。
【産業上の利用可能性】
【０１２７】
本発明は、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることができるため、炭素含有シリコン領域を有するｎ型ＭＩＳトランジスタを備えた半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【０１２８】
【図１】(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図２】(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図３】(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図４】本発明の一実施形態に係る半導体装置、及び従来の半導体装置の各々における炭素含有シリコン領域の深さと、チャネル領域のゲート長方向に印加される引っ張り応力の大きさとの関係について示すグラフである。
【図５】本発明の一実施形態の変形例１に係る半導体装置の製造方法を示す要部工程断面図である。
【図６】本発明の一実施形態の変形例２に係る半導体装置の構成を示す断面図である。
【図７】(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。
【図８】従来の半導体装置における炭素含有シリコン領域の深さと、チャネル領域のゲート長方向に印加される引っ張り応力の大きさとの関係について示すグラフである。
【符号の説明】
【０１２９】
１０ 半導体基板
１１ 素子分離領域
１２ａ ｐ型ウェル領域
１２ｂ ｎ型ウェル領域
１３ａ 第１のゲート絶縁膜
１３ｂ 第２のゲート絶縁膜
１４ａ 第１のゲート電極
１４ｂ 第２のゲート電極
１５ａ 第１のキャップ膜
１５ｂ 第２のキャップ膜
１６ａ ｎ型エクステンション注入領域
１６ｂ ｐ型エクステンション注入領域
１７ａ 第１の内側サイドウォール
１７ｂ 第２の内側サイドウォール
１８ａ 第１の外側サイドウォール
１８ｂ 第２の外側サイドウォール
１８Ａ 第１のサイドウォール
１８Ｂ 第２のサイドウォール
１９，１９ａ 保護膜
２０ リセス部
２１ ｐ型ゲルマニウム含有シリコン領域
２１ｔ 厚膜部
２２ａ 第１のシリコン層
２２ｂ 第２のシリコン層
２２ｂｐ ｐ型第２のシリコン層
２３ ｎ型ソースドレイン注入領域
２４ 炭素イオン注入領域
２５ａ ｎ型エクステンション領域
２５ｂ ｐ型エクステンション領域
２６ａ ｎ型ソースドレイン領域
２６ｂ ｐ型不純物拡散領域
２７ 炭素含有シリコン領域
２７ｔ 厚膜部
２８ａ 第１のシリサイド層
２８ｂ 第２のシリサイド層
２９ａ 第３のシリサイド層
２９ｂ 第４のシリサイド層
３０ 応力絶縁膜
３１ａ 第１の絶縁膜
３２ａ 第１の高誘電率絶縁膜
３２Ａ 第１のゲート絶縁膜
３１ｂ 第２の絶縁膜
３２ｂ 第２の高誘電率絶縁膜
３２Ｂ 第２のゲート絶縁膜
３３ａ 第１の金属膜
３４ａ 第１の導電膜
３４Ａ 第１のゲート電極
３３ｂ 第２の金属膜
３４ｂ 第２の導電膜
３４Ｂ 第２のゲート電極
Ｄ 炭素含有シリコン領域の深さ
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、炭素等を含有するシリコン領域を有するＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称す）の駆動能力を向上させる手段として、チャネル領域に応力を印加し、キャリアの移動度を高める試みが行われている。ここで、チャネル領域に応力を印加する方法として、ｎ型ＭＩＳトランジスタのソースドレイン領域に、炭素含有シリコン領域を設ける方法が挙げられる。
【０００３】
以下に、従来の半導体装置の製造方法について、図７(a) 〜(c) を参照しながら説明する（例えば非特許文献１参照）。図７(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。
【０００４】
まず、図７(a) に示すように、シリコンからなる半導体基板１００の上部に素子分離領域１０１を形成する。これにより、半導体基板１００に、素子分離領域１０１に囲まれた半導体領域１００ａが形成される。その後、半導体基板１００にｐ型ウェル領域１０２を形成する。
【０００５】
次に、半導体領域１００ａ上に、ゲート絶縁膜１０３、ゲート電極１０４、及びキャップ膜１０５を順次形成する。その後、半導体領域１００ａにおけるゲート電極１０４の側方下に位置する領域にｎ型エクステンション注入領域１０６を形成する。その後、ゲート電極１０４の側面上に、内側サイドウォール１０７と外側サイドウォール１０８とからなるサイドウォール１０８Ａを形成する。
【０００６】
次に、図７(b) に示すように、サイドウォール１０８Ａをマスクにして、半導体領域１００ａにｎ型不純物イオンを注入することにより、半導体領域１００ａにおけるサイドウォール１０８Ａの外側方下に位置する領域にｎ型ソースドレイン注入領域１０９を形成する。
【０００７】
次に、サイドウォール１０８Ａをマスクにして、半導体領域１００ａに炭素イオンを注入することにより、半導体領域１００ａにおけるサイドウォール１０８Ａの外側方下に位置する領域に炭素イオン注入領域１１０を形成する。
【０００８】
次に、図７(c) に示すように、熱処理により、ｎ型エクステンション注入領域１０６に含まれるｎ型不純物を活性化し、ｎ型エクステンション領域１１１を形成すると共に、ｎ型ソースドレイン注入領域１０９に含まれるｎ型不純物を活性化し、ｎ型ソースドレイン領域１１２を形成する。それと共に、炭素イオン注入領域１１０を結晶化し、炭素含有シリコン領域１１３を形成する。
【０００９】
次に、図示を省略するが、キャップ膜１０５を除去し、ゲート電極１０４の上面を露出する。その後、炭素含有シリコン領域１１３上にシリサイド層を形成すると共に、ゲート電極１０４上にシリサイド層を形成する。その後、層間絶縁膜、コンタクト、及び配線等を形成する。
【００１０】
以上のようにして、従来の半導体装置を製造する。
【００１１】
ここで、一般に、炭素含有シリコン領域における炭素濃度が１％の場合、炭素含有シリコン領域の格子定数は、半導体基板の格子定数に比べて、０．４％程度だけ小さくなる。そのため、従来では、炭素含有シリコン領域１１３により、半導体領域１００ａにおけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、キャリアの移動度を高めて、ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【非特許文献１】Y. Liu et al., “Strained Si Channel MOSFETs with Embedded Silicon Carbon Formed by Solid Phase Epitaxy”, 2007 Symposium on VLSI technology digest of technical papers、pp44-45.
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の半導体装置では、以下に示す問題がある。
【００１３】
ここで、従来の半導体装置における、炭素含有シリコン領域の深さと、チャネル領域のゲート長方向に印加される引っ張り応力の大きさとの関係について、図８を参照しながら説明する。図８は、従来の半導体装置における、炭素含有シリコン領域の深さと、チャネル領域のゲート長方向に印加される引っ張り応力の大きさとの関係について示すグラフである。
【００１４】
図８に示す横軸は、炭素含有シリコン領域の深さを示す。ここで、「炭素含有シリコン領域の深さ」とは、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面深さを基準深さ（即ち、０ｎｍ）とし、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面から、炭素含有シリコン領域１１３における最も深くに位置する下面までの深さ（例えば、図７(c)：Ｄ参照）をいう。
【００１５】
一方、図８に示す縦軸は、深さがＸ（Ｘ＝５，１０，２０，３０，４０，５０，６０）ｎｍの炭素含有シリコン領域１１３により、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを示す。
【００１６】
図８に示すように、炭素含有シリコン領域の深さＸが比較的浅い範囲において、引っ張り応力の大きさは、炭素含有シリコン領域の深さが深くなるに連れて、比較的大きな割合で増大する。一方、炭素含有シリコン領域の深さＸが比較的深い範囲において、引っ張り応力の大きさは、炭素含有シリコン領域の深さが深くなるに連れて、比較的小さな割合で増大する。これは、炭素含有シリコン領域の深さＸが、所定深さ（具体的には例えば、Ｘ＝５０ｎｍ）を超えた場合、炭素含有シリコン領域の下面が、キャリアが移動する領域（即ち、チャネル領域）から離れるため、炭素含有シリコン領域による引っ張り応力を、チャネル領域のゲート長方向に効果的に印加することができないことによるものと考えられる。
【００１７】
このように、引っ張り応力の大きさは、炭素含有シリコン領域の深さが深くなるに連れて、一定の割合で増大するのではなく、引っ張り応力の大きさが増大する割合は、炭素含有シリコン領域の深さが深くなるに連れて、小さくなる。
【００１８】
そのため、単に炭素含有シリコン領域の深さを、所定深さを超えてさらに深くしても、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを、大きな割合で増大させることができず、ｎ型ＭＩＳトランジスタの駆動能力を効果的に向上させることはできない。
【００１９】
前記に鑑み、本発明の目的は、炭素含有シリコン領域を有するｎ型ＭＩＳトランジスタを備えた半導体装置において、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることである。
【課題を解決するための手段】
【００２０】
前記の目的を達成するために、本発明に係る半導体装置は、少なくともｎ型ＭＩＳトランジスタを有する半導体装置において、ｎ型ＭＩＳトランジスタは、半導体基板における第１の半導体領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１のサイドウォールと、第１のサイドウォールの外側方に形成された炭素含有シリコン領域とを備え、炭素含有シリコン領域の上面高さは、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面高さよりも高いことを特徴とする。
【００２１】
本発明に係る半導体装置によると、炭素含有シリコン領域の上面高さは、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面高さよりも高く、炭素含有シリコン領域は、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面よりも上に形成された厚膜部を有する。そのため、厚膜部によって、第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができるため、第１の半導体領域におけるチャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることができるので、ｎ型ＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
【００２２】
本発明に係る半導体装置において、炭素含有シリコン領域は、第１の半導体領域及び第１の半導体領域上に形成された第１のシリコン層に形成されていることが好ましい。
【００２３】
本発明に係る半導体装置において、炭素含有シリコン領域には、ｎ型不純物拡散領域が形成されていることが好ましい。
【００２４】
本発明に係る半導体装置において、第１のサイドウォールは、第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールと、第１の内側サイドウォール上に形成された第１の外側サイドウォールとからなることが好ましい。
【００２５】
本発明に係る半導体装置において、第１の半導体領域上に形成され、第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜をさらに備え、第１のサイドウォールは、第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールからなり、応力絶縁膜は、第１の内側サイドウォールに接して形成されていることが好ましい。
【００２６】
このようにすると、応力絶縁膜により、第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ｎ型ＭＩＳトランジスタの駆動能力をさらに向上させることができる。
【００２７】
加えて、応力絶縁膜を、第１の外側サイドウォールを介さずに、第１の内側サイドウォールに接して形成することにより、応力絶縁膜を、第１の外側サイドウォールの除去分だけ、第１の半導体領域におけるチャネル領域に近付けて形成することができるため、応力絶縁膜による引っ張り応力を、第１の半導体領域におけるチャネル領域のゲート長方向に効果的に印加することができる。
【００２８】
さらに、応力絶縁膜を、第１の外側サイドウォールを介さずに、第１の内側サイドウォールに接して形成することにより、応力絶縁膜を、第１の外側サイドウォールの除去分だけ、厚く形成することができるため、応力絶縁膜による引っ張り応力を、第１の半導体領域におけるチャネル領域のゲート長方向に効果的に印加することができる。
【００２９】
本発明に係る半導体装置において、炭素含有シリコン領域上に形成された第１のシリサイド層をさらに備えていることが好ましい。
【００３０】
本発明に係る半導体装置において、第１のゲート絶縁膜は、第１の高誘電率絶縁膜を有し、第１のゲート電極は、第１のゲート絶縁膜上に接して設けられた第１の金属膜を有することが好ましい。
【００３１】
本発明に係る半導体装置において、炭素含有シリコン領域における炭素濃度は、０．５％以上であることが好ましい。
【００３２】
本発明に係る半導体装置において、半導体装置はｐ型ＭＩＳトランジスタをさらに有し、ｐ型ＭＩＳトランジスタは、半導体基板における第２の半導体領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２のサイドウォールと、第２のサイドウォールの外側方に形成されたゲルマニウム含有シリコン領域とを備えていることが好ましい。
【００３３】
このようにすると、ゲルマニウム含有シリコン領域により、第２の半導体領域におけるチャネル領域のゲート長方向に圧縮応力を印加することができるため、ｐ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【００３４】
本発明に係る半導体装置において、ゲルマニウム含有シリコン領域上に形成された第２のシリコン層と、第２のシリコン層上に形成された第２のシリサイド層とをさらに備え、第２のシリコン層の少なくとも上部領域は、ゲルマニウム含有シリコン領域に比べてゲルマニウム濃度が低いことが好ましい。
【００３５】
本発明に係る半導体装置において、ゲルマニウム含有シリコン領域の上面高さは、第２の半導体領域における第２のゲート絶縁膜の下に位置する領域の上面高さよりも高いことが好ましい。
【００３６】
このようにすると、ゲルマニウム含有シリコン領域の上面高さは、第２の半導体領域における第２のゲート絶縁膜の下に位置する領域の上面高さよりも高く、ゲルマニウム含有シリコン領域は、第２の半導体領域における第２のゲート絶縁膜の下に位置する領域の上面よりも上に形成された厚膜部を有する。そのため、厚膜部によって、第２の半導体領域におけるチャネル領域のゲート長方向に圧縮応力を効果的に印加することができるため、第２の半導体領域におけるチャネル領域のゲート長方向に印加される圧縮応力の大きさを、効果的に増大させることができるので、ｐ型ＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
【００３７】
本発明に係る半導体装置において、ゲルマニウム含有シリコン領域には、ｐ型不純物拡散領域が形成されていることが好ましい。
【００３８】
本発明に係る半導体装置において、第２のゲート絶縁膜は、第２の高誘電率絶縁膜を有し、第２のゲート電極は、第２のゲート絶縁膜上に接して設けられた第２の金属膜を有することが好ましい。
【００３９】
本発明に係る半導体装置において、ゲルマニウム含有シリコン領域におけるゲルマニウム濃度は、１５％以上であることが好ましい。
【００４０】
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板における第１の半導体領域上に第１のゲート絶縁膜を形成する工程（ａ）と、第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｂ）と、第１のゲート電極の側面上に第１のサイドウォールを形成する工程（ｃ）と、第１のサイドウォールの外側方に炭素含有シリコン領域を形成する工程（ｄ）とを備え、炭素含有シリコン領域の上面高さは、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面高さよりも高いことを特徴とする。
【００４１】
本発明に係る半導体装置の製造方法によると、炭素含有シリコン領域の上面高さは、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面高さよりも高く、炭素含有シリコン領域は、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面よりも上に形成された厚膜部を有する。そのため、厚膜部によって、第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができるため、第１の半導体領域におけるチャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることができるので、第１のゲート電極を有するｎ型ＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
【００４２】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、第１の半導体領域における第１のサイドウォールの外側方下に位置する領域上に第１のシリコン層を形成する工程（ｄ１）と、第１のシリコン層及び第１の半導体領域における第１のシリコン層の下に位置する領域に炭素を含むイオンを注入して炭素イオン注入領域を形成する工程（ｄ２）と、熱処理により炭素イオン注入領域を結晶化して炭素含有シリコン領域を形成する工程（ｄ３）とを有していることが好ましい。
【００４３】
本発明に係る半導体装置の製造方法において、工程（ａ）は、半導体基板における第２の半導体領域上に第２のゲート絶縁膜を形成する工程を含み、工程（ｂ）は、第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含み、工程（ｃ）は、第２のゲート電極の側面上に第２のサイドウォールを形成する工程を含み、工程（ｄ）は、第２のサイドウォールの外側方にゲルマニウム含有シリコン領域を形成する工程（Ｘ）を含んでいることが好ましい。
【００４４】
このようにすると、ゲルマニウム含有シリコン領域により、第２の半導体領域におけるチャネル領域のゲート長方向に圧縮応力を印加することができるため、第２のゲート電極を有するｐ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【００４５】
本発明に係る半導体装置の製造方法において、工程（Ｘ）は、第２の半導体領域における第２のサイドウォールの外側方下に位置する領域をエッチングしてリセス部を形成する工程（Ｘ１）と、エピタキシャル成長法によりリセス部内にゲルマニウム含有シリコン領域を形成する工程（Ｘ２）とを有していることが好ましい。
【発明の効果】
【００４６】
本発明に係る半導体装置及びその製造方法によると、炭素含有シリコン領域の上面高さは、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面高さよりも高く、炭素含有シリコン領域は、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面よりも上に形成された厚膜部を有する。そのため、厚膜部によって、第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができるため、第１の半導体領域におけるチャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることができるので、ｎ型ＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
【発明を実施するための最良の形態】
【００４７】
以下に、本発明の実施形態について図面を参照しながら説明する。
【００４８】
（一実施形態）
以下に、本発明の一実施形態に係る半導体装置及びその製造方法について、図１(a) 〜(c) 、図２(a) 〜(c) 、図３(a) 〜(c) 、及び図４を参照しながら説明する。
【００４９】
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図１(a) 〜図３(c) を参照しながら説明する。図１(a) 〜図３(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。図１(a) 〜図３(c) において、左側に「ＮＭＩＳ領域」を示し、右側に「ＰＭＩＳ領域」を示す。ここで、「ＮＭＩＳ領域」とは、ｎ型ＭＩＳトランジスタが形成される領域をいう。一方、「ＰＭＩＳ領域」とは、ｐ型ＭＩＳトランジスタが形成される領域をいう。また、図１(a) 〜図３(c) において、簡略的に図示するために、ＮＭＩＳ領域とＰＭＩＳ領域とを互いに隣接して図示する。
【００５０】
まず、図１(a) に示すように、例えばＳＴＩ（Ｓhallow Ｔrench Ｉsolation）法により、例えばシリコンからなる半導体基板１０の上部に、トレンチ内に例えばシリコン酸化膜が埋め込まれた素子分離領域１１を形成する。これにより、ＮＭＩＳ領域における半導体基板１０に、素子分離領域１１に囲まれた第１の半導体領域１０ａが形成されると共に、ＰＭＩＳ領域における半導体基板１０に、素子分離領域１１に囲まれた第２の半導体領域１０ｂが形成される。その後、イオン注入法により、ＮＭＩＳ領域における半導体基板１０に例えばＢ（ホウ素）等のｐ型不純物イオンを注入する一方、ＰＭＩＳ領域における半導体基板１０に例えばＰ（リン）等のｎ型不純物イオンを注入した後、熱処理により、ＮＭＩＳ領域における半導体基板１０にｐ型ウェル領域１２ａを形成すると共に、ＰＭＩＳ領域における半導体基板１０にｎ型ウェル領域１２ｂを形成する。
【００５１】
次に、半導体基板１０上に、例えば、膜厚が２ｎｍのシリコン酸化膜からなるゲート絶縁膜形成膜、膜厚が９０ｎｍのポリシリコン膜からなるゲート電極形成膜、及び膜厚が２０ｎｍのシリコン酸化膜からなるキャップ膜形成膜を順次形成する。その後、リソグラフィ法により、キャップ膜形成膜上に、ゲート電極形状を有するレジスト（図示せず）を形成した後、レジストをマスクにして、ドライエッチング法により、キャップ膜形成膜、ゲート電極形成膜、及びゲート絶縁膜形成膜を順次パターニングする。これにより、第１の半導体領域１０ａ上に、第１のゲート絶縁膜１３ａ、第１のゲート電極１４ａ、及び第１のキャップ膜１５ａを順次形成すると共に、第２の半導体領域１０ｂ上に、第２のゲート絶縁膜１３ｂ、第２のゲート電極１４ｂ、及び第２のキャップ膜１５ｂを順次形成する。その後、レジストを除去する。なお、第１のゲート電極１４ａは、ｎ型不純物が導入されたｎ型ゲート電極であり、第２のゲート電極１４ｂは、ｐ型不純物が導入されたｐ型ゲート電極である。ここで、ｎ型の第１のゲート電極１４ａ、及びｐ型の第２のゲート電極１４ｂを形成する方法としては、例えば、ゲート電極形成膜の形成後でキャップ膜形成膜の形成前に、ＮＭＩＳ領域におけるゲート電極形成膜にｎ型不純物を注入する一方、ＰＭＩＳ領域におけるゲート電極形成膜にｐ型不純物を注入する。その後、上記の通り、キャップ膜形成膜を形成した後、キャップ膜形成膜、ゲート電極形成膜、及びゲート絶縁膜形成膜を順次パターニングする。これにより、ｎ型の第１のゲート電極１４ａ、及びｐ型の第２のゲート電極１４ｂを形成する。
【００５２】
次に、イオン注入法により、第１のキャップ膜１５ａ、第１のゲート電極１４ａ、及び第１のゲート絶縁膜１３ａをマスクにして、第１の半導体領域１０ａに、例えばＡｓ（ヒ素）等のｎ型不純物イオンを注入する。これにより、第１の半導体領域１０ａにおける第１のゲート電極１４ａの側方下に位置する領域に、接合深さの比較的浅いｎ型エクステンション注入領域１６ａを自己整合的に形成する。このとき、第１のゲート電極１４ａの上面は第１のキャップ膜１５ａで覆われているため、ｎ型不純物イオンは第１のゲート電極１４ａに注入されない。一方、第２のキャップ膜１５ｂ、第２のゲート電極１４ｂ、及び第２のゲート絶縁膜１３ｂをマスクにして、第２の半導体領域１０ｂに、例えばＢＦ2等のｐ型不純物イオンを注入する。これにより、第２の半導体領域１０ｂにおける第２のゲート電極１４ｂの側方下に位置する領域に、接合深さの比較的浅いｐ型エクステンション注入領域１６ｂを自己整合的に形成する。このとき、第２のゲート電極１４ｂの上面は第２のキャップ膜１５ｂで覆われているため、ｐ型不純物イオンは第２のゲート電極１４ｂに注入されない。
【００５３】
次に、図１(b) に示すように、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜、及び膜厚が３０ｎｍのシリコン窒化膜を順次形成した後、シリコン窒化膜及びシリコン酸化膜に対して異方性エッチングを順次行う。これにより、第１，第２のゲート絶縁膜１３ａ，１３ｂ、第１，第２のゲート電極１４ａ，１４ｂ、及び第１，第２のキャップ膜１５ａ，１５ｂの側面上に、断面形状がＬ字状のシリコン酸化膜からなる第１，第２の内側サイドウォール１７ａ，１７ｂと、シリコン窒化膜からなる第１，第２の外側サイドウォール１８ａ，１８ｂとからなる第１，第２のサイドウォール１８Ａ，１８Ｂを形成する。
【００５４】
次に、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなる保護膜１９を形成する。
【００５５】
次に、図１(c) に示すように、リソグラフィ法により、保護膜１９上に、ＮＭＩＳ領域を覆いＰＭＩＳ領域を開口するレジスト（図示せず）を形成した後、レジストをマスクとして、ウエットエッチング法により、保護膜１９におけるＰＭＩＳ領域に形成された部分を除去し、ＮＭＩＳ領域に保護膜１９ａを残存させる。その後、レジストを除去する。
【００５６】
次に、ドライエッチング法により、第２の半導体領域１０ｂにおける第２のサイドウォール１８Ｂの外側方下に位置する領域をエッチングして、リセス部２０を形成する。
【００５７】
次に、図２(a) に示すように、リセス部２０内に形成された自然酸化膜（図示せず）等を除去する。その後、エピタキシャル成長法により、例えば、６５０℃〜７００℃の下、シランガス（ＳｉＨ4）及びゲルマンガス（ＧｅＨ4）を、ジボランガス（Ｂ2Ｈ6）等のｐ型不純物ガスと共に供給する。これにより、リセス部２０内の領域、及びリセス部２０内の領域上に、その上面高さが、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面高さよりも高くなるまで、例えばゲルマニウム濃度が３０％（１５％以上で５０％以下の範囲が望ましい）のｐ型ゲルマニウム含有シリコン領域２１を堆積する。このとき、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域の上面は、保護膜１９ａで覆われているため、ｐ型ゲルマニウム含有シリコン領域は、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域上に堆積されない。またこのとき、第１のゲート電極１４ａの上面は、第１のキャップ膜１５ａ及び保護膜１９ａで順次覆われている一方、第２のゲート電極１４ｂの上面は、第２のキャップ膜１５ｂで覆われているため、ｐ型ゲルマニウム含有シリコン領域は、第１，第２のゲート電極１４ａ，１４ｂ上に堆積されない。
【００５８】
このようにして、第２のサイドウォール１８Ｂの外側方に、ｐ型ゲルマニウム含有シリコン領域２１を形成する。ここで、ｐ型不純物ガスを導入しながら、エピタキシャル成長を行うため、導電型がｐ型のゲルマニウム含有シリコン領域が形成され、ゲルマニウム含有シリコン領域は、ｐ型不純物ガスが導入された領域（即ち、ｐ型不純物導入領域）に形成される。また、その上面高さが、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面高さよりも高くなるまで、ｐ型ゲルマニウム含有シリコン領域２１を堆積するため、ｐ型ゲルマニウム含有シリコン領域２１は、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面よりも上に形成された厚膜部（図２(a)：２１ｔ参照）を有する。
【００５９】
次に、図２(b) に示すように、ウエットエッチング法により、保護膜１９ａを除去する。その後、エピタキシャル成長法により、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域上に、例えば膜厚が２０ｎｍの第１のシリコン層２２ａを堆積する。それと共に、ｐ型ゲルマニウム含有シリコン領域２１上に、例えば膜厚が２０ｎｍの第２のシリコン層２２ｂを堆積する。このとき、エピタキシャル成長法における熱処理により、ｐ型ゲルマニウム含有シリコン領域２１のＧｅ（ゲルマニウム）が、第２のシリコン層２２ｂに、下面（即ち、ｐ型ゲルマニウム含有シリコン領域２１と接する面）から上面に向かって拡散する。そのため、第２のシリコン層２２ｂに拡散されるゲルマニウム量は、下面から上面に向かって減少し、第２のシリコン層２２ｂにおけるゲルマニウム濃度は、下面から上面に向かって低くなる（但し、第２のシリコン層２２ｂの上面領域にまで、ゲルマニウムが拡散することはなく、第２のシリコン層２２ｂの上面領域におけるゲルマニウム濃度は、０％である）。
【００６０】
このようにして、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域上に、第１のシリコン層２２ａを形成すると共に、ｐ型ゲルマニウム含有シリコン領域２１上に、下面から上面に向かってゲルマニウム濃度が低くなる第２のシリコン層２２ｂを形成する。ここで、導電型不純物ガスを導入することなく、エピタキシャル成長を行うため、ノンドープ型の第１，第２のシリコン層２２ａ，２２ｂが形成される。
【００６１】
次に、図２(c) に示すように、リソグラフィ法により、半導体基板１０上に、ＮＭＩＳ領域を覆いＰＭＩＳ領域を開口するレジスト（図示せず）を形成した後、イオン注入法により、例えば注入エネルギーが２ｋｅＶ，注入ドース量が３×１０15／ｃｍ2のイオン注入条件で、第２のシリコン層２２ｂに、例えばボロン等のｐ型不純物イオンを注入する。これにより、第２のシリコン層２２ｂにｐ型不純物イオンが注入されてなるｐ型第２のシリコン層２２ｂｐを形成する。このとき、第２のゲート電極１４ｂの上面は第２のキャップ膜１５ｂで覆われているため、ｐ型不純物イオンは第２のゲート電極１４ｂに注入されない。その後、レジストを除去する。
【００６２】
ここで、既述の通り、第２のシリコン層２２ｂにおけるゲルマニウム濃度は、下面から上面に向かって低くなる（但し、第２のシリコン層２２ｂの上面領域におけるゲルマニウム濃度は、０％である）ため、当然ながら、第２のシリコン層２２ｂにｐ型不純物イオンが注入されてなるｐ型第２のシリコン層２２ｂｐにおけるゲルマニウム濃度は、下面から上面に向かって低くなる（但し、ｐ型第２のシリコン層２２ｂｐの上面領域におけるゲルマニウム濃度は、０％である）。
【００６３】
次に、図３(a) に示すように、リソグラフィ法により、半導体基板１０上に、ＮＭＩＳ領域を開口しＰＭＩＳ領域を覆うレジスト（図示せず）を形成した後、イオン注入法により、第１のサイドウォール１８Ａをマスクにして、例えば注入エネルギーが１０ｋｅＶ，注入ドーズ量が２．５×１０15／ｃｍ2のイオン注入条件で、第１のシリコン層２２ａ及び第１の半導体領域１０ａに、例えばＡｓ等のｎ型不純物イオンを注入する。これにより、第１のシリコン層２２ａ、及び第１の半導体領域１０ａにおける第１のシリコン層２２ａの下に位置する領域（即ち、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域）に、接合深さの比較的深いｎ型ソースドレイン注入領域２３を自己整合的に形成する。このとき、第１のゲート電極１４ａの上面は第１のキャップ膜１５ａで覆われているため、ｎ型不純物イオンは第１のゲート電極１４ａに注入されない。またこのとき、第１のシリコン層２２ａ及び第１の半導体領域１０ａへのｎ型不純物イオンの注入により、ｎ型ソースドレイン注入領域２３における少なくとも上部領域は、アモルファス化される。このようにして、第１のサイドウォール１８Ａの外側方に、ｎ型ソースドレイン注入領域２３を形成する。
【００６４】
次に、イオン注入法により、第１のサイドウォール１８Ａをマスクにして、例えば注入エネルギーが２ｋｅＶ，注入ドーズ量が２．５×１０15／ｃｍ2のイオン注入条件で、第１のシリコン層２２ａ及び第１の半導体領域１０ａに、例えばＣ16Ｈ10イオン等の炭素を含むイオンを注入する。これにより、第１のシリコン層２２ａ、及び第１の半導体領域１０ａにおける第１のシリコン層２２ａの下に位置する領域（即ち、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域）に、炭素イオン注入領域２４を形成する。このとき、第１のゲート電極１４ａの上面は第１のキャップ膜１５ａで覆われているため、炭素を含むイオンは第１のゲート電極１４ａに注入されない。その後、レジストを除去する。
【００６５】
このようにして、第１のサイドウォール１８Ａの外側方に、炭素イオン注入領域２４を形成する。ここで、炭素イオン注入領域２４は、第１の半導体領域１０ａにおける第１のシリコン層２２ａの下に位置する領域、及び第１のシリコン層２２ａに形成されるため、炭素イオン注入領域２４の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも、第１のシリコン層（図２(b) 〜(c)：２２ａ参照）の膜厚分だけ高い。なお、図３(a) 及びそれ以降の図３(b) 〜(c) において、第１のシリコン層が存在することはないものの、第１のシリコン層の下面位置を、点線で図示する。
【００６６】
ここで、アモルファス状態の領域及び結晶状態の領域の各々に、同一のイオン注入条件で、同一のイオンを注入した場合、アモルファス状態の領域は、結晶状態の領域に比べて、イオンが注入され難いため、アモルファス状態の領域に形成されるイオン注入領域の注入深さを、結晶状態の領域に形成されるイオン注入領域の注入深さよりも浅くすることができる。またここで、一般に、炭素を含む分子イオンは、炭素イオン（Ｃイオン）に比べて、重量の重いイオンであるため、炭素を含む分子イオン及び炭素イオンの各々を、同一のイオン注入条件で、同一の領域に注入した場合、炭素を含む分子イオンが注入された領域の注入深さを、炭素イオンが注入された領域の注入深さよりも浅くすることができる。そこで、本実施形態では、ｎ型不純物イオンの注入により、少なくとも上部領域がアモルファス化されたｎ型ソースドレイン注入領域２３を形成した後、炭素を含むイオンとして、炭素を含む分子イオン（具体的には例えば、Ｃ16Ｈ10イオン）を採用し、炭素を含む分子イオンの注入により、炭素イオン注入領域２４を形成する。これにより、炭素イオン注入領域２４の注入深さが、ｎ型ソースドレイン注入領域２３の注入深さを超えることを効果的に防止することができる。
【００６７】
次に、図３(b) に示すように、例えば６５０℃，１分の熱処理を行う。熱処理により、ｎ型エクステンション注入領域１６ａに含まれるｎ型不純物を活性化し、ｎ型エクステンション領域２５ａを形成すると共に、ｐ型エクステンション注入領域１６ｂに含まれるｐ型不純物を活性化し、ｐ型エクステンション領域２５ｂを形成する。このようにして、第１，第２の半導体領域１０ａ，１０ｂにおける第１，第２のゲート電極１４ａ，１４ｂの側方下に位置する領域に、ｎ型，ｐ型エクステンション領域２５ａ，２５ｂを形成する。
【００６８】
それと共に、熱処理により、ｎ型ソースドレイン注入領域２３に含まれるｎ型不純物を活性化し、ｎ型ソースドレイン領域２６ａを形成すると共に、ｐ型ゲルマニウムシリコン領域２１に含まれるｐ型不純物を活性化し、ｐ型不純物拡散領域２６ｂを形成する。このようにして、第１のサイドウォール１８Ａの外側方に、ｎ型ソースドレイン領域（ｎ型不純物拡散領域）２６ａを形成すると共に、第２のサイドウォール１８Ｂの外側方に、ｐ型不純物拡散領域２６ｂを形成する。
【００６９】
それと共に、熱処理により、炭素イオン注入領域２４を結晶化して、例えば炭素濃度が１％（０．５％以上で５％以下の範囲が望ましい）の炭素含有シリコン領域２７を形成する。このようにして、第１のサイドウォール１８Ａの外側方に、炭素含有シリコン領域２７を形成する。
【００７０】
ここで、炭素含有シリコン領域２７は、ｎ型ソースドレイン領域（ｎ型不純物拡散領域）２６ａに形成される。また、ゲルマニウム含有シリコン領域は、ｐ型不純物拡散領域２６ｂに形成される。またここで、既述の通り、炭素イオン注入領域２４の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも、第１のシリコン層（図２(b) 〜(c)：２２ａ参照）の膜厚分だけ高いため、炭素含有シリコン領域２７の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高い。そのため、炭素含有シリコン領域２７は、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面よりも上に形成された厚膜部（図３(b)：２７ｔ参照）を有する。
【００７１】
次に、図３(c) に示すように、第１，第２のキャップ膜１５ａ，１５ｂを除去し、第１，第２のゲート電極１４ａ，１４ｂの上面を露出する。その後、炭素含有シリコン領域２７（ｎ型ソースドレイン領域２６ａ）の上面に形成された自然酸化膜（図示せず）等、ｐ型第２のシリコン層２２ｂｐの上面に形成された自然酸化膜（図示せず）等、及び第１，第２のゲート電極１４ａ，１４ｂの上面に形成された自然酸化膜（図示せず）等を除去する。その後、スパッタ法により、半導体基板１０上の全面に、例えば膜厚が１１ｎｍのＮｉ（ニッケル）からなるシリサイド化用金属膜（図示せず）を堆積する。その後、１回目のＲＴＡ（Ｒapid Ｔhermal Ａnnealing）処理により、炭素含有シリコン領域２７のＳｉ（シリコン）、ｐ型第２のシリコン層２２ｂｐのＳｉ、及び第１，第２のゲート電極１４ａ，１４ｂのＳｉと、シリサイド化用金属膜のＮｉとを反応させる。これにより、炭素含有シリコン領域２７上に、膜厚が１５ｎｍのニッケルシリサイド（又は炭素を含むニッケルシリサイド）からなる第１のシリサイド層２８ａを形成すると共に、ｐ型第２のシリコン層２２ｂｐ上に、膜厚が１５ｎｍのニッケルシリサイドからなる第２のシリサイド層２８ｂを形成する。それと共に、第１，第２のゲート電極１４ａ，１４ｂ上に、膜厚が１５ｎｍのニッケルシリサイドからなる第３，第４のシリサイド層２９ａ，２９ｂを形成する。
【００７２】
ここで、既述の通り、第２のシリサイド層２８ｂが形成される前のｐ型第２のシリコン層２２ｂｐにおけるゲルマニウム濃度は、下面から上面に向かって低くなる（但し、上面領域におけるゲルマニウム濃度は、０％である）ため、ｐ型第２のシリコン層２２ｂｐにおける上面領域は、ゲルマニウムを含まない。そのため、ｐ型第２のシリコン層２２ｂｐにおけるシリサイド化用金属膜と接する領域（即ち、ｐ型第２のシリコン層２２ｂｐの上面領域）に含まれるＳｉのみが、シリサイド化用金属膜に含まれるＮｉと反応するため、ｐ型第２のシリコン層２２ｂｐ上に形成される第２のシリサイド層２８ｂは、ゲルマニウムを含まないニッケルシリサイドからなる。またここで、既述の通り、第２のシリサイド層２８ｂが形成される前のｐ型第２のシリコン層２２ｂｐにおけるゲルマニウム濃度は、下面から上面に向かって低くなるため、第２のシリサイド層２８ｂが形成された後のｐ型第２のシリコン層２２ｂｐにおけるゲルマニウム濃度は、下面から上面に向かって低くなる。そのため、第２のシリサイド層２８ｂが形成された後のｐ型第２のシリコン層２２ｂｐの上部領域は、下部領域に比べてゲルマニウム濃度が低く、ｐ型第２のシリコン層２２ｂｐの少なくとも上部領域は、ｐ型ゲルマニウム含有シリコン領域２１に比べて、ゲルマニウム濃度が低い。なお、第２のシリサイド層２８ｂが形成された後のｐ型第２のシリコン層２２ｂｐ（図３(c) 参照）とは、第２のシリサイド層２８ｂが形成される前のｐ型第２のシリコン層２２ｂｐ（図２(c) 〜図３(b) 参照）のうち、シリサイド化用金属膜と反応する領域以外の領域をいう。
【００７３】
その後、エッチング液中への浸漬により、素子分離領域１１，第１，第２のサイドウォール１８Ａ，１８Ｂ等の上に残存する未反応のシリサイド化用金属膜を除去した後、１回目のＲＴＡ処理温度よりも高い温度の下、２回目のＲＴＡ処理により、第１，第２，第３，第４のシリサイド層２８ａ，２８ｂ，２９ａ，２９ｂのシリサイド組成比を安定化させる。
【００７４】
次に、図示を省略するが、半導体基板１０上の全面に、層間絶縁膜を形成した後、層間絶縁膜に、第１，第２のシリサイド層２８ａ，２８ｂの各々と接続するコンタクトプラグを形成する。その後、層間絶縁膜上に、各コンタクトプラグと接続する配線を形成する。
【００７５】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７６】
以下に、本発明の一実施形態に係る半導体装置の構成について、図３(c) を参照しながら説明する。
【００７７】
図３(c) に示すように、本実施形態に係る半導体装置は、ＮＭＩＳ領域における半導体基板１０に形成されたｎ型ＭＩＳトランジスタＮＴｒと、ＰＭＩＳ領域における半導体基板１０に形成されたｐ型ＭＩＳトランジスタＰＴｒとを有している。
【００７８】
ｎ型ＭＩＳトランジスタＮＴｒは、第１の半導体領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極１４ａと、第１の半導体領域１０ａにおける第１のゲート電極１４ａの側方下に位置する領域に形成されたｎ型エクステンション領域２５ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１８Ａと、第１のサイドウォール１８Ａの外側方に形成されたｎ型ソースドレイン領域２６ａと、第１のサイドウォール１８Ａの外側方に形成された炭素含有シリコン領域２７と、炭素含有シリコン領域２７（ｎ型ソースドレイン領域２６ａ）上に形成された第１のシリサイド層２８ａと、第１のゲート電極１４ａ上に形成された第３のシリサイド層２９ａとを備えている。
【００７９】
一方、ｐ型ＭＩＳトランジスタＰＴｒは、第２の半導体領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第２のゲート電極１４ｂと、第２の半導体領域１０ｂにおける第２のゲート電極１４ｂの側方下に位置する領域に形成されたｐ型エクステンション領域２５ｂと、第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１８Ｂと、第２のサイドウォール１８Ｂの外側方に形成されたｐ型ゲルマニウム含有シリコン領域２１と、第２のサイドウォール１８Ｂの外側方に形成されたｐ型不純物拡散領域２６ｂと、ｐ型ゲルマニウム含有シリコン領域２１上に形成されたｐ型第２のシリコン層２２ｂｐと、ｐ型第２のシリコン層２２ｂ上に形成された第２のシリサイド層２８ｂと、第２のゲート電極１４ｂ上に形成された第４のシリサイド層２９ｂとを備えている。
【００８０】
炭素含有シリコン領域２７の上面高さは、図３(c) に示すように、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高い。また、炭素含有シリコン領域２７は、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域、及び第１のシリコン層（図３(c)：点線参照）に形成されている。また、炭素含有シリコン領域２７には、図３(c) に示すように、ｎ型ソースドレイン領域（ｎ型不純物拡散領域）２６ａが形成されている。
【００８１】
ｐ型第２のシリコン層２２ｂｐの少なくとも上部領域は、ｐ型ゲルマニウム含有シリコン領域２１に比べて、ゲルマニウム濃度が低い。
【００８２】
ｐ型ゲルマニウム含有シリコン領域２１の上面高さは、図３(c) に示すように、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面高さよりも高い。また、ゲルマニウム含有シリコン領域には、ｐ型不純物拡散領域２６ｂが形成されている。
【００８３】
第１，第２のサイドウォール１８Ａ，１８Ｂは、第１，第２のゲート電極１４ａ，１４ｂの側面上に形成された断面形状がＬ字状の第１，第２の内側サイドウォール１７ａ，１７ｂと、第１，第２の内側サイドウォール１７ａ，１７ｂ上に形成された第１，第２の外側サイドウォール１８ａ，１８ｂとからなる。
【００８４】
ここで、本実施形態の効果を有効に説明するために、本実施形態に係る半導体装置と、従来の半導体装置とを比較する。図４は、本実施形態に係る半導体装置、及び従来の半導体装置の各々における、炭素含有シリコン領域の深さと、チャネル領域のゲート長方向に印加される引っ張り応力の大きさとの関係について示すグラフである。
【００８５】
図４に示す横軸は、炭素含有シリコン領域の深さを示す。ここで、「炭素含有シリコン領域の深さ」とは、本実施形態の場合、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面深さを基準深さ（即ち、０ｎｍ）とし、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面から、炭素含有シリコン領域２７における最も深くに位置する下面までの深さ（例えば、図３(c)：Ｄ参照）をいう。一方、「炭素含有シリコン領域の深さ」とは、従来の場合、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面深さを基準深さ（即ち、０ｎｍ）とし、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面から、炭素含有シリコン領域１１３における最も深くに位置する下面までの深さ（例えば、図７(c)：Ｄ参照）をいう。
【００８６】
図４に示す縦軸は、本実施形態の場合、厚膜部２７ｔを有し、且つ深さがＸ（Ｘ＝５，１０，２０，３０，４０，５０，６０）ｎｍの炭素含有シリコン領域２７により、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを示す。一方、従来の場合、深さがＸ（Ｘ＝５，１０，２０，３０，４０，５０，６０）ｎｍの炭素含有シリコン領域１１３により、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを示す。
【００８７】
図４に示す□は、本実施形態に係る半導体装置について示し、一方、図４に示す◆は、従来の半導体装置について示す。
【００８８】
ここで、本実施形態と従来との構成上の相違点について、以下に説明する。
【００８９】
本実施形態では、炭素含有シリコン領域２７は、図３(c) に示すように、第１の半導体領域１０ａにおける第１のシリコン層（図３(c)：点線参照）の下に位置する領域（即ち、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域）、及び第１のシリコン層に形成されている。そのため、炭素含有シリコン領域２７の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高く、炭素含有シリコン領域２７は、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面よりも上に形成された厚膜部（図３(b)：２７ｔ参照）を有する。
【００９０】
これに対し、従来では、炭素含有シリコン領域１１３は、図７(c) に示すように、半導体領域１００ａにおけるサイドウォール１０８Ａの外側方下に位置する領域にのみ形成されている。そのため、炭素含有シリコン領域１１３の上面高さは、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面高さと同じであり、炭素含有シリコン領域１１３は、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面よりも上に形成されることはなく、本実施形態のような厚膜部を有さない。
【００９１】
そのため、図４に示すように、本実施形態における炭素含有シリコン領域の深さと、従来における炭素含有シリコン領域の深さとが同一の場合であっても、本実施形態における炭素含有シリコン領域の上面高さは、従来における炭素含有シリコン領域の上面高さよりも高く、本実施形態における炭素含有シリコン領域は、厚膜部を有するため、本実施形態における引っ張り応力の大きさを、厚膜部による引っ張り応力の大きさ分だけ、従来における引っ張り応力の大きさよりも大きくすることができる。
【００９２】
本実施形態によると、炭素含有シリコン領域２７の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高く、炭素含有シリコン領域２７は、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面よりも上に形成された厚膜部２７ｔを有する。そのため、厚膜部２７ｔによって、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができるため、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることができるので、ｎ型ＭＩＳトランジスタの駆動能力をさらに向上させることができる。
【００９３】
一方、ｐ型ゲルマニウム含有シリコン領域２１の上面高さは、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面高さよりも高く、ｐ型ゲルマニウム含有シリコン領域２１は、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面よりも上に形成された厚膜部２１ｔを有する。そのため、厚膜部２１ｔによって、第２の半導体領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を効果的に印加することができるため、第２の半導体領域１０ｂにおけるチャネル領域のゲート長方向に印加される圧縮応力の大きさを、効果的に増大させることができるので、ｐ型ＭＩＳトランジスタの駆動能力をさらに向上させることができる。
【００９４】
加えて、第２のシリサイド層２８ｂが形成される前のｐ型第２のシリコン層２２ｂｐの上面領域（即ち、ｐ型第２のシリコン層２２ｂｐにおけるシリサイド化用金属膜と接する領域）には、ゲルマニウムが含まれないため、ｐ型第２のシリコン層２２ｂｐ上に形成された第２のシリサイド層２８ｂに、ゲルマニウムが含まれることはなく、第２のシリサイド層２８ｂの耐熱性を確保することができる。
【００９５】
一方、第１のシリサイド層２８ａが形成される前の炭素含有シリコン領域２７には、炭素が含まれるため、炭素含有シリコン領域２７上に形成された第１のシリサイド層２８ａに、炭素が含まれる可能性があるものの、炭素を含むシリサイド層は、ゲルマニウムを含むシリサイド層のように耐熱性が悪化することがないため、仮に第１のシリサイド層２８ａに炭素が含まれることがあっても、第１のシリサイド層２８ａの耐熱性を確保することができる。
【００９６】
さらに、本実施形態では、図３(a) に示すように、ｎ型不純物イオンの注入により、少なくとも上部領域がアモルファス化されたｎ型ソースドレイン注入領域２３を形成した後、炭素を含むイオンとして、炭素を含む分子イオン（具体的には例えば、Ｃ16Ｈ10イオン）を採用し、炭素を含む分子イオンの注入により、炭素イオン注入領域２４を形成する。これにより、炭素イオン注入領域２４の注入深さが、ｎ型ソースドレイン注入領域２３の注入深さを超えることを効果的に防止することができる。そのため、図３(b) に示すように、炭素含有シリコン領域２７の深さが、ｎ型ソースドレイン領域２６ａの深さを超えて、接合リークが発生することを防止することができる。
【００９７】
なお、本実施形態では、図３(a) に示すように、炭素イオン注入領域２４の注入深さを、ｎ型ソースドレイン注入領域２３の注入深さと同じにし、図３(b) に示すように、炭素含有シリコン領域２７の深さを、ｎ型ソースドレイン領域２６ａの深さと同じにする場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、炭素イオン注入領域の注入深さを、ｎ型ソースドレイン注入領域の注入深さよりも浅くし、炭素含有シリコン領域の深さを、ｎ型ソースドレイン領域の深さよりも浅くしてもよい。
【００９８】
また、本実施形態では、炭素イオン注入領域２４の注入深さが、ｎ型ソースドレイン注入領域２３の注入深さを超えることを効果的に防止することを目的に、図３(a) に示すように、ｎ型不純物イオンの注入により、少なくとも上部領域がアモルファス化されたｎ型ソースドレイン注入領域２３を形成した後、炭素を含むイオンとして、炭素を含む分子イオンを採用し、炭素を含む分子イオンの注入により、炭素イオン注入領域２４を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【００９９】
第１に例えば、炭素を含むイオンとして、炭素を含む分子イオンを採用し、炭素を含む分子イオンの注入により、炭素イオン注入領域を形成した後、ｎ型不純物イオンの注入により、ｎ型ソースドレイン注入領域を形成してもよい。
【０１００】
第２に例えば、ｎ型不純物イオンの注入により、少なくとも上部領域がアモルファス化されたｎ型ソースドレイン注入領域を形成した後、炭素を含むイオンとして、炭素イオンを採用し、炭素イオンの注入により、炭素イオン注入領域を形成してもよい。
【０１０１】
また、本実施形態では、図２(a) に示すように、エピタキシャル成長法により、リセス部２０内の領域、及びリセス部２０内の領域上に、その上面高さが、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面高さよりも高くなるまで、ｐ型ゲルマニウム含有シリコン領域２１を堆積する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、エピタキシャル成長法により、リセス部内にｐ型ゲルマニウム含有シリコン領域を堆積してもよい。
【０１０２】
また、本実施形態では、図２(b) に示すように、第１，第２のシリコン層２２ａ，２２ｂを形成した後、図２(c) に示すように、ｐ型第２のシリコン層２２ｂｐを形成し、その後、図３(a) に示すように、ｎ型ソースドレイン注入領域２３、及び炭素イオン注入領域２４を順次形成した後、図３(b) に示すように、熱処理を行う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１０３】
例えば、第１，第２のシリコン層を形成した後、ｐ型第２のシリコン層を形成することなく、ｎ型ソースドレイン注入領域、及び炭素イオン注入領域を順次形成し（又は炭素イオン注入領域、及びｎ型ソースドレイン注入領域を順次形成し）、その後、ｐ型第２のシリコン層を形成した後、熱処理を行ってもよい。
【０１０４】
即ち、第１，第２のシリコン層の形成工程の後で熱処理工程の前に、１）ｐ型第２のシリコン層の形成工程と、２）ｎ型ソースドレイン注入領域、及び炭素イオン注入領域を順次形成する工程（又は炭素イオン注入領域、及びｎ型ソースドレイン注入領域を順次形成する工程）とを行えばよい。
【０１０５】
また、本実施形態では、図１(a) に示すように、第１，第２のゲート電極１４ａ，１４ｂをマスクにして、第１，第２の半導体領域１０ａ，１０ｂに、ｎ型，ｐ型不純物イオンを注入し、ｎ型，ｐ型エクステンション注入領域１６ａ，１６ｂを形成した後、第１，第２のゲート電極１４ａ，１４ｂの側面上に、第１，第２のサイドウォール１８Ａ，１８Ｂを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ｎ型，ｐ型エクステンション注入領域の形成前に、第１，第２のゲート電極の側面上に、第１，第２のオフセットスペーサを形成した後、側面上に第１，第２のオフセットスペーサが形成された第１，第２のゲート電極をマスクにして、第１，第２の半導体領域に、ｎ型，ｐ型不純物イオンを注入し、ｎ型，ｐ型エクステンション注入領域を形成し、その後、第１，第２のゲート電極の側面上に、第１，第２のオフセットスペーサを介して、第１，第２のサイドウォールを形成してもよい。
【０１０６】
＜一実施形態の変形例１＞
以下に、本発明の一実施形態の変形例１に係る半導体装置について、図５を参照しながら説明する。図５は、本発明の一実施形態の変形例１に係る半導体装置の製造方法を示す要部工程断面図である。図５において、一実施形態における構成要素と同一の構成要素には、一実施形態における図３(c) に示す符号と同一の符号を付す。従って、本変形例では、一実施形態と重複する説明を適宜省略する。
【０１０７】
まず、図示を省略するが、一実施形態における図１(a) 〜図３(c) に示す工程を順次行い、図３(c) に示す構成を得る。
【０１０８】
次に、図５に示すように、第１の外側サイドウォール１８ａを除去し、第１の内側サイドウォール１７ａの表面を露出する。その後、半導体基板１０上の全面に、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜３０を形成する。
【０１０９】
次に、図示を省略するが、一実施形態と同様に、層間絶縁膜、コンタクトプラグ、及び配線等を形成する。
【０１１０】
このようにして、本変形例に係る半導体装置を製造することができる。
【０１１１】
ここで、本変形例と一実施形態との構成上の相違点は、以下に示す点である。
【０１１２】
本変形例におけるｎ型ＭＩＳトランジスタＮＴｒは、図５に示すように、第１の内側サイドウォール１７ａからなる第１のサイドウォール１８Ａを備えている。これに対し、一実施形態におけるｎ型ＭＩＳトランジスタＮＴｒは、図３(c) に示すように、第１の内側サイドウォール１７ａと、第１の外側サイドウォール１８ａとからなる第１のサイドウォール１８Ａを備えている。
【０１１３】
また、本変形例におけるｎ型ＭＩＳトランジスタＮＴｒは、図５に示すように、第１の半導体領域１０ａ上に、第１の内側サイドウォール１７ａに接して形成され、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜３０をさらに備えている。
【０１１４】
本変形例によると、一実施形態と同様の効果を得ることができる。
【０１１５】
加えて、応力絶縁膜３０により、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ｎ型ＭＩＳトランジスタＮＴｒの駆動能力をさらに向上させることができる。
【０１１６】
さらに、応力絶縁膜３０を、第１の外側サイドウォールを介さずに、第１の内側サイドウォール１７ａに接して形成することにより、応力絶縁膜３０を、第１の外側サイドウォールの除去分だけ、第１の半導体領域１０ａにおけるチャネル領域に近付けて形成することができるため、応力絶縁膜３０による引っ張り応力を、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に効果的に印加することができる。
【０１１７】
さらに、応力絶縁膜３０を、第１の外側サイドウォールを介さずに、第１の内側サイドウォール１７ａに接して形成することにより、応力絶縁膜３０を、第１の外側サイドウォールの除去分だけ、厚く形成することができるため、応力絶縁膜３０による引っ張り応力を、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に効果的に印加することができる。
【０１１８】
なお、本変形例では、応力絶縁膜３０による引っ張り応力を、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に効果的に印加することを目的に、第１の外側サイドウォール１８ａを除去した後、応力絶縁膜３０を、第１の内側サイドウォール１７ａに接して形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の外側サイドウォールを除去せずに、応力絶縁膜を形成してもよい。
【０１１９】
また、本変形例では、ｎ型ＭＩＳトランジスタＮＴｒの駆動能力をさらに向上させることを目的に、第１の半導体領域１０ａ上に、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜３０を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第２の半導体領域上に、第２の半導体領域におけるチャネル領域のゲート長方向に圧縮応力を生じさせる応力絶縁膜を形成してもよい。この場合、ｐ型ＭＩＳトランジスタの駆動能力をさらに向上させることができる。
【０１２０】
＜一実施形態の変形例２＞
以下に、本発明の一実施形態の変形例２に係る半導体装置について、図６を参照しながら説明する。図６は、本発明の一実施形態の変形例２に係る半導体装置の構成を示す断面図である。
【０１２１】
ここで、本変形例と一実施形態との構成上の相違点は、以下に示す点である。
【０１２２】
本変形例におけるｎ型ＭＩＳトランジスタＮＴｒは、図６に示すように、第１の半導体領域１０ａ上に形成された第１のゲート絶縁膜３２Ａと、第１のゲート絶縁膜３２Ａ上に形成された第１のゲート電極３４Ａとを備えている。ここで、第１のゲート絶縁膜３２Ａは、例えばシリコン酸化膜からなる第１の絶縁膜３１ａと、第１の絶縁膜３１ａ上に形成され、例えばランタンを含むハフニウム絶縁膜からなる第１の高誘電率絶縁膜３２ａとを有している。またここで、第１のゲート電極３４Ａは、第１のゲート絶縁膜３２Ａ上に接して形成され、例えばＴａＮ（窒化タンタル）膜からなる第１の金属膜３３ａと、第１の金属膜３３ａ上に形成され、例えばポリシリコン膜からなる第１の導電膜３４ａとを有している。
【０１２３】
これに対し、一実施形態におけるｎ型ＭＩＳトランジスタＮＴｒは、図３(c) に示すように、第１の半導体領域１０ａ上に形成され、例えばシリコン酸化膜からなる第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され、例えばポリシリコン膜からなる第１のゲート電極１４ａとを備えている。
【０１２４】
一方、本変形例におけるｐ型ＭＩＳトランジスタＰＴｒは、図６に示すように、第２の半導体領域１０ｂ上に形成された第２のゲート絶縁膜３２Ｂと、第２のゲート絶縁膜３２Ｂ上に形成された第２のゲート電極３４Ｂとを備えている。ここで、第２のゲート絶縁膜３２Ｂは、例えばシリコン酸化膜からなる第２の絶縁膜３１ｂと、第２の絶縁膜３１ｂ上に形成され、例えばアルミニウムを含むハフニウム絶縁膜からなる第２の高誘電率絶縁膜３２ｂとを有している。またここで、第２のゲート電極３４Ｂは、第２のゲート絶縁膜３２Ｂ上に接して形成され、例えばＴｉＮ（窒化チタン）膜からなる第２の金属膜３３ｂと、第２の金属膜３３ｂ上に形成され、例えばポリシリコン膜からなる第２の導電膜３４ｂとを有している。
【０１２５】
これに対し、一実施形態におけるｐ型ＭＩＳトランジスタＰＴｒは、図３(c) に示すように、第２の半導体領域１０ｂ上に形成され、例えばシリコン酸化膜からなる第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成され、例えばポリシリコン膜からなる第２のゲート電極１４ｂとを備えている。
【０１２６】
なお、本変形例では、第１の金属膜３３ａとして、ＴａＮ膜を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばＴｉＮ膜を用いてもよい。また、第２の金属膜３３ｂとして、ＴｉＮ膜を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばＴａＮ膜を用いてもよい。
【産業上の利用可能性】
【０１２７】
本発明は、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることができるため、炭素含有シリコン領域を有するｎ型ＭＩＳトランジスタを備えた半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【０１２８】
【図１】(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図２】(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図３】(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図４】本発明の一実施形態に係る半導体装置、及び従来の半導体装置の各々における炭素含有シリコン領域の深さと、チャネル領域のゲート長方向に印加される引っ張り応力の大きさとの関係について示すグラフである。
【図５】本発明の一実施形態の変形例１に係る半導体装置の製造方法を示す要部工程断面図である。
【図６】本発明の一実施形態の変形例２に係る半導体装置の構成を示す断面図である。
【図７】(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。
【図８】従来の半導体装置における炭素含有シリコン領域の深さと、チャネル領域のゲート長方向に印加される引っ張り応力の大きさとの関係について示すグラフである。
【符号の説明】
【０１２９】
１０ 半導体基板
１１ 素子分離領域
１２ａ ｐ型ウェル領域
１２ｂ ｎ型ウェル領域
１３ａ 第１のゲート絶縁膜
１３ｂ 第２のゲート絶縁膜
１４ａ 第１のゲート電極
１４ｂ 第２のゲート電極
１５ａ 第１のキャップ膜
１５ｂ 第２のキャップ膜
１６ａ ｎ型エクステンション注入領域
１６ｂ ｐ型エクステンション注入領域
１７ａ 第１の内側サイドウォール
１７ｂ 第２の内側サイドウォール
１８ａ 第１の外側サイドウォール
１８ｂ 第２の外側サイドウォール
１８Ａ 第１のサイドウォール
１８Ｂ 第２のサイドウォール
１９，１９ａ 保護膜
２０ リセス部
２１ ｐ型ゲルマニウム含有シリコン領域
２１ｔ 厚膜部
２２ａ 第１のシリコン層
２２ｂ 第２のシリコン層
２２ｂｐ ｐ型第２のシリコン層
２３ ｎ型ソースドレイン注入領域
２４ 炭素イオン注入領域
２５ａ ｎ型エクステンション領域
２５ｂ ｐ型エクステンション領域
２６ａ ｎ型ソースドレイン領域
２６ｂ ｐ型不純物拡散領域
２７ 炭素含有シリコン領域
２７ｔ 厚膜部
２８ａ 第１のシリサイド層
２８ｂ 第２のシリサイド層
２９ａ 第３のシリサイド層
２９ｂ 第４のシリサイド層
３０ 応力絶縁膜
３１ａ 第１の絶縁膜
３２ａ 第１の高誘電率絶縁膜
３２Ａ 第１のゲート絶縁膜
３１ｂ 第２の絶縁膜
３２ｂ 第２の高誘電率絶縁膜
３２Ｂ 第２のゲート絶縁膜
３３ａ 第１の金属膜
３４ａ 第１の導電膜
３４Ａ 第１のゲート電極
３３ｂ 第２の金属膜
３４ｂ 第２の導電膜
３４Ｂ 第２のゲート電極
Ｄ 炭素含有シリコン領域の深さ
【特許請求の範囲】
【請求項１】
少なくともｎ型ＭＩＳトランジスタを有する半導体装置において、
前記ｎ型ＭＩＳトランジスタは、
半導体基板における第１の半導体領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成された第１のサイドウォールと、
前記第１のサイドウォールの外側方に形成された炭素含有シリコン領域とを備え、
前記炭素含有シリコン領域の上面高さは、前記第１の半導体領域における前記第１のゲート絶縁膜の下に位置する領域の上面高さよりも高いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記炭素含有シリコン領域は、前記第１の半導体領域及び前記第１の半導体領域上に形成された第１のシリコン層に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記炭素含有シリコン領域には、ｎ型不純物拡散領域が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１のサイドウォールは、前記第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールと、前記第１の内側サイドウォール上に形成された第１の外側サイドウォールとからなることを特徴とする半導体装置。
【請求項５】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１の半導体領域上に形成され、前記第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜をさらに備え、
前記第１のサイドウォールは、前記第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールからなり、
前記応力絶縁膜は、前記第１の内側サイドウォールに接して形成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記炭素含有シリコン領域上に形成された第１のシリサイド層をさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜は、第１の高誘電率絶縁膜を有し、
前記第１のゲート電極は、前記第１のゲート絶縁膜上に接して設けられた第１の金属膜を有することを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記炭素含有シリコン領域における炭素濃度は、０．５％以上であることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記半導体装置はｐ型ＭＩＳトランジスタをさらに有し、
前記ｐ型ＭＩＳトランジスタは、
前記半導体基板における第２の半導体領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成された第２のサイドウォールと、
前記第２のサイドウォールの外側方に形成されたゲルマニウム含有シリコン領域とを備えていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記ゲルマニウム含有シリコン領域上に形成された第２のシリコン層と、
前記第２のシリコン層上に形成された第２のシリサイド層とをさらに備え、
前記第２のシリコン層の少なくとも上部領域は、前記ゲルマニウム含有シリコン領域に比べてゲルマニウム濃度が低いことを特徴とする半導体装置。
【請求項１１】
請求項９又は１０に記載の半導体装置において、
前記ゲルマニウム含有シリコン領域の上面高さは、前記第２の半導体領域における前記第２のゲート絶縁膜の下に位置する領域の上面高さよりも高いことを特徴とする半導体装置。
【請求項１２】
請求項９〜１１のうちいずれか１項に記載の半導体装置において、
前記ゲルマニウム含有シリコン領域には、ｐ型不純物拡散領域が形成されていることを特徴とする半導体装置。
【請求項１３】
請求項９〜１２のうちいずれか１項に記載の半導体装置において、
前記第２のゲート絶縁膜は、第２の高誘電率絶縁膜を有し、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に接して設けられた第２の金属膜を有することを特徴とする半導体装置。
【請求項１４】
請求項９〜１３のうちいずれか１項に記載の半導体装置において、
前記ゲルマニウム含有シリコン領域におけるゲルマニウム濃度は、１５％以上であることを特徴とする半導体装置。
【請求項１５】
半導体基板における第１の半導体領域上に第１のゲート絶縁膜を形成する工程（ａ）と、
前記第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｂ）と、
前記第１のゲート電極の側面上に第１のサイドウォールを形成する工程（ｃ）と、
前記第１のサイドウォールの外側方に炭素含有シリコン領域を形成する工程（ｄ）とを備え、
前記炭素含有シリコン領域の上面高さは、前記第１の半導体領域における前記第１のゲート絶縁膜の下に位置する領域の上面高さよりも高いことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第１の半導体領域における前記第１のサイドウォールの外側方下に位置する領域上に第１のシリコン層を形成する工程（ｄ１）と、前記第１のシリコン層及び前記第１の半導体領域における前記第１のシリコン層の下に位置する領域に炭素を含むイオンを注入して炭素イオン注入領域を形成する工程（ｄ２）と、熱処理により前記炭素イオン注入領域を結晶化して前記炭素含有シリコン領域を形成する工程（ｄ３）とを有していることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５又は１６に記載の半導体装置の製造方法において、
前記工程（ａ）は、前記半導体基板における第２の半導体領域上に第２のゲート絶縁膜を形成する工程を含み、
前記工程（ｂ）は、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含み、
前記工程（ｃ）は、前記第２のゲート電極の側面上に第２のサイドウォールを形成する工程を含み、
前記工程（ｄ）は、前記第２のサイドウォールの外側方にゲルマニウム含有シリコン領域を形成する工程（Ｘ）を含んでいることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記工程（Ｘ）は、前記第２の半導体領域における前記第２のサイドウォールの外側方下に位置する領域をエッチングしてリセス部を形成する工程（Ｘ１）と、エピタキシャル成長法により前記リセス部内に前記ゲルマニウム含有シリコン領域を形成する工程（Ｘ２）とを有していることを特徴とする半導体装置の製造方法。
【請求項１】
少なくともｎ型ＭＩＳトランジスタを有する半導体装置において、
前記ｎ型ＭＩＳトランジスタは、
半導体基板における第１の半導体領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成された第１のサイドウォールと、
前記第１のサイドウォールの外側方に形成された炭素含有シリコン領域とを備え、
前記炭素含有シリコン領域の上面高さは、前記第１の半導体領域における前記第１のゲート絶縁膜の下に位置する領域の上面高さよりも高いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記炭素含有シリコン領域は、前記第１の半導体領域及び前記第１の半導体領域上に形成された第１のシリコン層に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記炭素含有シリコン領域には、ｎ型不純物拡散領域が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１のサイドウォールは、前記第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールと、前記第１の内側サイドウォール上に形成された第１の外側サイドウォールとからなることを特徴とする半導体装置。
【請求項５】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１の半導体領域上に形成され、前記第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜をさらに備え、
前記第１のサイドウォールは、前記第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールからなり、
前記応力絶縁膜は、前記第１の内側サイドウォールに接して形成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記炭素含有シリコン領域上に形成された第１のシリサイド層をさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜は、第１の高誘電率絶縁膜を有し、
前記第１のゲート電極は、前記第１のゲート絶縁膜上に接して設けられた第１の金属膜を有することを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記炭素含有シリコン領域における炭素濃度は、０．５％以上であることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記半導体装置はｐ型ＭＩＳトランジスタをさらに有し、
前記ｐ型ＭＩＳトランジスタは、
前記半導体基板における第２の半導体領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成された第２のサイドウォールと、
前記第２のサイドウォールの外側方に形成されたゲルマニウム含有シリコン領域とを備えていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記ゲルマニウム含有シリコン領域上に形成された第２のシリコン層と、
前記第２のシリコン層上に形成された第２のシリサイド層とをさらに備え、
前記第２のシリコン層の少なくとも上部領域は、前記ゲルマニウム含有シリコン領域に比べてゲルマニウム濃度が低いことを特徴とする半導体装置。
【請求項１１】
請求項９又は１０に記載の半導体装置において、
前記ゲルマニウム含有シリコン領域の上面高さは、前記第２の半導体領域における前記第２のゲート絶縁膜の下に位置する領域の上面高さよりも高いことを特徴とする半導体装置。
【請求項１２】
請求項９〜１１のうちいずれか１項に記載の半導体装置において、
前記ゲルマニウム含有シリコン領域には、ｐ型不純物拡散領域が形成されていることを特徴とする半導体装置。
【請求項１３】
請求項９〜１２のうちいずれか１項に記載の半導体装置において、
前記第２のゲート絶縁膜は、第２の高誘電率絶縁膜を有し、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に接して設けられた第２の金属膜を有することを特徴とする半導体装置。
【請求項１４】
請求項９〜１３のうちいずれか１項に記載の半導体装置において、
前記ゲルマニウム含有シリコン領域におけるゲルマニウム濃度は、１５％以上であることを特徴とする半導体装置。
【請求項１５】
半導体基板における第１の半導体領域上に第１のゲート絶縁膜を形成する工程（ａ）と、
前記第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｂ）と、
前記第１のゲート電極の側面上に第１のサイドウォールを形成する工程（ｃ）と、
前記第１のサイドウォールの外側方に炭素含有シリコン領域を形成する工程（ｄ）とを備え、
前記炭素含有シリコン領域の上面高さは、前記第１の半導体領域における前記第１のゲート絶縁膜の下に位置する領域の上面高さよりも高いことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第１の半導体領域における前記第１のサイドウォールの外側方下に位置する領域上に第１のシリコン層を形成する工程（ｄ１）と、前記第１のシリコン層及び前記第１の半導体領域における前記第１のシリコン層の下に位置する領域に炭素を含むイオンを注入して炭素イオン注入領域を形成する工程（ｄ２）と、熱処理により前記炭素イオン注入領域を結晶化して前記炭素含有シリコン領域を形成する工程（ｄ３）とを有していることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５又は１６に記載の半導体装置の製造方法において、
前記工程（ａ）は、前記半導体基板における第２の半導体領域上に第２のゲート絶縁膜を形成する工程を含み、
前記工程（ｂ）は、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含み、
前記工程（ｃ）は、前記第２のゲート電極の側面上に第２のサイドウォールを形成する工程を含み、
前記工程（ｄ）は、前記第２のサイドウォールの外側方にゲルマニウム含有シリコン領域を形成する工程（Ｘ）を含んでいることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記工程（Ｘ）は、前記第２の半導体領域における前記第２のサイドウォールの外側方下に位置する領域をエッチングしてリセス部を形成する工程（Ｘ１）と、エピタキシャル成長法により前記リセス部内に前記ゲルマニウム含有シリコン領域を形成する工程（Ｘ２）とを有していることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−１６１２２３（Ｐ２０１０−１６１２２３Ａ）
【公開日】平成２２年７月２２日（２０１０．７．２２）
【国際特許分類】
【出願番号】特願２００９−２７８６（Ｐ２００９−２７８６）
【出願日】平成２１年１月８日（２００９．１．８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年７月２２日（２０１０．７．２２）
【国際特許分類】
【出願日】平成２１年１月８日（２００９．１．８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]