半導体装置
【課題】温度が上昇するほどキャリアの移動度を向上できる半導体装置を提供する。
【解決手段】半導体装置は、素子形成面が（１１０）面方位の半導体基板上にチャネル長方向が＜−１１０＞方向に沿って配置される第１絶縁ゲート型電界効果トランジスタｐＭＯＳ１と、前記半導体基板上にチャネル長方向が＜−１１０＞方向に沿って配置され、前記第１絶縁ゲート型電界効果トランジスタと前記チャネル長方向に隣接する第２絶縁ゲート型電界効果トランジスタｎＭＯＳ１と、前記第１，第２絶縁ゲート型電界効果トランジスタ上を覆うように設けられ、正の膨張係数を有し、前記第１，第２絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加えピエゾ材料を含む第１ライナー絶縁膜１１−１とを具備する。
【解決手段】半導体装置は、素子形成面が（１１０）面方位の半導体基板上にチャネル長方向が＜−１１０＞方向に沿って配置される第１絶縁ゲート型電界効果トランジスタｐＭＯＳ１と、前記半導体基板上にチャネル長方向が＜−１１０＞方向に沿って配置され、前記第１絶縁ゲート型電界効果トランジスタと前記チャネル長方向に隣接する第２絶縁ゲート型電界効果トランジスタｎＭＯＳ１と、前記第１，第２絶縁ゲート型電界効果トランジスタ上を覆うように設けられ、正の膨張係数を有し、前記第１，第２絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加えピエゾ材料を含む第１ライナー絶縁膜１１−１とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、例えば、絶縁ゲート型電界効果トランジスタ等に適用されるものである。
【背景技術】
【０００２】
従来より、大規模集積回路（ＬＳＩ：large-scale integration）を構成する能動素子の一つとして、ＭＯＳ（metal oxide semiconductor）型、ＭＩＳ（metal insulator semiconductor）型に代表される絶縁ゲート型電界効果トランジスタ（以下トランジスタ）が知られている。そして、このトランジスタのますますの微細化により、ＬＳＩ中のトランジスタの数が膨大となっている。そのため、そのトランジスタの数に比例して、ＬＳＩから発生する熱量も膨大なものとなってきている。結果、トランジスタを構成するシリコン等の結晶格子の格子振動が激しくなってその熱擾乱が原因の一つになって、電子又はホール（キャリア）の移動度が低減するという問題がある。
【０００３】
そこで、例えば、絶縁材によりトランジスタのチャネル領域に所望の応力を加えて、キャリアである電子又はホールの移動度を向上させる半導体装置が提案されている（例えば、特許文献１参照）。
【０００４】
しかしながら、かかる構成では、上記絶縁材が与えることができる応力は、半導体基板等の温度上昇に対して一定である。そのため、ＬＳＩの温度が室温から高温（例えば、２００℃程度）に上昇した場合には、より激しくなったシリコン等の熱擾乱により応力による効果が不十分となって、電子又はホールの移動度が低減する。
【０００５】
上記のように従来の半導体装置では、温度が上昇するとキャリアの移動度が低減するという事情があった。
【特許文献１】特開２００４−６３５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、温度が上昇するほどキャリアの移動度を向上できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によれば、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される第１絶縁ゲート型電界効果トランジスタと、前記半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置され、前記第１絶縁ゲート型電界効果トランジスタと前記チャネル長方向に隣接する第２絶縁ゲート型電界効果トランジスタと、前記第１，第２絶縁ゲート型電界効果トランジスタ上を覆うように設けられ、正の膨張係数を有し、前記第１，第２絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加えピエゾ材料を含む第１ライナー絶縁膜とを具備する半導体装置を提供できる。
【０００８】
この発明の一態様によれば、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される第１絶縁ゲート型電界効果トランジスタと、素子形成面が（１００）面方位の半導体基板上に、チャネル長方向が＜１００＞方向に沿って配置され、前記第１絶縁ゲート型電界効果トランジスタと前記チャネル長方向に隣接する第２絶縁ゲート型電界効果トランジスタと、前記第１絶縁ゲート型電界効果トランジスタ上を覆うように設けられ、正の膨張係数を有し、前記第１絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加えピエゾ材料を含む第１ライナー絶縁膜と、前記第２絶縁ゲート型電界効果トランジスタ上を覆うように設けられ、負の膨張係数を有し、前記第２絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って引張り応力を加える第２ライナー絶縁膜とを具備する半導体装置を提供できる。
【発明の効果】
【０００９】
この発明によれば、温度が上昇するほどキャリアの移動度を向上できる半導体装置が得られる。
【発明を実施するための最良の形態】
【００１０】
［面方位および応力に関する知見について］
まず、図１乃至図１１を用いて、本発明者が、この発明に係る半導体装置およびその製造方法を発明するに至った面方位および応力に関する知見についての概要を説明する。
＜１．半導体基板の面方位（１１０）およびトランジスタの構成＞
１−１．半導体基板の面方位およびトランジスタのチャネル長方向
図１（ａ）に示すように、ここで説明する素子形成面の半導体基板（ここでは、シリコン（Ｓｉ）基板）１０−１の面方位は、（１１０）面（Plane）である。
また、図１（ｂ）に示すように、半導体基板１０−１の（１１０）面上に配置されるトランジスタＴｒのチャネル長方向は、ノッチ（Notch）に沿った＜−１１０＞方向である。換言すると、トランジスタＴｒのチャネル長方向は、ゲート電極Ｇが配置される方向と垂直な＜−１１０＞方向である。
【００１１】
１−２．考察に係るトランジスタの構成例
次に、図２および図３を用い、この考察に係るトランジスタの構成例について説明する。
【００１２】
図示するように、素子形成面が（１１０）面方位の半導体基板（n-Sisub）１０−１の表面上の素子領域において、チャネル長方向が＜−１１０＞方向に沿って半導体装置（ここでは、ｐＭＯＳトランジスタ）が配置される。
【００１３】
半導体基板１０−１の素子分離領域に、ｐＭＯＳトランジスタを囲むように素子分離絶縁膜ＳＴＩ（Shallow Trench Isolation）が埋め込み配置される。
【００１４】
ｐＭＯＳトランジスタは、素子形成面が（１１０）面の半導体基板１０−１上に設けられるゲート絶縁膜Ｇox、ゲート絶縁膜Ｇox上に設けられるゲート電極Ｇ、ゲート電極Ｇを挟むように半導体基板１０−１中に隔離して設けられるソースＳまたはドレインＤ、ゲート電極Ｇの側壁に設けられるスペーサ１５、およびコンタクト配線ＳＣ，ＤＣを備える。このｐＭＯＳトランジスタは、導入されたｐ型の不純物であるホールをキャリアとする絶縁ゲート型電界効果トランジスタである。
【００１５】
ゲート絶縁膜Ｇoxは、例えば、熱酸化法によりシリコン酸化膜（ＳｉＯ２）等により形成される。
ゲート電極Ｇは、例えば、ポリシリコン（poly-Si）等により形成される。
ソースＳおよびドレインＤ（ｐ＋層）は、半導体基板１０−１中に、例えば、イオン注入法によりボロン（Ｂ）等のｐ型の不純物が導入され熱拡散されることにより形成される。導入されたｐ型の不純物は、キャリアとなるホールを放出する。
スペーサ１５は、例えば、シリコン窒化（ＳｉＮ）膜等により形成される。
コンタクト配線ＳＣ，ＤＣは、ソースＳおよびドレインＤ上における層間絶縁膜１７中に設けられる。また、コンタクト配線ＳＣ，ＤＣの一部は、素子分離絶縁膜ＳＴＩのフリンジ部分２０上に設けられる。
【００１６】
ここで、図２に示すように、半導体装置（絶縁ゲート型電界効果トランジスタ）の活性化領域ＡＡにおけるチャネル幅方向の寸法をＷと表記し、チャネル長方向（＜−１１０＞方向）の寸法をＸと表記して、以下に考察した結果について説明する。
【００１７】
＜２．ＷまたはＸと駆動電流の変化量との関係＞
２−１．チャネル幅方向の寸法Ｗと駆動電流の変化量との関係
次に、図４を用いて、チャネル幅方向の寸法Ｗ（μｍ）と駆動電流の変化量（％）との関係について説明する。ここでは、チャネル長Ｌが０．０４μｍ〜１μｍを有するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれに対して行ったＴＥＧ（Test Element Group）の結果を示すものである。換言すると、寸法Ｗの変化によって、ドライブ電流がどのように変化しているかを示すものである。
【００１８】
図示するように、チャネル幅方向の寸法Ｗが１０μｍ〜０．２μｍ程度まで変化すると、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの駆動電流の変化量（drive current change）が３０％程度まで変化することが分かる。即ち、チャネル幅方向の寸法Ｗが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも３０％向上していることが明らかである。
【００１９】
尚、図中のプラスマイナスの符号は、電流方向を示すものである。即ち、ｎ型トランジスタがプラスの電流方向とするなら、ｐ型トランジスタはマイナスの電流方向になるということである。この説明は、下記図５および図６においても同様である。
【００２０】
２−２．チャネル長方向の寸法Ｘと駆動電流の変化量との関係
次に、図５を用いて、チャネル長方向の寸法Ｘ（μｍ）と駆動電流の変化量（％）との関係について説明する。ここでは、チャネル長Ｌが０．０４μｍ〜０．０６μｍを有するｎＭＯＳトランジスタ、およびチャネル長Ｌが０．０４μｍ〜１μｍを有するｐＭＯＳトランジスタのそれぞれに対して行ったＴＥＧの結果を示すものである。換言すると、寸法Ｘの変化によって、ドライブ電流がどのように変化しているかを示すものである。
【００２１】
図示するように、チャネル長方向の寸法Ｘが２μｍ〜０．２μｍ程度まで変化すると、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの駆動電流（drive current change）がそれぞれ６％及び１０％程度増加することが分かる。即ち、チャネル長方向の寸法Ｘが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも向上していることが明らかである。
【００２２】
２−３．Ｘと駆動電流の変化量との関係
次に、図６を用いて、チャネル長方向の寸法Ｘ（μｍ）と駆動電流の変化量（％）との関係について説明する。ここでは、チャネル幅Ｗが０．５μｍに固定したｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれに対して行ったＴＥＧの結果を示すものである。換言すると、上記と同様に、寸法Ｘの変化によって、ドライブ電流がどのように変化しているかを示すものである。
【００２３】
図示するように、チャネル長方向の寸法Ｘが２μｍ〜０．２μｍ程度まで変化すると、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの駆動電流の変化量（drive current change）がそれぞれ６％及び１０％程度増加することが分かる。即ち、チャネル長方向の寸法Ｘが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも向上していることが明らかである。
【００２４】
＜３．トランジスタの導電型に対して有利な面方位の関係＞
次に、図７および図８を用いて、トランジスタの導電型に対して有利な面方位の関係について説明する。
３−１．ｎＭＯＳトランジスタについて
まず、図７を用いて、ｎＭＯＳトランジスタに有利な面方位について説明する。図７は、（１００）面におけるシリコン（Ｓｉ）基板の格子密度を説明するためのものである。ここでは、シリコン原子の隣接格子間の距離をａ（Å）とする。
【００２５】
図示するように、（１００）面は、隣接するシリコン原子間が最も短いａ（Å）一辺とする正方形からなるため、格子密度が最も高い面方位である。そのため、この（１００）面方位から構成されるシリコンのチャネルを通過する際には、キャリアの移動度が低減するとも思われる。
【００２６】
しかしながら、ｎＭＯＳトランジスタの場合、キャリアの体積が小さい電子２１である。そのため、格子密度が最も高い（１００）面であっても、電子２１の移動度が著しく低減することはない。
【００２７】
加えて、ゲート絶縁膜として、例えば、シリコン酸化（ＳｉＯ２）膜を適用した場合、（１００）面ではその格子密度が最も高いため、シリコン原子（Ｓｉ）と酸素原子（Ｏ２）との結合を強くでき、ゲート絶縁膜の信頼性を向上できる点でも有利である。
【００２８】
従って、ｎＭＯＳトランジスタに対して有利な面方位は、移動度およびゲート絶縁膜の信頼性の観点から、（１００）面であると言える。
【００２９】
３−２．ｐＭＯＳトランジスタについて
次に、図８を用いて、ｐＭＯＳトランジスタに有利な面方位について説明する。図８は、（１１０）面におけるシリコン（Ｓｉ）基板の格子密度を説明するためのものである。
【００３０】
図示するように、（１１０）面は、隣接するシリコン原子間が最も短いａ（Å）および２１／２ａ（Å）を一辺とする長方形からなるため、上記（１００）面と比べると、格子密度が低い面方位である。
【００３１】
ここで、ｐＭＯＳトランジスタの場合、キャリアの体積が電子２１に比べて比較的大きなホール２２である。そのため、格子密度が比較的小さい（１１０）面は、ホール２２の移動度向上に対して有利である。
【００３２】
従って、ｐＭＯＳトランジスタに対して有利な面方位は、移動度の観点から総合的に勘案すると、（１１０）面であると言える。
【００３３】
尚、上記３−１．３−２．における移動度の説明は、シリコン原子の結晶格子のみに着目して説明した概略的なものである。より正確には、バンド構造等の計算を厳密に行った結果と合わせて考慮する必要がある。しかしながら、上記実験結果等と合致することから、本質的な要因の一つとして理解できるものである。
【００３４】
＜４．結論＞
以上の考察から、本願発明者が得た以下の４−１．〜４−３．の結論について説明する。
４−１．ｐＭＯＳ，ｎＭＯＳトランジスタの双方に有利な応力
まず、図９を用いて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの双方に有利な応力について説明する。
【００３５】
ｐＭＯＳ，ｎＭＯＳトランジスタの双方に有利な応力は、図９のように示される。即ち、チャネル長方向に関しては、チャネルＣＨに、圧縮応力ＣＳ（Compressive Stress）を加え、チャネル幅方向に関しては、チャネルＣＨに、引張り応力ＴＳ（Tensile Stress）を加えることである。または、いずれか一方でも良い。
これは、チャネル長方向（Ｘ寸法）に関しては、図５および図６に示したように、チャネル長方向の寸法Ｘが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも向上している。そして、”寸法Ｘが小さくなると、チャネル長方向に沿って圧縮応力が大きくなること”を鑑み、チャネル長方向に関しては、圧縮応力ＣＳを加える。
【００３６】
同様に、チャネル幅方向（Ｗ寸法）に関しては、図４に示したように、チャネル幅方向の寸法Ｗが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも向上している。そして、”寸法Ｗが小さくなると、チャネル幅方向に沿って引張り応力が大きくなること”を鑑み、チャネル幅方向に関しては、引張り応力ＴＳを加えるのである。
【００３７】
４−２．ｎＭＯＳ，ｐＭＯＳトランジスタに有利な面方位
次に、図１０を用いて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの双方に有利な面方位について説明する。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの双方に有利な面方位は、図１０のように示される。
【００３８】
図示するように、ｎＭＯＳトランジスタは、素子形成面が（１００）面方位の半導体基板上に、チャネル長方向が＜１００＞方向に沿って配置される。これは、上記３−１．で説明したように、ｎＭＯＳトランジスタの場合、キャリアの体積が小さい電子２１である。そのため、格子密度が最も高い（１００）面であっても、電子２１の移動度が低減することがないからである。加えて、ゲート絶縁膜として、例えば、シリコン酸化（ＳｉＯ２）膜を適用した場合、（１００）面ではその格子密度が最も高いため、シリコン原子（Ｓｉ）と酸素原子（Ｏ２）との結合を強くでき、ゲート絶縁膜の信頼性を向上できる点でも有利である。
【００３９】
従って、ｎＭＯＳトランジスタに対して有利な面方位は、移動度およびゲート絶縁膜の信頼性の観点から、（１００）面であると言える。
【００４０】
ｐＭＯＳトランジスタは、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される。これは、上記３−２．で説明したように、（１１０）面であると、格子密度が比較的小さくなるため、ホール２２の移動度の向上に対して有利であるからである。
【００４１】
従って、ｐＭＯＳトランジスタに対して有利な面方位は、移動度の観点から総合的に勘案すると、（１１０）面であると言える。
【００４２】
４−３．チャネル長方向が、＜−１１０＞方向と垂直な＜００１＞方向について
次に、図１１および図１２を用いて、チャネル長方向が上記の＜−１１０＞方向と垂直な＜００１＞方向であっても、上記と同様に適用し得ることに関して説明する。
【００４３】
上記の説明では、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される絶縁ゲート型電界効果トランジスタについて説明した。しかしながら、この態様に限られず、チャネル長方向が、＜−１１０＞方向と垂直な＜００１＞方向に沿って配置される絶縁ゲート型電界効果トランジスタに対しても上記と同様に適用でき、同様の効果を得ることが可能である。
【００４４】
４−３−１．トランジスタのチャネル長方向＜００１＞方向について
図１１（ａ）に示すように、素子形成面の半導体基板（シリコン（Ｓｉ）基板）１０−１の面方位は、（１１０）面（Plane）である。
図１１（ｂ）に示すように、半導体基板１０−１の（１１０）面上に配置されるトランジスタＴｒのチャネル長方向は、＜−１１０＞方向（ノッチ（Notch）方向）と垂直な方向に沿った＜００１＞方向である。
【００４５】
４−３−２．チャネル長方向＜００１＞方向と＜−１１０＞方向の比較
次に、図１２を用いて、チャネル長方向＜００１＞方向と＜−１１０＞方向の比較について説明する。ここで、図中のLateralは上記のチャネル方向である＜−１１０＞方向であり、Verticalは＜００１＞方向である。図１２は、これらの２つの方向において、チャネル長Ｌ＝４０ｎｍ程度のｐＭＯＳ，ｎＭＯＳトランジスタのゲート電圧Ｖｄと、駆動電流Ｉｄとの関係を示すものである。
【００４６】
図示するように、このチャネル長Ｌ＝４０ｎｍ程度のｐＭＯＳ，ｎＭＯＳトランジスタにおいては、いずれも、Vertical＜００１＞方向の方が、Lateral＜−１１０＞方向よりも、トランジスタ特性が良いという結果が得られていることが分かる。
【００４７】
そのため、チャネル長方向が、＜−１１０＞方向と垂直な＜００１＞方向であっても、上記と同様に適用し、同様の効果を得ることができる。これは、図１２に示されているように、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの両方にとって、チャンネル方向＜００１＞と＜−１１０＞の性能比が常に〜１．１程度になっているからである。
【００４８】
以上のように、本発明者が、この発明に係る半導体装置およびその製造方法を発明するに至った面方位および応力に関する知見についての概要を説明した。
【００４９】
そこで、上記の知見を適用し、温度が上昇するほどキャリアの移動度を向上できる半導体装置およびその製造方法について提案する。以下、その半導体装置およびその製造方法に関する実施形態についてより具体的に説明する。
【００５０】
この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００５１】
［第１の実施形態（ライナー絶縁膜による応力印加の一例）］
まず、図１３乃至図２６を用いて、この発明の第１の実施形態に係る半導体装置およびその製造方法を説明する。
【００５２】
＜構成例＞
図１３および図１４を用いて、第１の実施形態に係る半導体装置の構成例について説明する。
図示するように、素子形成面が（１１０）面方位の半導体基板上に、複数のトランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）が隣接して配置されている。
【００５３】
さらに、複数のトランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）上を覆うように設けられ、正の膨張係数を有し、このトランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）に、動作熱によりチャネル長方向に沿って圧縮応力を加える第１ライナー絶縁膜１１−１が配置されている。
【００５４】
ｐ型ＭＯＳトランジスタ（ｐＭＯＳ１）は、素子形成面が（１１０）面方位の半導体基板１０−１上に、チャネル長方向が＜−１１０＞方向に沿って配置される。
【００５５】
ｐ型ＭＯＳトランジスタ（ｐＭＯＳ１）は、半導体基板１０−１上に設けられるゲート絶縁膜Ｇox、ゲート絶縁膜Ｇox上に設けられるゲート電極Ｇ、ゲート電極Ｇを挟むように半導体基板１０−１中に隔離して設けられるソースＳまたはドレインＤ、ゲート電極Ｇの側壁に設けられるスペーサ１５、およびコンタクト配線ＳＣ，ＤＣを備える。このｐ型ＭＯＳトランジスタは、導入されたｐ型の不純物であるホールをキャリアとする絶縁ゲート型電界効果トランジスタである。
【００５６】
ゲート絶縁膜Ｇoxは、例えば、熱酸化法によりシリコン酸化膜（ＳｉＯ２）等により形成される。
ゲート電極Ｇは、例えば、ポリシリコン（poly-Si）等により形成される。
ソースＳおよびドレインＤ（ｐ＋層）は、半導体基板１０−１中に、例えば、イオン注入法によりボロン（Ｂ）等のｐ型の不純物が導入され熱拡散されることにより形成される。導入されたｐ型の不純物は、キャリアとなるホールを放出する。
スペーサ１５は、例えば、シリコン窒化（ＳｉＮ）膜等により形成される。
コンタクト配線ＳＣ，ＤＣは、ソースＳおよびドレインＤ上における層間絶縁膜１７中に設けられる。また、コンタクト配線ＳＣ，ＤＣの一部は、素子分離絶縁膜ＳＴＩのフリンジ部分２０上に設けられる。
【００５７】
ｎ型ＭＯＳトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）のソースＳおよびドレインＤ（ｎ＋層）は、半導体基板１０−１中に、例えば、イオン注入法によりヒ素（Ａｓ）等のｎ型の不純物が導入され熱拡散されることにより形成される。導入されたｎ型の不純物は、キャリアとなる電子を放出する。
第１ライナー絶縁膜１１−１は、チャネル長方向に沿って配置されるトランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）のライナー絶縁膜である。例えば、第１ライナー絶縁膜１１−１は、正の膨張係数（正の膨張率）［△Ｖ／Ｖ／△Ｔ］（Ｖ：体積、Ｔ：温度、△Ｖ：体積変化）を有するシリコン窒化膜（ＳｉＮ膜）等により形成される。第１ライナー絶縁膜１１−１は、後述するように、ピエゾ材料を含んで形成されていても良い。
【００５８】
ここで、正の膨張係数とは、その体積が温度の上昇に伴って増大する割合をいう。例えば、本例での上記圧縮応力は、数〜数十［ＧPa］程度である。ここで、殆どの物質は、温度が上がると伸びるので、正の膨張係数を持っている。従って、正の膨張係数材料の選択肢が多い。膨張係数がなるべく大きく、デバイス性能に影響のない材料なら、どれでも本発明の第１ライナー絶縁膜１１−１の材料として適用可能であるといえる。例えば、シリコン酸化膜（ＳｉＯ２膜）に膨張係数が大きくなるような組成を加えた材料でも良い。第１ライナー絶縁膜１１−１のその他の形態としては、アモルファスでも良いし、上記ガラスセラミックスの組成を変化させた形態でも良い。さらに、シリコン酸化膜（ＳｉＯ２膜）系の他には、熱膨張係数が大きく、しかも弾性係数も大きな、例えば、酸化アルミニウム膜（Ａ１２Ｏ３膜）や窒化アルミニウム膜（ＡｌＮ膜）等を正膨張係数を有するライナー絶縁膜として使っても良い。
【００５９】
＜駆動動作の際の応力印加＞
次に、図１５および図１６を用いて、第１の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【００６０】
図示するように、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアであるホールまたは電子が移動することにより、ソースＳドレインＤ間に電流が流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【００６１】
そして、この動作熱が第１ライナー絶縁層１１−１に伝導すると、第１ライナー絶縁膜１１−１は、自身の正の膨張係数に従って膨張する。そのため、第１ライナー絶縁膜１１−１中には、伸びるように変位する歪み２８が発生し、その結果、チャネル領域ＣＨに、所望の圧縮応力ＣＳ（Compressive stress）を発生させる。この状態で、キャリアであるホールまたは電子を通過させて、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）を駆動させる。
【００６２】
ここで、図１７を用いて、この応力印加についてより詳しく説明する。この説明においては、トランジスタｐＭＯＳを一例に挙げ、ハッチングの図示を省略する。
【００６３】
図示するように、上記の電圧関係では、第１ライナー絶縁膜１１−１中に、自身の正の膨張係数に従って、伸びるように変位する歪み２８が発生する。すると、この発生した歪み２８によってゲート電極下の半導体基板１０−１があたかも破線１０´に示すように変位しようとする。その結果、トランジスタｐＭＯＳ１のチャネル領域ＣＨに、所望の圧縮応力ＣＳを発生させることができる。
【００６４】
このように、本例に係る構成によれば、半導体基板１０−１の温度が上昇して高温となった場合であっても、トランジスタのキャリアであるホールおよび電子の移動度を向上することができる。これは、例えば、上記２−２．２−３．における図５および図６に示す考察結果によれば、より明らかである。
【００６５】
また、本例の場合、コンタクト配線ＳＣ，ＤＣは、第１ライナー絶縁膜１１−１の一端および他端に接続して設けられる。そのため、コンタクト配線ＳＣ，ＤＣに発生した動作熱が、第１ライナー絶縁膜１１−１に直接伝導される点でも、キャリアの移動度の向上に対して有利であると言える。
【００６６】
尚、本例の説明のようなトランジスタの駆動動作に伴う発熱の場合に限らず、広くこのトランジスタを備えたＬＳＩが動作する際に発生する熱によっても同様の作用効果が得られることは勿論である。
【００６７】
＜作用効果＞
第１の実施形態に係る半導体装置およびその製造方法によれば、少なくとも以下（１）および（２）の効果が得られる。
【００６８】
（１）ＬＳＩの温度が室温から高温（例えば、２００℃程度）に上昇するほど、キャリアであるホールおよび電子の移動度を向上できる。
【００６９】
上記のように、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアであるホールおよび電子が移動することにより、ソースＳドレインＤ間に電流が流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【００７０】
そして、この動作熱が第１ライナー絶縁層１１−１に伝導すると、第１ライナー絶縁膜１１−１は、自身の正の膨張係数に従って膨張する。そのため、第１ライナー絶縁膜１１−１中には、伸びるように変位する歪み２８が発生し、その結果、チャネル領域ＣＨに、所望の圧縮応力ＣＳ（Compressive stress）を発生させる。この状態で、キャリアであるホールまたは電子を通過させて、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）を駆動させる。
【００７１】
このように、本例に係る構成によれば、半導体基板１０−１の温度が上昇して高温となった場合であっても、トランジスタのキャリアであるホールおよび電子の移動度を向上することができる。これは、例えば、上記２−２．２−３．における図５および図６に示す考察結果によれば、より明らかである。
【００７２】
また、本例の場合、コンタクト配線ＳＣ，ＤＣは、第１ライナー絶縁膜１１−１の一端および他端に接続して設けられる。そのため、コンタクト配線ＳＣ，ＤＣに発生した動作熱が、第１ライナー絶縁膜１１−１に直接伝導される点でも、キャリアの移動度の向上に対して有利であると言える。
【００７３】
尚、本例の説明のようなトランジスタの駆動動作に伴う発熱の場合に限らず、広くこのトランジスタを備えたＬＳＩが動作する際に発生する熱によっても同様の作用効果が得られることは勿論である。
【００７４】
（２）製造コストの低減に対して有利である。
ここで、例えば、シリコンゲルマ（ＳｉＧｅ）や歪みＳｉ等を用いた、いわゆる歪み半導体基板を用いた場合には、製造プロセスや製造装置が増えるため、製造コストが増大する傾向にある。
【００７５】
一方、本例では、かかる歪み半導体基板を用いる必要がなく、（１１０）面方位が同じシリコン基板１０−１だけを用いるため、製造プロセスや製造装置を低減でき、製造コストの低減に対して有利である。
【００７６】
また、歪みＳｉ等を用いた上記歪み半導体基板では、結晶格子の欠陥等が多い点で不利である。一方、本例では、かかる歪み半導体基板を用いる必要がなく、（１１０）面方位が同じシリコン基板１０−１だけを用いることで、結晶格子の欠陥を低減できる。そのため、素子の信頼性の向上に対して有利である。
【００７７】
［第２の実施形態（ライナー絶縁膜が素子分離絶縁膜上にも面一に配置される一例）］
次に、第２の実施形態に係る半導体装置およびその製造方法について、図１８乃至図２０を用いて説明する。この第２の実施形態は、第１ライナー絶縁膜１１−１が、素子領域および素子分離領域にわたって面一に配置される一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７８】
＜構成例＞
図１８および図１９を用いて、第２の実施形態に係る半導体装置の構成例について説明する。図示するように、本例に係る半導体装置は、第１ライナー絶縁膜１１−１が、チャネル長方向に沿って、素子領域ＡＡだけでなく、素子領域ＡＡおよび素子分離領域にわたって面一に配置される点で、上記第１の実施形態と相違する。換言すれば、本例の構成は、素子分離絶縁膜ＳＴＩ上にも、第１ライナー絶縁膜１１−１が面一に配置される点で、第１の実施形態と相違する。
【００７９】
素子分離絶縁膜ＳＴＩ上に配置される第１ライナー絶縁膜１１−１は、上記と同様に、正の膨張係数を有し、例えば、ＳｉＮ膜等により形成される。
【００８０】
さらに、第１ライナー絶縁膜１１−１と同じ材料で、素子分離絶縁膜ＳＴＩを埋め込み形成しても良い。上記のような構成とすれば、駆動動作時において素子分離絶縁膜ＳＴＩも膨張し、チャネルＣＨに圧縮応力ＣＳを加えることができる点で、移動度の増大に対して更に効果的である。
【００８１】
＜駆動動作の際の応力印加＞
次に、図２０を用いて、第２の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアであるホールまたは電子が移動することにより、ソースＳドレインＤ間に電流が流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【００８２】
そして、この動作熱が第１ライナー絶縁層１１−１に伝導すると、第１ライナー絶縁膜１１−１は、自身の正の膨張係数に従って膨張する。そのため、第１ライナー絶縁膜１１−１中には、伸びるように変位する歪み２８が発生する。この際、本例では、素子分離絶縁膜ＳＴＩ上に配置された第１ライナー絶縁膜１１−１にも、同様な歪み２８を発生させることができる点で、上記第１の実施形態と相違する。
【００８３】
さらに、第１ライナー絶縁膜１１−１と同じ材料で、素子分離絶縁膜ＳＴＩを埋め込み形成されているため、駆動動作時において素子分離絶縁膜ＳＴＩも膨張し、チャネルＣＨに圧縮応力ＣＳを加えることができる
その結果、チャネル領域ＣＨに、より大きな圧縮応力ＣＳを発生させる。この状態で、キャリアであるホールまたは電子を通過させて、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）を駆動させることができる。
【００８４】
このように、本例に係る構成によれば、半導体基板１０−１の温度が上昇して高温となった場合であっても、トランジスタのキャリアであるホールおよび電子の移動度をより向上することができる点で有利である。
【００８５】
＜製造方法＞
本例に係る製造方法の説明に関しては、詳細な図示は省略するが、チャネル長方向に沿って、形成したトランジスタ（ｐＭＯＳ１、ｎＭＯＳ１、ｎＭＯＳ２）上を覆うように、素子領域および素子分離領域にわたって、例えば、ＣＶＤ法等を用いて、正の膨張係数を有するＳｉＮ膜を面一に形成するだけでよい。即ち、形成した上記ＳｉＮ膜を、素子領域ＡＡ上のみ残存させるようにパターン形成する必要がない。そのため、製造工程を削減でき、製造コストの低減に対してより有利である。
【００８６】
また、同じ正の膨張係数を持つ材料でＳＴＩを埋め込んでも良い事も、製造コストの低減に対してより有利である。
【００８７】
＜作用効果＞
第２の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【００８８】
さらに、本例に係る半導体装置は、第１ライナー絶縁膜１１−１が、チャネル長方向に沿って、素子領域ＡＡだけでなく、素子領域ＡＡおよび素子分離領域にわたって面一に配置される点で、上記第１の実施形態と相違する。換言すれば、本例の構成は、素子分離絶縁膜ＳＴＩ上にも、第１ライナー絶縁膜１１−１が面一に配置される。
【００８９】
そして、動作熱が第１ライナー絶縁層１１−１に伝導すると、第１ライナー絶縁膜１１−１は、自身の正の膨張係数に従って膨張する。この際、本例では、素子分離絶縁膜ＳＴＩ上に配置された第１ライナー絶縁膜１１−１にも、同様な歪み２８を発生させることができる。その結果、チャネル領域ＣＨに、より大きな圧縮応力ＣＳを発生させることができる。このように、本例に係る構成によれば、半導体基板１０−１の温度が上昇して高温となった場合であっても、トランジスタのキャリアであるホールおよび電子の移動度をより向上することができる点で有利である。
【００９０】
加えて、製造方法に関しては、チャネル長方向に沿って、形成したトランジスタ（ｐＭＯＳ１、ｎＭＯＳ１、ｎＭＯＳ２）上を覆うように、素子領域および素子分領域にわたって、例えば、ＣＶＤ法等を用いて、正の膨張係数を有するＳｉＮ膜を面一に形成するだけでよい。即ち、形成した上記ＳｉＮ膜を、素子領域ＡＡ上のみ残存させるようにパターン形成する必要がない。そのため、製造工程を削減でき、製造コストの低減に対してより有利である。
【００９１】
［第３の実施形態（ライナー絶縁膜（負の膨張係数）による引張り応力の印加）］
次に、第３の実施形態に係る半導体装置について、図２１および図２２を用いて説明する。この第３の実施形態は、素子形成面が（１１０）面の基板上に配置された、負の膨張係数を有する第２ライナー絶縁膜１１−２により、チャネル領域に引張り応力を印加する一例に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９２】
＜構成例＞
図２１を用いて、第３の実施形態に係る半導体装置の構成例について説明する。
図示するように、第３の実施形態に係る半導体装置は、チャネル幅方向に沿って、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）上を覆うように設けられ、負の膨張係数を有し、このトランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）に、動作熱によりチャネル幅方向に沿って引張り応力を加える第２ライナー絶縁膜１１−２を更に備える点で、上記第１の実施形態と相違する。ここで、負の膨張係数（負の膨張率）［△Ｖ／Ｖ／△Ｔ］（Ｖ：体積、Ｔ：温度、△Ｖ：体積変化）とは、その体積が温度の上昇に伴って低減する割合をいう。例えば、第２ライナー絶縁膜１１−２の膨張係数は、例えば、−８×１０−６／Ｋ程度である。
【００９３】
第２ライナー絶縁膜１１−２は、本例の場合、例えば、アモルファスマトリックス層１８と、アモルファスマトリックス層１８中に散在された結晶体１９とを有するガラスセラミックス層により形成される。このガラスセラミックス層の組成は、Ｌｉ２Ｏ−Ａｌ２Ｏ３−ＳｉＯ２−ＴｉＯ２の四つの組成を組み合わせでガラス状態になれる組成であればどれでも良い。上記結晶体１９が負の膨張係数を有し、アモルファスマトリックス層１８が正の膨張係数を有している。そのため、第２ライナー絶縁膜１１−２全体中に占める割合は、アモルファスマトリックス層１８よりも、結晶体１９の方が大きいことが望ましい。
【００９４】
負の膨張係数を有する絶縁材料としては、例えば、ＨｆＷ２Ｏ２層等がある。
【００９５】
＜駆動動作の際の応力印加＞
次に、図２２を用いて、第３の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアである電子およびホールが移動することにより、ソースＳドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【００９６】
そして、この動作熱が、第２ライナー絶縁層１１−２に伝導すると、第２ライナー絶縁膜１１−２は、自身の負の膨張係数に従って収縮し、収縮する変位を伴う歪２８−２を生じる。
【００９７】
その結果、チャネル領域ＣＨには、チャネル幅方向＜００１＞に沿った引張り応力ＴＳ（Tensile Stress）による一軸方向の応力を印加することができる。
【００９８】
よって、半導体基板１０−１等の温度が上昇して高温となった場合であっても、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタの導電型にかかわらず、キャリアの移動度をより向上することができる点で有利である。
【００９９】
このように、本例のような応力が、トランジスタの導電型にかかわらず移動度の向上に対して有利であることは、例えば、上記４−１．における図９に示す考察結果によれば、明らかである。
【０１００】
尚、この負の膨張係数を有する第２ライナー絶縁膜１１−２の製造方法に関しては、後の第４の実施形態において詳細に説明する。
【０１０１】
＜作用効果＞
第３の実施形態に係る半導体装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、必要に応じ、本例の形態を適用することが可能である。
【０１０２】
［第４の実施形態（ライナー絶縁膜（正、負の膨張係数）による二軸方向の応力）］
次に、第４の実施形態に係る半導体装置およびその製造方法について、図２３乃至図３３を用いて説明する。この第４の実施形態は、素子形成面が（１１０）面の基板上に配置された、正および負の膨張係数を有する第１，第２ライナー絶縁膜１１−１，１１−２により、チャネル領域に二軸方向の応力を印加するものに関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１０３】
＜構成例＞
図２３および図２４を用いて、第４の実施形態に係る半導体装置の構成例について説明する。
図示するように、第４の実施形態に係る半導体装置は、チャネル幅方向＜００１＞に沿って、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）上を覆うように設けられ、負の膨張係数を有し、このトランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）に、動作熱によりチャネル幅方向に沿って引張り応力を加える第２ライナー絶縁膜１１−２を更に備える点で、上記第１の実施形態と相違する。
【０１０４】
第２ライナー絶縁膜１１−２は、本例の場合、例えば、アモルファスマトリックス層１８と、アモルファスマトリックス層１８中に散在された結晶体１９とを有するガラスセラミックス層により形成される。このガラスセラミックス層の組成は、Ｌｉ２Ｏ−Ａｌ２Ｏ３−ＳｉＯ２−ＴｉＯ２の四つの組成を組み合わせでガラス状態になれる組成であればどれでも良い。上記結晶体１９が負の膨張係数を有し、アモルファスマトリックス層１８が正の膨張係数を有している。そのため、第２ライナー絶縁膜１１−２全体中に占める割合は、アモルファスマトリックス層１８よりも、結晶体１９の方が大きいことが望ましい。
【０１０５】
負の膨張係数を有する絶縁材料としては、例えば、ＨｆＷ２Ｏ２層等がある。
【０１０６】
＜駆動動作の際の応力印加＞
次に、図２５および図２６を用いて、第４の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアである電子およびホールが移動することにより、ソースＳドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【０１０７】
そして、この動作熱が、第１ライナー絶縁層１１−１に伝導すると、第１ライナー絶縁膜１１−１は、自身の正の膨張係数に従って膨張し、伸びる変位を伴う歪２８−１を生じる。それに加えて、本例の場合には、動作熱が、第２ライナー絶縁層１１−２に伝導することにより、第２ライナー絶縁膜１１−２は、自身の負の膨張係数に従って収縮し、収縮する変位を伴う歪２８−２を生じる。
【０１０８】
その結果、チャネル領域ＣＨには、チャネル長方向に沿った圧縮応力ＣＳおよびチャネル幅方向＜００１＞に沿った引張り応力ＴＳ（Tensile Stress）による二軸方向の応力を同時に印加することができる。
【０１０９】
よって、半導体基板１０等の温度が上昇して高温となった場合であっても、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタの導電型にかかわらず、キャリアの移動度をより向上することができる点で有利である。
【０１１０】
このように、本例のような応力が、トランジスタの導電型にかかわらず移動度の向上に対して有利であることは、例えば、上記４−１．における図９に示す考察結果によれば、明らかである。
【０１１１】
＜製造方法＞
次に、図２７乃至図３３を用いて、第４の実施形態に係る半導体装置の製造方法を説明する。この説明においては、図２７に示すタイミングチャートに則して説明する。
【０１１２】
まず、図２８に示すように、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）上に、第１ライナー絶縁膜１１−１を形成する。続いて、第１ライナー絶縁膜１１−１上に、例えば、ＣＶＤ法等を用いて、チャネル幅方向に沿ってパターン形成したシリコン酸化膜（ＳｉＯ２膜）２１を形成する。
【０１１３】
続いて、図２９に示すように、シリコン酸化膜２１中に、例えば、イオン注入法により、リチウム（Ｌｉ），アルミニウム（Ａｌ），チタン（Ｔｉ）等のイオンによる結晶種２３を注入する。
【０１１４】
続いて、図３０に示すように、時刻ｔ１〜ｔ２の間、例えば、酸素雰囲気中において、温度Ｔ１（例えば、１０００℃程度）で時間Δｔ１（例えば、１０分程度）の間熱処理することによって、シリコン酸化膜２１を、ガラス状態（アモスファス状態）にする。
【０１１５】
続いて、時刻ｔ２の際に、降温速度α１において温度Ｔ２（例えば、６００℃程度）まで冷却する。ここで、上記速度α１はできるだけ大きい（速い）ほうが望ましい。
【０１１６】
続いて、図３１に示すように、時刻ｔ３〜ｔ４の間、上記ガラス状態のシリコン酸化膜２１を、例えば、温度Ｔ２（例えば、６００℃程度）において時間Δｔ２（例えば、５分間程度）のアニ−ルする。そして、上記シリコン酸化膜２１におけるアモルファスマトリックス層１８中に、高密度に結晶核２５を析出させる。ここで、上記結晶核２５の大きさは、例えば、数ｎｍ（ナノメータ）程度である。
【０１１７】
さらに、上記工程（時刻ｔ３〜ｔ４）において、熱処理を行う温度は、結晶核２５が最も速く析出される温度Ｔ２（この実施形態では６００℃）であることが望ましい。即ち、図３３中の実線３１に示すように、温度Ｔ２の時に結晶核２５が析出する速度が、最も速い速度Ｖ１であるため、短時間で高密度の結晶核２５が形成される。
【０１１８】
続いて、時刻ｔ４の際に、上記結晶核２５を備えたアモルファスマトリックス層１８を、昇温速度α２において温度Ｔ３（例えば、６５０℃程度）まで上昇させる。ここで、昇温速度α２は、上記結晶核２５の不均一な成長を防止するために、大きい（速い）方が望ましい。
【０１１９】
続いて、図３２に示すように、時刻ｔ５〜ｔ６の間、上記結晶核２５を備えたアモルファスマトリックス層１８を、例えば、温度Ｔ３（例えば、６５０℃程度）において時間Δｔ３（例えば、１０分間程度）の間アニ−ルすることによって、上記結晶核２５を成長させ、結晶体１９を形成する。同時に、上記結晶核２５を成長させて結晶体１９を形成することによって、アモルファスマトリックス層１８中に上記イオン注入工程により注入されたイオン（結晶種）２３を十分に析出させる。結果、アモルファスマトリックス層１８と結晶体１９とを備えたガラスセラミックス層を備える第２ライナー縁膜１１−２を形成することができる。ここで、上記結晶体１９の大きさは、例えば、数ｎｍ〜数十ｎｍ程度である。
【０１２０】
さらに、上記工程（時刻ｔ５〜ｔ６）において、アニ−ルを行う温度は、結晶核２５が最も速く成長する温度Ｔ３であることが望ましい。即ち、図３３中の実線３２に示すように、温度Ｔ３の時に結晶核２５が成長する速度が、最も早く成長する速度Ｖ２となり、短時間で結晶核２５が成長する。
【０１２１】
尚、図３３中の実線３１、３２との囲まれた領域３３でアニ−ルをすることは望ましくない。領域３３では、結晶核２５の密度も低くなり、成長も十分にできないためである。
【０１２２】
続いて、時刻ｔ６の際に、第１素子分離絶縁膜１１−１を、降温速度α３で室温程度にまで冷却する。ここで、速度α３は結晶成長で生じた内部応力を緩和するために、できるだけ小さい（遅い）方が望ましい。
【０１２３】
以上の工程により、ガラスセラミックス（pyroceramics）層により形成された第２ライナー絶縁膜１１−２を製造することができる。尚、この実施形態に示したガラスセラミックスの組成は、一例であり、例えば、Ｌｉ２Ｏ−Ａｌ２Ｏ３−ＳｉＯ２−ＴｉＯ２等の組み合わせでアモルファス状態になれる組成であればどれでも良い。
【０１２４】
続いて、図示は省略するが、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）上を覆うように層間絶縁膜１７を形成する。続いて、ソースＳおよびドレインＤ上における層間絶縁膜１７中に、コンタクトホールを形成し、このコンタクトホール中に例えば、ポリシリコン層等を埋め込むことにより、コンタクト配線ＳＣ、ＤＣを形成する。上記コンタクトホールを形成する際、その一部が、第１素子分離絶縁膜１１−１におけるフリンジ部分２０に接するように形成することが望ましい。
【０１２５】
以上の製造方法により、第４の実施形態に係る半導体装置を形成する。
＜作用効果＞
第４の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、本例によれば、少なくとも下記（３）乃至（７）の効果が得られる。
【０１２６】
（３）トランジスタの導電型にかかわらずキャリアの移動度をより向上できる。
第４の実施形態に係る半導体装置は、チャネル幅方向＜００１＞に沿って、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）上を覆うように設けられ、負の膨張係数を有し、このトランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）に、動作熱によりチャネル幅方向に沿って引張り応力を加える第２ライナー絶縁膜１１−２を更に備える。
【０１２７】
そのため、動作熱が、第１ライナー絶縁層１１−１に伝導すると、第１ライナー絶縁膜１１−１は、自身の正の膨張係数に従って膨張し、伸びる変位を伴う歪２８−１を生じる。それに加えて、動作熱が、第２ライナー絶縁層１１−２に伝導することにより、第２ライナー絶縁膜１１−２は、自身の負の膨張係数に従って収縮し、収縮する変位を伴う歪２８−２を生じる。
【０１２８】
その結果、チャネル領域ＣＨには、チャネル長方向に沿った圧縮応力ＣＳおよびチャネル幅方向＜００１＞に沿った引張り応力ＴＳ（Tensile Stress）による二軸方向の応力を同時に印加することができる。
【０１２９】
よって、半導体基板１０等の温度が上昇して高温となった場合であっても、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタの導電型にかかわらず、キャリアの移動度をより向上することができる点で有利である。
【０１３０】
このように、本例のような応力が、トランジスタの導電型にかかわらず移動度の向上に対して有利であることは、例えば、上記４−１．における図９に示す考察結果によれば、明らかである。
【０１３１】
（４）トランジスタの最適な移動度を選択できる。
チャネル領域ＣＨに加えられる圧縮応力ＣＳおよび引張り応力ＴＳの大きさは、第１，第２ライナー絶縁膜１１−１，１１−２の、例えば、体積等に比例して増大する。
【０１３２】
そのため、例えば、第１，第２ライナー絶縁膜１１−１，１１−２を形成する際（例えば、図３７）等に、シリコン酸化膜２１の体積を制御し、最適な体積等を選択することによって、トランジスタの最適な移動度を選択できる点で有利である。
【０１３３】
（５）熱工程を適切に選択することにより、幅広い範囲で第２ライナー絶縁膜１１−２の膨張係数の制御が可能であるため、実際のデバイス動作に最適な負の膨張係数を選択できる。
【０１３４】
図２７に示したように、第２ライナー絶縁膜１１−２は、結晶核２５が形成される実線３１で示す温度領域と、結晶核２５が成長する実線３２で示す温度領域との二つの温度領域を備えている。そのため、例えば、実線３１で示す温度領域では低い温度で熱処理をし、実線３２で示す温度領域では結晶核の成長速度が最も速い温度Ｔ３で熱処理をすると、膨張係数の比較的低い第２素子分離絶縁膜１１−２を形成できる。
【０１３５】
このように、上記熱処理工程（図２８−図３２）の際に、上記実線３１、３２で示す温度領域の温度（例えば、Ｔ２、Ｔ３）、時間（例えば、Δｔ２、Δｔ３）を多様に組み合わせて選択できることにより、密度および大きさが多様な結晶体１９及びアモルファスマトリックス層１８を形成できる。そのため、膨張係数のマージンを拡大でき、容易に目的の膨張係数を有した第２ライナー絶縁膜１１−２を形成できる点で有利である。
【０１３６】
また、上記イオン注入工程（図２９）の際に、結晶種２３の種類・組成・注入量等を選択することによって、必要な膨張係数を制御することも可能である。
【０１３７】
上記のように、組成等が同様であっても、熱処理工程（図２８−図３２）やイオン注入工程（図２９）の際に、最適なものを多様に選択することができるため、目的に応じて幅広い範囲での膨張係数の制御が可能である。
【０１３８】
（６）より具体的には、例えば、温度Ｔ２、Ｔ３、時間Δｔ２＞時間Δｔ３を選択することにより、負の膨張係数が大きく、大きな引張り応力ＴＳを加えることができる第２ライナー絶縁膜１１−２を形成することができる。
【０１３９】
チャネル領域ＣＨにより大きな引張り応力を加えるライナー絶縁層として働く一観点としては、負の膨張係数がより大きいことがある。そのためには、結晶体１９がより高密度で緻密に形成されていることが望ましい。ここで、時間Δｔ２を大きく取ると結晶核２５が形成する密度を高くでき、時間Δｔ３を大きくとると１つの結晶核２５を大きく成長させて大きな結晶体１９を形成できる。
【０１４０】
よって、この実施形態のように温度Ｔ２、Ｔ３を選択した場合は、温度Ｔ２、Ｔ３のいずれも結晶核の形成速度・成長速度が最も早い温度であるから（図３２）、時間Δｔ２が時間Δｔ３よりも大きく（時間Δｔ２＞時間Δｔ３）することにより、結晶体１９が高密度で緻密に形成されたガラスセラミックスの第１素子分離絶縁層１１−１を形成することができる。時間Δｔ２が小さすぎると結晶核２５の密度が低下して、結晶体１９を緻密に形成できない。一方、時間Δｔ３が大き過ぎると、１つの結晶核２５が大きく成長しすぎてストレスによるクラックが生じる可能性がある。
【０１４１】
そのため、第２ライナー絶縁膜１１−２中に占める割合を、アモルファスマトリックス層１８よりも結晶体１９方がより大きくなるように形成できる。結果、第２素子分離絶縁膜１１−２の全体の膨張係数を負とさせ、負の膨張係数をより大きくできる点で有利である。
【０１４２】
（７）結晶核２５の成長を均一にして、第２ライナー絶縁膜１１−２が加える引張り応力ＴＳを均一化できる。
【０１４３】
速度α２をできるだけ大きく（速く）することによって、アモルファスマトリックス層１８の温度を結晶核２５が最も速く成長する温度Ｔ３に速く到達して温度の不均一を防止し、結晶核２５それぞれが成長する時刻を均一にできる。そのため、結晶核２５を均一に成長させて結晶体１９の粒径を均一にでき、第２素子分離絶縁膜１１−２が加える引張り応力ＴＳを均一化できる点で有利である。
【０１４４】
［第５の実施形態（ピエゾ材料によるライナー絶縁膜の応力印加））］
次に、第５の実施形態に係る半導体装置およびその製造方法について、図３４乃至図３５を用いて説明する。この第５の実施形態は、正の膨張係数を有する第１ライナー絶縁膜として、ピエゾ材料を適用した一例に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１４５】
＜構成例＞
図３４および図３５を用いて、第５の実施形態に係る半導体装置の構成例について説明する。
図示するように、第５の実施形態に係る半導体装置は、第１ライナー絶縁膜として、トランジスタ（ｐＭＯＳ１）に対してピエゾ材料（piezomaterials：圧電材料）１１−１Ｂが配置される点で、上記第１の実施形態と相違する。本例では、ピエゾ材料の一例として、例えば、ＢａＴｉＯ３（酸化チタンバナジウム）層により形成されている。本例に係る第１ライナー絶縁膜１１−１Ｂは、電界が印加された場合に、その電界方向に沿って伸びるように変位するピエゾ材料（圧電材料）である。
【０１４６】
＜駆動動作の際の応力印加＞
次に、第５の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。この説明においては、図面による詳細な説明を省略する。
上記と同様に、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）の駆動動作時には、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアである電子およびホールが移動することにより、ソースＳドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【０１４７】
そして、この動作熱が、第１ライナー絶縁層１１−１Ａ，１１−１Ｂに伝導すると、第１ライナー絶縁膜１１−１Ａは、自身の正の膨張係数に従って膨張し、伸びる変位を伴う歪２８を生じる。
【０１４８】
加えて、トランジスタ（ｐＭＯＳ１）のソース電圧Ｖｓ、ドレイン電圧Ｖｄにより、チャネル長方向に沿ったコンタクト配線ＳＣ、ＤＣ間には、電界が発生する。この際に発生した電界によって、第１ライナー絶縁膜１１−１Ｂ中の電気双極子が電界方向に揃えられることによって、第１ライナー絶縁膜１１−１Ｂ中のグレインのそれぞれが微小にこの電界方向に沿って伸びることになる。従って、電界が印加された第１ライナー絶縁膜１１−１Ｂには、電界方向に沿って伸びるように変位する歪みが発生する（逆圧電効果）。
【０１４９】
その結果、チャネル領域ＣＨには、チャネル長方向＜−１１０＞に沿った圧縮応力ＣＳを印加することができ、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）のキャリアの移動度を向上することができる。本例では、第１ライナー絶縁膜１１−１Ｂの逆圧電効果によって発生する歪みによって、トランジスタ（ｐＭＯＳ１）の移動度を更に向上できる点で有利である。
【０１５０】
本例に係る構成およびその変形例
１．ｎ型とｐ型のいずれの導電型に対しても、ピエゾ材料１１−１Ｂを適用できる。
【０１５１】
２．本例のように、ｐ型トランジスタ（ｐＭＯＳ１）のみにピエゾ材料１１−１Ｂを配置し、ｎ型トランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）には正膨張係数材料を配置するように、それぞれを使い分けでも良い。
【０１５２】
３．上記２．と反対に、ｎ型トランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）にピエゾ材料１１−１Ｂを配置し、ｐ型トランジスタ（ｐＭＯＳ１）に正膨張係数材料を使っても良い。
【０１５３】
４．上記１．から３．までの構造のいずれを選ぶかは、実際のデバイスによって違い、全体チップの最適化の観点から選択すれば良い。
【０１５４】
＜製造方法＞
製造方法に関しては、第１ライナー絶縁膜１１−１Ｂを、ピエゾ材料（piezomaterials：圧電材料）であるＢａＴｉＯ３（酸化チタンバナジウム）層により形成する点で、上記第１の実施形態と相違する。
【０１５５】
このＢａＴｉＯ３層を形成する製造工程に関しては、まず、ＢａＯ粉末とＴｉＯ２粉末とを１：１程度で混ぜた後、この混合粉末を、例えば、１１００℃程度で２時間程度シンターリングを行う。さらに、エタノール溶液で２４時間ボールミリングすることによって、両成分が均一に混ざった混合粉末を形成する。この混合粉末に、例えば、１０Ｍｐａ程度の高圧を印加してペレットを形成するする。その後、このペレットを、例えば、１３５０℃程度の温度で２時間程度焼結させる。
【０１５６】
そして、この焼結体をターゲットとして、例えば、rf磁気スパッタリング（sputtering）法等を用いることにより、ゲート電極Ｇ上、スペーサ１５上にＢａＴｉＯ３層を蒸着させ、第１ライナー絶縁膜１１−１Ｂを形成する。このrf磁気スパッタリング工程は、例えば、７００℃程度で雰囲気はＡｒ：Ｏ２＝４：１、チャンバー内の圧力は２０ｍＴorr程度で行う。上記製造工程により形成したＢａＴｉＯ３層においても、５Ｇｐａ程度の応力を発生させることができる。
【０１５７】
ＢａＴｉＯ３層のその他の製造方法
ＢａＴｉＯ３層のその他の製造方法に関しては、まず、バリウムアセテトとTitanium tetra n-butoxideを、Ｂａ／Ｔｉの混合比が１：１となるようにメタノール溶液の中に溶解する。そして、この際に酢酸を触媒として用い、有機反応させることでゾル溶液を形成する。
【０１５８】
続いて、このゾル溶液をゲート電極Ｇ上、スペーサ１５上に、例えば、スピン塗布方法等を用いて塗布する。それから、例えば、７００℃程度で４０分間程度アニールすることで、ＢａＴｉＯ３層を形成し、第１ライナー絶縁膜１１−１Ｂを形成する。上記製造工程により形成したＢａＴｉＯ３層においても、５Ｇｐａ程度の応力を発生させることができる。この製造方法によれば、製造コストの低減に対して有利である。
【０１５９】
尚、ピエゾ材料およびその製造方法に関しては、本例に場合に限られず、必要に応じ、その他のピエゾ材料を適用できる。
【０１６０】
［第６の実施形態（素子分離膜による応力印加の一例）］
次に、第６の実施形態に係る半導体装置およびその製造方法について、図３６乃至図３９を用いて説明する。この実施形態は、素子分離絶縁膜によって応力を更に印加する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１６１】
＜構成例＞
図３６および図３９を用いて、第６の実施形態に係る半導体装置の構成例について説明する。
図示するように、第６の実施形態に係る半導体装置は、正の膨張係数を有し、チャネル幅方向に沿った素子分離領域においてトランジスタを挟むように配置された、第１素子分離絶縁膜１４−１を更に備える点で、上記第１の実施形態に係る半導体装置と相違する。
【０１６２】
第１素子分離絶縁膜１４−１は、本例の場合、正の膨張係数を有するシリコン酸化膜（ＳｉＯ２膜）により形成されている。ここで、殆どの物質は、上記のように温度が上がると伸びるので、正の膨張係数を持っている。従って、正の膨張係数材料の選択肢が多い。膨張係数がなるべく大きく、デバイス性能に影響のない材料なら、どれでも本例の第１素子分離絶縁膜１４−１の埋め込み材として適用可能であるといえる。既存の素子分離絶縁膜ＳＴＩ埋め込み材が、シリコン酸化膜（ＳｉＯ２膜）であることを考えると、本例のように、シリコン酸化膜（ＳｉＯ２膜）に膨張係数が大きくなるような組成を加えた方が最善の解決策であると思われる。埋め込み材料のその他の形態としては、アモルファスでも良いし、上記ガラスセラミックスの組成を変化させた形態でも良い。さらに、シリコン酸化膜（ＳｉＯ２膜）系の他には、熱膨張係数が大きく、しかも弾性係数も大きな、例えば、酸化アルミニウム膜（Ａ１２Ｏ３膜）や窒化アルミニウム膜（ＡｌＮ膜）等を正膨張係数埋め込み材として使っても良い。
【０１６３】
＜駆動動作の際の応力印加＞
次に、図３８および図３９を用いて、第６の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアである電子およびホールが移動することにより、ソースＳドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【０１６４】
そして、この動作熱が、第１ライナー絶縁層１１−１に伝導すると、第１ライナー絶縁膜１１−１は、自身の正の膨張係数に従って膨張し、伸びる変位を伴う歪２８を生じ、チャネルＣＨに圧縮応力を印加することができる。
【０１６５】
加えて、この動作熱が、第１素子分離絶縁膜１４−１に伝導すると、第１素子分離絶縁膜１４−１は、自身の正の膨張係数に従って膨張し、伸びる変位により圧縮応力ＣＳを発生する。そのため、チャネルＣＨに第１素子分離絶縁膜１４−１による圧縮応力ＣＳを更に印加することができ、応力を増大できる。
【０１６６】
そのため、キャリアの移動度を更に増大できる点でさらに有利である。
【０１６７】
＜製造方法＞
製造方法に関しては、例えば、まず、半導体基板１０−１表面上まで素子分離用の溝を形成する。続いて、上記素子分離用の溝中に、絶縁材料を埋め込む際に、例えば、正の膨張係数を有するように組成を選択したシリコン酸化膜（ＳｉＯ２膜）を埋め込み、本例に係る第１素子分離絶縁膜１４−１を形成する。
【０１６８】
その他、この工程の際に、膨張係数がなるべく大きく、デバイス性能に影響のないその他の絶縁材料を、第１素子分離絶縁膜１４−１の埋め込み材として適用することが可能である。例えば、アモルファスでも良いし、上記ガラスセラミックスの組成を変化させた形態や、シリコン酸化膜（ＳｉＯ２膜）系の他に、熱膨張係数が大きく、しかも弾性係数も大きな、例えば、酸化アルミニウム膜（Ａ１２Ｏ３膜）や窒化アルミニウム膜（ＡｌＮ膜）等を正膨張係数埋め込み材として使っても良い。
【０１６９】
＜作用効果＞
第６の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【０１７０】
さらに、本例に係る半導体装置は、正の膨張係数を有し、チャネル幅方向に沿った素子分離領域においてトランジスタを挟むように配置された、第１素子分離絶縁膜１４−１を更に備えている。
【０１７１】
そして、動作熱が、第１素子分離絶縁膜１４−１に伝導すると、第１素子分離絶縁膜１４−１は、自身の正の膨張係数に従って膨張し、伸びる変位により圧縮応力ＣＳを発生する。そのため、チャネルＣＨに第１素子分離絶縁膜１４−１による圧縮応力ＣＳを更に印加することができ、応力を増大できる。そのため、本例では、キャリアの移動度を更に増大できる点でさらに有利である。
【０１７２】
［変形例（知見に基づくその他の一例）］
ピエゾ材料を適用する一例について、上記第５の実施形態を一例に挙げて説明した。しかしながら、これに限られず、本発明者が得た知見を逸脱しない範囲内で、以下のように、種々変形することができる。
【０１７３】
変形例１
図示は省略するが、第５の実施形態の正膨張係数材料を、全てピエゾ材料１１−１Ｂに入れ替えても良い。
【０１７４】
本例に係る構成によれば、第１ライナー絶縁膜１１−１Ｂが、トランジスタの駆動動作の際のコンタクト配線ＳＣ、ＤＣ間に発生した電界によって、伸びるように変位する歪み（逆圧電効果）による応力を加えることができる。この点で、キャリアの移動度の向上に対してさらに有利である。
【０１７５】
変形例２
図４０に示すように、素子分離絶縁膜ＳＴＩの上に、トランジスタを挟むように、ピエゾ材料１１−１Ｂを配置する。
【０１７６】
図４１に示すように、本例に係る構成によれば、ピエゾ材料１１−１Ｂが、トランジスタの駆動動作の際のコンタクト配線ＳＣ、ＤＣ間に発生した電界によって、伸びるように変位する歪み（逆圧電効果）による応力を加えることができる。この点で、キャリアの移動度の向上に対してさらに有利である。また、正膨張係数材料とピエゾ材料を、具体的な回路にしたがって、上記のように組み合わせる事によって、細かく応力制御ができ、回路動作の最適化を最大限図る事に有利である。
【０１７７】
変形例３
図４２に示すように、ｎＭＯＳトランジスタに正膨張係数ライナー材料を適応し、ｐＭＯＳトランジスタにピエゾ材料１１−１Ｂをライナーとして配置する。或いは、その逆に、ｎＭＯＳトランジスタにピエゾ材料１１−１Ｂをライナーとして適応し、ｐＭＯＳトランジスタに正膨張係数ライナー材料を配置する。
【０１７８】
図４３に示すように、本例に係る構成によれば、ピエゾ材料１１−１Ｂが、トランジスタの駆動動作の際のコンタクト配線ＳＣ、ＤＣ間に発生した電界によって、伸びるように変位する歪み（逆圧電効果）による応力を加えることができる。この点で、キャリアの移動度の向上に対してさらに有利である。また、正膨張係数材料とピエゾ材料を、具体的な回路にしたがって、上記のように組み合わせる事によって、回路動作の最適化を図る事に有利である。
【０１７９】
次に、素子形成面として異なる面方位が組み合わされた半導体基板（ハイブリッド（Hybrid）基板）に関して、３つの実施形態（第７乃至第９の実施形態）を例に挙げて説明する。
【０１８０】
［第７の実施形態（ハイブリッド基板の一例）］
第７の実施形態に係る半導体装置について、図４４乃至図５６を用いて説明する。この第７の実施形態は、素子形成面が（１１０）面方位および（１００）面方位のハイブリッド基板の一例に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１８１】
＜構成例＞
図４４および図４５を用いて、第７の実施形態に係る半導体装置の構成例について説明する。図示するように、素子形成面が（１００）面方位および（１１０）面方位のシリコン基板上に、複数のトランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）が隣接して配置される。
【０１８２】
ｐＭＯＳトランジスタ（ｐＭＯＳ１）は、素子形成面が（１１０）面方位のシリコン基板１０−１上に配置される。ｐＭＯＳトランジスタ（ｐＭＯＳ１）のチャネル長方向は、＜−１１０＞方向となるように配置される。ｐＭＯＳトランジスタ（ｐＭＯＳ１）上をチャネル長方向に沿って覆うように設けられ、正の膨張係数を有し、このトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）に、動作熱によりチャネル長方向に沿って圧縮応力を加える第１ライナー絶縁膜１１−１が設けられる。
【０１８３】
ｎＭＯＳトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）は、ＢＯＸ層３０上に形成され素子形成面が（１００）面方位のシリコン基板１０−２上に配置される。ｎＭＯＳトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）のチャネル長方向は、＜１００＞方向となるように配置される。ｎＭＯＳトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）上をチャネル長方向に沿って覆うように設けられ、負の膨張係数を有し、このトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）に、動作熱によりチャネル長方向に沿って引張り応力を加える第２ライナー絶縁膜１１−２が設けられる。
【０１８４】
＜駆動動作の際の応力印加＞
次に、図４６および図４７を用いて、第７の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【０１８５】
図示するように、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１、１０−２中に形成されたチャネルＣＨに、キャリアであるホールまたは電子が移動することにより、ソースＳドレインＤ間に電流が流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【０１８６】
そして、この動作熱が第１、第２ライナー絶縁層１１−１、１１−２に伝導すると、第１ライナー絶縁膜１１−１は自身の正の膨張係数に従って膨張し、第２ライナー絶縁膜１１−１は、自身の負の膨張係数に従って収縮する。そのため、第１ライナー絶縁膜１１−１中には、伸びるように変位する歪み２８が発生し、第２ライナー絶縁膜１１−２中には、縮むように変位する歪み２９が発生する。その結果、チャネル領域ＣＨに、所望の圧縮応力ＣＳおよび引張り応力ＴＳを発生させることができる。この状態で、キャリアであるホールまたは電子を通過させて、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）を駆動させる。
【０１８７】
このように、本例に係る構成によれば、半導体基板１０−１、１０−２の温度が上昇して高温となった場合であっても、トランジスタのキャリアであるホールおよび電子の移動度を向上することができる。これは、例えば、上記２−２．２−３．における図５および図６に示す考察結果によれば、より明らかである。
【０１８８】
加えて、本例では、ｐＭＯＳトランジスタ（ｐＭＯＳ１）は素子形成面が（１１０）面方位の半導体基板１０−１上に配置され、ｎＭＯＳトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）は素子形成面が（１００）面方位の半導体基板１０−２上に配置される。このように、トランジスタの導電型に対応して有利な面方位上に配置される点でも、移動度の向上に対して有利である。これは、例えば、上記３．および上記４．における図７および図８、並びに図１０に示す考察結果によれば、より明らかである。
【０１８９】
＜製造方法＞
次に、図４８乃至図５６を用いて、第１の実施形態に係る半導体装置の製造方法について説明する。
ハイブリッド基板の製造方法
まず、図４８（ａ），（ｂ）乃至図５０（ａ），（ｂ）を用いて、第７の実施形態に係る半導体装置の製造方法に用いるハイブリッド基板の製造方法について説明する。この説明において、図４８（ａ）乃至図５０（ａ）は、素子形成面が（１１０）面方位の半導体基板の製造方法であり、図４８（ｂ）乃至図５０（ｂ）は、素子形成面が（１００）面方位の半導体基板の製造方法である。
【０１９０】
まず、図４８（ａ），（ｂ）に示すように、素子形成面が（１１０）面方位，（１００）面方位の半導体基板１０−１，１０−２の表面上に、例えば、熱酸化法等を用いて、シリコン酸化膜（Oxide）を形成し、ＢＯＸ層３０を形成する。
【０１９１】
続いて、半導体基板１０−１，１０−２の表面上からの所定の深さＤ１，Ｄ２程度に、例えば、イオン注入法等を用いて、水素イオンＨを導入する。これは、この水素イオンＨは、後の半導体基板１０−１，１０−２の薄膜化工程において、エッチングストッパとするためのものである。そのため、深さＤ１，Ｄ２は、半導体基板１０−１，１０−２の膜厚に対応する。
【０１９２】
続いて、図４９（ａ），（ｂ）に示すように、上記半導体基板１０−１，１０−２を反転させ、素子形成面がそれぞれ（１１０）面方位，（１００）面方位となるように、ＢＯＸ層３０を操作基板３３上に接着させる。
【０１９３】
続いて、図５０（ａ），（ｂ）に示すように、上記注入した水素イオンＨをストッパとして、例えば、ＣＭＰ法等を用いて、半導体基板１０−１，１０−２を厚さＤ１，Ｄ２程度まで薄膜化する。
【０１９４】
以上の製造工程により、素子形成面が（１１０）面方位，（１００）面方位からなる半導体基板（ＳＯＩ基板）を製造できる。
【０１９５】
ハイブリッド基板を用いた素子の製造方法
次に、図５１乃至図５６を用いて、上記製造したハイブリッド基板を用いて、本例に係る半導体装置の製造方法を説明する。この説明では、素子形成面が（１００）面方位の半導体基板（ＳＯＩ基板）１０−１を用いる例を挙げて、以下説明する。
【０１９６】
まず、図５１に示すように、素子形成面が（１００）面方位の半導体基板１０−２上に、例えば、熱酸化法等を用いて、ＳｉＯ２膜４１を形成する。続いて、ＳｉＯ２膜４１上に、例えば、ＣＶＤ法等を用いて、窒化膜４２を形成する。
【０１９７】
続いて、図５２に示すように、例えば、ＲＩＥ法等を用いて、ｐＭＯＳトランジスタ形成領域（pArea）に対応する半導体基板１０−１中およびＢＯＸ層３０中に、所定の溝を形成する。続いて、上記溝の側壁に沿って、例えば、ＣＶＤ法等を用いて、ＳｉＮ膜等を形成し、スペーサ４３を形成する。
【０１９８】
ここで、図示するように、ｎＭＯＳトランジスタ形成領域（nArea）に対応する半導体基板１０−２は、後に形成するトランジスタのチャネル長方向が＜１００＞方向となるように形成する。以下、同様である。
【０１９９】
続いて、図５３に示すように、上記溝中を埋め込むように、例えば、エピタキシャル法等を用いて、素子形成面が（１１０）面方位となるシリコン基板１０−１を形成する。
【０２００】
続いて、図５４に示すように、例えば、ＣＭＰ法等を用いて、窒化膜４２およびＳｉＯ２膜を除去する。
【０２０１】
続いて、図５５に示すように、素子分離領域ＥＩＲにおける半導体基板１０−１，１０−２およびＢＯＸ層３０中に、例えば、ＲＩＥ法等を用いて、操作基板３３表面上まで素子分離用の溝を形成する。続いて、上記素子分離用の溝中に、シリコン酸化膜を埋め込み、素子分離絶縁膜ＳＴＩを形成する。
【０２０２】
続いて、図５６に示すように、周知な製造工程を用い、素子形成面が（１１０）面方位の半導体基板１０−１上にｐＭＯＳトランジスタ（ｐＭＯＳ１）を形成し，素子形成面が（１００）面方位の半導体基板１０−２上にｎＭＯＳトランジスタ（ｎＭＯＳ１、ｎＭＯＳ２）を形成する。この際、トランジスタ（ｐＭＯＳ１）のチャネル長方向が＜−１１０＞方向となるように、ゲート電極Ｇ等を形成する。同様に、トランジスタ（ｎＭＯＳ１、ｎＭＯＳ２）のチャネル長方向が＜１００＞方向となるように、ゲート電極Ｇ等を形成する。
【０２０３】
続いて、チャネル長方向に沿って、ｎＭＯＳトランジスタ（ｎＭＯＳ１、ｎＭＯＳ２）上を覆うように、例えば、ＣＶＤ法等を用いて、正の膨張係数を有するＳｉＯ２膜を形成する。続いて、形成した上記ＳｉＯ２膜を、素子領域ＡＡ上のみ残存させるようにパターン形成し、本例に係る第１ライナー絶縁膜１１−１を形成する。
【０２０４】
続いて、チャネル長方向に沿って、ｐＭＯＳトランジスタ（ｐＭＯＳ１）上を覆うように、例えば、上記と同様の製造工程を用いて、負の膨張係数を有するガラスセラミックス層を形成し、本例に係る第２ライナー絶縁膜１１−２を形成する。
【０２０５】
続いて、図示は省略するが、層間絶縁膜１７およびコンタクト配線ＳＣ，ＤＣを形成し、本例に係る半導体装置を製造する。
【０２０６】
＜作用効果＞
第７の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【０２０７】
本例では、ｐＭＯＳトランジスタ（ｐＭＯＳ１）は、素子形成面が（１１０）面方位のシリコン基板１０−１上に配置される。ｐＭＯＳトランジスタ（ｐＭＯＳ１）のチャネル長方向は、＜−１１０＞方向となるように配置される。
【０２０８】
ｎＭＯＳトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）は、ＢＯＸ層３０上に形成され素子形成面が（１００）面方位のシリコン基板１０−２上に配置される。ｎＭＯＳトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）のチャネル長方向は、＜１００＞方向となるように配置される。
【０２０９】
そのため、トランジスタの導電型に対応して有利な面方位上に配置される点、移動度の向上に対して更に有利である。
【０２１０】
［第８の実施形態（ハイブリッド基板の一例）］
第８の実施形態に係る半導体装置について、図５７および図５８を用いて説明する。この第８の実施形態は、素子形成面が（１１０）面方位および（１００）面方位のハイブリッド基板の一例に関する。この説明において、上記第７の実施形態と重複する部分の詳細な説明を省略する。
【０２１１】
＜構成例＞
図５７を用いて、第８の実施形態に係る半導体装置の構成例について説明する。図示するように、本例に係る構成は、ピエゾ材料１１−１Ｂが、チャネル長方向に沿って、ｐＭＯＳトランジスタ（ｐＭＯＳ１）上を覆うように設けられる点で、上記第７の実施形態と相違する。
【０２１２】
＜駆動動作の際の応力印加＞
次に、図５８を用いて、第８の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【０２１３】
図示するように、トランジスタ（ｐＭＯＳ１）のソース電圧Ｖｓ、ドレイン電圧Ｖｄにより、チャネル長方向に沿ったコンタクト配線ＳＣ、ＤＣ間には、電界が発生する。この際に発生した電界によって、第１ライナー絶縁膜１１−１Ｂ中の電気双極子が電界方向に揃えられることによって、第１ライナー絶縁膜１１−１Ｂ中のグレインのそれぞれが微小にこの電界方向に沿って伸びることになる。従って、電界が印加された第１ライナー絶縁膜１１−１Ｂには、電界方向に沿って伸びるように変位する歪みが発生する（逆圧電効果）。
【０２１４】
その結果、本例では、第１ライナー絶縁膜１１−１Ｂの逆圧電効果によって発生する歪みによって、チャンネル領域に所望な応力が加えられ、トランジスタ（ｐＭＯＳ１）の移動度を更に向上できる点で有利である。
【０２１５】
［第９の実施形態（ハイブリッド基板の一例）］
第９の実施形態に係る半導体装置について、図５９および図６０を用いて説明する。この第９の実施形態は、素子形成面が（１１０）面方位および（１００）面方位のハイブリッド基板の一例に関する。この説明において、上記第７の実施形態と重複する部分の詳細な説明を省略する。
【０２１６】
＜構成例＞
図５９を用いて、第９の実施形態に係る半導体装置の構成例について説明する。図示するように、本例に係る構成は、ピエゾ材料１１−１Ｂが、素子分離絶縁膜ＳＴＩ上にｐＭＯＳトランジスタ（ｐＭＯＳ１）を挟むように更に設けられる点で、上記第７の実施形態と相違する。
【０２１７】
＜駆動動作の際の応力印加＞
次に、図６０を用いて、第９の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【０２１８】
図示するように、トランジスタ（ｎＭＯＳ１、ｐＭＯＳ１、ｐＭＯＳ２）のソース電圧Ｖｓ、ドレイン電圧Ｖｄにより、チャネル長方向に沿ったコンタクト配線ＳＣ、ＤＣ間には、電界が発生する。この際に発生した電界によって、素子分離絶縁膜ＳＴＩ上のピエゾ材料１１−１Ｂ中の電気双極子が電界方向に揃えられることによって、ピエゾ材料１１−１Ｂ中のグレインのそれぞれが微小にこの電界方向に沿って伸びることになる。従って、電界が印加されたピエゾ材料１１−１Ｂには、電界方向に沿って伸びるように変位する歪みが発生する（逆圧電効果）。
【０２１９】
その結果、本例では、ピエゾ材料１１−１Ｂの逆圧電効果によって発生する歪みによって、チャンネル領域に所望な応力が加えられ、トランジスタトランジスタ（ｎＭＯＳ１、ｐＭＯＳ１、ｐＭＯＳ２）の移動度を更に向上できる点で有利である。
【０２２０】
以上、第１乃至第９の実施形態および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および各変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および各変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および各変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０２２１】
【図１】（ａ）はこの発明に係る半導体基板の面方位およびチャネル長方向を説明するための斜視図、（ｂ）は（ａ）に対応する平面図。
【図２】この発明に係る半導体装置の平面図。
【図３】図２中のＡ−Ａ´線に沿った断面図。
【図４】チャネル幅方向（Ｗ）と駆動電流変化量との関係を示す図。
【図５】チャネル長方向（Ｘ）と駆動電流変化量との関係を示す図。
【図６】チャネル長方向（Ｘ）と駆動電流変化量との関係を示す図。
【図７】（１００）面方位の格子密度を概略的に示す図。
【図８】（１１０）面方位の格子密度を概略的に示す図。
【図９】ｐＭＯＳおよびｎＭＯＳに有利な応力を示す平面図。
【図１０】ｐＭＯＳおよびｎＭＯＳに有利な面方位を示す断面図。
【図１１】（ａ）および（ｂ）は、チャネル長方向が＜−１１０＞方向と垂直な＜００１＞方向の場合を説明するための図。
【図１２】チャネル長方向が＜−１１０＞方向と＜００１＞方向の場合を比較するための図。
【図１３】この発明の第１の実施形態に係る半導体装置を示す平面図。
【図１４】図１中のＡ−Ａ´線に沿った断面図。
【図１５】第１の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図１６】第１の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図１７】第１の実施形態に係る半導体装置の応力印加を説明するための断面図。
【図１８】第２の実施形態に係る半導体装置を示す平面図。
【図１９】図１８中のＡ−Ａ´線に沿った断面図。
【図２０】第２の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図２１】第３の実施形態に係る半導体装置を示す平面図。
【図２２】第３の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図２３】第４の実施形態に係る半導体装置を示す平面図。
【図２４】図２３中のＡ−Ａ´線に沿った断面図。
【図２５】第４の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図２６】第４の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図２７】第４の実施形態に係る時間と温度との関係を示すタイミングチャート図。
【図２８】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図２９】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３０】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３１】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３２】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３３】第４の実施形態に係る温度と結晶核形成速度／結晶核成長速度との関係を示す図。
【図３４】第５の実施形態に係る半導体装置を示す平面図。
【図３５】図３４中のＡ−Ａ´線に沿った断面図。
【図３６】第６の実施形態に係る半導体装置を示す平面図。
【図３７】図３６中のＡ−Ａ´線に沿った断面図。
【図３８】第６の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図３９】第６の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図４０】変形例２に係る半導体装置を示す断面図。
【図４１】変形例２に係る半導体装置の駆動動作を説明するための断面図。
【図４２】変形例３に係る半導体装置を示す断面図。
【図４３】変形例３に係る半導体装置の駆動動作を説明するための断面図。
【図４４】第７の実施形態に係る半導体装置を示す平面図。
【図４５】図４４中のＡ−Ａ´線に沿った断面図。
【図４６】第７の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図４７】第７の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図４８】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４９】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５０】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５１】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５２】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５３】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５４】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５５】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５６】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５７】第８の実施形態に係る半導体装置を示す平面図。
【図５８】図５７中のＡ−Ａ´線に沿った断面図。
【図５９】第９の実施形態に係る半導体装置を示す平面図。
【図６０】図５９中のＡ−Ａ´線に沿った断面図。
【符号の説明】
【０２２２】
ｐＭＯＳ１…第１ゲート絶縁型電界効果トランジスタ、ｎＭＯＳ１、ｎＭＯＳ２…第２ゲート絶縁型電界効果トランジスタ、１１−１…第１ライナー絶縁膜、１１−２…第２ライナー絶縁膜。
【技術分野】
【０００１】
この発明は、半導体装置に関し、例えば、絶縁ゲート型電界効果トランジスタ等に適用されるものである。
【背景技術】
【０００２】
従来より、大規模集積回路（ＬＳＩ：large-scale integration）を構成する能動素子の一つとして、ＭＯＳ（metal oxide semiconductor）型、ＭＩＳ（metal insulator semiconductor）型に代表される絶縁ゲート型電界効果トランジスタ（以下トランジスタ）が知られている。そして、このトランジスタのますますの微細化により、ＬＳＩ中のトランジスタの数が膨大となっている。そのため、そのトランジスタの数に比例して、ＬＳＩから発生する熱量も膨大なものとなってきている。結果、トランジスタを構成するシリコン等の結晶格子の格子振動が激しくなってその熱擾乱が原因の一つになって、電子又はホール（キャリア）の移動度が低減するという問題がある。
【０００３】
そこで、例えば、絶縁材によりトランジスタのチャネル領域に所望の応力を加えて、キャリアである電子又はホールの移動度を向上させる半導体装置が提案されている（例えば、特許文献１参照）。
【０００４】
しかしながら、かかる構成では、上記絶縁材が与えることができる応力は、半導体基板等の温度上昇に対して一定である。そのため、ＬＳＩの温度が室温から高温（例えば、２００℃程度）に上昇した場合には、より激しくなったシリコン等の熱擾乱により応力による効果が不十分となって、電子又はホールの移動度が低減する。
【０００５】
上記のように従来の半導体装置では、温度が上昇するとキャリアの移動度が低減するという事情があった。
【特許文献１】特開２００４−６３５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、温度が上昇するほどキャリアの移動度を向上できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によれば、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される第１絶縁ゲート型電界効果トランジスタと、前記半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置され、前記第１絶縁ゲート型電界効果トランジスタと前記チャネル長方向に隣接する第２絶縁ゲート型電界効果トランジスタと、前記第１，第２絶縁ゲート型電界効果トランジスタ上を覆うように設けられ、正の膨張係数を有し、前記第１，第２絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加えピエゾ材料を含む第１ライナー絶縁膜とを具備する半導体装置を提供できる。
【０００８】
この発明の一態様によれば、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される第１絶縁ゲート型電界効果トランジスタと、素子形成面が（１００）面方位の半導体基板上に、チャネル長方向が＜１００＞方向に沿って配置され、前記第１絶縁ゲート型電界効果トランジスタと前記チャネル長方向に隣接する第２絶縁ゲート型電界効果トランジスタと、前記第１絶縁ゲート型電界効果トランジスタ上を覆うように設けられ、正の膨張係数を有し、前記第１絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加えピエゾ材料を含む第１ライナー絶縁膜と、前記第２絶縁ゲート型電界効果トランジスタ上を覆うように設けられ、負の膨張係数を有し、前記第２絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って引張り応力を加える第２ライナー絶縁膜とを具備する半導体装置を提供できる。
【発明の効果】
【０００９】
この発明によれば、温度が上昇するほどキャリアの移動度を向上できる半導体装置が得られる。
【発明を実施するための最良の形態】
【００１０】
［面方位および応力に関する知見について］
まず、図１乃至図１１を用いて、本発明者が、この発明に係る半導体装置およびその製造方法を発明するに至った面方位および応力に関する知見についての概要を説明する。
＜１．半導体基板の面方位（１１０）およびトランジスタの構成＞
１−１．半導体基板の面方位およびトランジスタのチャネル長方向
図１（ａ）に示すように、ここで説明する素子形成面の半導体基板（ここでは、シリコン（Ｓｉ）基板）１０−１の面方位は、（１１０）面（Plane）である。
また、図１（ｂ）に示すように、半導体基板１０−１の（１１０）面上に配置されるトランジスタＴｒのチャネル長方向は、ノッチ（Notch）に沿った＜−１１０＞方向である。換言すると、トランジスタＴｒのチャネル長方向は、ゲート電極Ｇが配置される方向と垂直な＜−１１０＞方向である。
【００１１】
１−２．考察に係るトランジスタの構成例
次に、図２および図３を用い、この考察に係るトランジスタの構成例について説明する。
【００１２】
図示するように、素子形成面が（１１０）面方位の半導体基板（n-Sisub）１０−１の表面上の素子領域において、チャネル長方向が＜−１１０＞方向に沿って半導体装置（ここでは、ｐＭＯＳトランジスタ）が配置される。
【００１３】
半導体基板１０−１の素子分離領域に、ｐＭＯＳトランジスタを囲むように素子分離絶縁膜ＳＴＩ（Shallow Trench Isolation）が埋め込み配置される。
【００１４】
ｐＭＯＳトランジスタは、素子形成面が（１１０）面の半導体基板１０−１上に設けられるゲート絶縁膜Ｇox、ゲート絶縁膜Ｇox上に設けられるゲート電極Ｇ、ゲート電極Ｇを挟むように半導体基板１０−１中に隔離して設けられるソースＳまたはドレインＤ、ゲート電極Ｇの側壁に設けられるスペーサ１５、およびコンタクト配線ＳＣ，ＤＣを備える。このｐＭＯＳトランジスタは、導入されたｐ型の不純物であるホールをキャリアとする絶縁ゲート型電界効果トランジスタである。
【００１５】
ゲート絶縁膜Ｇoxは、例えば、熱酸化法によりシリコン酸化膜（ＳｉＯ２）等により形成される。
ゲート電極Ｇは、例えば、ポリシリコン（poly-Si）等により形成される。
ソースＳおよびドレインＤ（ｐ＋層）は、半導体基板１０−１中に、例えば、イオン注入法によりボロン（Ｂ）等のｐ型の不純物が導入され熱拡散されることにより形成される。導入されたｐ型の不純物は、キャリアとなるホールを放出する。
スペーサ１５は、例えば、シリコン窒化（ＳｉＮ）膜等により形成される。
コンタクト配線ＳＣ，ＤＣは、ソースＳおよびドレインＤ上における層間絶縁膜１７中に設けられる。また、コンタクト配線ＳＣ，ＤＣの一部は、素子分離絶縁膜ＳＴＩのフリンジ部分２０上に設けられる。
【００１６】
ここで、図２に示すように、半導体装置（絶縁ゲート型電界効果トランジスタ）の活性化領域ＡＡにおけるチャネル幅方向の寸法をＷと表記し、チャネル長方向（＜−１１０＞方向）の寸法をＸと表記して、以下に考察した結果について説明する。
【００１７】
＜２．ＷまたはＸと駆動電流の変化量との関係＞
２−１．チャネル幅方向の寸法Ｗと駆動電流の変化量との関係
次に、図４を用いて、チャネル幅方向の寸法Ｗ（μｍ）と駆動電流の変化量（％）との関係について説明する。ここでは、チャネル長Ｌが０．０４μｍ〜１μｍを有するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれに対して行ったＴＥＧ（Test Element Group）の結果を示すものである。換言すると、寸法Ｗの変化によって、ドライブ電流がどのように変化しているかを示すものである。
【００１８】
図示するように、チャネル幅方向の寸法Ｗが１０μｍ〜０．２μｍ程度まで変化すると、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの駆動電流の変化量（drive current change）が３０％程度まで変化することが分かる。即ち、チャネル幅方向の寸法Ｗが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも３０％向上していることが明らかである。
【００１９】
尚、図中のプラスマイナスの符号は、電流方向を示すものである。即ち、ｎ型トランジスタがプラスの電流方向とするなら、ｐ型トランジスタはマイナスの電流方向になるということである。この説明は、下記図５および図６においても同様である。
【００２０】
２−２．チャネル長方向の寸法Ｘと駆動電流の変化量との関係
次に、図５を用いて、チャネル長方向の寸法Ｘ（μｍ）と駆動電流の変化量（％）との関係について説明する。ここでは、チャネル長Ｌが０．０４μｍ〜０．０６μｍを有するｎＭＯＳトランジスタ、およびチャネル長Ｌが０．０４μｍ〜１μｍを有するｐＭＯＳトランジスタのそれぞれに対して行ったＴＥＧの結果を示すものである。換言すると、寸法Ｘの変化によって、ドライブ電流がどのように変化しているかを示すものである。
【００２１】
図示するように、チャネル長方向の寸法Ｘが２μｍ〜０．２μｍ程度まで変化すると、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの駆動電流（drive current change）がそれぞれ６％及び１０％程度増加することが分かる。即ち、チャネル長方向の寸法Ｘが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも向上していることが明らかである。
【００２２】
２−３．Ｘと駆動電流の変化量との関係
次に、図６を用いて、チャネル長方向の寸法Ｘ（μｍ）と駆動電流の変化量（％）との関係について説明する。ここでは、チャネル幅Ｗが０．５μｍに固定したｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれに対して行ったＴＥＧの結果を示すものである。換言すると、上記と同様に、寸法Ｘの変化によって、ドライブ電流がどのように変化しているかを示すものである。
【００２３】
図示するように、チャネル長方向の寸法Ｘが２μｍ〜０．２μｍ程度まで変化すると、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの駆動電流の変化量（drive current change）がそれぞれ６％及び１０％程度増加することが分かる。即ち、チャネル長方向の寸法Ｘが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも向上していることが明らかである。
【００２４】
＜３．トランジスタの導電型に対して有利な面方位の関係＞
次に、図７および図８を用いて、トランジスタの導電型に対して有利な面方位の関係について説明する。
３−１．ｎＭＯＳトランジスタについて
まず、図７を用いて、ｎＭＯＳトランジスタに有利な面方位について説明する。図７は、（１００）面におけるシリコン（Ｓｉ）基板の格子密度を説明するためのものである。ここでは、シリコン原子の隣接格子間の距離をａ（Å）とする。
【００２５】
図示するように、（１００）面は、隣接するシリコン原子間が最も短いａ（Å）一辺とする正方形からなるため、格子密度が最も高い面方位である。そのため、この（１００）面方位から構成されるシリコンのチャネルを通過する際には、キャリアの移動度が低減するとも思われる。
【００２６】
しかしながら、ｎＭＯＳトランジスタの場合、キャリアの体積が小さい電子２１である。そのため、格子密度が最も高い（１００）面であっても、電子２１の移動度が著しく低減することはない。
【００２７】
加えて、ゲート絶縁膜として、例えば、シリコン酸化（ＳｉＯ２）膜を適用した場合、（１００）面ではその格子密度が最も高いため、シリコン原子（Ｓｉ）と酸素原子（Ｏ２）との結合を強くでき、ゲート絶縁膜の信頼性を向上できる点でも有利である。
【００２８】
従って、ｎＭＯＳトランジスタに対して有利な面方位は、移動度およびゲート絶縁膜の信頼性の観点から、（１００）面であると言える。
【００２９】
３−２．ｐＭＯＳトランジスタについて
次に、図８を用いて、ｐＭＯＳトランジスタに有利な面方位について説明する。図８は、（１１０）面におけるシリコン（Ｓｉ）基板の格子密度を説明するためのものである。
【００３０】
図示するように、（１１０）面は、隣接するシリコン原子間が最も短いａ（Å）および２１／２ａ（Å）を一辺とする長方形からなるため、上記（１００）面と比べると、格子密度が低い面方位である。
【００３１】
ここで、ｐＭＯＳトランジスタの場合、キャリアの体積が電子２１に比べて比較的大きなホール２２である。そのため、格子密度が比較的小さい（１１０）面は、ホール２２の移動度向上に対して有利である。
【００３２】
従って、ｐＭＯＳトランジスタに対して有利な面方位は、移動度の観点から総合的に勘案すると、（１１０）面であると言える。
【００３３】
尚、上記３−１．３−２．における移動度の説明は、シリコン原子の結晶格子のみに着目して説明した概略的なものである。より正確には、バンド構造等の計算を厳密に行った結果と合わせて考慮する必要がある。しかしながら、上記実験結果等と合致することから、本質的な要因の一つとして理解できるものである。
【００３４】
＜４．結論＞
以上の考察から、本願発明者が得た以下の４−１．〜４−３．の結論について説明する。
４−１．ｐＭＯＳ，ｎＭＯＳトランジスタの双方に有利な応力
まず、図９を用いて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの双方に有利な応力について説明する。
【００３５】
ｐＭＯＳ，ｎＭＯＳトランジスタの双方に有利な応力は、図９のように示される。即ち、チャネル長方向に関しては、チャネルＣＨに、圧縮応力ＣＳ（Compressive Stress）を加え、チャネル幅方向に関しては、チャネルＣＨに、引張り応力ＴＳ（Tensile Stress）を加えることである。または、いずれか一方でも良い。
これは、チャネル長方向（Ｘ寸法）に関しては、図５および図６に示したように、チャネル長方向の寸法Ｘが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも向上している。そして、”寸法Ｘが小さくなると、チャネル長方向に沿って圧縮応力が大きくなること”を鑑み、チャネル長方向に関しては、圧縮応力ＣＳを加える。
【００３６】
同様に、チャネル幅方向（Ｗ寸法）に関しては、図４に示したように、チャネル幅方向の寸法Ｗが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも向上している。そして、”寸法Ｗが小さくなると、チャネル幅方向に沿って引張り応力が大きくなること”を鑑み、チャネル幅方向に関しては、引張り応力ＴＳを加えるのである。
【００３７】
４−２．ｎＭＯＳ，ｐＭＯＳトランジスタに有利な面方位
次に、図１０を用いて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの双方に有利な面方位について説明する。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの双方に有利な面方位は、図１０のように示される。
【００３８】
図示するように、ｎＭＯＳトランジスタは、素子形成面が（１００）面方位の半導体基板上に、チャネル長方向が＜１００＞方向に沿って配置される。これは、上記３−１．で説明したように、ｎＭＯＳトランジスタの場合、キャリアの体積が小さい電子２１である。そのため、格子密度が最も高い（１００）面であっても、電子２１の移動度が低減することがないからである。加えて、ゲート絶縁膜として、例えば、シリコン酸化（ＳｉＯ２）膜を適用した場合、（１００）面ではその格子密度が最も高いため、シリコン原子（Ｓｉ）と酸素原子（Ｏ２）との結合を強くでき、ゲート絶縁膜の信頼性を向上できる点でも有利である。
【００３９】
従って、ｎＭＯＳトランジスタに対して有利な面方位は、移動度およびゲート絶縁膜の信頼性の観点から、（１００）面であると言える。
【００４０】
ｐＭＯＳトランジスタは、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される。これは、上記３−２．で説明したように、（１１０）面であると、格子密度が比較的小さくなるため、ホール２２の移動度の向上に対して有利であるからである。
【００４１】
従って、ｐＭＯＳトランジスタに対して有利な面方位は、移動度の観点から総合的に勘案すると、（１１０）面であると言える。
【００４２】
４−３．チャネル長方向が、＜−１１０＞方向と垂直な＜００１＞方向について
次に、図１１および図１２を用いて、チャネル長方向が上記の＜−１１０＞方向と垂直な＜００１＞方向であっても、上記と同様に適用し得ることに関して説明する。
【００４３】
上記の説明では、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される絶縁ゲート型電界効果トランジスタについて説明した。しかしながら、この態様に限られず、チャネル長方向が、＜−１１０＞方向と垂直な＜００１＞方向に沿って配置される絶縁ゲート型電界効果トランジスタに対しても上記と同様に適用でき、同様の効果を得ることが可能である。
【００４４】
４−３−１．トランジスタのチャネル長方向＜００１＞方向について
図１１（ａ）に示すように、素子形成面の半導体基板（シリコン（Ｓｉ）基板）１０−１の面方位は、（１１０）面（Plane）である。
図１１（ｂ）に示すように、半導体基板１０−１の（１１０）面上に配置されるトランジスタＴｒのチャネル長方向は、＜−１１０＞方向（ノッチ（Notch）方向）と垂直な方向に沿った＜００１＞方向である。
【００４５】
４−３−２．チャネル長方向＜００１＞方向と＜−１１０＞方向の比較
次に、図１２を用いて、チャネル長方向＜００１＞方向と＜−１１０＞方向の比較について説明する。ここで、図中のLateralは上記のチャネル方向である＜−１１０＞方向であり、Verticalは＜００１＞方向である。図１２は、これらの２つの方向において、チャネル長Ｌ＝４０ｎｍ程度のｐＭＯＳ，ｎＭＯＳトランジスタのゲート電圧Ｖｄと、駆動電流Ｉｄとの関係を示すものである。
【００４６】
図示するように、このチャネル長Ｌ＝４０ｎｍ程度のｐＭＯＳ，ｎＭＯＳトランジスタにおいては、いずれも、Vertical＜００１＞方向の方が、Lateral＜−１１０＞方向よりも、トランジスタ特性が良いという結果が得られていることが分かる。
【００４７】
そのため、チャネル長方向が、＜−１１０＞方向と垂直な＜００１＞方向であっても、上記と同様に適用し、同様の効果を得ることができる。これは、図１２に示されているように、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの両方にとって、チャンネル方向＜００１＞と＜−１１０＞の性能比が常に〜１．１程度になっているからである。
【００４８】
以上のように、本発明者が、この発明に係る半導体装置およびその製造方法を発明するに至った面方位および応力に関する知見についての概要を説明した。
【００４９】
そこで、上記の知見を適用し、温度が上昇するほどキャリアの移動度を向上できる半導体装置およびその製造方法について提案する。以下、その半導体装置およびその製造方法に関する実施形態についてより具体的に説明する。
【００５０】
この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００５１】
［第１の実施形態（ライナー絶縁膜による応力印加の一例）］
まず、図１３乃至図２６を用いて、この発明の第１の実施形態に係る半導体装置およびその製造方法を説明する。
【００５２】
＜構成例＞
図１３および図１４を用いて、第１の実施形態に係る半導体装置の構成例について説明する。
図示するように、素子形成面が（１１０）面方位の半導体基板上に、複数のトランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）が隣接して配置されている。
【００５３】
さらに、複数のトランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）上を覆うように設けられ、正の膨張係数を有し、このトランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）に、動作熱によりチャネル長方向に沿って圧縮応力を加える第１ライナー絶縁膜１１−１が配置されている。
【００５４】
ｐ型ＭＯＳトランジスタ（ｐＭＯＳ１）は、素子形成面が（１１０）面方位の半導体基板１０−１上に、チャネル長方向が＜−１１０＞方向に沿って配置される。
【００５５】
ｐ型ＭＯＳトランジスタ（ｐＭＯＳ１）は、半導体基板１０−１上に設けられるゲート絶縁膜Ｇox、ゲート絶縁膜Ｇox上に設けられるゲート電極Ｇ、ゲート電極Ｇを挟むように半導体基板１０−１中に隔離して設けられるソースＳまたはドレインＤ、ゲート電極Ｇの側壁に設けられるスペーサ１５、およびコンタクト配線ＳＣ，ＤＣを備える。このｐ型ＭＯＳトランジスタは、導入されたｐ型の不純物であるホールをキャリアとする絶縁ゲート型電界効果トランジスタである。
【００５６】
ゲート絶縁膜Ｇoxは、例えば、熱酸化法によりシリコン酸化膜（ＳｉＯ２）等により形成される。
ゲート電極Ｇは、例えば、ポリシリコン（poly-Si）等により形成される。
ソースＳおよびドレインＤ（ｐ＋層）は、半導体基板１０−１中に、例えば、イオン注入法によりボロン（Ｂ）等のｐ型の不純物が導入され熱拡散されることにより形成される。導入されたｐ型の不純物は、キャリアとなるホールを放出する。
スペーサ１５は、例えば、シリコン窒化（ＳｉＮ）膜等により形成される。
コンタクト配線ＳＣ，ＤＣは、ソースＳおよびドレインＤ上における層間絶縁膜１７中に設けられる。また、コンタクト配線ＳＣ，ＤＣの一部は、素子分離絶縁膜ＳＴＩのフリンジ部分２０上に設けられる。
【００５７】
ｎ型ＭＯＳトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）のソースＳおよびドレインＤ（ｎ＋層）は、半導体基板１０−１中に、例えば、イオン注入法によりヒ素（Ａｓ）等のｎ型の不純物が導入され熱拡散されることにより形成される。導入されたｎ型の不純物は、キャリアとなる電子を放出する。
第１ライナー絶縁膜１１−１は、チャネル長方向に沿って配置されるトランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）のライナー絶縁膜である。例えば、第１ライナー絶縁膜１１−１は、正の膨張係数（正の膨張率）［△Ｖ／Ｖ／△Ｔ］（Ｖ：体積、Ｔ：温度、△Ｖ：体積変化）を有するシリコン窒化膜（ＳｉＮ膜）等により形成される。第１ライナー絶縁膜１１−１は、後述するように、ピエゾ材料を含んで形成されていても良い。
【００５８】
ここで、正の膨張係数とは、その体積が温度の上昇に伴って増大する割合をいう。例えば、本例での上記圧縮応力は、数〜数十［ＧPa］程度である。ここで、殆どの物質は、温度が上がると伸びるので、正の膨張係数を持っている。従って、正の膨張係数材料の選択肢が多い。膨張係数がなるべく大きく、デバイス性能に影響のない材料なら、どれでも本発明の第１ライナー絶縁膜１１−１の材料として適用可能であるといえる。例えば、シリコン酸化膜（ＳｉＯ２膜）に膨張係数が大きくなるような組成を加えた材料でも良い。第１ライナー絶縁膜１１−１のその他の形態としては、アモルファスでも良いし、上記ガラスセラミックスの組成を変化させた形態でも良い。さらに、シリコン酸化膜（ＳｉＯ２膜）系の他には、熱膨張係数が大きく、しかも弾性係数も大きな、例えば、酸化アルミニウム膜（Ａ１２Ｏ３膜）や窒化アルミニウム膜（ＡｌＮ膜）等を正膨張係数を有するライナー絶縁膜として使っても良い。
【００５９】
＜駆動動作の際の応力印加＞
次に、図１５および図１６を用いて、第１の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【００６０】
図示するように、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアであるホールまたは電子が移動することにより、ソースＳドレインＤ間に電流が流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【００６１】
そして、この動作熱が第１ライナー絶縁層１１−１に伝導すると、第１ライナー絶縁膜１１−１は、自身の正の膨張係数に従って膨張する。そのため、第１ライナー絶縁膜１１−１中には、伸びるように変位する歪み２８が発生し、その結果、チャネル領域ＣＨに、所望の圧縮応力ＣＳ（Compressive stress）を発生させる。この状態で、キャリアであるホールまたは電子を通過させて、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）を駆動させる。
【００６２】
ここで、図１７を用いて、この応力印加についてより詳しく説明する。この説明においては、トランジスタｐＭＯＳを一例に挙げ、ハッチングの図示を省略する。
【００６３】
図示するように、上記の電圧関係では、第１ライナー絶縁膜１１−１中に、自身の正の膨張係数に従って、伸びるように変位する歪み２８が発生する。すると、この発生した歪み２８によってゲート電極下の半導体基板１０−１があたかも破線１０´に示すように変位しようとする。その結果、トランジスタｐＭＯＳ１のチャネル領域ＣＨに、所望の圧縮応力ＣＳを発生させることができる。
【００６４】
このように、本例に係る構成によれば、半導体基板１０−１の温度が上昇して高温となった場合であっても、トランジスタのキャリアであるホールおよび電子の移動度を向上することができる。これは、例えば、上記２−２．２−３．における図５および図６に示す考察結果によれば、より明らかである。
【００６５】
また、本例の場合、コンタクト配線ＳＣ，ＤＣは、第１ライナー絶縁膜１１−１の一端および他端に接続して設けられる。そのため、コンタクト配線ＳＣ，ＤＣに発生した動作熱が、第１ライナー絶縁膜１１−１に直接伝導される点でも、キャリアの移動度の向上に対して有利であると言える。
【００６６】
尚、本例の説明のようなトランジスタの駆動動作に伴う発熱の場合に限らず、広くこのトランジスタを備えたＬＳＩが動作する際に発生する熱によっても同様の作用効果が得られることは勿論である。
【００６７】
＜作用効果＞
第１の実施形態に係る半導体装置およびその製造方法によれば、少なくとも以下（１）および（２）の効果が得られる。
【００６８】
（１）ＬＳＩの温度が室温から高温（例えば、２００℃程度）に上昇するほど、キャリアであるホールおよび電子の移動度を向上できる。
【００６９】
上記のように、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアであるホールおよび電子が移動することにより、ソースＳドレインＤ間に電流が流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【００７０】
そして、この動作熱が第１ライナー絶縁層１１−１に伝導すると、第１ライナー絶縁膜１１−１は、自身の正の膨張係数に従って膨張する。そのため、第１ライナー絶縁膜１１−１中には、伸びるように変位する歪み２８が発生し、その結果、チャネル領域ＣＨに、所望の圧縮応力ＣＳ（Compressive stress）を発生させる。この状態で、キャリアであるホールまたは電子を通過させて、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）を駆動させる。
【００７１】
このように、本例に係る構成によれば、半導体基板１０−１の温度が上昇して高温となった場合であっても、トランジスタのキャリアであるホールおよび電子の移動度を向上することができる。これは、例えば、上記２−２．２−３．における図５および図６に示す考察結果によれば、より明らかである。
【００７２】
また、本例の場合、コンタクト配線ＳＣ，ＤＣは、第１ライナー絶縁膜１１−１の一端および他端に接続して設けられる。そのため、コンタクト配線ＳＣ，ＤＣに発生した動作熱が、第１ライナー絶縁膜１１−１に直接伝導される点でも、キャリアの移動度の向上に対して有利であると言える。
【００７３】
尚、本例の説明のようなトランジスタの駆動動作に伴う発熱の場合に限らず、広くこのトランジスタを備えたＬＳＩが動作する際に発生する熱によっても同様の作用効果が得られることは勿論である。
【００７４】
（２）製造コストの低減に対して有利である。
ここで、例えば、シリコンゲルマ（ＳｉＧｅ）や歪みＳｉ等を用いた、いわゆる歪み半導体基板を用いた場合には、製造プロセスや製造装置が増えるため、製造コストが増大する傾向にある。
【００７５】
一方、本例では、かかる歪み半導体基板を用いる必要がなく、（１１０）面方位が同じシリコン基板１０−１だけを用いるため、製造プロセスや製造装置を低減でき、製造コストの低減に対して有利である。
【００７６】
また、歪みＳｉ等を用いた上記歪み半導体基板では、結晶格子の欠陥等が多い点で不利である。一方、本例では、かかる歪み半導体基板を用いる必要がなく、（１１０）面方位が同じシリコン基板１０−１だけを用いることで、結晶格子の欠陥を低減できる。そのため、素子の信頼性の向上に対して有利である。
【００７７】
［第２の実施形態（ライナー絶縁膜が素子分離絶縁膜上にも面一に配置される一例）］
次に、第２の実施形態に係る半導体装置およびその製造方法について、図１８乃至図２０を用いて説明する。この第２の実施形態は、第１ライナー絶縁膜１１−１が、素子領域および素子分離領域にわたって面一に配置される一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７８】
＜構成例＞
図１８および図１９を用いて、第２の実施形態に係る半導体装置の構成例について説明する。図示するように、本例に係る半導体装置は、第１ライナー絶縁膜１１−１が、チャネル長方向に沿って、素子領域ＡＡだけでなく、素子領域ＡＡおよび素子分離領域にわたって面一に配置される点で、上記第１の実施形態と相違する。換言すれば、本例の構成は、素子分離絶縁膜ＳＴＩ上にも、第１ライナー絶縁膜１１−１が面一に配置される点で、第１の実施形態と相違する。
【００７９】
素子分離絶縁膜ＳＴＩ上に配置される第１ライナー絶縁膜１１−１は、上記と同様に、正の膨張係数を有し、例えば、ＳｉＮ膜等により形成される。
【００８０】
さらに、第１ライナー絶縁膜１１−１と同じ材料で、素子分離絶縁膜ＳＴＩを埋め込み形成しても良い。上記のような構成とすれば、駆動動作時において素子分離絶縁膜ＳＴＩも膨張し、チャネルＣＨに圧縮応力ＣＳを加えることができる点で、移動度の増大に対して更に効果的である。
【００８１】
＜駆動動作の際の応力印加＞
次に、図２０を用いて、第２の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアであるホールまたは電子が移動することにより、ソースＳドレインＤ間に電流が流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【００８２】
そして、この動作熱が第１ライナー絶縁層１１−１に伝導すると、第１ライナー絶縁膜１１−１は、自身の正の膨張係数に従って膨張する。そのため、第１ライナー絶縁膜１１−１中には、伸びるように変位する歪み２８が発生する。この際、本例では、素子分離絶縁膜ＳＴＩ上に配置された第１ライナー絶縁膜１１−１にも、同様な歪み２８を発生させることができる点で、上記第１の実施形態と相違する。
【００８３】
さらに、第１ライナー絶縁膜１１−１と同じ材料で、素子分離絶縁膜ＳＴＩを埋め込み形成されているため、駆動動作時において素子分離絶縁膜ＳＴＩも膨張し、チャネルＣＨに圧縮応力ＣＳを加えることができる
その結果、チャネル領域ＣＨに、より大きな圧縮応力ＣＳを発生させる。この状態で、キャリアであるホールまたは電子を通過させて、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）を駆動させることができる。
【００８４】
このように、本例に係る構成によれば、半導体基板１０−１の温度が上昇して高温となった場合であっても、トランジスタのキャリアであるホールおよび電子の移動度をより向上することができる点で有利である。
【００８５】
＜製造方法＞
本例に係る製造方法の説明に関しては、詳細な図示は省略するが、チャネル長方向に沿って、形成したトランジスタ（ｐＭＯＳ１、ｎＭＯＳ１、ｎＭＯＳ２）上を覆うように、素子領域および素子分離領域にわたって、例えば、ＣＶＤ法等を用いて、正の膨張係数を有するＳｉＮ膜を面一に形成するだけでよい。即ち、形成した上記ＳｉＮ膜を、素子領域ＡＡ上のみ残存させるようにパターン形成する必要がない。そのため、製造工程を削減でき、製造コストの低減に対してより有利である。
【００８６】
また、同じ正の膨張係数を持つ材料でＳＴＩを埋め込んでも良い事も、製造コストの低減に対してより有利である。
【００８７】
＜作用効果＞
第２の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【００８８】
さらに、本例に係る半導体装置は、第１ライナー絶縁膜１１−１が、チャネル長方向に沿って、素子領域ＡＡだけでなく、素子領域ＡＡおよび素子分離領域にわたって面一に配置される点で、上記第１の実施形態と相違する。換言すれば、本例の構成は、素子分離絶縁膜ＳＴＩ上にも、第１ライナー絶縁膜１１−１が面一に配置される。
【００８９】
そして、動作熱が第１ライナー絶縁層１１−１に伝導すると、第１ライナー絶縁膜１１−１は、自身の正の膨張係数に従って膨張する。この際、本例では、素子分離絶縁膜ＳＴＩ上に配置された第１ライナー絶縁膜１１−１にも、同様な歪み２８を発生させることができる。その結果、チャネル領域ＣＨに、より大きな圧縮応力ＣＳを発生させることができる。このように、本例に係る構成によれば、半導体基板１０−１の温度が上昇して高温となった場合であっても、トランジスタのキャリアであるホールおよび電子の移動度をより向上することができる点で有利である。
【００９０】
加えて、製造方法に関しては、チャネル長方向に沿って、形成したトランジスタ（ｐＭＯＳ１、ｎＭＯＳ１、ｎＭＯＳ２）上を覆うように、素子領域および素子分領域にわたって、例えば、ＣＶＤ法等を用いて、正の膨張係数を有するＳｉＮ膜を面一に形成するだけでよい。即ち、形成した上記ＳｉＮ膜を、素子領域ＡＡ上のみ残存させるようにパターン形成する必要がない。そのため、製造工程を削減でき、製造コストの低減に対してより有利である。
【００９１】
［第３の実施形態（ライナー絶縁膜（負の膨張係数）による引張り応力の印加）］
次に、第３の実施形態に係る半導体装置について、図２１および図２２を用いて説明する。この第３の実施形態は、素子形成面が（１１０）面の基板上に配置された、負の膨張係数を有する第２ライナー絶縁膜１１−２により、チャネル領域に引張り応力を印加する一例に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９２】
＜構成例＞
図２１を用いて、第３の実施形態に係る半導体装置の構成例について説明する。
図示するように、第３の実施形態に係る半導体装置は、チャネル幅方向に沿って、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）上を覆うように設けられ、負の膨張係数を有し、このトランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）に、動作熱によりチャネル幅方向に沿って引張り応力を加える第２ライナー絶縁膜１１−２を更に備える点で、上記第１の実施形態と相違する。ここで、負の膨張係数（負の膨張率）［△Ｖ／Ｖ／△Ｔ］（Ｖ：体積、Ｔ：温度、△Ｖ：体積変化）とは、その体積が温度の上昇に伴って低減する割合をいう。例えば、第２ライナー絶縁膜１１−２の膨張係数は、例えば、−８×１０−６／Ｋ程度である。
【００９３】
第２ライナー絶縁膜１１−２は、本例の場合、例えば、アモルファスマトリックス層１８と、アモルファスマトリックス層１８中に散在された結晶体１９とを有するガラスセラミックス層により形成される。このガラスセラミックス層の組成は、Ｌｉ２Ｏ−Ａｌ２Ｏ３−ＳｉＯ２−ＴｉＯ２の四つの組成を組み合わせでガラス状態になれる組成であればどれでも良い。上記結晶体１９が負の膨張係数を有し、アモルファスマトリックス層１８が正の膨張係数を有している。そのため、第２ライナー絶縁膜１１−２全体中に占める割合は、アモルファスマトリックス層１８よりも、結晶体１９の方が大きいことが望ましい。
【００９４】
負の膨張係数を有する絶縁材料としては、例えば、ＨｆＷ２Ｏ２層等がある。
【００９５】
＜駆動動作の際の応力印加＞
次に、図２２を用いて、第３の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアである電子およびホールが移動することにより、ソースＳドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【００９６】
そして、この動作熱が、第２ライナー絶縁層１１−２に伝導すると、第２ライナー絶縁膜１１−２は、自身の負の膨張係数に従って収縮し、収縮する変位を伴う歪２８−２を生じる。
【００９７】
その結果、チャネル領域ＣＨには、チャネル幅方向＜００１＞に沿った引張り応力ＴＳ（Tensile Stress）による一軸方向の応力を印加することができる。
【００９８】
よって、半導体基板１０−１等の温度が上昇して高温となった場合であっても、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタの導電型にかかわらず、キャリアの移動度をより向上することができる点で有利である。
【００９９】
このように、本例のような応力が、トランジスタの導電型にかかわらず移動度の向上に対して有利であることは、例えば、上記４−１．における図９に示す考察結果によれば、明らかである。
【０１００】
尚、この負の膨張係数を有する第２ライナー絶縁膜１１−２の製造方法に関しては、後の第４の実施形態において詳細に説明する。
【０１０１】
＜作用効果＞
第３の実施形態に係る半導体装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、必要に応じ、本例の形態を適用することが可能である。
【０１０２】
［第４の実施形態（ライナー絶縁膜（正、負の膨張係数）による二軸方向の応力）］
次に、第４の実施形態に係る半導体装置およびその製造方法について、図２３乃至図３３を用いて説明する。この第４の実施形態は、素子形成面が（１１０）面の基板上に配置された、正および負の膨張係数を有する第１，第２ライナー絶縁膜１１−１，１１−２により、チャネル領域に二軸方向の応力を印加するものに関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１０３】
＜構成例＞
図２３および図２４を用いて、第４の実施形態に係る半導体装置の構成例について説明する。
図示するように、第４の実施形態に係る半導体装置は、チャネル幅方向＜００１＞に沿って、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）上を覆うように設けられ、負の膨張係数を有し、このトランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）に、動作熱によりチャネル幅方向に沿って引張り応力を加える第２ライナー絶縁膜１１−２を更に備える点で、上記第１の実施形態と相違する。
【０１０４】
第２ライナー絶縁膜１１−２は、本例の場合、例えば、アモルファスマトリックス層１８と、アモルファスマトリックス層１８中に散在された結晶体１９とを有するガラスセラミックス層により形成される。このガラスセラミックス層の組成は、Ｌｉ２Ｏ−Ａｌ２Ｏ３−ＳｉＯ２−ＴｉＯ２の四つの組成を組み合わせでガラス状態になれる組成であればどれでも良い。上記結晶体１９が負の膨張係数を有し、アモルファスマトリックス層１８が正の膨張係数を有している。そのため、第２ライナー絶縁膜１１−２全体中に占める割合は、アモルファスマトリックス層１８よりも、結晶体１９の方が大きいことが望ましい。
【０１０５】
負の膨張係数を有する絶縁材料としては、例えば、ＨｆＷ２Ｏ２層等がある。
【０１０６】
＜駆動動作の際の応力印加＞
次に、図２５および図２６を用いて、第４の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアである電子およびホールが移動することにより、ソースＳドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【０１０７】
そして、この動作熱が、第１ライナー絶縁層１１−１に伝導すると、第１ライナー絶縁膜１１−１は、自身の正の膨張係数に従って膨張し、伸びる変位を伴う歪２８−１を生じる。それに加えて、本例の場合には、動作熱が、第２ライナー絶縁層１１−２に伝導することにより、第２ライナー絶縁膜１１−２は、自身の負の膨張係数に従って収縮し、収縮する変位を伴う歪２８−２を生じる。
【０１０８】
その結果、チャネル領域ＣＨには、チャネル長方向に沿った圧縮応力ＣＳおよびチャネル幅方向＜００１＞に沿った引張り応力ＴＳ（Tensile Stress）による二軸方向の応力を同時に印加することができる。
【０１０９】
よって、半導体基板１０等の温度が上昇して高温となった場合であっても、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタの導電型にかかわらず、キャリアの移動度をより向上することができる点で有利である。
【０１１０】
このように、本例のような応力が、トランジスタの導電型にかかわらず移動度の向上に対して有利であることは、例えば、上記４−１．における図９に示す考察結果によれば、明らかである。
【０１１１】
＜製造方法＞
次に、図２７乃至図３３を用いて、第４の実施形態に係る半導体装置の製造方法を説明する。この説明においては、図２７に示すタイミングチャートに則して説明する。
【０１１２】
まず、図２８に示すように、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）上に、第１ライナー絶縁膜１１−１を形成する。続いて、第１ライナー絶縁膜１１−１上に、例えば、ＣＶＤ法等を用いて、チャネル幅方向に沿ってパターン形成したシリコン酸化膜（ＳｉＯ２膜）２１を形成する。
【０１１３】
続いて、図２９に示すように、シリコン酸化膜２１中に、例えば、イオン注入法により、リチウム（Ｌｉ），アルミニウム（Ａｌ），チタン（Ｔｉ）等のイオンによる結晶種２３を注入する。
【０１１４】
続いて、図３０に示すように、時刻ｔ１〜ｔ２の間、例えば、酸素雰囲気中において、温度Ｔ１（例えば、１０００℃程度）で時間Δｔ１（例えば、１０分程度）の間熱処理することによって、シリコン酸化膜２１を、ガラス状態（アモスファス状態）にする。
【０１１５】
続いて、時刻ｔ２の際に、降温速度α１において温度Ｔ２（例えば、６００℃程度）まで冷却する。ここで、上記速度α１はできるだけ大きい（速い）ほうが望ましい。
【０１１６】
続いて、図３１に示すように、時刻ｔ３〜ｔ４の間、上記ガラス状態のシリコン酸化膜２１を、例えば、温度Ｔ２（例えば、６００℃程度）において時間Δｔ２（例えば、５分間程度）のアニ−ルする。そして、上記シリコン酸化膜２１におけるアモルファスマトリックス層１８中に、高密度に結晶核２５を析出させる。ここで、上記結晶核２５の大きさは、例えば、数ｎｍ（ナノメータ）程度である。
【０１１７】
さらに、上記工程（時刻ｔ３〜ｔ４）において、熱処理を行う温度は、結晶核２５が最も速く析出される温度Ｔ２（この実施形態では６００℃）であることが望ましい。即ち、図３３中の実線３１に示すように、温度Ｔ２の時に結晶核２５が析出する速度が、最も速い速度Ｖ１であるため、短時間で高密度の結晶核２５が形成される。
【０１１８】
続いて、時刻ｔ４の際に、上記結晶核２５を備えたアモルファスマトリックス層１８を、昇温速度α２において温度Ｔ３（例えば、６５０℃程度）まで上昇させる。ここで、昇温速度α２は、上記結晶核２５の不均一な成長を防止するために、大きい（速い）方が望ましい。
【０１１９】
続いて、図３２に示すように、時刻ｔ５〜ｔ６の間、上記結晶核２５を備えたアモルファスマトリックス層１８を、例えば、温度Ｔ３（例えば、６５０℃程度）において時間Δｔ３（例えば、１０分間程度）の間アニ−ルすることによって、上記結晶核２５を成長させ、結晶体１９を形成する。同時に、上記結晶核２５を成長させて結晶体１９を形成することによって、アモルファスマトリックス層１８中に上記イオン注入工程により注入されたイオン（結晶種）２３を十分に析出させる。結果、アモルファスマトリックス層１８と結晶体１９とを備えたガラスセラミックス層を備える第２ライナー縁膜１１−２を形成することができる。ここで、上記結晶体１９の大きさは、例えば、数ｎｍ〜数十ｎｍ程度である。
【０１２０】
さらに、上記工程（時刻ｔ５〜ｔ６）において、アニ−ルを行う温度は、結晶核２５が最も速く成長する温度Ｔ３であることが望ましい。即ち、図３３中の実線３２に示すように、温度Ｔ３の時に結晶核２５が成長する速度が、最も早く成長する速度Ｖ２となり、短時間で結晶核２５が成長する。
【０１２１】
尚、図３３中の実線３１、３２との囲まれた領域３３でアニ−ルをすることは望ましくない。領域３３では、結晶核２５の密度も低くなり、成長も十分にできないためである。
【０１２２】
続いて、時刻ｔ６の際に、第１素子分離絶縁膜１１−１を、降温速度α３で室温程度にまで冷却する。ここで、速度α３は結晶成長で生じた内部応力を緩和するために、できるだけ小さい（遅い）方が望ましい。
【０１２３】
以上の工程により、ガラスセラミックス（pyroceramics）層により形成された第２ライナー絶縁膜１１−２を製造することができる。尚、この実施形態に示したガラスセラミックスの組成は、一例であり、例えば、Ｌｉ２Ｏ−Ａｌ２Ｏ３−ＳｉＯ２−ＴｉＯ２等の組み合わせでアモルファス状態になれる組成であればどれでも良い。
【０１２４】
続いて、図示は省略するが、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）上を覆うように層間絶縁膜１７を形成する。続いて、ソースＳおよびドレインＤ上における層間絶縁膜１７中に、コンタクトホールを形成し、このコンタクトホール中に例えば、ポリシリコン層等を埋め込むことにより、コンタクト配線ＳＣ、ＤＣを形成する。上記コンタクトホールを形成する際、その一部が、第１素子分離絶縁膜１１−１におけるフリンジ部分２０に接するように形成することが望ましい。
【０１２５】
以上の製造方法により、第４の実施形態に係る半導体装置を形成する。
＜作用効果＞
第４の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、本例によれば、少なくとも下記（３）乃至（７）の効果が得られる。
【０１２６】
（３）トランジスタの導電型にかかわらずキャリアの移動度をより向上できる。
第４の実施形態に係る半導体装置は、チャネル幅方向＜００１＞に沿って、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）上を覆うように設けられ、負の膨張係数を有し、このトランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）に、動作熱によりチャネル幅方向に沿って引張り応力を加える第２ライナー絶縁膜１１−２を更に備える。
【０１２７】
そのため、動作熱が、第１ライナー絶縁層１１−１に伝導すると、第１ライナー絶縁膜１１−１は、自身の正の膨張係数に従って膨張し、伸びる変位を伴う歪２８−１を生じる。それに加えて、動作熱が、第２ライナー絶縁層１１−２に伝導することにより、第２ライナー絶縁膜１１−２は、自身の負の膨張係数に従って収縮し、収縮する変位を伴う歪２８−２を生じる。
【０１２８】
その結果、チャネル領域ＣＨには、チャネル長方向に沿った圧縮応力ＣＳおよびチャネル幅方向＜００１＞に沿った引張り応力ＴＳ（Tensile Stress）による二軸方向の応力を同時に印加することができる。
【０１２９】
よって、半導体基板１０等の温度が上昇して高温となった場合であっても、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタの導電型にかかわらず、キャリアの移動度をより向上することができる点で有利である。
【０１３０】
このように、本例のような応力が、トランジスタの導電型にかかわらず移動度の向上に対して有利であることは、例えば、上記４−１．における図９に示す考察結果によれば、明らかである。
【０１３１】
（４）トランジスタの最適な移動度を選択できる。
チャネル領域ＣＨに加えられる圧縮応力ＣＳおよび引張り応力ＴＳの大きさは、第１，第２ライナー絶縁膜１１−１，１１−２の、例えば、体積等に比例して増大する。
【０１３２】
そのため、例えば、第１，第２ライナー絶縁膜１１−１，１１−２を形成する際（例えば、図３７）等に、シリコン酸化膜２１の体積を制御し、最適な体積等を選択することによって、トランジスタの最適な移動度を選択できる点で有利である。
【０１３３】
（５）熱工程を適切に選択することにより、幅広い範囲で第２ライナー絶縁膜１１−２の膨張係数の制御が可能であるため、実際のデバイス動作に最適な負の膨張係数を選択できる。
【０１３４】
図２７に示したように、第２ライナー絶縁膜１１−２は、結晶核２５が形成される実線３１で示す温度領域と、結晶核２５が成長する実線３２で示す温度領域との二つの温度領域を備えている。そのため、例えば、実線３１で示す温度領域では低い温度で熱処理をし、実線３２で示す温度領域では結晶核の成長速度が最も速い温度Ｔ３で熱処理をすると、膨張係数の比較的低い第２素子分離絶縁膜１１−２を形成できる。
【０１３５】
このように、上記熱処理工程（図２８−図３２）の際に、上記実線３１、３２で示す温度領域の温度（例えば、Ｔ２、Ｔ３）、時間（例えば、Δｔ２、Δｔ３）を多様に組み合わせて選択できることにより、密度および大きさが多様な結晶体１９及びアモルファスマトリックス層１８を形成できる。そのため、膨張係数のマージンを拡大でき、容易に目的の膨張係数を有した第２ライナー絶縁膜１１−２を形成できる点で有利である。
【０１３６】
また、上記イオン注入工程（図２９）の際に、結晶種２３の種類・組成・注入量等を選択することによって、必要な膨張係数を制御することも可能である。
【０１３７】
上記のように、組成等が同様であっても、熱処理工程（図２８−図３２）やイオン注入工程（図２９）の際に、最適なものを多様に選択することができるため、目的に応じて幅広い範囲での膨張係数の制御が可能である。
【０１３８】
（６）より具体的には、例えば、温度Ｔ２、Ｔ３、時間Δｔ２＞時間Δｔ３を選択することにより、負の膨張係数が大きく、大きな引張り応力ＴＳを加えることができる第２ライナー絶縁膜１１−２を形成することができる。
【０１３９】
チャネル領域ＣＨにより大きな引張り応力を加えるライナー絶縁層として働く一観点としては、負の膨張係数がより大きいことがある。そのためには、結晶体１９がより高密度で緻密に形成されていることが望ましい。ここで、時間Δｔ２を大きく取ると結晶核２５が形成する密度を高くでき、時間Δｔ３を大きくとると１つの結晶核２５を大きく成長させて大きな結晶体１９を形成できる。
【０１４０】
よって、この実施形態のように温度Ｔ２、Ｔ３を選択した場合は、温度Ｔ２、Ｔ３のいずれも結晶核の形成速度・成長速度が最も早い温度であるから（図３２）、時間Δｔ２が時間Δｔ３よりも大きく（時間Δｔ２＞時間Δｔ３）することにより、結晶体１９が高密度で緻密に形成されたガラスセラミックスの第１素子分離絶縁層１１−１を形成することができる。時間Δｔ２が小さすぎると結晶核２５の密度が低下して、結晶体１９を緻密に形成できない。一方、時間Δｔ３が大き過ぎると、１つの結晶核２５が大きく成長しすぎてストレスによるクラックが生じる可能性がある。
【０１４１】
そのため、第２ライナー絶縁膜１１−２中に占める割合を、アモルファスマトリックス層１８よりも結晶体１９方がより大きくなるように形成できる。結果、第２素子分離絶縁膜１１−２の全体の膨張係数を負とさせ、負の膨張係数をより大きくできる点で有利である。
【０１４２】
（７）結晶核２５の成長を均一にして、第２ライナー絶縁膜１１−２が加える引張り応力ＴＳを均一化できる。
【０１４３】
速度α２をできるだけ大きく（速く）することによって、アモルファスマトリックス層１８の温度を結晶核２５が最も速く成長する温度Ｔ３に速く到達して温度の不均一を防止し、結晶核２５それぞれが成長する時刻を均一にできる。そのため、結晶核２５を均一に成長させて結晶体１９の粒径を均一にでき、第２素子分離絶縁膜１１−２が加える引張り応力ＴＳを均一化できる点で有利である。
【０１４４】
［第５の実施形態（ピエゾ材料によるライナー絶縁膜の応力印加））］
次に、第５の実施形態に係る半導体装置およびその製造方法について、図３４乃至図３５を用いて説明する。この第５の実施形態は、正の膨張係数を有する第１ライナー絶縁膜として、ピエゾ材料を適用した一例に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１４５】
＜構成例＞
図３４および図３５を用いて、第５の実施形態に係る半導体装置の構成例について説明する。
図示するように、第５の実施形態に係る半導体装置は、第１ライナー絶縁膜として、トランジスタ（ｐＭＯＳ１）に対してピエゾ材料（piezomaterials：圧電材料）１１−１Ｂが配置される点で、上記第１の実施形態と相違する。本例では、ピエゾ材料の一例として、例えば、ＢａＴｉＯ３（酸化チタンバナジウム）層により形成されている。本例に係る第１ライナー絶縁膜１１−１Ｂは、電界が印加された場合に、その電界方向に沿って伸びるように変位するピエゾ材料（圧電材料）である。
【０１４６】
＜駆動動作の際の応力印加＞
次に、第５の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。この説明においては、図面による詳細な説明を省略する。
上記と同様に、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）の駆動動作時には、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアである電子およびホールが移動することにより、ソースＳドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【０１４７】
そして、この動作熱が、第１ライナー絶縁層１１−１Ａ，１１−１Ｂに伝導すると、第１ライナー絶縁膜１１−１Ａは、自身の正の膨張係数に従って膨張し、伸びる変位を伴う歪２８を生じる。
【０１４８】
加えて、トランジスタ（ｐＭＯＳ１）のソース電圧Ｖｓ、ドレイン電圧Ｖｄにより、チャネル長方向に沿ったコンタクト配線ＳＣ、ＤＣ間には、電界が発生する。この際に発生した電界によって、第１ライナー絶縁膜１１−１Ｂ中の電気双極子が電界方向に揃えられることによって、第１ライナー絶縁膜１１−１Ｂ中のグレインのそれぞれが微小にこの電界方向に沿って伸びることになる。従って、電界が印加された第１ライナー絶縁膜１１−１Ｂには、電界方向に沿って伸びるように変位する歪みが発生する（逆圧電効果）。
【０１４９】
その結果、チャネル領域ＣＨには、チャネル長方向＜−１１０＞に沿った圧縮応力ＣＳを印加することができ、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）のキャリアの移動度を向上することができる。本例では、第１ライナー絶縁膜１１−１Ｂの逆圧電効果によって発生する歪みによって、トランジスタ（ｐＭＯＳ１）の移動度を更に向上できる点で有利である。
【０１５０】
本例に係る構成およびその変形例
１．ｎ型とｐ型のいずれの導電型に対しても、ピエゾ材料１１−１Ｂを適用できる。
【０１５１】
２．本例のように、ｐ型トランジスタ（ｐＭＯＳ１）のみにピエゾ材料１１−１Ｂを配置し、ｎ型トランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）には正膨張係数材料を配置するように、それぞれを使い分けでも良い。
【０１５２】
３．上記２．と反対に、ｎ型トランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）にピエゾ材料１１−１Ｂを配置し、ｐ型トランジスタ（ｐＭＯＳ１）に正膨張係数材料を使っても良い。
【０１５３】
４．上記１．から３．までの構造のいずれを選ぶかは、実際のデバイスによって違い、全体チップの最適化の観点から選択すれば良い。
【０１５４】
＜製造方法＞
製造方法に関しては、第１ライナー絶縁膜１１−１Ｂを、ピエゾ材料（piezomaterials：圧電材料）であるＢａＴｉＯ３（酸化チタンバナジウム）層により形成する点で、上記第１の実施形態と相違する。
【０１５５】
このＢａＴｉＯ３層を形成する製造工程に関しては、まず、ＢａＯ粉末とＴｉＯ２粉末とを１：１程度で混ぜた後、この混合粉末を、例えば、１１００℃程度で２時間程度シンターリングを行う。さらに、エタノール溶液で２４時間ボールミリングすることによって、両成分が均一に混ざった混合粉末を形成する。この混合粉末に、例えば、１０Ｍｐａ程度の高圧を印加してペレットを形成するする。その後、このペレットを、例えば、１３５０℃程度の温度で２時間程度焼結させる。
【０１５６】
そして、この焼結体をターゲットとして、例えば、rf磁気スパッタリング（sputtering）法等を用いることにより、ゲート電極Ｇ上、スペーサ１５上にＢａＴｉＯ３層を蒸着させ、第１ライナー絶縁膜１１−１Ｂを形成する。このrf磁気スパッタリング工程は、例えば、７００℃程度で雰囲気はＡｒ：Ｏ２＝４：１、チャンバー内の圧力は２０ｍＴorr程度で行う。上記製造工程により形成したＢａＴｉＯ３層においても、５Ｇｐａ程度の応力を発生させることができる。
【０１５７】
ＢａＴｉＯ３層のその他の製造方法
ＢａＴｉＯ３層のその他の製造方法に関しては、まず、バリウムアセテトとTitanium tetra n-butoxideを、Ｂａ／Ｔｉの混合比が１：１となるようにメタノール溶液の中に溶解する。そして、この際に酢酸を触媒として用い、有機反応させることでゾル溶液を形成する。
【０１５８】
続いて、このゾル溶液をゲート電極Ｇ上、スペーサ１５上に、例えば、スピン塗布方法等を用いて塗布する。それから、例えば、７００℃程度で４０分間程度アニールすることで、ＢａＴｉＯ３層を形成し、第１ライナー絶縁膜１１−１Ｂを形成する。上記製造工程により形成したＢａＴｉＯ３層においても、５Ｇｐａ程度の応力を発生させることができる。この製造方法によれば、製造コストの低減に対して有利である。
【０１５９】
尚、ピエゾ材料およびその製造方法に関しては、本例に場合に限られず、必要に応じ、その他のピエゾ材料を適用できる。
【０１６０】
［第６の実施形態（素子分離膜による応力印加の一例）］
次に、第６の実施形態に係る半導体装置およびその製造方法について、図３６乃至図３９を用いて説明する。この実施形態は、素子分離絶縁膜によって応力を更に印加する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１６１】
＜構成例＞
図３６および図３９を用いて、第６の実施形態に係る半導体装置の構成例について説明する。
図示するように、第６の実施形態に係る半導体装置は、正の膨張係数を有し、チャネル幅方向に沿った素子分離領域においてトランジスタを挟むように配置された、第１素子分離絶縁膜１４−１を更に備える点で、上記第１の実施形態に係る半導体装置と相違する。
【０１６２】
第１素子分離絶縁膜１４−１は、本例の場合、正の膨張係数を有するシリコン酸化膜（ＳｉＯ２膜）により形成されている。ここで、殆どの物質は、上記のように温度が上がると伸びるので、正の膨張係数を持っている。従って、正の膨張係数材料の選択肢が多い。膨張係数がなるべく大きく、デバイス性能に影響のない材料なら、どれでも本例の第１素子分離絶縁膜１４−１の埋め込み材として適用可能であるといえる。既存の素子分離絶縁膜ＳＴＩ埋め込み材が、シリコン酸化膜（ＳｉＯ２膜）であることを考えると、本例のように、シリコン酸化膜（ＳｉＯ２膜）に膨張係数が大きくなるような組成を加えた方が最善の解決策であると思われる。埋め込み材料のその他の形態としては、アモルファスでも良いし、上記ガラスセラミックスの組成を変化させた形態でも良い。さらに、シリコン酸化膜（ＳｉＯ２膜）系の他には、熱膨張係数が大きく、しかも弾性係数も大きな、例えば、酸化アルミニウム膜（Ａ１２Ｏ３膜）や窒化アルミニウム膜（ＡｌＮ膜）等を正膨張係数埋め込み材として使っても良い。
【０１６３】
＜駆動動作の際の応力印加＞
次に、図３８および図３９を用いて、第６の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアである電子およびホールが移動することにより、ソースＳドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【０１６４】
そして、この動作熱が、第１ライナー絶縁層１１−１に伝導すると、第１ライナー絶縁膜１１−１は、自身の正の膨張係数に従って膨張し、伸びる変位を伴う歪２８を生じ、チャネルＣＨに圧縮応力を印加することができる。
【０１６５】
加えて、この動作熱が、第１素子分離絶縁膜１４−１に伝導すると、第１素子分離絶縁膜１４−１は、自身の正の膨張係数に従って膨張し、伸びる変位により圧縮応力ＣＳを発生する。そのため、チャネルＣＨに第１素子分離絶縁膜１４−１による圧縮応力ＣＳを更に印加することができ、応力を増大できる。
【０１６６】
そのため、キャリアの移動度を更に増大できる点でさらに有利である。
【０１６７】
＜製造方法＞
製造方法に関しては、例えば、まず、半導体基板１０−１表面上まで素子分離用の溝を形成する。続いて、上記素子分離用の溝中に、絶縁材料を埋め込む際に、例えば、正の膨張係数を有するように組成を選択したシリコン酸化膜（ＳｉＯ２膜）を埋め込み、本例に係る第１素子分離絶縁膜１４−１を形成する。
【０１６８】
その他、この工程の際に、膨張係数がなるべく大きく、デバイス性能に影響のないその他の絶縁材料を、第１素子分離絶縁膜１４−１の埋め込み材として適用することが可能である。例えば、アモルファスでも良いし、上記ガラスセラミックスの組成を変化させた形態や、シリコン酸化膜（ＳｉＯ２膜）系の他に、熱膨張係数が大きく、しかも弾性係数も大きな、例えば、酸化アルミニウム膜（Ａ１２Ｏ３膜）や窒化アルミニウム膜（ＡｌＮ膜）等を正膨張係数埋め込み材として使っても良い。
【０１６９】
＜作用効果＞
第６の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【０１７０】
さらに、本例に係る半導体装置は、正の膨張係数を有し、チャネル幅方向に沿った素子分離領域においてトランジスタを挟むように配置された、第１素子分離絶縁膜１４−１を更に備えている。
【０１７１】
そして、動作熱が、第１素子分離絶縁膜１４−１に伝導すると、第１素子分離絶縁膜１４−１は、自身の正の膨張係数に従って膨張し、伸びる変位により圧縮応力ＣＳを発生する。そのため、チャネルＣＨに第１素子分離絶縁膜１４−１による圧縮応力ＣＳを更に印加することができ、応力を増大できる。そのため、本例では、キャリアの移動度を更に増大できる点でさらに有利である。
【０１７２】
［変形例（知見に基づくその他の一例）］
ピエゾ材料を適用する一例について、上記第５の実施形態を一例に挙げて説明した。しかしながら、これに限られず、本発明者が得た知見を逸脱しない範囲内で、以下のように、種々変形することができる。
【０１７３】
変形例１
図示は省略するが、第５の実施形態の正膨張係数材料を、全てピエゾ材料１１−１Ｂに入れ替えても良い。
【０１７４】
本例に係る構成によれば、第１ライナー絶縁膜１１−１Ｂが、トランジスタの駆動動作の際のコンタクト配線ＳＣ、ＤＣ間に発生した電界によって、伸びるように変位する歪み（逆圧電効果）による応力を加えることができる。この点で、キャリアの移動度の向上に対してさらに有利である。
【０１７５】
変形例２
図４０に示すように、素子分離絶縁膜ＳＴＩの上に、トランジスタを挟むように、ピエゾ材料１１−１Ｂを配置する。
【０１７６】
図４１に示すように、本例に係る構成によれば、ピエゾ材料１１−１Ｂが、トランジスタの駆動動作の際のコンタクト配線ＳＣ、ＤＣ間に発生した電界によって、伸びるように変位する歪み（逆圧電効果）による応力を加えることができる。この点で、キャリアの移動度の向上に対してさらに有利である。また、正膨張係数材料とピエゾ材料を、具体的な回路にしたがって、上記のように組み合わせる事によって、細かく応力制御ができ、回路動作の最適化を最大限図る事に有利である。
【０１７７】
変形例３
図４２に示すように、ｎＭＯＳトランジスタに正膨張係数ライナー材料を適応し、ｐＭＯＳトランジスタにピエゾ材料１１−１Ｂをライナーとして配置する。或いは、その逆に、ｎＭＯＳトランジスタにピエゾ材料１１−１Ｂをライナーとして適応し、ｐＭＯＳトランジスタに正膨張係数ライナー材料を配置する。
【０１７８】
図４３に示すように、本例に係る構成によれば、ピエゾ材料１１−１Ｂが、トランジスタの駆動動作の際のコンタクト配線ＳＣ、ＤＣ間に発生した電界によって、伸びるように変位する歪み（逆圧電効果）による応力を加えることができる。この点で、キャリアの移動度の向上に対してさらに有利である。また、正膨張係数材料とピエゾ材料を、具体的な回路にしたがって、上記のように組み合わせる事によって、回路動作の最適化を図る事に有利である。
【０１７９】
次に、素子形成面として異なる面方位が組み合わされた半導体基板（ハイブリッド（Hybrid）基板）に関して、３つの実施形態（第７乃至第９の実施形態）を例に挙げて説明する。
【０１８０】
［第７の実施形態（ハイブリッド基板の一例）］
第７の実施形態に係る半導体装置について、図４４乃至図５６を用いて説明する。この第７の実施形態は、素子形成面が（１１０）面方位および（１００）面方位のハイブリッド基板の一例に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１８１】
＜構成例＞
図４４および図４５を用いて、第７の実施形態に係る半導体装置の構成例について説明する。図示するように、素子形成面が（１００）面方位および（１１０）面方位のシリコン基板上に、複数のトランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）が隣接して配置される。
【０１８２】
ｐＭＯＳトランジスタ（ｐＭＯＳ１）は、素子形成面が（１１０）面方位のシリコン基板１０−１上に配置される。ｐＭＯＳトランジスタ（ｐＭＯＳ１）のチャネル長方向は、＜−１１０＞方向となるように配置される。ｐＭＯＳトランジスタ（ｐＭＯＳ１）上をチャネル長方向に沿って覆うように設けられ、正の膨張係数を有し、このトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）に、動作熱によりチャネル長方向に沿って圧縮応力を加える第１ライナー絶縁膜１１−１が設けられる。
【０１８３】
ｎＭＯＳトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）は、ＢＯＸ層３０上に形成され素子形成面が（１００）面方位のシリコン基板１０−２上に配置される。ｎＭＯＳトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）のチャネル長方向は、＜１００＞方向となるように配置される。ｎＭＯＳトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）上をチャネル長方向に沿って覆うように設けられ、負の膨張係数を有し、このトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）に、動作熱によりチャネル長方向に沿って引張り応力を加える第２ライナー絶縁膜１１−２が設けられる。
【０１８４】
＜駆動動作の際の応力印加＞
次に、図４６および図４７を用いて、第７の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【０１８５】
図示するように、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１、１０−２中に形成されたチャネルＣＨに、キャリアであるホールまたは電子が移動することにより、ソースＳドレインＤ間に電流が流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【０１８６】
そして、この動作熱が第１、第２ライナー絶縁層１１−１、１１−２に伝導すると、第１ライナー絶縁膜１１−１は自身の正の膨張係数に従って膨張し、第２ライナー絶縁膜１１−１は、自身の負の膨張係数に従って収縮する。そのため、第１ライナー絶縁膜１１−１中には、伸びるように変位する歪み２８が発生し、第２ライナー絶縁膜１１−２中には、縮むように変位する歪み２９が発生する。その結果、チャネル領域ＣＨに、所望の圧縮応力ＣＳおよび引張り応力ＴＳを発生させることができる。この状態で、キャリアであるホールまたは電子を通過させて、トランジスタ（ｎＭＯＳ１，ｐＭＯＳ１，ｎＭＯＳ２）を駆動させる。
【０１８７】
このように、本例に係る構成によれば、半導体基板１０−１、１０−２の温度が上昇して高温となった場合であっても、トランジスタのキャリアであるホールおよび電子の移動度を向上することができる。これは、例えば、上記２−２．２−３．における図５および図６に示す考察結果によれば、より明らかである。
【０１８８】
加えて、本例では、ｐＭＯＳトランジスタ（ｐＭＯＳ１）は素子形成面が（１１０）面方位の半導体基板１０−１上に配置され、ｎＭＯＳトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）は素子形成面が（１００）面方位の半導体基板１０−２上に配置される。このように、トランジスタの導電型に対応して有利な面方位上に配置される点でも、移動度の向上に対して有利である。これは、例えば、上記３．および上記４．における図７および図８、並びに図１０に示す考察結果によれば、より明らかである。
【０１８９】
＜製造方法＞
次に、図４８乃至図５６を用いて、第１の実施形態に係る半導体装置の製造方法について説明する。
ハイブリッド基板の製造方法
まず、図４８（ａ），（ｂ）乃至図５０（ａ），（ｂ）を用いて、第７の実施形態に係る半導体装置の製造方法に用いるハイブリッド基板の製造方法について説明する。この説明において、図４８（ａ）乃至図５０（ａ）は、素子形成面が（１１０）面方位の半導体基板の製造方法であり、図４８（ｂ）乃至図５０（ｂ）は、素子形成面が（１００）面方位の半導体基板の製造方法である。
【０１９０】
まず、図４８（ａ），（ｂ）に示すように、素子形成面が（１１０）面方位，（１００）面方位の半導体基板１０−１，１０−２の表面上に、例えば、熱酸化法等を用いて、シリコン酸化膜（Oxide）を形成し、ＢＯＸ層３０を形成する。
【０１９１】
続いて、半導体基板１０−１，１０−２の表面上からの所定の深さＤ１，Ｄ２程度に、例えば、イオン注入法等を用いて、水素イオンＨを導入する。これは、この水素イオンＨは、後の半導体基板１０−１，１０−２の薄膜化工程において、エッチングストッパとするためのものである。そのため、深さＤ１，Ｄ２は、半導体基板１０−１，１０−２の膜厚に対応する。
【０１９２】
続いて、図４９（ａ），（ｂ）に示すように、上記半導体基板１０−１，１０−２を反転させ、素子形成面がそれぞれ（１１０）面方位，（１００）面方位となるように、ＢＯＸ層３０を操作基板３３上に接着させる。
【０１９３】
続いて、図５０（ａ），（ｂ）に示すように、上記注入した水素イオンＨをストッパとして、例えば、ＣＭＰ法等を用いて、半導体基板１０−１，１０−２を厚さＤ１，Ｄ２程度まで薄膜化する。
【０１９４】
以上の製造工程により、素子形成面が（１１０）面方位，（１００）面方位からなる半導体基板（ＳＯＩ基板）を製造できる。
【０１９５】
ハイブリッド基板を用いた素子の製造方法
次に、図５１乃至図５６を用いて、上記製造したハイブリッド基板を用いて、本例に係る半導体装置の製造方法を説明する。この説明では、素子形成面が（１００）面方位の半導体基板（ＳＯＩ基板）１０−１を用いる例を挙げて、以下説明する。
【０１９６】
まず、図５１に示すように、素子形成面が（１００）面方位の半導体基板１０−２上に、例えば、熱酸化法等を用いて、ＳｉＯ２膜４１を形成する。続いて、ＳｉＯ２膜４１上に、例えば、ＣＶＤ法等を用いて、窒化膜４２を形成する。
【０１９７】
続いて、図５２に示すように、例えば、ＲＩＥ法等を用いて、ｐＭＯＳトランジスタ形成領域（pArea）に対応する半導体基板１０−１中およびＢＯＸ層３０中に、所定の溝を形成する。続いて、上記溝の側壁に沿って、例えば、ＣＶＤ法等を用いて、ＳｉＮ膜等を形成し、スペーサ４３を形成する。
【０１９８】
ここで、図示するように、ｎＭＯＳトランジスタ形成領域（nArea）に対応する半導体基板１０−２は、後に形成するトランジスタのチャネル長方向が＜１００＞方向となるように形成する。以下、同様である。
【０１９９】
続いて、図５３に示すように、上記溝中を埋め込むように、例えば、エピタキシャル法等を用いて、素子形成面が（１１０）面方位となるシリコン基板１０−１を形成する。
【０２００】
続いて、図５４に示すように、例えば、ＣＭＰ法等を用いて、窒化膜４２およびＳｉＯ２膜を除去する。
【０２０１】
続いて、図５５に示すように、素子分離領域ＥＩＲにおける半導体基板１０−１，１０−２およびＢＯＸ層３０中に、例えば、ＲＩＥ法等を用いて、操作基板３３表面上まで素子分離用の溝を形成する。続いて、上記素子分離用の溝中に、シリコン酸化膜を埋め込み、素子分離絶縁膜ＳＴＩを形成する。
【０２０２】
続いて、図５６に示すように、周知な製造工程を用い、素子形成面が（１１０）面方位の半導体基板１０−１上にｐＭＯＳトランジスタ（ｐＭＯＳ１）を形成し，素子形成面が（１００）面方位の半導体基板１０−２上にｎＭＯＳトランジスタ（ｎＭＯＳ１、ｎＭＯＳ２）を形成する。この際、トランジスタ（ｐＭＯＳ１）のチャネル長方向が＜−１１０＞方向となるように、ゲート電極Ｇ等を形成する。同様に、トランジスタ（ｎＭＯＳ１、ｎＭＯＳ２）のチャネル長方向が＜１００＞方向となるように、ゲート電極Ｇ等を形成する。
【０２０３】
続いて、チャネル長方向に沿って、ｎＭＯＳトランジスタ（ｎＭＯＳ１、ｎＭＯＳ２）上を覆うように、例えば、ＣＶＤ法等を用いて、正の膨張係数を有するＳｉＯ２膜を形成する。続いて、形成した上記ＳｉＯ２膜を、素子領域ＡＡ上のみ残存させるようにパターン形成し、本例に係る第１ライナー絶縁膜１１−１を形成する。
【０２０４】
続いて、チャネル長方向に沿って、ｐＭＯＳトランジスタ（ｐＭＯＳ１）上を覆うように、例えば、上記と同様の製造工程を用いて、負の膨張係数を有するガラスセラミックス層を形成し、本例に係る第２ライナー絶縁膜１１−２を形成する。
【０２０５】
続いて、図示は省略するが、層間絶縁膜１７およびコンタクト配線ＳＣ，ＤＣを形成し、本例に係る半導体装置を製造する。
【０２０６】
＜作用効果＞
第７の実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【０２０７】
本例では、ｐＭＯＳトランジスタ（ｐＭＯＳ１）は、素子形成面が（１１０）面方位のシリコン基板１０−１上に配置される。ｐＭＯＳトランジスタ（ｐＭＯＳ１）のチャネル長方向は、＜−１１０＞方向となるように配置される。
【０２０８】
ｎＭＯＳトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）は、ＢＯＸ層３０上に形成され素子形成面が（１００）面方位のシリコン基板１０−２上に配置される。ｎＭＯＳトランジスタ（ｎＭＯＳ１，ｎＭＯＳ２）のチャネル長方向は、＜１００＞方向となるように配置される。
【０２０９】
そのため、トランジスタの導電型に対応して有利な面方位上に配置される点、移動度の向上に対して更に有利である。
【０２１０】
［第８の実施形態（ハイブリッド基板の一例）］
第８の実施形態に係る半導体装置について、図５７および図５８を用いて説明する。この第８の実施形態は、素子形成面が（１１０）面方位および（１００）面方位のハイブリッド基板の一例に関する。この説明において、上記第７の実施形態と重複する部分の詳細な説明を省略する。
【０２１１】
＜構成例＞
図５７を用いて、第８の実施形態に係る半導体装置の構成例について説明する。図示するように、本例に係る構成は、ピエゾ材料１１−１Ｂが、チャネル長方向に沿って、ｐＭＯＳトランジスタ（ｐＭＯＳ１）上を覆うように設けられる点で、上記第７の実施形態と相違する。
【０２１２】
＜駆動動作の際の応力印加＞
次に、図５８を用いて、第８の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【０２１３】
図示するように、トランジスタ（ｐＭＯＳ１）のソース電圧Ｖｓ、ドレイン電圧Ｖｄにより、チャネル長方向に沿ったコンタクト配線ＳＣ、ＤＣ間には、電界が発生する。この際に発生した電界によって、第１ライナー絶縁膜１１−１Ｂ中の電気双極子が電界方向に揃えられることによって、第１ライナー絶縁膜１１−１Ｂ中のグレインのそれぞれが微小にこの電界方向に沿って伸びることになる。従って、電界が印加された第１ライナー絶縁膜１１−１Ｂには、電界方向に沿って伸びるように変位する歪みが発生する（逆圧電効果）。
【０２１４】
その結果、本例では、第１ライナー絶縁膜１１−１Ｂの逆圧電効果によって発生する歪みによって、チャンネル領域に所望な応力が加えられ、トランジスタ（ｐＭＯＳ１）の移動度を更に向上できる点で有利である。
【０２１５】
［第９の実施形態（ハイブリッド基板の一例）］
第９の実施形態に係る半導体装置について、図５９および図６０を用いて説明する。この第９の実施形態は、素子形成面が（１１０）面方位および（１００）面方位のハイブリッド基板の一例に関する。この説明において、上記第７の実施形態と重複する部分の詳細な説明を省略する。
【０２１６】
＜構成例＞
図５９を用いて、第９の実施形態に係る半導体装置の構成例について説明する。図示するように、本例に係る構成は、ピエゾ材料１１−１Ｂが、素子分離絶縁膜ＳＴＩ上にｐＭＯＳトランジスタ（ｐＭＯＳ１）を挟むように更に設けられる点で、上記第７の実施形態と相違する。
【０２１７】
＜駆動動作の際の応力印加＞
次に、図６０を用いて、第９の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【０２１８】
図示するように、トランジスタ（ｎＭＯＳ１、ｐＭＯＳ１、ｐＭＯＳ２）のソース電圧Ｖｓ、ドレイン電圧Ｖｄにより、チャネル長方向に沿ったコンタクト配線ＳＣ、ＤＣ間には、電界が発生する。この際に発生した電界によって、素子分離絶縁膜ＳＴＩ上のピエゾ材料１１−１Ｂ中の電気双極子が電界方向に揃えられることによって、ピエゾ材料１１−１Ｂ中のグレインのそれぞれが微小にこの電界方向に沿って伸びることになる。従って、電界が印加されたピエゾ材料１１−１Ｂには、電界方向に沿って伸びるように変位する歪みが発生する（逆圧電効果）。
【０２１９】
その結果、本例では、ピエゾ材料１１−１Ｂの逆圧電効果によって発生する歪みによって、チャンネル領域に所望な応力が加えられ、トランジスタトランジスタ（ｎＭＯＳ１、ｐＭＯＳ１、ｐＭＯＳ２）の移動度を更に向上できる点で有利である。
【０２２０】
以上、第１乃至第９の実施形態および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および各変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および各変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および各変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０２２１】
【図１】（ａ）はこの発明に係る半導体基板の面方位およびチャネル長方向を説明するための斜視図、（ｂ）は（ａ）に対応する平面図。
【図２】この発明に係る半導体装置の平面図。
【図３】図２中のＡ−Ａ´線に沿った断面図。
【図４】チャネル幅方向（Ｗ）と駆動電流変化量との関係を示す図。
【図５】チャネル長方向（Ｘ）と駆動電流変化量との関係を示す図。
【図６】チャネル長方向（Ｘ）と駆動電流変化量との関係を示す図。
【図７】（１００）面方位の格子密度を概略的に示す図。
【図８】（１１０）面方位の格子密度を概略的に示す図。
【図９】ｐＭＯＳおよびｎＭＯＳに有利な応力を示す平面図。
【図１０】ｐＭＯＳおよびｎＭＯＳに有利な面方位を示す断面図。
【図１１】（ａ）および（ｂ）は、チャネル長方向が＜−１１０＞方向と垂直な＜００１＞方向の場合を説明するための図。
【図１２】チャネル長方向が＜−１１０＞方向と＜００１＞方向の場合を比較するための図。
【図１３】この発明の第１の実施形態に係る半導体装置を示す平面図。
【図１４】図１中のＡ−Ａ´線に沿った断面図。
【図１５】第１の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図１６】第１の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図１７】第１の実施形態に係る半導体装置の応力印加を説明するための断面図。
【図１８】第２の実施形態に係る半導体装置を示す平面図。
【図１９】図１８中のＡ−Ａ´線に沿った断面図。
【図２０】第２の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図２１】第３の実施形態に係る半導体装置を示す平面図。
【図２２】第３の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図２３】第４の実施形態に係る半導体装置を示す平面図。
【図２４】図２３中のＡ−Ａ´線に沿った断面図。
【図２５】第４の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図２６】第４の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図２７】第４の実施形態に係る時間と温度との関係を示すタイミングチャート図。
【図２８】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図２９】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３０】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３１】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３２】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３３】第４の実施形態に係る温度と結晶核形成速度／結晶核成長速度との関係を示す図。
【図３４】第５の実施形態に係る半導体装置を示す平面図。
【図３５】図３４中のＡ−Ａ´線に沿った断面図。
【図３６】第６の実施形態に係る半導体装置を示す平面図。
【図３７】図３６中のＡ−Ａ´線に沿った断面図。
【図３８】第６の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図３９】第６の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図４０】変形例２に係る半導体装置を示す断面図。
【図４１】変形例２に係る半導体装置の駆動動作を説明するための断面図。
【図４２】変形例３に係る半導体装置を示す断面図。
【図４３】変形例３に係る半導体装置の駆動動作を説明するための断面図。
【図４４】第７の実施形態に係る半導体装置を示す平面図。
【図４５】図４４中のＡ−Ａ´線に沿った断面図。
【図４６】第７の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図４７】第７の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図４８】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４９】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５０】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５１】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５２】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５３】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５４】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５５】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５６】第７の実施形態に係る半導体装置の一製造工程を示す断面図。
【図５７】第８の実施形態に係る半導体装置を示す平面図。
【図５８】図５７中のＡ−Ａ´線に沿った断面図。
【図５９】第９の実施形態に係る半導体装置を示す平面図。
【図６０】図５９中のＡ−Ａ´線に沿った断面図。
【符号の説明】
【０２２２】
ｐＭＯＳ１…第１ゲート絶縁型電界効果トランジスタ、ｎＭＯＳ１、ｎＭＯＳ２…第２ゲート絶縁型電界効果トランジスタ、１１−１…第１ライナー絶縁膜、１１−２…第２ライナー絶縁膜。
【特許請求の範囲】
【請求項１】
素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される第１絶縁ゲート型電界効果トランジスタと、
前記半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置され、前記第１絶縁ゲート型電界効果トランジスタと前記チャネル長方向に隣接する第２絶縁ゲート型電界効果トランジスタと、
前記第１，第２絶縁ゲート型電界効果トランジスタ上を覆うように設けられ、正の膨張係数を有し、前記第１，第２絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加えピエゾ材料を含む第１ライナー絶縁膜とを具備すること
を特徴とする半導体装置。
【請求項２】
素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される第１絶縁ゲート型電界効果トランジスタと、
素子形成面が（１００）面方位の半導体基板上に、チャネル長方向が＜１００＞方向に沿って配置され、前記第１絶縁ゲート型電界効果トランジスタと前記チャネル長方向に隣接する第２絶縁ゲート型電界効果トランジスタと、
前記第１絶縁ゲート型電界効果トランジスタ上を覆うように設けられ、正の膨張係数を有し、前記第１絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加えピエゾ材料を含む第１ライナー絶縁膜と、
前記第２絶縁ゲート型電界効果トランジスタ上を覆うように設けられ、負の膨張係数を有し、前記第２絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って引張り応力を加える第２ライナー絶縁膜とを具備すること
を特徴とする半導体装置。
【請求項３】
前記第１ライナー絶縁膜は、更に素子分離絶縁膜上に配置されること
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１絶縁ゲート型電界効果トランジスタのキャリアは、ホールであり、
前記第２絶縁ゲート型電界効果トランジスタのキャリアは、電子であること
を特徴とする請求項１乃至３に記載の半導体装置。
【請求項５】
前記第１，第２絶縁ゲート型電界効果トランジスタのソース上およびドレイン上に設けられるソースコンタクト配線およびドレインコンタクト配線を更に具備し、
前記第１ライナー絶縁膜の一端および他端は、前記ソースコンタクト配線およびドレインコンタクト配線の間に接続されること
を特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項１】
素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される第１絶縁ゲート型電界効果トランジスタと、
前記半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置され、前記第１絶縁ゲート型電界効果トランジスタと前記チャネル長方向に隣接する第２絶縁ゲート型電界効果トランジスタと、
前記第１，第２絶縁ゲート型電界効果トランジスタ上を覆うように設けられ、正の膨張係数を有し、前記第１，第２絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加えピエゾ材料を含む第１ライナー絶縁膜とを具備すること
を特徴とする半導体装置。
【請求項２】
素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される第１絶縁ゲート型電界効果トランジスタと、
素子形成面が（１００）面方位の半導体基板上に、チャネル長方向が＜１００＞方向に沿って配置され、前記第１絶縁ゲート型電界効果トランジスタと前記チャネル長方向に隣接する第２絶縁ゲート型電界効果トランジスタと、
前記第１絶縁ゲート型電界効果トランジスタ上を覆うように設けられ、正の膨張係数を有し、前記第１絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加えピエゾ材料を含む第１ライナー絶縁膜と、
前記第２絶縁ゲート型電界効果トランジスタ上を覆うように設けられ、負の膨張係数を有し、前記第２絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って引張り応力を加える第２ライナー絶縁膜とを具備すること
を特徴とする半導体装置。
【請求項３】
前記第１ライナー絶縁膜は、更に素子分離絶縁膜上に配置されること
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１絶縁ゲート型電界効果トランジスタのキャリアは、ホールであり、
前記第２絶縁ゲート型電界効果トランジスタのキャリアは、電子であること
を特徴とする請求項１乃至３に記載の半導体装置。
【請求項５】
前記第１，第２絶縁ゲート型電界効果トランジスタのソース上およびドレイン上に設けられるソースコンタクト配線およびドレインコンタクト配線を更に具備し、
前記第１ライナー絶縁膜の一端および他端は、前記ソースコンタクト配線およびドレインコンタクト配線の間に接続されること
を特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【公開番号】特開２０１０−１６５７８７（Ｐ２０１０−１６５７８７Ａ）
【公開日】平成２２年７月２９日（２０１０．７．２９）
【国際特許分類】
【出願番号】特願２００９−５８４７（Ｐ２００９−５８４７）
【出願日】平成２１年１月１４日（２００９．１．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年７月２９日（２０１０．７．２９）
【国際特許分類】
【出願日】平成２１年１月１４日（２００９．１．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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