【課題】駆動能力を高めることができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置５００ａにおいては、基板１０上に、ゲート酸化膜３１およびポリシリコン層３０を順次積層させたゲート構造が配置されている。ゲート構造の側面に沿って酸化膜４０が配置され、酸化膜４０の側面および基板１０の上面に沿って酸化膜５０が配置されている。酸化膜４０，５０からなるサイドウォール酸化膜において、ゲート構造の側面に沿った第１の層の厚みの最小値は、基板１０の上面に沿った第２の層の厚みより小さい。 （もっと読む）

【課題】金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）において、本発明の目的は、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面特性を向上させることにより、電気的特性およびデバイス性能を向上させることである。
【解決手段】ｈｉｇｈ−Ｋ誘電体上に金属ゲートを蒸着することによりＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面を向上させる方法は、熱アニーリングモジュール内で、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板をアニールするアニーリングステップと、金属ゲート蒸着モジュール内で、前記アニールされた基板上に金属ゲート材料を蒸着させる蒸着ステップとを含み、真空を破ることなく、前記アニーリングステップおよび前記蒸着ステップが連続的に行なわれることを特徴とする。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタのゲート電極、及びｐ型ＭＩＳトランジスタのゲート電極の双方を精度良く実現する。
【解決手段】第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され、シリコン膜１４ａとシリコン膜１４ａ上に形成された第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａとを備え、第２のＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成され、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂとを備え、第１の金属シリサイド膜２０ａは、第２の金属シリサイド膜２０Ｂに比べて膜厚が薄い。 （もっと読む）

【課題】ＣＭＯＳ素子及びその製造方法を提供する。
【解決手段】基板上に形成されたエピ層と、エピ層のそれぞれ異なる領域上に形成された第１及び第２半導体層と、第１及び第２半導体層上にそれぞれ形成されたＰＭＯＳ及びＮＭＯＳトランジスタと、を備えるＣＭＯＳ素子である。 （もっと読む）

【課題】 絶縁ゲート電界効果トランジスタ（１００，１００Ｖ，１４０，１５０，１５０Ｖ，１６０，１７０，１７０Ｖ，１８０，１８０Ｖ，１９０，２１０，２１０Ｗ，２２０，２２０Ｕ，２２０Ｗ，３８０，４８０，５００，５１０，５３０又は５４０）は、そのソース／ドレインゾーンと隣接するボディ物質（１０８，２６８又は５６８）との間のＰＮ接合に沿っての寄生容量を減少させるためにそのソース／ドレインゾーンの内の一つ（１０４，２６４又は５６４）下側にハイポアブラプトな垂直ドーパントプロフィルを有している。
【解決手段】 特に、該ボディ物質の導電型を画定する半導体ドーパントの濃度は、そのソース／ドレインゾーンから下方へ該ソース／ドレインゾーンよりも上部半導体表面下側に１０倍を超えて一層深いものではない下側のボディ物質位置へ移る場合に、少なくとも１０の係数だけ減少する。該ボディ物質は、好適には、他方のソース／ドレインゾーン（１０２，２６２又は５６２）に沿って位置されている一層高度にドープされたポケット部分（１２０，２８０又は５８０）を包含している。通常ドレインとして機能する最初に述べたソース／ドレインゾーン下側のハイポアブラプトな垂直ドーパントプロフィルと、通常ソースとして機能する２番目に述べたソース／ドレインゾーンに沿っての該ポケット部分との結合が、結果的に得られる非対称トランジスタを特に高速アナログ適用例に適したものとさせることを可能とさせる。 （もっと読む）

【課題】駆動能力に優れたＰＭＯＳトランジスタを実現する。
【解決手段】半導体装置は、半導体基板１０１における素子分離領域１０２によって分離された活性領域１０４上に形成されたＰＭＯＳトランジスタであって、このＰＭＯＳトランジスタは、活性領域１０４上に形成されたゲート絶縁膜１０５ｂと、ゲート絶縁膜上に形成されたゲート電極１０６ｂと、サイドウォール１０８ｂと、ソース・ドレイン拡散層領域１０７ｂとを備える。ソース・ドレイン拡散層領域１０７ｂは、半導体基板１０１の主面に対して傾斜面１０１Ｂを有している。 （もっと読む）

【課題】電流駆動能力が高いＭＯＳＦＥＴを備えた半導体装置を提供する。
【解決手段】半導体装置１において、シリコン基板２の表面にＮＭＯＳ３を形成し、ＮＭＯＳ３のチャネル領域７の直上域に、内部に圧縮応力を有する圧縮応力膜８を設け、シリコン基板２上における少なくともチャネル領域７の直上域の周囲に、内部に引張応力を有する引張応力膜９を設ける。 （もっと読む）

高い固有応力レベルの２層以上の個々の誘電層（２３０，３３０Ａ，２３３，３３３，２３４，３３４）を、中間層間絶縁材料（２５０Ａ，３５０Ａ，２５０Ｂ，３５０Ｂ）と共に形成することによって、プラズマ化学気相成長法などの個々の堆積技術の制限が考慮される一方で、高度に微細化された半導体デバイス（２００，３００）の場合であっても、トランジスタ素子（２２０，３２０Ａ）の上に多くの応力材料を設けることができる。
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【課題】本発明は、ＭＯＳトランジスタの電流駆動能力をより向上させることができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板１、ＰＭＯＳトランジスタＰ１、およびＳｉＣ層１０を備えている。半導体基板１は、シリコンから成る。ＰＭＯＳトランジスタＰ１は、半導体基板１の上面内に形成される。ＳｉＣ層は、ＰＭＯＳトランジスタＰ１のチャネル領域の下方から、ＰＭＯＳトランジスタＰ１を構成する電極領域内若しくは電極領域下に渡って、形成される。 （もっと読む）

【課題】電流リークパスの発生やロールオフ特性の劣化等の問題を発生させることなく、チャネル領域に導入される歪み量を大幅に高め、動作速度を向上させることを可能とする信頼性の高い半導体装置を実現する。
【解決手段】サイドウォール５内には、シリコン基板１とゲート絶縁膜３との界面位置よりも高い位置、ここではシリコン基板１の表面上に例えばエピタキシャル成長によりせり上げ形成されたＳｉエピ層６が形成され、シリコン基板１のソース／ドレイン領域８の上部には凹部１ａが形成される。そして、Ｓｉエピ層６と接触してシリコン基板１の表面から上部が突出するように凹部１ａ内にＳｉＧｅエピ層９が形成される。 （もっと読む）

【課題】完全空乏化型のトランジスタ特性を維持しつつ、良好なＳ値と大きなドレイン電流が得られる縦型ＳＧＴ構造を有する半導体装置を提供する。
【解決手段】本発明の半導体装置は、完全空乏化が可能な太さに形成された複数の半導体の基柱５と、複数の基柱５の各々の外周面に設けられたゲート絶縁膜１０と、複数の基柱５の隙間を埋めて複数の基柱５の各々の外周面を覆うゲート電極１１と、を備えていることを特徴とする。 （もっと読む）

【課題】本発明が解決しようとする技術的な課題は、安定したエッチングが可能な半導体集積回路装置の製造方法を提供するものである。
【解決手段】半導体集積回路装置の製造方法が提供される。前記半導体集積回路装置の製造方法は、ゲート電極１２０と、前記ゲート電極の両側壁に形成された犠牲窒化膜スペーサ１５０と、前記犠牲窒化膜スペーサにセルフアラインされたソース／ドレーン領域１６０とを含む電界効果トランジスタを形成し、酸化膜に対する窒化膜の選択比が１を超えるフッ酸により前記犠牲窒化膜スペーサを選択的に除去し、前記ゲート電極の両側壁上に、前記電界効果トランジスタのチャネル領域内に引張あるいは圧縮ストレスを誘導するストレス膜を形成することを含む。 （もっと読む）

【課題】チャネル領域に格子歪を導入したＭＩＳＦＥＴを有する半導体装置の製造方法に関し、効率よくチャネル領域に格子歪みを導入してＭＩＳＦＥＴ特性を向上しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、ポリシリコンよりなるゲート電極２６ｎを形成し、ゲート電極２６ｎの側壁部分にサイドウォールスペーサ２８，３８，４０を形成し、ゲート電極２６ｎの上端部がサイドウォールスペーサ２８，３８，４０の上端部よりも低くなるように、ゲート電極２６ｎをエッチングし、ゲート電極２６ｎの一部をアモルファス化しゲート電極２６ｎを覆うようにキャップ絶縁膜を形成し、アモルファス化したゲート電極２６ｎを再結晶化するための熱処理を行う。 （もっと読む）

【課題】特性の優れたノーマリーオフ動作型のＨＥＭＴ素子を実現する。
【解決手段】ベース層３と障壁層４とのヘテロ接合界面近傍に二次元電子ガス領域３ｇを形成することでアクセス部位、つまりはドレイン−ゲート間、ゲート−ソース間におけるアクセス抵抗が十分に小さいものとするとともに、ゲート直下にＰ型化領域を形成して、いわゆる反転チャネル型のＭＩＳトランジスタ構造を有するようにすることで、低いオン抵抗を有するノーマリーオフ型のＨＥＭＴ素子１０を実現することができる。さらに、絶縁層６の膜厚をｔ（ｎｍ）とし、絶縁層６を形成する物質の比誘電率をｋとするときに、ｋ／ｔ≦０．８５（ｎｍ^-1）なるの関係をみたすようにすることで、＋３Ｖ以上という高い閾値電圧を実現することができる。 （もっと読む）

【課題】ソース領域およびドレイン領域をシリサイド化しても、リーク電流を可及的に抑えることを可能にする。
【解決手段】半導体領域７を有するシリコン基板２と、半導体領域に離間して形成されたソース／ドレイン領域１１ａ、１５ａ、１１ｂ１５ｂと、ソース領域とドレイン領域との間の半導体領域上に形成された絶縁膜９ａと、絶縁膜上に形成されたゲート電極１０ａと、ゲート電極の側部に形成された側壁絶縁膜１３ａと、第１ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する単結晶シリコン層１７ａ、１７ｂと、少なくとも単結晶シリコン層の｛１１１｝面上に形成され、かつ側壁絶縁膜に接する部分を有し、この部分と単結晶シリコン層との界面が単結晶シリコン層の｛１１１｝面であるＮｉＳｉ層２１ａ、２１ｂと、ＮｉＳｉ層に接する第１のＴｉＮ膜２３ａ、２３ｂと、を有する第１のＭＯＳＦＥＴと、を備えたことを特徴とする。 （もっと読む）

【課題】基板とゲート絶縁膜との界面近傍における窒素濃度を必要以上に高くすることなく、ゲート絶縁膜中の窒素濃度を高める。
【解決手段】電界効果トランジスタのゲート絶縁膜は、半導体基板に近い第１領域と、第１領域よりもゲート電極に近い第２領域とで窒素濃度のピークが異なっており、第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、第２領域における窒素濃度のピークは、第１領域における窒素濃度のピークよりも高い。 （もっと読む）

【課題】移動度の低下を極力抑えつつゲートリーク電流が低い良好なゲート絶縁膜を有するＭＯＳＦＥＴを含む半導体装置、及びその製造方法を提供する。
【解決手段】半導体層と、ゲート電極と、膜厚が１ｎｍ以上で少なくとも半導体層側からその厚み方向に１ｎｍまでの領域は窒化酸化シリコン膜（ＳｉＯＮ）から構成され、かつシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０であるゲート絶縁膜と、ソース／ドレイン領域と、を備えたＭＯＳＦＥＴを有する半導体装置。 （もっと読む）

【課題】炭化けい素半導体基板の熱酸化時にＭＯＳ界面に生じ、例えば炭化けい素ＭＯＳＦＥＴの移動度を低下させるカーボンクラスタを除去し、良好な特性のＳｉＣ半導体素子を作成する方法を提供する。
【解決手段】熱酸化による１５ｎｍ以下の薄い酸化膜８の形成と、その後のＮ２、Ｈ２、ＮＨ３、Ａｒなどのガス中でのアニールとをおこなった後、堆積法にて前記薄い酸化膜８よりも厚い酸化膜９を更に形成し、所定の酸化膜厚とする。 （もっと読む）

【課題】小さいながら高い電流性能をもつ、ＬＣＤ駆動チップとその製造方法を提供する。
【解決手段】基板に形成された第１導電型ウェルと、前記第１導電型ウェルに形成された第２導電型ドリフト領域と、前記第２導電型ドリフト領域内に形成された第１素子分離膜と、前記第１素子分離膜の一側に形成されたゲートと、前記第１素子分離膜と前記ゲートの間の第２導電型ドリフト領域内に形成された第２導電型第１イオン注入領域を含む。 （もっと読む）

【課題】 高駆動能力横型MOSトランジスタにおいて、単位面積当りのゲート幅を増大させつつ、素子特性の安定した高駆動能力横型MOSトランジスタの構造を提供する。
【解決手段】 MOSトランジスタにおいて、ゲート長方向に対し水平に配置するトレンチもしくはフィンの構造をゲート幅方向に階段状に形成することで半導体基板表面とトレンチ底部もしくはフィン頭頂部の段差が緩和されるため、単位面積当りの駆動能力を上げるために深いトレンチもしくは高いフィンを有している場合においても、イオン注入法を用いてチャネル領域、ソース拡散層およびドレイン拡散層の不純物濃度を均一に形成することができる構造と成る。これにより、チャネルが形成される面による特性の変動が現れない安定した特性が得られ、単位面積当りのオン抵抗が低減された高駆動能力横型MOSトランジスタを提供することが可能となる。 （もっと読む）