半導体装置
【課題】温度が上昇するほどキャリアの移動度を向上できる半導体装置を提供する。
【解決手段】半導体装置は、素子形成面が（１１０）面方位の半導体基板上１０−１に、チャネル長方向が＜−１１０＞方向に沿って配置される絶縁ゲート型電界効果トランジスタｐＭＯＳと、前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、前記絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加える第１素子分離絶縁膜１１−１とを具備する。
【解決手段】半導体装置は、素子形成面が（１１０）面方位の半導体基板上１０−１に、チャネル長方向が＜−１１０＞方向に沿って配置される絶縁ゲート型電界効果トランジスタｐＭＯＳと、前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、前記絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加える第１素子分離絶縁膜１１−１とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、例えば、絶縁ゲート型電界効果トランジスタ等に適用されるものである。
【背景技術】
【０００２】
従来より、大規模集積回路（ＬＳＩ：large-scale integration）を構成する能動素子の一つとして、ＭＯＳ（metal oxide semiconductor）型、ＭＩＳ（metal insulator semiconductor）型に代表される絶縁ゲート型電界効果トランジスタ（以下トランジスタ）が知られている。そして、このトランジスタのますますの微細化により、ＬＳＩ中のトランジスタの数が膨大となっている。そのため、そのトランジスタの数に比例して、ＬＳＩから発生する熱量も膨大なものとなってきている。結果、トランジスタを構成するシリコン等の結晶格子の格子振動が激しくなってその熱擾乱が原因の一つになって、電子又はホール（キャリア）の移動度が低減するという問題がある。
【０００３】
そこで、例えば、絶縁材によりトランジスタのチャネル領域に所望の応力を加えて、キャリアである電子又はホールの移動度を向上させる半導体装置が提案されている（例えば、特許文献１参照）。
【０００４】
しかしながら、かかる構成では、上記絶縁材が与えることができる応力は、半導体基板等の温度上昇に対して一定である。そのため、ＬＳＩの温度が室温から高温（例えば、２００℃程度）に上昇した場合には、より激しくなったシリコン等の熱擾乱により応力による効果が不十分となって、電子又はホールの移動度が低減する。
【０００５】
上記のように従来の半導体装置では、温度が上昇するとキャリアの移動度が低減するという事情があった。
【特許文献１】特開２００４−６３５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、温度が上昇するほどキャリアの移動度を向上できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によれば、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される絶縁ゲート型電界効果トランジスタと、前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、前記絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加える第１素子分離絶縁膜とを具備する半導体装置を提供できる。
【０００８】
この発明の一態様によれば、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置されるｐ型絶縁ゲート型電界効果トランジスタと、前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、前記ｐ型絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加える第１素子分離絶縁膜と、素子形成面が（１００）面方位の半導体基板上に、チャネル長方向が＜１００＞方向に沿って配置されるｎ型絶縁ゲート型電界効果トランジスタと、前記半導体基板における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、前記ｎ型絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って引張り応力を加える第２素子分離絶縁膜とを具備する半導体装置を提供できる。
【発明の効果】
【０００９】
この発明によれば、温度が上昇するほどキャリアの移動度を向上できる半導体装置が得られる。
【発明を実施するための最良の形態】
【００１０】
［面方位および応力に関する知見について］
まず、図１乃至図１１を用いて、本発明者が、この発明に係る半導体装置およびその製造方法を発明するに至った面方位および応力に関する知見についての概要を説明する。
＜１．半導体基板の面方位（１１０）およびトランジスタの構成＞
１−１．半導体基板の面方位およびトランジスタのチャネル長方向
図１（ａ）に示すように、ここで説明する素子形成面の半導体基板（ここでは、シリコン（Ｓｉ）基板）１０−１の面方位は、（１１０）面（Plane）である。
また、図１（ｂ）に示すように、半導体基板１０−１の（１１０）面上に配置されるトランジスタＴｒのチャネル長方向は、ノッチ（Notch）に沿った＜−１１０＞方向である。換言すると、トランジスタＴｒのチャネル長方向は、ゲート電極Ｇが配置される方向と垂直な＜−１１０＞方向である。
【００１１】
１−２．考察に係るトランジスタの構成例
次に、図２および図３を用い、この考察に係るトランジスタの構成例について説明する。
【００１２】
図示するように、素子形成面が（１１０）面方位の半導体基板（n-Sisub）１０−１の表面上の素子領域において、チャネル長方向が＜−１１０＞方向に沿って半導体装置（ここでは、ｐＭＯＳトランジスタ）が配置される。
【００１３】
半導体基板１０−１の素子分離領域に、ｐＭＯＳトランジスタを囲むように素子分離絶縁膜ＳＴＩ（Shallow Trench Isolation）が埋め込み配置される。
【００１４】
ｐＭＯＳトランジスタは、素子形成面が（１１０）面の半導体基板１０−１上に設けられるゲート絶縁膜Ｇox、ゲート絶縁膜Ｇox上に設けられるゲート電極Ｇ、ゲート電極Ｇを挟むように半導体基板１０−１中に隔離して設けられるソースＳまたはドレインＤ、ゲート電極Ｇの側壁に設けられるスペーサ１５、およびコンタクト配線ＳＣ，ＤＣを備える。このｐＭＯＳトランジスタは、導入されたｐ型の不純物であるホールをキャリアとする絶縁ゲート型電界効果トランジスタである。
【００１５】
ゲート絶縁膜Ｇoxは、例えば、熱酸化法によりシリコン酸化膜（ＳｉＯ２）等により形成される。
ゲート電極Ｇは、例えば、ポリシリコン（poly-Si）等により形成される。
ソースＳおよびドレインＤ（ｐ＋層）は、半導体基板１０−１中に、例えば、イオン注入法によりボロン（Ｂ）等のｐ型の不純物が導入され熱拡散されることにより形成される。導入されたｐ型の不純物は、キャリアとなるホールを放出する。
スペーサ１５は、例えば、シリコン窒化（ＳｉＮ）膜等により形成される。
コンタクト配線ＳＣ，ＤＣは、ソースＳおよびドレインＤ上における層間絶縁膜１７中に設けられる。また、コンタクト配線ＳＣ，ＤＣの一部は、素子分離絶縁膜ＳＴＩのフリンジ部分２０上に設けられる。
【００１６】
ここで、図２に示すように、半導体装置（絶縁ゲート型電界効果トランジスタ）の活性化領域ＡＡにおけるチャネル幅方向の寸法をＷと表記し、チャネル長方向（＜−１１０＞方向）の寸法をＸと表記して、以下に考察した結果について説明する。
【００１７】
＜２．ＷまたはＸと駆動電流の変化量との関係＞
２−１．チャネル幅方向の寸法Ｗと駆動電流の変化量との関係
次に、図４を用いて、チャネル幅方向の寸法Ｗ（μｍ）と駆動電流の変化量（％）との関係について説明する。ここでは、チャネル長Ｌが０．０４μｍ〜１μｍを有するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれに対して行ったＴＥＧ（Test Element Group）の結果を示すものである。換言すると、寸法Ｗの変化によって、ドライブ電流がどのように変化しているかを示すものである。
【００１８】
図示するように、チャネル幅方向の寸法Ｗが１０μｍ〜０．２μｍ程度まで変化すると、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの駆動電流の変化量（drive current change）が３０％程度まで変化することが分かる。即ち、チャネル幅方向の寸法Ｗが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも３０％向上していることが明らかである。
【００１９】
尚、図中のプラスマイナスの符号は、電流方向を示すものである。即ち、ｎ型トランジスタがプラスの電流方向とするなら、ｐ型トランジスタはマイナスの電流方向になるということである。この説明は、下記図５および図６においても同様である。
【００２０】
２−２．チャネル長方向の寸法Ｘと駆動電流の変化量との関係
次に、図５を用いて、チャネル長方向の寸法Ｘ（μｍ）と駆動電流の変化量（％）との関係について説明する。ここでは、チャネル長Ｌが０．０４μｍ〜０．０６μｍを有するｎＭＯＳトランジスタ、およびチャネル長Ｌが０．０４μｍ〜１μｍを有するｐＭＯＳトランジスタのそれぞれに対して行ったＴＥＧの結果を示すものである。換言すると、寸法Ｘの変化によって、ドライブ電流がどのように変化しているかを示すものである。
【００２１】
図示するように、チャネル長方向の寸法Ｘが２μｍ〜０．２μｍ程度まで変化すると、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの駆動電流（drive current change）がそれぞれ６％及び１０％程度増加することが分かる。即ち、チャネル長方向の寸法Ｘが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも向上していることが明らかである。
【００２２】
２−３．Ｘと駆動電流の変化量との関係
次に、図６を用いて、チャネル長方向の寸法Ｘ（μｍ）と駆動電流の変化量（％）との関係について説明する。ここでは、チャネル幅Ｗが０．５μｍに固定したｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれに対して行ったＴＥＧの結果を示すものである。換言すると、上記と同様に、寸法Ｘの変化によって、ドライブ電流がどのように変化しているかを示すものである。
【００２３】
図示するように、チャネル長方向の寸法Ｘが２μｍ〜０．２μｍ程度まで変化すると、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの駆動電流の変化量（drive current change）がそれぞれ６％及び１０％程度増加することが分かる。即ち、チャネル長方向の寸法Ｘが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも向上していることが明らかである。
【００２４】
＜３．トランジスタの導電型に対して有利な面方位の関係＞
次に、図７および図８を用いて、トランジスタの導電型に対して有利な面方位の関係について説明する。
３−１．ｎＭＯＳトランジスタについて
まず、図７を用いて、ｎＭＯＳトランジスタに有利な面方位について説明する。図７は、（１００）面におけるシリコン（Ｓｉ）基板の格子密度を説明するためのものである。ここでは、シリコン原子の隣接格子間の距離をａ（Å）とする。
【００２５】
図示するように、（１００）面は、隣接するシリコン原子間が最も短いａ（Å）一辺とする正方形からなるため、格子密度が最も高い面方位である。そのため、この（１００）面方位から構成されるシリコンのチャネルを通過する際には、キャリアの移動度が低減するとも思われる。
【００２６】
しかしながら、ｎＭＯＳトランジスタの場合、キャリアの体積が小さい電子２１である。そのため、格子密度が最も高い（１００）面であっても、電子２１の移動度が著しく低減することはない。
【００２７】
加えて、ゲート絶縁膜として、例えば、シリコン酸化（ＳｉＯ２）膜を適用した場合、（１００）面ではその格子密度が最も高いため、シリコン原子（Ｓｉ）と酸素原子（Ｏ２）との結合を強くでき、ゲート絶縁膜の信頼性を向上できる点でも有利である。
【００２８】
従って、ｎＭＯＳトランジスタに対して有利な面方位は、移動度およびゲート絶縁膜の信頼性の観点から、（１００）面であると言える。
【００２９】
３−２．ｐＭＯＳトランジスタについて
次に、図８を用いて、ｐＭＯＳトランジスタに有利な面方位について説明する。図８は、（１１０）面におけるシリコン（Ｓｉ）基板の格子密度を説明するためのものである。
【００３０】
図示するように、（１１０）面は、隣接するシリコン原子間が最も短いａ（Å）および２１／２ａ（Å）を一辺とする長方形からなるため、上記（１００）面と比べると、格子密度が低い面方位である。
【００３１】
ここで、ｐＭＯＳトランジスタの場合、キャリアの体積が電子２１に比べて比較的大きなホール２２である。そのため、格子密度が比較的小さい（１１０）面は、ホール２２の移動度向上に対して有利である。
【００３２】
従って、ｐＭＯＳトランジスタに対して有利な面方位は、移動度の観点から総合的に勘案すると、（１１０）面であると言える。
【００３３】
尚、上記３−１．３−２．における移動度の説明は、シリコン原子の結晶格子のみに着目して説明した概略的なものである。より正確には、バンド構造等の計算を厳密に行った結果と合わせて考慮する必要がある。しかしながら、上記実験結果等と合致することから、本質的な要因の一つとして理解できるものである。
【００３４】
＜４．結論＞
以上の考察から、本願発明者が得た以下の４−１．〜４−３．の結論について説明する。
４−１．ｐＭＯＳ，ｎＭＯＳトランジスタの双方に有利な応力
まず、図９を用いて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの双方に有利な応力について説明する。
【００３５】
ｐＭＯＳ，ｎＭＯＳトランジスタの双方に有利な応力は、図９のように示される。即ち、チャネル長方向に関しては、チャネルＣＨに、圧縮応力ＣＳ（Compressive Stress）を加え、チャネル幅方向に関しては、チャネルＣＨに、引張り応力ＴＳ（Tensile Stress）を加えることである。または、いずれか一方でも良い。
これは、チャネル長方向（Ｘ寸法）に関しては、図５および図６に示したように、チャネル長方向の寸法Ｘが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも向上している。そして、”寸法Ｘが小さくなると、チャネル長方向に沿って圧縮応力が大きくなること”を鑑み、チャネル長方向に関しては、圧縮応力ＣＳを加える。
【００３６】
同様に、チャネル幅方向（Ｗ寸法）に関しては、図４に示したように、チャネル幅方向の寸法Ｗが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも向上している。そして、”寸法Ｗが小さくなると、チャネル幅方向に沿って引張り応力が大きくなること”を鑑み、チャネル幅方向に関しては、引張り応力ＴＳを加えるのである。
【００３７】
４−２．ｎＭＯＳ，ｐＭＯＳトランジスタに有利な面方位
次に、図１０を用いて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの双方に有利な面方位について説明する。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの双方に有利な面方位は、図１０のように示される。
【００３８】
図示するように、ｎＭＯＳトランジスタは、素子形成面が（１００）面方位の半導体基板上に、チャネル長方向が＜１００＞方向に沿って配置される。これは、上記３−１．で説明したように、ｎＭＯＳトランジスタの場合、キャリアの体積が小さい電子２１である。そのため、格子密度が最も高い（１００）面であっても、電子２１の移動度が低減することがないからである。加えて、ゲート絶縁膜として、例えば、シリコン酸化（ＳｉＯ２）膜を適用した場合、（１００）面ではその格子密度が最も高いため、シリコン原子（Ｓｉ）と酸素原子（Ｏ２）との結合を強くでき、ゲート絶縁膜の信頼性を向上できる点でも有利である。
【００３９】
従って、ｎＭＯＳトランジスタに対して有利な面方位は、移動度およびゲート絶縁膜の信頼性の観点から、（１００）面であると言える。
【００４０】
ｐＭＯＳトランジスタは、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される。これは、上記３−２．で説明したように、（１１０）面であると、格子密度が比較的小さくなるため、ホール２２の移動度の向上に対して有利であるからである。
【００４１】
従って、ｐＭＯＳトランジスタに対して有利な面方位は、移動度の観点から総合的に勘案すると、（１１０）面であると言える。
【００４２】
４−３．チャネル長方向が、＜−１１０＞方向と垂直な＜００１＞方向について
次に、図１１および図１２を用いて、チャネル長方向が上記の＜−１１０＞方向と垂直な＜００１＞方向であっても、上記と同様に適用し得ることに関して説明する。
【００４３】
上記の説明では、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される絶縁ゲート型電界効果トランジスタについて説明した。しかしながら、この態様に限られず、チャネル長方向が、＜−１１０＞方向と垂直な＜００１＞方向に沿って配置される絶縁ゲート型電界効果トランジスタに対しても上記と同様に適用でき、同様の効果を得ることが可能である。
【００４４】
４−３−１．トランジスタのチャネル長方向＜００１＞方向について
図１１（ａ）に示すように、素子形成面の半導体基板（シリコン（Ｓｉ）基板）１０−１の面方位は、（１１０）面（Plane）である。
図１１（ｂ）に示すように、半導体基板１０−１の（１１０）面上に配置されるトランジスタＴｒのチャネル長方向は、＜−１１０＞方向（ノッチ（Notch）方向）と垂直な方向に沿った＜００１＞方向である。
【００４５】
４−３−２．チャネル長方向＜００１＞方向と＜−１１０＞方向の比較
次に、図１２を用いて、チャネル長方向＜００１＞方向と＜−１１０＞方向の比較について説明する。ここで、図中のLateralは上記のチャネル方向である＜−１１０＞方向であり、Verticalは＜００１＞方向である。図１２は、これらの２つの方向において、チャネル長Ｌ＝４０ｎｍ程度のｐＭＯＳ，ｎＭＯＳトランジスタのゲート電圧Ｖｄと、駆動電流Ｉｄとの関係を示すものである。
【００４６】
図示するように、このチャネル長Ｌ＝４０ｎｍ程度のｐＭＯＳ，ｎＭＯＳトランジスタにおいては、いずれも、Vertical＜００１＞方向の方が、Lateral＜−１１０＞方向よりも、トランジスタ特性が良いという結果が得られていることが分かる。
【００４７】
そのため、チャネル長方向が、＜−１１０＞方向と垂直な＜００１＞方向であっても、上記と同様に適用し、同様の効果を得ることができる。これは、図１２に示されているように、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの両方にとって、チャネル長方向＜００１＞と＜−１１０＞の性能比が常に〜１．１程度とになっているからである。
【００４８】
以上のように、本発明者が、この発明に係る半導体装置およびその製造方法を発明するに至った面方位および応力に関する知見についての概要を説明した。
【００４９】
そこで、上記の知見を適用し、温度が上昇するほどキャリアの移動度を向上できる半導体装置およびその製造方法について提案する。以下、その半導体装置およびその製造方法に関する実施形態についてより具体的に説明する。
【００５０】
この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００５１】
［第１の実施形態（素子分離絶縁膜（正の膨張係数）により応力を印加する一例）］
まず、図１３乃至図１６を用いて、この発明の第１の実施形態に係る半導体装置およびその製造方法を説明する。本例は、例えば、上記知見４−１．等を適用した素子分離絶縁膜（正の膨張係数）により応力を印加する一例に関するものである。
【００５２】
＜構成例＞
図１３および図１４を用いて、本例に係る半導体装置の構成例について説明する。
図示するように、本例は、正の膨張係数を有する第１素子分離絶縁膜１１−１を更に備える点で、図２および図３に示した半導体装置と相違する。本例の場合は、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置されるｐＭＯＳトランジスタを一例に挙げる。
【００５３】
ｐＭＯＳトランジスタは、半導体基板１０−１上に設けられるゲート絶縁膜Ｇox、ゲート絶縁膜Ｇox 上に設けられるゲート電極Ｇ、ゲート電極Ｇを挟むように半導体基板１０−１中に隔離して設けられるソースＳまたはドレインＤ、ゲート電極Ｇの側壁に設けられるスペーサ１５、およびコンタクト配線ＳＣ，ＤＣを備える。このｐＭＯＳトランジスタは、導入されたｐ型の不純物であるホールをキャリアとする絶縁ゲート型電界効果トランジスタである。
【００５４】
ゲート絶縁膜Ｇoxは、例えば、熱酸化法等によりシリコン酸化膜（ＳｉＯ２）等により形成される。
ゲート電極Ｇは、例えば、ポリシリコン（poly-Si)等により形成される。
ソースＳおよびドレインＤ(ｐ＋層）は、半導体基板１０−１中に、例えば、イオン注入法によりボロン（Ｂ）等のｐ型の不純物が導入され熱拡散されることにより形成される。導入されたｐ型の不純物は、キャリアとなるホールを放出する。
【００５５】
スペーサ１５は、例えば、シリコン窒化（ＳｉＮ）膜等により形成される。コンタクト配線ＳＣ，ＤＣ は、ソースＳおよびドレインＤ上における層間絶縁膜１７中に設けられる。また、コンタクト配線ＳＣ，ＤＣの一部は、第１素子分離絶縁膜１１−１のフリンジ部分２０上に設けられる。
第１素子分離絶縁膜１１−１は、半導体基板１０−１における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、動作熱によりｐＭＯＳトランジスタに圧縮応力（Compressive Stress）を加える。
正の膨張係数（正の膨張率）［△Ｖ／Ｖ／△Ｔ]（Ｖ：体積、Ｔ：温度、△Ｖ：体積変化）を有している。ここで、正の膨張係数とは、その体積が温度の上昇に伴って増大する割合をいう。例えば、本例での上記圧縮応力は、数〜数十［ＧPa］程度である。本例に係る第１素子分離絶縁膜１１−１は、シリコン酸化膜（ＳｉＯ２膜）により形成されている。ここで、殆どの物質は、温度が上がると伸びるので、正の膨張係数を持っている。従って、正の膨張係数材料の選択肢が多い。膨張係数がなるべく大きく、デバイス性能に影響のない材料なら、どれでも本発明の第１素子分離絶縁膜１１−１の埋め込み材として適用可能であるといえる。既存の素子分離絶縁膜ＳＴＩ埋め込み材が、シリコン酸化膜（ＳｉＯ２膜）であることを考えると、本例のように、シリコン酸化膜（ＳｉＯ２膜）に膨張係数が大きくなるような組成を加えた方が最善の解決策であると思われる。埋め込み材料のその他の形態としては、アモルファスでも良いし、上記ガラスセラミックスの組成を変化させた形態でも良い。さらに、シリコン酸化膜（ＳｉＯ２膜）系の他には、熱膨張係数が大きく、しかも弾性係数も大きな、例えば、酸化アルミニウム膜（Ａ１２Ｏ３膜）や窒化アルミニウム膜（ＡｌＮ膜）等を正膨張係数埋め込み材として使っても良い。
【００５６】
＜駆動動作の際の応力印加＞
次に、図１５および図１６を用いて、第１の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、ｐＭＯＳトランジスタの駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板４３中に形成されたチャネルＣＨに、キャリアであるホールが移動することにより、ソースＳドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【００５７】
そして、この動作熱が第１素子分離絶縁層１１−１に伝導すると、第１素子分離絶縁膜１１−１は、自身の正の膨張係数に従って膨張する。そのため、チャネル長方向に沿って、圧縮応力ＣＳ（Compressive Stress）が発生する。ここで、上記圧縮応力ＣＳは、例えば、数〜数十［ＧＰａ］程度である。
【００５８】
その結果、半導体基板１０−１等の温度が上昇して高温となった場合であっても、ｐＭＯＳトランジスタのキャリアであるホールの移動度を向上することができる。これは、上記２−２．２−３．における図５および図６の下欄に示す考察結果によれば、明らかである。
【００５９】
また、本例の場合、コンタクト配線ＳＣ，ＤＣの一部は、第１素子分離絶縁膜１１−１のフリンジ部分２０上に設けられる。そのため、コンタクト配線ＳＣ，ＤＣに発生した動作熱が、第１素子分離絶縁膜１１−１に直接伝導される点でも、ホールの移動度の向上に対して有利であると言える。
【００６０】
尚、上記のようなｐＭＯＳトランジスタの駆動動作に伴う発熱の場合に限らず、広くこのｐＭＯＳトランジスタを備えたＬＳＩが動作する際に発生する熱によっても同様の動作が得られることは勿論である。
【００６１】
＜製造方法＞
次に、第１の実施形態に係る半導体装置の製造方法について説明する。
図示は省略するが、半導体基板１０−１の素子分離領域に、例えば、ＲＩＥ法等を用いて、素子分離用の溝を形成する。続いて、上記溝中に、例えば、ＣＶＤ法を用いて正の膨張係数を有するシリコン酸化（ＳｉＯ２）膜等を埋め込み形成し、第１素子分離絶縁膜１１−１を形成する。
ここで、上記のように、殆どの物質は、温度が上がると伸びる性質があり、正の膨張係数を持っている。従って、正の膨張係数材料の選択肢が多い。膨張係数がなるべく大きく、デバイス性能に影響のない材料なら、どれでも本発明の第１素子分離絶縁膜１１−１の埋め込み材として適用可能であるといえる。例えば、その他、アモルファスでも良いし、上記ガラスセラミックスの組成を変化させた形態でも良い。さらに、シリコン酸化膜（ＳｉＯ２膜）系の他には、熱膨張係数が大きく、しかも弾性係数も大きな、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）や窒化アルミニウム膜（ＡｌＮ膜）等を正の膨張係数埋め込み材として使っても良い。
続いて、通常のＬＳＩ製造工程を用いて、本例に係る半導体装置を製造する。
【００６２】
＜作用効果＞
この実施形態に係る半導体装置および製造方法によれば、少なくとも上記と同様の効果が得られる。さらに、本例によれば、少なくとも以下（５）の効果が得られる。
【００６３】
（１）ＬＳＩの温度が室温から高温（例えば、２００℃程度）に上昇するほど、キャリアであるホールの移動度を向上できる。
【００６４】
上記のように、ｐＭＯＳトランジスタが動作する際等に発生する動作熱が第１素子分離絶縁膜１１−１に伝導することにより、第１素子分離絶縁膜１１−１は自身の正の膨張係数に従って膨張する。そのため、第１素子分離絶縁膜１１−１には、チャネル長方向（＜−１１０＞）に沿って、圧縮応力ＣＳ（Compressive Stress）が発生する。結果、チャネル領域ＣＨにチャネル長方向に沿って、圧縮応力を加えることができる。
【００６５】
そのため、半導体基板１０−１等の温度が上昇して高温となった場合であっても、ｐＭＯＳトランジスタのホールの移動度を向上することができる。
【００６６】
しかも、高温になるほど上記圧縮応力ＣＳが大きくなるので、ホールの移動度向上の効果は高温になるほど顕著である。これは、上記２−２．２−３．における図５および図６の下欄に示す考察結果により、明らかである。
【００６７】
また、第１素子分離絶縁膜１１−１は、温度上昇に比例してその体積が膨張するため、チャネル領域ＣＨに、温度上昇に比例した圧縮応力を加えることができる。そのため、ｐＭＯＳトランジスタを含むＬＳＩ等が高温となり、より激しくなったシリコン等の熱擾乱が発生した場合であっても、ホールの移動度が低減することを防止できる。結果、近年のトランジスタの微細化に伴うＬＳＩ等の高温状況下において、トランジスタの特性劣化を防止できる点で非常に有利である。
【００６８】
［第２の実施形態（素子分離絶縁膜（負の膨張係数）により引張り応力を印加する一例）］
次に、図１７乃至図２０を用いて、第２の実施形態に係る半導体装置について説明する。この実施形態は、上記４−１．に係る負の膨張係数を有する素子分離絶縁膜により、一軸方向に引張り応力を印加する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００６９】
＜構成例＞
図１７および図１８を用いて、この発明の第２の実施形態に係る半導体装置の構成例を説明する。図示するように、本例は、チャネル長方向に沿った素子分領域中に、負の膨張係数を有する第２素子分離絶縁膜１１−２が更に埋め込み配置されている点で、上記第１の実施形態に係る半導体装置と相違する。
【００７０】
本例では、素子形成面が（１１０）面方位の半導体基板１０−１上に、チャネル長方向が＜−１１０＞方向に沿って配置されるｐＭＯＳトランジスタを一例に挙げる。
ｐＭＯＳトランジスタは、半導体基板１０−１上に設けられるゲート絶縁膜Ｇox、ゲート絶縁膜Ｇox上に設けられるゲート電極Ｇ、ゲート電極Ｇを挟むように半導体基板１２中に隔離して設けられるソースＳまたはドレインＤ、ゲート電極Ｇの側壁に設けられるスペーサ１５、およびコンタクト配線ＳＣ，ＤＣを備える。このｎＭＯＳトランジスタは、導入されたｎ型の不純物である電子をキャリアとする絶縁ゲート型電界効果トランジスタである。
【００７１】
ソースＳおよびドレインＤ（ｐ＋層）は、半導体基板１２中に、ｐ型の不純物が導入され熱拡散されることにより形成される。導入されたｐ型の不純物は、キャリアとなるホールを放出する。
スペーサ１５は、例えば、シリコン窒化（ＳｉＮ）膜等により形成される。
コンタクト配線ＳＣ，ＤＣは、ソースＳおよびドレインＤ上における層間絶縁膜１７中に設けられる。また、コンタクト配線ＳＣ，ＤＣの一部は、第１素子分離絶縁膜１１−１のフリンジ部分２０上に設けられる。
第２素子分離絶縁膜１１−２は、半導体基板１０−１における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、動作熱によりｎＭＯＳトランジスタに引張り応力（Tensile Stress）を加える。
【００７２】
負の膨張係数（負の膨張率）［△Ｖ／Ｖ／△Ｔ］（Ｖ：体積、Ｔ：温度、△Ｖ：体積変化）とは、その体積が温度の上昇に伴って低減する割合をいう。例えば、第２素子分離絶縁膜１１−２の膨張係数は、例えば、−８×１０−６／Ｋ程度である。
【００７３】
本例の第２素子分離絶縁膜１１−２は、アモルファスマトリックス層１８と、アモルファスマトリックス層１８中に散在された結晶体１９とを有するガラスセラミックス層である。このガラスセラミックス層の組成は、Ｌｉ２Ｏ−Ａｌ２Ｏ３−ＳｉＯ２−ＴｉＯ２の四つの組成を組み合わせでガラス状態になれる組成であればどれでも良い。
【００７４】
上記結晶体１９が負の膨張係数を有し、アモルファスマトリックス層１８が正の膨張係数を有している。そのため、第２素子分離絶縁膜１１−２全体中に占める割合は、アモルファスマトリックス層１８よりも、結晶体１９の方が大きいことが望ましい。
【００７５】
第２素子分離絶縁膜１１−２は、後述するように、ｐＭＯＳトランジスタ等のデバイスが動作する時に、その動作熱により、温度が上がるにつれて縮むようになる。結果としてチャネル長方向沿ったチャネル領域ＣＨに、引張り応力が加えられ、ホールの移動度が上がり、ｐＭＯＳトランジスタの特性を向上できる点で有利である。例えば、本例の場合の引張り応力は、８０〜１００［ＧＰａ］程度である。
【００７６】
第２素子分離絶縁膜１１−２の詳細な製造方法については、後述する第３の実施形態にて詳細に説明する。
【００７７】
＜駆動動作の際の応力印加＞
次に、図１９および図２０を用いて、この発明の第２の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、ｐＭＯＳトランジスタの駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定の正のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアである電子が移動することにより、ソースＳドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【００７８】
そして、この動作熱が第２素子分離絶縁層１１−２に伝導すると、第２素子分離絶縁膜１１−２は、自身の負の膨張係数に従って圧縮する。そのため、第１素子分離絶縁膜１１−１には、チャネル幅方向に沿って、引張り応力ＴＳ（Tensile Stress）が発生する。結果、チャネル領域ＣＨに、チャネル幅方向に沿って引張り応力が加えられる。ここで、上記引張り応力ＴＳは、例えば、８０〜１００［ＧＰａ］程度である。
【００７９】
そのため、半導体基板１２等の温度が上昇して高温となった場合であっても、ｐＭＯＳトランジスタのキャリアであるホールの移動度をより向上することができる点で有利である。これは、上記４−１．における図４等に示す考察結果によれば、明らかである。
【００８０】
尚、上記のようなｐＭＯＳトランジスタの駆動動作に伴う発熱の場合に限らず、広くこのｐＭＯＳトランジスタを備えたＬＳＩが動作する際の動作熱によっても同様の動作が得られることは勿論である。
【００８１】
さらに、本例では、トランジスタの導電型はｐ型を一例に挙げたが、これに限られない。即ち、ｎ型ＭＯＳトランジスタに適用した場合であっても、同様にキャリアである電子の向上に対して有利である。
【００８２】
［第３の実施形態（素子分離絶縁膜（正、負の膨張係数）により二軸応力を印加する一例）］
次に、図２１乃至図３１を用いて、第３の実施形態に係る半導体装置およびその製造方法について説明する。この実施形態は、上記４−１．に係る正および負の膨張係数を有する素子分離絶縁膜により、二軸方向の応力を印加する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００８３】
＜構成例＞
図２１および図２２を用いて、この発明の第１の実施形態に係る半導体装置の構成例を説明する。図示するように、本例は、チャネル長方向に沿った素子分領域中に、負の膨張係数を有する第２素子分離絶縁膜１１−２が更に埋め込み配置されている点で、上記第１の実施形態に係る半導体装置と相違する。換言すると、本例では、ｎＭＯＳトランジスタを囲むように、素子分離絶縁領域における半導体基板１０−１中に、チャネル長方向に沿って負の膨張係数を有する第２素子分離絶縁膜１１−２が配置され、チャネル幅方向に沿って正の膨張係数を有する第１素子分離絶縁膜１１−１が配置されている。
本例では、素子形成面が（１００）面方位の半導体基板１０−１上に、チャネル長方向が＜１００＞方向に沿って配置されるｐＭＯＳトランジスタを一例に挙げる。
ｎＭＯＳトランジスタは、半導体基板１０−１上に設けられるゲート絶縁膜Ｇox、ゲート絶縁膜Ｇox上に設けられるゲート電極Ｇ、ゲート電極Ｇを挟むように半導体基板１２中に隔離して設けられるソースＳまたはドレインＤ、ゲート電極Ｇの側壁に設けられるスペーサ１５、およびコンタクト配線ＳＣ，ＤＣを備える。このｎＭＯＳトランジスタは、導入されたｎ型の不純物である電子をキャリアとする絶縁ゲート型電界効果トランジスタである。
【００８４】
ソースＳおよびドレインＤ（ｎ＋層）は、半導体基板１２中に、例えば、イオン注入法によりリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等のｎ型の不純物が導入され熱拡散されることにより形成される。導入されたｎ型の不純物は、キャリアとなる自由電子を放出する。
スペーサ１５は、例えば、シリコン窒化（ＳｉＮ）膜等により形成される。
コンタクト配線ＳＣ，ＤＣは、ソースＳおよびドレインＤ上における層間絶縁膜１７中に設けられる。また、コンタクト配線ＳＣ，ＤＣの一部は、第１素子分離絶縁膜１１−１のフリンジ部分２０上に設けられる。
第２素子分離絶縁膜１１−２は、半導体基板１０−１における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、動作熱によりｎＭＯＳトランジスタに引張り応力（Tensile Stress）を加える。
【００８５】
負の膨張係数（負の膨張率）［△Ｖ／Ｖ／△Ｔ］（Ｖ：体積、Ｔ：温度、△Ｖ：体積変化）とは、その体積が温度の上昇に伴って低減する割合をいう。例えば、第２素子分離絶縁膜１１−２の膨張係数は、例えば、−８×１０−６／Ｋ程度である。
【００８６】
本例の第２素子分離絶縁膜１１−２は、アモルファスマトリックス層１８と、アモルファスマトリックス層１８中に散在された結晶体１９とを有するガラスセラミックス層である。このガラスセラミックス層の組成は、Ｌｉ２Ｏ−Ａｌ２Ｏ３−ＳｉＯ２−ＴｉＯ２の四つの組成を組み合わせでガラス状態になれる組成であればどれでも良い。
【００８７】
上記結晶体１９が負の膨張係数を有し、アモルファスマトリックス層１８が正の膨張係数を有している。そのため、第２素子分離絶縁膜１１−２全体中に占める割合は、アモルファスマトリックス層１８よりも、結晶体１９の方が大きいことが望ましい。
【００８８】
第２素子分離絶縁膜１１−２は、後述するように、ｎＭＯＳトランジスタ等のデバイスが動作する時に、その動作熱により、温度が上がるにつれて縮むようになる。結果としてチャネル長方向沿ったチャネル領域ＣＨに、引張り応力が加えられ、電子の移動度が上がり、ｎＭＯＳトランジスタの特性を向上できる点で有利である。例えば、本例の場合の引張り応力は、８０〜１００［ＧＰａ］程度である。
【００８９】
＜駆動動作の際の応力印加＞
次に、図２３および図２４を用いて、この発明の第１の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、ｎＭＯＳトランジスタの駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定の正のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアである電子が移動することにより、ソースＳドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【００９０】
そして、この動作熱が第２素子分離絶縁層１１−２に伝導すると、第２素子分離絶縁膜１１−２は、自身の負の膨張係数に従って圧縮する。そのため、第１素子分離絶縁膜１１−１には、チャネル幅方向に沿って、引張り応力ＴＳ（Tensile Stress）が更に発生する。結果、チャネル領域ＣＨに、チャネル幅方向に沿って引張り応力が更に加えられる。ここで、上記引張り応力ＴＳは、例えば、８０〜１００［ＧＰａ］程度である。
【００９１】
それと同時に、第１素子分離絶縁膜１１−１の熱膨張によって、チャネルＣＨに圧縮応力ＣＳが加えられることになる。そのため、チャネル長方向＜−１１０＞に沿った圧縮応力ＣＳ、およびチャネル幅方向に沿った引張り応力ＴＳが、同時に発生する。結果、チャネル領域ＣＨに、チャネル長方向およびチャネル幅方向の二軸方向に沿って、同時に、より強い圧縮応力および引張り応力が加えられる。
【００９２】
そのため、半導体基板１２等の温度が上昇して高温となった場合であっても、ｎＭＯＳトランジスタのキャリアであるホールの移動度をより向上することができる点で有利である。
【００９３】
その結果、そのため、半導体基板１０−１等の温度が上昇して高温となった場合であっても、ｎＭＯＳトランジスタのキャリアである電子の移動度を向上することができる。これは、上記２−１．乃至２−３．や４−１．における図４乃至図６や図９に示す考察結果によれば、明らかである。
【００９４】
また、本例の場合、コンタクト配線ＳＣ，ＤＣの一部は、第１素子分離絶縁膜１１−１のフリンジ部分２０上に設けられる。そのため、コンタクト配線ＳＣ，ＤＣに発生した動作熱が、第１素子分離絶縁膜１１−１に直接伝導される点でも、電子の移動度の向上に対して有利であると言える。
【００９５】
尚、上記のようなｎＭＯＳトランジスタの駆動動作に伴う発熱の場合に限らず、広くこのｎＭＯＳトランジスタを備えたＬＳＩが動作する際の動作熱によっても同様の動作が得られることは勿論である。
【００９６】
＜製造方法＞
次に、図２６乃至図３１を用いて、第３の実施形態に係る半導体装置の製造方法を説明する。この説明においては、図２５に示すタイミングチャートに則して説明する。
【００９７】
まず、素子形成面が（１００）面方位の半導体基板１０−１中に、例えば、リン（Ｐ）等のｐ型の不純物を注入し、ｐウェルを形成する（図示せず）。
続いて、図２６に示すように、半導体基板１０−１の素子分離領域ＥＩＲ（Element Isolation Region）に、例えば、ＲＩＥ（Reactive Ion Etching）法等を用いて、素子分離用の溝を形成する。続いて、上記溝中に、例えば、ＣＶＤ（chemical vapor deposition）法を用いてシリコン酸化（ＳｉＯ２）膜等を埋め込み、シリコン酸化膜２１を形成する。
【００９８】
続いて、図２７に示すように、半導体基板１０−１上に、例えば、フォトレジスト等を塗布し、このフォトレジストに露光および現像を行って素子領域ＡＡ（Active Area）上に残存させ、マスク層２２を形成する。
【００９９】
続いて、マスク層２２をマスクとして、シリコン酸化膜２１中に、例えば、イオン注入法により、リチウム（Ｌｉ），アルミニウム（Ａｌ），チタン（Ｔｉ）等のイオンによる結晶種２３を注入する。
【０１００】
続いて、図２８に示すように、マスク層２２を除去し、時刻ｔ１〜ｔ２の間、例えば、酸素雰囲気中において、温度Ｔ１（例えば、１０００℃程度）で時間Δｔ１（例えば、１０分程度）の間熱処理することによって、シリコン酸化膜２１を、ガラス状態（アモスファス状態）にする。
【０１０１】
続いて、時刻ｔ２の際に、降温速度α１において温度Ｔ２（例えば、６００℃程度）まで冷却する。ここで、上記速度α１はできるだけ大きい（速い）ほうが望ましい。
【０１０２】
続いて、図２９に示すように、時刻ｔ３〜ｔ４の間、上記ガラス状態のシリコン酸化膜２１を、例えば、温度Ｔ２（例えば、６００℃程度）において時間Δｔ２（例えば、５分間程度）のアニ−ルする。そして、上記シリコン酸化膜２１におけるアモルファスマトリックス層１８中に、高密度に結晶核２５を析出させる。ここで、上記結晶核２５の大きさは、例えば、数ｎｍ（ナノメータ）程度である。
【０１０３】
さらに、上記工程（時刻ｔ３〜ｔ４）において、熱処理を行う温度は、結晶核２５が最も速く析出される温度Ｔ２（この実施形態では６００℃）であることが望ましい。即ち、図３１中の実線３１に示すように、温度Ｔ２の時に結晶核２５が析出する速度が、最も速い速度Ｖ１であるため、短時間で高密度の結晶核２５が形成される。
【０１０４】
続いて、時刻ｔ４の際に、上記結晶核２５を備えたアモルファスマトリックス層１８を、昇温速度α２において温度Ｔ３（例えば、６５０℃程度）まで上昇させる。ここで、昇温速度α２は、上記結晶核２５の不均一な成長を防止するために、大きい（速い）方が望ましい。
【０１０５】
続いて、図３０に示すように、時刻ｔ５〜ｔ６の間、上記結晶核２５を備えたアモルファスマトリックス層１８を、例えば、温度Ｔ３（例えば、６５０℃程度）において時間Δｔ３（例えば、１０分間程度）の間アニ−ルすることによって、上記結晶核２５を成長させ、結晶体１９を形成する。同時に、上記結晶核２５を成長させて結晶体１９を形成することによって、アモルファスマトリックス層１８中に上記イオン注入工程により注入されたイオン（結晶種）２３を十分に析出させる。結果、アモルファスマトリックス層１８と結晶体１９とを備えたガラスセラミックス層を備える第２素子分絶縁膜１１−２を形成することができる。ここで、上記結晶体１９の大きさは、例えば、数ｎｍ〜数十ｎｍ程度である。
【０１０６】
さらに、上記工程（時刻ｔ５〜ｔ６）において、アニ−ルを行う温度は、結晶核２５が最も速く成長する温度Ｔ３であることが望ましい。即ち、図３１中の実線３２に示すように、温度Ｔ３の時に結晶核２５が成長する速度が、最も早く成長する速度Ｖ２となり、短時間で結晶核２５が成長する。
【０１０７】
尚、図３１中の実線３１、３２との囲まれた領域３３でアニ−ルをすることは望ましくない。領域３３では、結晶核２５の密度も低くなり、成長も十分にできないためである。
【０１０８】
続いて、時刻ｔ６の際に、第１素子分離絶縁膜１１−１を、降温速度α３で室温程度にまで冷却する。ここで、速度α３は結晶成長で生じた内部応力を緩和するために、できるだけ小さい（遅い）方が望ましい。
【０１０９】
以上の工程により、ガラスセラミックス（pyroceramics）層により形成された第２素子分離絶縁膜１１−２を製造することができる。尚、この実施形態に示したガラスセラミックスの組成は、一例であり、例えば、Ｌｉ２Ｏ−Ａｌ２Ｏ３−ＳｉＯ２−ＴｉＯ２等の組み合わせでアモルファス状態になれる組成であればどれでも良い。
【０１１０】
続いて、図示は省略するが、半導体基板１０−１上の素子領域ＡＡに、例えば、熱酸化法等により、ゲート絶縁膜Ｇoxを形成する。続いて、ゲート絶縁膜Ｇox上に、チャネル長方向が＜１００＞方向となるように、この＜１００＞方向と垂直な方向にゲート電極Ｇを形成する。続いて、ゲート電極Ｇの側壁に沿ってスペーサ１５を形成する。続いて、ゲート電極Ｇおよびスペーサ１５をマスクとして、半導体基板１２中に、ｎ型の不純物を導入し、ソースＳおよびドレインＤを形成する。続いて、ゲート電極Ｇ上を覆うように、層間絶縁膜１７を形成する。
【０１１１】
続いて、ソースＳおよびドレインＤ上における層間絶縁膜１７中に、コンタクトホールを形成し、このコンタクトホール中に例えば、ポリシリコン層等を埋め込むことにより、コンタクト配線ＳＣ、ＤＣを形成する。上記コンタクトホールを形成する際、その一部が、第１素子分離絶縁膜１１−１におけるフリンジ部分２０に接するように形成することが望ましい。
【０１１２】
以上の製造方法により、第３の実施形態に係る半導体装置を形成する。
＜作用効果＞
第３の実施形態に係る半導体装置および製造方法によれば、少なくとも下記（２）乃至（５）の効果が得られる。
【０１１３】
（２）ＬＳＩの温度が室温から高温（例えば、２００℃程度）に上昇するほど、キャリアである電子（またはホール）の移動度を向上できる。
上記のように、ｎＭＯＳトランジスタが動作する際等に発生する動作熱が第１，第２素子分離絶縁膜１１−１，１１−２に伝導することにより、チャネル長方向＜１００＞に沿って圧縮応力ＣＳが発生し、チャネル幅方向＜００１＞に沿って引張り応力ＴＳが更に発生する。結果、チャネル領域ＣＨに、チャネル幅方向に沿って引張り応力が更に加えられる。
【０１１４】
そのため、チャネル長方向に沿った圧縮応力ＣＳ、およびチャネル幅方向に沿った引張り応力ＴＳが、同時に発生する。結果、チャネル領域ＣＨに、チャネル長方向およびチャネル幅方向の二軸方向に沿って、同時に、より強い圧縮応力および引張り応力が加えられる。
【０１１５】
このように、半導体基板１２等の温度が上昇して高温となった場合であっても、ｎＭＯＳトランジスタのキャリアであるホールの移動度をより向上することができる点で有利である。
【０１１６】
しかも、高温になるほど引張り応力ＴＳが大きくなるので、電子の移動度向上の効果は高温になるほど顕著である。
【０１１７】
また、第１素子分離絶縁膜１１−１は、温度上昇に比例してその体積が膨張するため、チャネル領域ＣＨに温度上昇に比例した圧縮応力を加えることができる。
【０１１８】
そのため、ｎＭＯＳトランジスタを含むＬＳＩ等が高温となり、より激しくなったシリコン等の熱擾乱が発生した場合であっても、電子の移動度が低減することを防止できる。結果、近年のトランジスタの微細化に伴うＬＳＩ等の高温状況下において、トランジスタの特性劣化を防止できる点で非常に有利である。
【０１１９】
また、本例の場合、コンタクト配線ＳＣ，ＤＣの一部は、第１素子分離絶縁膜１１−１のフリンジ部分２０上に設けられる。そのため、コンタクト配線ＳＣ，ＤＣに発生した動作熱が、第１素子分離絶縁膜１１−１に直接伝導される点でも、電子の移動度の向上に対して有利であると言える。
【０１２０】
尚、本例では、チャネル領域ＣＨに垂直な二軸方向に引張り応力を同時に加えることの効果について、ｎ型のｎＭＯＳトランジスタを一例に挙げたが、ｎ型に限られない。ｐＭＯＳトランジスタのチャネル領域ＣＨに、同様に垂直な二軸方向に引張り応力を同時に加える場合であっても、ｐＭＯＳトランジスタのキャリアであるホールの移動度を向上することができる。これは、上記図９に示した考察の結論から明らかである。このように、トランジスタの導電型に限られない点でも有利である。
【０１２１】
（３）ｎＭＯＳトランジスタの電子の最適な移動度を選択できる。
チャネル領域ＣＨに加えられる圧縮応力ＣＳと引張り応力ＴＳの大きさは、第１，第２素子分離絶縁膜１１−１，１１−２の、例えば、体積等に比例して増大する。
【０１２２】
そのため、例えば、シリコン酸化膜２１を形成する際（図２６）等に、素子分離用の溝の深さ等を選択し、溝内に埋め込むシリコン酸化膜２１の体積を制御し、最適な体積等を選択することによって、ｎＭＯＳトランジスタの電子の最適な移動度を選択できる点で有利である。
【０１２３】
（３）熱工程を適切に選択することにより、幅広い範囲で第２素子分離絶縁膜１１−２の膨張係数の制御が可能であるため、実際のデバイス動作に最適な負の膨張係数を選択できる。
【０１２４】
図３１に示したように、第２素子分離絶縁膜１１−２は、結晶核２５が形成される実線３１で示す温度領域と、結晶核２５が成長する実線３２で示す温度領域との二つの温度領域を備えている。そのため、例えば、実線３１で示す温度領域では低い温度で熱処理をし、実線３２で示す温度領域では結晶核の成長速度が最も速い温度Ｔ３で熱処理をすると、膨張係数の比較的低い第２素子分離絶縁膜１１−２を形成できる。
【０１２５】
このように、上記熱処理工程（図２６−図２９）の際に、上記実線３１、３２で示す温度領域の温度（例えば、Ｔ２、Ｔ３）、時間（例えば、Δｔ２、Δｔ３）を多様に組み合わせて選択できることにより、密度および大きさが多様な結晶体１９及びアモルファスマトリックス層１８を形成できる。そのため、膨張係数のマージンを拡大でき、容易に目的の膨張係数を有した第２素子分離絶縁膜１１−２を形成できる点で有利である。
【０１２６】
また、上記イオン注入工程（図２７）の際に、結晶種２３の種類・組成・注入量等を選択することによって、必要な膨張係数を制御することも可能である。
【０１２７】
上記のように、組成等が同様であっても、熱処理工程（図２６−図２９）やイオン注入工程（図２７）の際に、最適なものを多様に選択することができるため、目的に応じて幅広い範囲での膨張係数の制御が可能である。
【０１２８】
（４）より具体的には、例えば、温度Ｔ２、Ｔ３、時間Δｔ２＞時間Δｔ３を選択することにより、負の膨張係数が大きく、大きな引張り応力ＴＳを加えることができる第２素子分離絶縁膜１１−２を形成することができる。
【０１２９】
チャネル領域ＣＨにより大きな引張り応力を加える絶縁層として働く一観点としては、負の膨張係数がより大きいことがある。そのためには、結晶体１９がより高密度で緻密に形成されていることが望ましい。ここで、時間Δｔ２を大きく取ると結晶核２５が形成する密度を高くでき、時間Δｔ３を大きくとると１つの結晶核２５を大きく成長させて大きな結晶体１９を形成できる。
【０１３０】
よって、この実施形態のように温度Ｔ２、Ｔ３を選択した場合は、温度Ｔ２、Ｔ３のいずれも結晶核の形成速度・成長速度が最も早い温度であるから（図３１）、時間Δｔ２が時間Δｔ３よりも大きく（時間Δｔ２＞時間Δｔ３）することにより、結晶体１９が高密度で緻密に形成されたガラスセラミックスの第１素子分離絶縁層１１−１を形成することができる。時間Δｔ２が小さすぎると結晶核２５の密度が低下して、結晶体１９を緻密に形成できない。一方、時間Δｔ３が大き過ぎると、１つの結晶核２５が大きく成長しすぎてストレスによるクラックが生じる可能性がある。
【０１３１】
そのため、第２素子分離絶縁膜１１−２中に占める割合を、アモルファスマトリックス層１８よりも結晶体１９方がより大きくなるように形成できる。結果、第２素子分離絶縁膜１１−２の全体の膨張係数を負とさせ、負の膨張係数をより大きくできる点で有利である。
【０１３２】
（５）結晶核２５の成長を均一にして、第２素子分離絶縁膜１１−２が加える引張り応力ＴＳを均一化できる。
【０１３３】
速度α２をできるだけ大きく（速く）することによって、アモルファスマトリックス層１８の温度を結晶核２５が最も速く成長する温度Ｔ３に速く到達して温度の不均一を防止し、結晶核２５それぞれが成長する時刻を均一にできる。そのため、結晶核２５を均一に成長させて結晶体１９の粒径を均一にでき、第２素子分離絶縁膜１１−２が加える引張り応力ＴＳを均一化できる点で有利である。
【０１３４】
［第４の実施形態（ハイブリッド基板において素子分離絶縁膜（正、負の膨張係数）により一軸方向の応力を印加する一例）］
次に、図３２乃至図４４を用いて、第５の実施形態に係る半導体装置およびその製造方法について説明する。この実施形態は、上記３．および４−３．に係る導電型に対して有利な面方位と、さらに正および負の膨張係数を有する素子分離絶縁膜により一軸方向の応力を印加する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１３５】
＜構成例＞
図３２および図３３を用いて、第４の実施形態に係る半導体装置の構成例を説明する。図示するように、本例は、素子形成面が（１１０）面方位および（１００）面方位からなるハイブリッド基板（Hybrid substrates）上に、チャネル長方向が＜−１１０＞方向に沿ってｐＭＯＳトランジスタ，＜１００＞方向に沿ってｎＭＯＳトランジスタが交互に隣接して配置されている。
【０１３６】
ｐＭＯＳトランジスタ（ｐＭＯＳ１、ｐＭＯＳ２）は、素子形成面が（１１０）面方位の半導体基板１０−１上に、チャネル長方向が＜−１１０＞方向に沿って配置される。素子分離絶縁領域に、チャネル幅方向に沿って、正の膨張係数を有する第１素子分離絶縁膜１１−１が埋め込み配置される。例えば、第１素子分離絶縁膜１１−１は、上記と同様に、正の膨張係数を有するシリコン酸化膜等により形成される。
【０１３７】
ｎＭＯＳトランジスタ（ｎＭＯＳ１、ｎＭＯＳ２）は、素子形成面が（１００）面方位のＢＯＸ層３３を有する半導体基板（ＳＯＩ（Silicon On Insulater）基板）１０−２上に、チャネル長方向が＜１００＞方向に沿って配置される。素子分離絶縁領域に、チャネル幅方向に沿って、負の膨張係数を有する第２素子分離絶縁膜１１−２が埋め込み配置される。例えば、第２素子分離絶縁膜１１−２は、上記と同様に、負の膨張係数を有するガラスセラミックス層等により形成される。
【０１３８】
＜駆動動作の際の応力印加＞
次に、図３４および図３５を用いて、第４の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【０１３９】
図示するように、トランジスタｎＭＯＳ１，ｎＭＯＳ２，ｐＭＯＳ１，ｐＭＯＳ２の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板中に形成されたチャネルＣＨに、キャリアである電子およびホールが移動することにより、ソースＳドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【０１４０】
そして、この動作熱が第１、第２素子分離絶縁層１１−１、１１−２に伝導すると、第１素子分離絶縁膜１１−１は、自身の正の膨張係数に従って膨張する。第２素子分離絶縁膜１１−２は、自身の負の膨張係数に従って収縮する。そのため、第１素子分離絶縁膜１１−１には、チャネル長方向＜−１１０＞に沿って、圧縮応力ＣＳが発生する。第２素子分離絶縁膜１１−２には、チャネル長方向＜１００＞に沿って、引張り応力ＴＳが発生する。この際、第１、第２素子分離絶縁層１１−１、１１−２がチャネル幅方向に沿って隣接して配置されることにより、互いの引張り応力ＴＳおよび圧縮応力ＣＳを強め合い、助け合う相乗効果により、引張り応力ＴＳおよび圧縮応力ＣＳをより増大することができる。
【０１４１】
結果、ｎＭＯＳトランジスタｎＭＯＳ１、ｎＭＯＳ２のチャネル領域ＣＨには、チャネル長方向に沿ってより大きな引張り応力が加えられ、ｐＭＯＳトランジスタｐＭＯＳ１、ｐＭＯＳ２のチャネル領域ＣＨには、チャネル長方向に沿ってより大きな圧縮応力が加えられる。
【０１４２】
このように、本例によれば、半導体基板１２等の温度が上昇して高温となった場合であっても、ｎＭＯＳトランジスタのキャリアである電子、およびｐＭＯＳトランジスタのキャリアであるホールの移動度を、同時により向上することができる点で有利である。
【０１４３】
＜製造方法＞
次に、図３６乃至図４４を用いて、第４の実施形態に係る半導体装置の製造方法について説明する。
ハイブリッド基板の製造方法
まず、図３６（ａ），（ｂ）乃至図３８（ａ），（ｂ）を用いて、第４の実施形態に係る半導体装置の製造方法に用いるハイブリッド基板の製造方法について説明する。この説明において、図３６（ａ）乃至図３８（ａ）は、素子形成面が（１１０）面方位の半導体基板の製造方法であり、図３６（ｂ）乃至図３８（ｂ）は、素子形成面が（１００）面方位の半導体基板の製造方法である。
【０１４４】
まず、図３６（ａ），（ｂ）に示すように、素子形成面が（１１０）面方位，（１００）面方位の半導体基板１０−１，１０−２の表面上に、例えば、熱酸化法等を用いて、シリコン酸化膜（Oxide）を形成し、ＢＯＸ層３０を形成する。
【０１４５】
続いて、半導体基板１０−１，１０−２の表面上からの所定の深さＤ１，Ｄ２程度に、例えば、イオン注入法等を用いて、水素イオンＨを導入する。これは、この水素イオンＨは、後の半導体基板１０−１，１０−２の薄膜化工程において、エッチングストッパとするためのものである。そのため、深さＤ１，Ｄ２は、半導体基板１０−１，１０−２の膜厚に対応する。
【０１４６】
続いて、図３７（ａ），（ｂ）に示すように、上記半導体基板１０−１，１０−２を反転させ、素子形成面がそれぞれ（１１０）面方位，（１００）面方位となるように、ＢＯＸ層３０を操作基板３３上に接着させる。
【０１４７】
続いて、図３７（ａ），（ｂ）に示すように、上記注入した水素イオンＨをストッパとして、例えば、ＣＭＰ法等を用いて、半導体基板１０−１，１０−２を厚さＤ１，Ｄ２程度まで薄膜化する。
【０１４８】
以上の製造工程により、素子形成面が（１１０）面方位，（１００）面方位からなる半導体基板（ＳＯＩ基板）を製造できる。
【０１４９】
ハイブリッド基板を用いた素子の製造方法
次に、図３９乃至図４４を参照し、上記製造したハイブリッド基板を用いて、本例に係る半導体装置の製造方法を説明する。この説明では、素子形成面が（１００）面方位の半導体基板（ＳＯＩ基板）を用いる例に挙げて、以下説明する。
【０１５０】
まず、図３９に示すように、素子形成面が（１００）面方位の半導体基板１０−２上に、例えば、熱酸化法等を用いて、ＳｉＯ２膜４１を形成する。続いて、ＳｉＯ２膜４１上に、例えば、ＣＶＤ法等を用いて、窒化膜４２を形成する。
【０１５１】
続いて、図４０に示すように、例えば、ＲＩＥ法等を用いて、ｐＭＯＳトランジスタ形成領域（pArea）に対応する半導体基板１０−１中およびＢＯＸ層３０中に、所定の溝を形成する。続いて、上記溝の側壁に沿って、例えば、ＣＶＤ法等を用いて、ＳｉＮ膜等を形成し、スペーサ４３を形成する。
【０１５２】
続いて、図４１に示すように、上記溝中を埋め込むように、例えば、エピタキシャル法等を用いて、素子形成面が（１１０）面方位となるシリコン基板１０−１を形成する。
【０１５３】
続いて、図４２に示すように、例えば、ＣＭＰ法等を用いて、窒化膜４２およびＳｉＯ２膜を除去する。
【０１５４】
続いて、図４３に示すように、素子分離領域ＥＩＲにおける半導体基板１０−１，１０−２およびＢＯＸ層３０中に、例えば、ＲＩＥ法等を用いて、操作基板３３表面上まで素子分離用の溝を形成する。
【０１５５】
続いて、上記素子分離用の溝中に、同様の製造方法を用いて、正または負の膨張係数を有する第１，第２素子分離絶縁膜１１−１，１１−２を埋め込み形成する。この際、第１、第２素子分離絶縁膜１１−１、１１−２のいずれか一方を形成する間、他方の領域を保護膜などで覆う。例えば、ｎＭＯＳトランジスタｎＭＯＳ１、ｎＭＯＳ２の第２素子分離絶縁膜１１−２を形成する間、他方のｐＭＯＳトランジスタｐＭＯＳ１,ｐＭＯＳ２形成領域上に、例えば、ＣＶＤ法を用いてシリコン窒化（Ｓｉ３Ｎ４）膜等を堆積して、保護膜を形成する。第２素子分離絶縁膜１１−２を形成した後、上記保護膜を除去する。
【０１５６】
続いて、図４４に示すように、上記と実質的に同様な製造方法を用いて、素子形成面が（１１０）面方位の半導体基板上にｐＭＯＳトランジスタ（ｐＭＯＳ１、ｐＭＯＳ２）を形成し，素子形成面が（１００）面方位の半導体基板上にｎＭＯＳトランジスタ（ｎＭＯＳ１、ｎＭＯＳ２）を形成し、本例に係る半導体装置を形成する。この際、トランジスタｐＭＯＳ１、ｐＭＯＳ２のチャネル長方向が＜−１１０＞方向、ｎＭＯＳ１、ｎＭＯＳ２のチャネル長方向が＜１００＞方向となるように、ゲート電極Ｇ等を形成する。
【０１５７】
＜作用効果＞
第４の実施形態に係る半導体装置および製造方法によれば、少なくとも上記（１）乃至（５）の効果が得られる。さらに、本例では、少なくとも以下の（６）、（７）に示す効果が得られる。
【０１５８】
（６）導電型に対応して、移動度の向上をより向上できる。
さらに本例では、素子形成面が（１１０）面方位および（１００）面方位からなるハイブリッド基板上に、チャネル長方向が＜−１１０＞方向に沿ってｐＭＯＳトランジスタ，＜１００＞方向に沿ってｎＭＯＳトランジスタが交互に隣接して配置されている。そのため、上記４−２．において説明したように、ｎ型、ｐ型トランジスタのそれぞれに対して、移動度の向上に対して有利な（１００）面方位、（１１０）面方位が配置される。そのため、移動度の向上に対してより有利である。
【０１５９】
また、本例では、面方位が（１００）面方位、（１１０）面方位が異なるが、シリコン基板１０−１、１０−２上にｐ型、ｎ型トランジスタをそれぞれ配置させる。一方、例えば、ＳｉＧｅや歪みＳｉ等のいわゆる歪み半導体基板を用いていない。そのため、本例の構成では、欠陥が少なく、リーク電流を低減できる点で、信頼を向上できる点でもメリットがある。
【０１６０】
（７）製造コストの低減に対して有利である。
また、例えば、ＳｉＧｅや歪みＳｉ等のいわゆる歪み半導体基板を用いた場合には、製造プロセスや製造装置が増えるため、製造コストが増大する傾向にある。
【０１６１】
本例では、かかる歪み半導体基板を用いる必要がなく、面方位が（１００）面方位、（１１０）面方位が異なるが、シリコン基板１０−１、１０−２を適用できる。そのため、製造プロセスや製造装置を低減でき、製造コストの低減に対して有利である。
【０１６２】
［第５の実施形態（複数のｎ型、ｐ型トランジスタに二軸の応力を印加する例）］
次に、第５の実施形態に係る半導体装置について、図４５および図４６を用いて説明する。この実施形態は、複数のｎＭＯＳ、ｐＭＯＳトランジスタに二軸方向に応力を印加する一例に関するものである。この説明において、上記第４の実施形態と重複する部分の詳細な説明を省略する。
【０１６３】
＜構成例＞
図４５を用いて、本例に係る半導体装置の構成例について説明する。図示するように、第５の実施形態に係る半導体装置は、トランジスタｎＭＯＳ１，ｎＭＯＳ２,ｐＭＯＳ１，ｐＭＯＳ２を囲むように、素子分離絶縁領域における半導体基板１０−１、１０−２中にも、チャネル長方向に沿って、負の膨張係数を有する第２素子分離絶縁膜１１−２Ｂが更に配置されている点で、上記第４の実施形態と相違する。換言すると、本例では、トランジスタｎＭＯＳ１，ｎＭＯＳ２,ｐＭＯＳ１，ｐＭＯＳ２を囲むように、素子分離絶縁領域における半導体基板１０−１、１０−２中に、チャネル幅方向およびチャネル長方向に沿って、第１、第２素子分離絶縁膜１１−１，１１−２Ａ，１１−２Ｂが配置されている点で、上記第４の実施形態と相違している。
【０１６４】
第２素子分離絶縁膜１１−２Ｂは、上記第２素子分離絶縁膜１１−２Ａと同様な構成である。即ち、第２素子分離絶縁膜１１−２Ｂは、アモルファスマトリックス層１８と、アモルファスマトリックス層１８中に散在された結晶体１９とを有するガラスセラミックス層により形成される。第１素子分離絶縁膜１１−１は、上記と同様に、正の膨張係数を有する。
【０１６５】
＜駆動動作の際の応力印加＞
次に、図４６を用いて、第５の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【０１６６】
図示するように、トランジスタｎＭＯＳ１，ｎＭＯＳ２,ｐＭＯＳ１，ｐＭＯＳ２の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および正のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１２中に形成されたチャネルＣＨに、キャリアである電子およびホールが移動することにより、ソースＳおよびドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【０１６７】
そして、この動作熱が第１、第２素子分離絶縁層１１−１，１１−２Ａ，１１−２Ｂに伝導すると、第１素子分離絶縁膜１１−１は、自身の正の膨張係数に従って膨張する。第２素子分離絶縁膜１１−２Ａ，１１−２Ｂは、自身の負の膨張係数に従って収縮する。そのため、第１素子分離絶縁膜１１−１には、チャネル長方向＜−１１０＞方向または＜１００＞方向に沿って、圧縮応力ＣＳが発生する。第２素子分離絶縁膜１１−２Ａ，１１−２Ｂには、チャネル長方向＜−１１０＞方向または＜１００＞方向、およびチャネル幅方向に沿って、引張り応力ＴＳＡ，ＴＳＢが発生する。
【０１６８】
この際、第１、第２素子分離絶縁層１１−１，１１−１Ａが隣接して配置されることにより、互いの引張り応力ＴＳＡおよび圧縮応力ＣＳを強め合い、助け合うような相乗効果により、引張り応力ＴＳＡおよび圧縮応力ＣＳをより増大することができる。
【０１６９】
結果、ｎＭＯＳトランジスタｎＭＯＳ１，ｎＭＯＳ２のチャネル領域ＣＨには、チャネル長方向＜１００＞に沿ったより大きな引張り応力、およびチャネル幅方向に沿った引張り応力が二軸方向に同時に加えられる。同様に、ｐＭＯＳトランジスタｐＭＯＳ１，ｐＭＯＳ２のチャネル領域ＣＨには、チャネル長方向＜−１１０＞に沿ったより大きな圧縮応力およびチャネル幅方向に沿った引張り応力が二軸方向に同時に加えられる。
【０１７０】
ここで、チャネル領域ＣＨに垂直な二軸方向に引張り応力を同時に加えることの効果は、トランジスタの導電型に限られない点で有利である。
【０１７１】
＜作用効果＞
第５の実施形態に係る半導体装置および製造方法によれば、少なくとも上記（１）乃至（７）に示す効果が得られる。
【０１７２】
さらに、本例によれば、半導体基板１０−１，１０−２等の温度が上昇して高温となった場合であっても、ｎＭＯＳトランジスタのキャリアである電子、およびｐＭＯＳトランジスタのキャリアであるホールの移動度を同時により向上することができる点で有利である。
【０１７３】
尚、上記説明では、チャネル長方向が＜−１１０＞方向に配置される半導体装置を一例に挙げて説明したが、これに限られるものではない。即ち、４−３．に説明したように、チャネル長方向が、＜−１１０＞方向と垂直な＜００１＞方向であっても、上記と同様に適用し、同様の効果を得ることができる。
【０１７４】
以上、第１乃至第５の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１７５】
【図１】（ａ）はこの発明に係る半導体基板の面方位およびチャネル長方向を説明するための斜視図、（ｂ）は（ａ）に対応する平面図。
【図２】この発明に係る半導体装置の平面図。
【図３】図２中のＩＩＩ−ＩＩＩ線に沿った断面図。
【図４】チャネル幅方向（Ｗ）と駆動電流変化量との関係を示す図。
【図５】チャネル長方向（Ｘ）と駆動電流変化量との関係を示す図。
【図６】チャネル長方向（Ｘ）と駆動電流変化量との関係を示す図。
【図７】（１００）面方位の格子密度を概略的に示す図。
【図８】（１１０）面方位の格子密度を概略的に示す図。
【図９】ｐＭＯＳおよびｎＭＯＳに有利な応力を示す平面図。
【図１０】ｐＭＯＳおよびｎＭＯＳに有利な面方位を示す断面図。
【図１１】（ａ）および（ｂ）は、チャネル長方向が＜−１１０＞方向と垂直な＜００１＞方向の場合を説明するための図。
【図１２】チャネル長方向が＜−１１０＞方向と＜００１＞方向の場合を比較するための図。
【図１３】この発明の第１の実施形態に係る半導体装置を示す平面図。
【図１４】図１中のＸＩＶ−ＸＩＶ線に沿った断面図。
【図１５】第１の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図１６】第１の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図１７】第２の実施形態に係る半導体装置を示す平面図。
【図１８】図１７中のＸＶ−ＸＶ線に沿った断面図。
【図１９】第２の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図２０】第２の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図２１】第３の実施形態に係る半導体装置を示す平面図。
【図２２】図２１中のＸＶ−ＸＶ線に沿った断面図。
【図２３】第３の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図２４】第３の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図２５】第３の実施形態に係る時間と温度との関係を示すタイミングチャート図。
【図２６】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図２７】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図２８】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図２９】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３０】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３１】第３の実施形態に係る温度と結晶核形成速度／結晶核成長速度との関係を示す図。
【図３２】第４の実施形態に係る半導体装置を示す平面図。
【図３３】図３２中のＸＸＩＸ−ＸＸＩＸ線に沿った断面図。
【図３４】第４の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図３５】第４の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図３６】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３７】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３８】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３９】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４０】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４１】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４２】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４３】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４４】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４５】第５の実施形態に係る半導体装置を示す平面図。
【図４６】第５の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【符号の説明】
【０１７６】
ｎＭＯＳトランジスタ…ゲート絶縁型電界効果トランジスタ、１１−１…第１素子分離絶縁膜。
【技術分野】
【０００１】
この発明は、半導体装置に関し、例えば、絶縁ゲート型電界効果トランジスタ等に適用されるものである。
【背景技術】
【０００２】
従来より、大規模集積回路（ＬＳＩ：large-scale integration）を構成する能動素子の一つとして、ＭＯＳ（metal oxide semiconductor）型、ＭＩＳ（metal insulator semiconductor）型に代表される絶縁ゲート型電界効果トランジスタ（以下トランジスタ）が知られている。そして、このトランジスタのますますの微細化により、ＬＳＩ中のトランジスタの数が膨大となっている。そのため、そのトランジスタの数に比例して、ＬＳＩから発生する熱量も膨大なものとなってきている。結果、トランジスタを構成するシリコン等の結晶格子の格子振動が激しくなってその熱擾乱が原因の一つになって、電子又はホール（キャリア）の移動度が低減するという問題がある。
【０００３】
そこで、例えば、絶縁材によりトランジスタのチャネル領域に所望の応力を加えて、キャリアである電子又はホールの移動度を向上させる半導体装置が提案されている（例えば、特許文献１参照）。
【０００４】
しかしながら、かかる構成では、上記絶縁材が与えることができる応力は、半導体基板等の温度上昇に対して一定である。そのため、ＬＳＩの温度が室温から高温（例えば、２００℃程度）に上昇した場合には、より激しくなったシリコン等の熱擾乱により応力による効果が不十分となって、電子又はホールの移動度が低減する。
【０００５】
上記のように従来の半導体装置では、温度が上昇するとキャリアの移動度が低減するという事情があった。
【特許文献１】特開２００４−６３５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、温度が上昇するほどキャリアの移動度を向上できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によれば、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される絶縁ゲート型電界効果トランジスタと、前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、前記絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加える第１素子分離絶縁膜とを具備する半導体装置を提供できる。
【０００８】
この発明の一態様によれば、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置されるｐ型絶縁ゲート型電界効果トランジスタと、前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、前記ｐ型絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加える第１素子分離絶縁膜と、素子形成面が（１００）面方位の半導体基板上に、チャネル長方向が＜１００＞方向に沿って配置されるｎ型絶縁ゲート型電界効果トランジスタと、前記半導体基板における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、前記ｎ型絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って引張り応力を加える第２素子分離絶縁膜とを具備する半導体装置を提供できる。
【発明の効果】
【０００９】
この発明によれば、温度が上昇するほどキャリアの移動度を向上できる半導体装置が得られる。
【発明を実施するための最良の形態】
【００１０】
［面方位および応力に関する知見について］
まず、図１乃至図１１を用いて、本発明者が、この発明に係る半導体装置およびその製造方法を発明するに至った面方位および応力に関する知見についての概要を説明する。
＜１．半導体基板の面方位（１１０）およびトランジスタの構成＞
１−１．半導体基板の面方位およびトランジスタのチャネル長方向
図１（ａ）に示すように、ここで説明する素子形成面の半導体基板（ここでは、シリコン（Ｓｉ）基板）１０−１の面方位は、（１１０）面（Plane）である。
また、図１（ｂ）に示すように、半導体基板１０−１の（１１０）面上に配置されるトランジスタＴｒのチャネル長方向は、ノッチ（Notch）に沿った＜−１１０＞方向である。換言すると、トランジスタＴｒのチャネル長方向は、ゲート電極Ｇが配置される方向と垂直な＜−１１０＞方向である。
【００１１】
１−２．考察に係るトランジスタの構成例
次に、図２および図３を用い、この考察に係るトランジスタの構成例について説明する。
【００１２】
図示するように、素子形成面が（１１０）面方位の半導体基板（n-Sisub）１０−１の表面上の素子領域において、チャネル長方向が＜−１１０＞方向に沿って半導体装置（ここでは、ｐＭＯＳトランジスタ）が配置される。
【００１３】
半導体基板１０−１の素子分離領域に、ｐＭＯＳトランジスタを囲むように素子分離絶縁膜ＳＴＩ（Shallow Trench Isolation）が埋め込み配置される。
【００１４】
ｐＭＯＳトランジスタは、素子形成面が（１１０）面の半導体基板１０−１上に設けられるゲート絶縁膜Ｇox、ゲート絶縁膜Ｇox上に設けられるゲート電極Ｇ、ゲート電極Ｇを挟むように半導体基板１０−１中に隔離して設けられるソースＳまたはドレインＤ、ゲート電極Ｇの側壁に設けられるスペーサ１５、およびコンタクト配線ＳＣ，ＤＣを備える。このｐＭＯＳトランジスタは、導入されたｐ型の不純物であるホールをキャリアとする絶縁ゲート型電界効果トランジスタである。
【００１５】
ゲート絶縁膜Ｇoxは、例えば、熱酸化法によりシリコン酸化膜（ＳｉＯ２）等により形成される。
ゲート電極Ｇは、例えば、ポリシリコン（poly-Si）等により形成される。
ソースＳおよびドレインＤ（ｐ＋層）は、半導体基板１０−１中に、例えば、イオン注入法によりボロン（Ｂ）等のｐ型の不純物が導入され熱拡散されることにより形成される。導入されたｐ型の不純物は、キャリアとなるホールを放出する。
スペーサ１５は、例えば、シリコン窒化（ＳｉＮ）膜等により形成される。
コンタクト配線ＳＣ，ＤＣは、ソースＳおよびドレインＤ上における層間絶縁膜１７中に設けられる。また、コンタクト配線ＳＣ，ＤＣの一部は、素子分離絶縁膜ＳＴＩのフリンジ部分２０上に設けられる。
【００１６】
ここで、図２に示すように、半導体装置（絶縁ゲート型電界効果トランジスタ）の活性化領域ＡＡにおけるチャネル幅方向の寸法をＷと表記し、チャネル長方向（＜−１１０＞方向）の寸法をＸと表記して、以下に考察した結果について説明する。
【００１７】
＜２．ＷまたはＸと駆動電流の変化量との関係＞
２−１．チャネル幅方向の寸法Ｗと駆動電流の変化量との関係
次に、図４を用いて、チャネル幅方向の寸法Ｗ（μｍ）と駆動電流の変化量（％）との関係について説明する。ここでは、チャネル長Ｌが０．０４μｍ〜１μｍを有するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれに対して行ったＴＥＧ（Test Element Group）の結果を示すものである。換言すると、寸法Ｗの変化によって、ドライブ電流がどのように変化しているかを示すものである。
【００１８】
図示するように、チャネル幅方向の寸法Ｗが１０μｍ〜０．２μｍ程度まで変化すると、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの駆動電流の変化量（drive current change）が３０％程度まで変化することが分かる。即ち、チャネル幅方向の寸法Ｗが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも３０％向上していることが明らかである。
【００１９】
尚、図中のプラスマイナスの符号は、電流方向を示すものである。即ち、ｎ型トランジスタがプラスの電流方向とするなら、ｐ型トランジスタはマイナスの電流方向になるということである。この説明は、下記図５および図６においても同様である。
【００２０】
２−２．チャネル長方向の寸法Ｘと駆動電流の変化量との関係
次に、図５を用いて、チャネル長方向の寸法Ｘ（μｍ）と駆動電流の変化量（％）との関係について説明する。ここでは、チャネル長Ｌが０．０４μｍ〜０．０６μｍを有するｎＭＯＳトランジスタ、およびチャネル長Ｌが０．０４μｍ〜１μｍを有するｐＭＯＳトランジスタのそれぞれに対して行ったＴＥＧの結果を示すものである。換言すると、寸法Ｘの変化によって、ドライブ電流がどのように変化しているかを示すものである。
【００２１】
図示するように、チャネル長方向の寸法Ｘが２μｍ〜０．２μｍ程度まで変化すると、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの駆動電流（drive current change）がそれぞれ６％及び１０％程度増加することが分かる。即ち、チャネル長方向の寸法Ｘが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも向上していることが明らかである。
【００２２】
２−３．Ｘと駆動電流の変化量との関係
次に、図６を用いて、チャネル長方向の寸法Ｘ（μｍ）と駆動電流の変化量（％）との関係について説明する。ここでは、チャネル幅Ｗが０．５μｍに固定したｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれに対して行ったＴＥＧの結果を示すものである。換言すると、上記と同様に、寸法Ｘの変化によって、ドライブ電流がどのように変化しているかを示すものである。
【００２３】
図示するように、チャネル長方向の寸法Ｘが２μｍ〜０．２μｍ程度まで変化すると、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの駆動電流の変化量（drive current change）がそれぞれ６％及び１０％程度増加することが分かる。即ち、チャネル長方向の寸法Ｘが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも向上していることが明らかである。
【００２４】
＜３．トランジスタの導電型に対して有利な面方位の関係＞
次に、図７および図８を用いて、トランジスタの導電型に対して有利な面方位の関係について説明する。
３−１．ｎＭＯＳトランジスタについて
まず、図７を用いて、ｎＭＯＳトランジスタに有利な面方位について説明する。図７は、（１００）面におけるシリコン（Ｓｉ）基板の格子密度を説明するためのものである。ここでは、シリコン原子の隣接格子間の距離をａ（Å）とする。
【００２５】
図示するように、（１００）面は、隣接するシリコン原子間が最も短いａ（Å）一辺とする正方形からなるため、格子密度が最も高い面方位である。そのため、この（１００）面方位から構成されるシリコンのチャネルを通過する際には、キャリアの移動度が低減するとも思われる。
【００２６】
しかしながら、ｎＭＯＳトランジスタの場合、キャリアの体積が小さい電子２１である。そのため、格子密度が最も高い（１００）面であっても、電子２１の移動度が著しく低減することはない。
【００２７】
加えて、ゲート絶縁膜として、例えば、シリコン酸化（ＳｉＯ２）膜を適用した場合、（１００）面ではその格子密度が最も高いため、シリコン原子（Ｓｉ）と酸素原子（Ｏ２）との結合を強くでき、ゲート絶縁膜の信頼性を向上できる点でも有利である。
【００２８】
従って、ｎＭＯＳトランジスタに対して有利な面方位は、移動度およびゲート絶縁膜の信頼性の観点から、（１００）面であると言える。
【００２９】
３−２．ｐＭＯＳトランジスタについて
次に、図８を用いて、ｐＭＯＳトランジスタに有利な面方位について説明する。図８は、（１１０）面におけるシリコン（Ｓｉ）基板の格子密度を説明するためのものである。
【００３０】
図示するように、（１１０）面は、隣接するシリコン原子間が最も短いａ（Å）および２１／２ａ（Å）を一辺とする長方形からなるため、上記（１００）面と比べると、格子密度が低い面方位である。
【００３１】
ここで、ｐＭＯＳトランジスタの場合、キャリアの体積が電子２１に比べて比較的大きなホール２２である。そのため、格子密度が比較的小さい（１１０）面は、ホール２２の移動度向上に対して有利である。
【００３２】
従って、ｐＭＯＳトランジスタに対して有利な面方位は、移動度の観点から総合的に勘案すると、（１１０）面であると言える。
【００３３】
尚、上記３−１．３−２．における移動度の説明は、シリコン原子の結晶格子のみに着目して説明した概略的なものである。より正確には、バンド構造等の計算を厳密に行った結果と合わせて考慮する必要がある。しかしながら、上記実験結果等と合致することから、本質的な要因の一つとして理解できるものである。
【００３４】
＜４．結論＞
以上の考察から、本願発明者が得た以下の４−１．〜４−３．の結論について説明する。
４−１．ｐＭＯＳ，ｎＭＯＳトランジスタの双方に有利な応力
まず、図９を用いて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの双方に有利な応力について説明する。
【００３５】
ｐＭＯＳ，ｎＭＯＳトランジスタの双方に有利な応力は、図９のように示される。即ち、チャネル長方向に関しては、チャネルＣＨに、圧縮応力ＣＳ（Compressive Stress）を加え、チャネル幅方向に関しては、チャネルＣＨに、引張り応力ＴＳ（Tensile Stress）を加えることである。または、いずれか一方でも良い。
これは、チャネル長方向（Ｘ寸法）に関しては、図５および図６に示したように、チャネル長方向の寸法Ｘが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも向上している。そして、”寸法Ｘが小さくなると、チャネル長方向に沿って圧縮応力が大きくなること”を鑑み、チャネル長方向に関しては、圧縮応力ＣＳを加える。
【００３６】
同様に、チャネル幅方向（Ｗ寸法）に関しては、図４に示したように、チャネル幅方向の寸法Ｗが小さくなるにつれて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの素子性能が両方とも向上している。そして、”寸法Ｗが小さくなると、チャネル幅方向に沿って引張り応力が大きくなること”を鑑み、チャネル幅方向に関しては、引張り応力ＴＳを加えるのである。
【００３７】
４−２．ｎＭＯＳ，ｐＭＯＳトランジスタに有利な面方位
次に、図１０を用いて、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの双方に有利な面方位について説明する。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの双方に有利な面方位は、図１０のように示される。
【００３８】
図示するように、ｎＭＯＳトランジスタは、素子形成面が（１００）面方位の半導体基板上に、チャネル長方向が＜１００＞方向に沿って配置される。これは、上記３−１．で説明したように、ｎＭＯＳトランジスタの場合、キャリアの体積が小さい電子２１である。そのため、格子密度が最も高い（１００）面であっても、電子２１の移動度が低減することがないからである。加えて、ゲート絶縁膜として、例えば、シリコン酸化（ＳｉＯ２）膜を適用した場合、（１００）面ではその格子密度が最も高いため、シリコン原子（Ｓｉ）と酸素原子（Ｏ２）との結合を強くでき、ゲート絶縁膜の信頼性を向上できる点でも有利である。
【００３９】
従って、ｎＭＯＳトランジスタに対して有利な面方位は、移動度およびゲート絶縁膜の信頼性の観点から、（１００）面であると言える。
【００４０】
ｐＭＯＳトランジスタは、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される。これは、上記３−２．で説明したように、（１１０）面であると、格子密度が比較的小さくなるため、ホール２２の移動度の向上に対して有利であるからである。
【００４１】
従って、ｐＭＯＳトランジスタに対して有利な面方位は、移動度の観点から総合的に勘案すると、（１１０）面であると言える。
【００４２】
４−３．チャネル長方向が、＜−１１０＞方向と垂直な＜００１＞方向について
次に、図１１および図１２を用いて、チャネル長方向が上記の＜−１１０＞方向と垂直な＜００１＞方向であっても、上記と同様に適用し得ることに関して説明する。
【００４３】
上記の説明では、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される絶縁ゲート型電界効果トランジスタについて説明した。しかしながら、この態様に限られず、チャネル長方向が、＜−１１０＞方向と垂直な＜００１＞方向に沿って配置される絶縁ゲート型電界効果トランジスタに対しても上記と同様に適用でき、同様の効果を得ることが可能である。
【００４４】
４−３−１．トランジスタのチャネル長方向＜００１＞方向について
図１１（ａ）に示すように、素子形成面の半導体基板（シリコン（Ｓｉ）基板）１０−１の面方位は、（１１０）面（Plane）である。
図１１（ｂ）に示すように、半導体基板１０−１の（１１０）面上に配置されるトランジスタＴｒのチャネル長方向は、＜−１１０＞方向（ノッチ（Notch）方向）と垂直な方向に沿った＜００１＞方向である。
【００４５】
４−３−２．チャネル長方向＜００１＞方向と＜−１１０＞方向の比較
次に、図１２を用いて、チャネル長方向＜００１＞方向と＜−１１０＞方向の比較について説明する。ここで、図中のLateralは上記のチャネル方向である＜−１１０＞方向であり、Verticalは＜００１＞方向である。図１２は、これらの２つの方向において、チャネル長Ｌ＝４０ｎｍ程度のｐＭＯＳ，ｎＭＯＳトランジスタのゲート電圧Ｖｄと、駆動電流Ｉｄとの関係を示すものである。
【００４６】
図示するように、このチャネル長Ｌ＝４０ｎｍ程度のｐＭＯＳ，ｎＭＯＳトランジスタにおいては、いずれも、Vertical＜００１＞方向の方が、Lateral＜−１１０＞方向よりも、トランジスタ特性が良いという結果が得られていることが分かる。
【００４７】
そのため、チャネル長方向が、＜−１１０＞方向と垂直な＜００１＞方向であっても、上記と同様に適用し、同様の効果を得ることができる。これは、図１２に示されているように、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの両方にとって、チャネル長方向＜００１＞と＜−１１０＞の性能比が常に〜１．１程度とになっているからである。
【００４８】
以上のように、本発明者が、この発明に係る半導体装置およびその製造方法を発明するに至った面方位および応力に関する知見についての概要を説明した。
【００４９】
そこで、上記の知見を適用し、温度が上昇するほどキャリアの移動度を向上できる半導体装置およびその製造方法について提案する。以下、その半導体装置およびその製造方法に関する実施形態についてより具体的に説明する。
【００５０】
この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００５１】
［第１の実施形態（素子分離絶縁膜（正の膨張係数）により応力を印加する一例）］
まず、図１３乃至図１６を用いて、この発明の第１の実施形態に係る半導体装置およびその製造方法を説明する。本例は、例えば、上記知見４−１．等を適用した素子分離絶縁膜（正の膨張係数）により応力を印加する一例に関するものである。
【００５２】
＜構成例＞
図１３および図１４を用いて、本例に係る半導体装置の構成例について説明する。
図示するように、本例は、正の膨張係数を有する第１素子分離絶縁膜１１−１を更に備える点で、図２および図３に示した半導体装置と相違する。本例の場合は、素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置されるｐＭＯＳトランジスタを一例に挙げる。
【００５３】
ｐＭＯＳトランジスタは、半導体基板１０−１上に設けられるゲート絶縁膜Ｇox、ゲート絶縁膜Ｇox 上に設けられるゲート電極Ｇ、ゲート電極Ｇを挟むように半導体基板１０−１中に隔離して設けられるソースＳまたはドレインＤ、ゲート電極Ｇの側壁に設けられるスペーサ１５、およびコンタクト配線ＳＣ，ＤＣを備える。このｐＭＯＳトランジスタは、導入されたｐ型の不純物であるホールをキャリアとする絶縁ゲート型電界効果トランジスタである。
【００５４】
ゲート絶縁膜Ｇoxは、例えば、熱酸化法等によりシリコン酸化膜（ＳｉＯ２）等により形成される。
ゲート電極Ｇは、例えば、ポリシリコン（poly-Si)等により形成される。
ソースＳおよびドレインＤ(ｐ＋層）は、半導体基板１０−１中に、例えば、イオン注入法によりボロン（Ｂ）等のｐ型の不純物が導入され熱拡散されることにより形成される。導入されたｐ型の不純物は、キャリアとなるホールを放出する。
【００５５】
スペーサ１５は、例えば、シリコン窒化（ＳｉＮ）膜等により形成される。コンタクト配線ＳＣ，ＤＣ は、ソースＳおよびドレインＤ上における層間絶縁膜１７中に設けられる。また、コンタクト配線ＳＣ，ＤＣの一部は、第１素子分離絶縁膜１１−１のフリンジ部分２０上に設けられる。
第１素子分離絶縁膜１１−１は、半導体基板１０−１における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、動作熱によりｐＭＯＳトランジスタに圧縮応力（Compressive Stress）を加える。
正の膨張係数（正の膨張率）［△Ｖ／Ｖ／△Ｔ]（Ｖ：体積、Ｔ：温度、△Ｖ：体積変化）を有している。ここで、正の膨張係数とは、その体積が温度の上昇に伴って増大する割合をいう。例えば、本例での上記圧縮応力は、数〜数十［ＧPa］程度である。本例に係る第１素子分離絶縁膜１１−１は、シリコン酸化膜（ＳｉＯ２膜）により形成されている。ここで、殆どの物質は、温度が上がると伸びるので、正の膨張係数を持っている。従って、正の膨張係数材料の選択肢が多い。膨張係数がなるべく大きく、デバイス性能に影響のない材料なら、どれでも本発明の第１素子分離絶縁膜１１−１の埋め込み材として適用可能であるといえる。既存の素子分離絶縁膜ＳＴＩ埋め込み材が、シリコン酸化膜（ＳｉＯ２膜）であることを考えると、本例のように、シリコン酸化膜（ＳｉＯ２膜）に膨張係数が大きくなるような組成を加えた方が最善の解決策であると思われる。埋め込み材料のその他の形態としては、アモルファスでも良いし、上記ガラスセラミックスの組成を変化させた形態でも良い。さらに、シリコン酸化膜（ＳｉＯ２膜）系の他には、熱膨張係数が大きく、しかも弾性係数も大きな、例えば、酸化アルミニウム膜（Ａ１２Ｏ３膜）や窒化アルミニウム膜（ＡｌＮ膜）等を正膨張係数埋め込み材として使っても良い。
【００５６】
＜駆動動作の際の応力印加＞
次に、図１５および図１６を用いて、第１の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、ｐＭＯＳトランジスタの駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板４３中に形成されたチャネルＣＨに、キャリアであるホールが移動することにより、ソースＳドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【００５７】
そして、この動作熱が第１素子分離絶縁層１１−１に伝導すると、第１素子分離絶縁膜１１−１は、自身の正の膨張係数に従って膨張する。そのため、チャネル長方向に沿って、圧縮応力ＣＳ（Compressive Stress）が発生する。ここで、上記圧縮応力ＣＳは、例えば、数〜数十［ＧＰａ］程度である。
【００５８】
その結果、半導体基板１０−１等の温度が上昇して高温となった場合であっても、ｐＭＯＳトランジスタのキャリアであるホールの移動度を向上することができる。これは、上記２−２．２−３．における図５および図６の下欄に示す考察結果によれば、明らかである。
【００５９】
また、本例の場合、コンタクト配線ＳＣ，ＤＣの一部は、第１素子分離絶縁膜１１−１のフリンジ部分２０上に設けられる。そのため、コンタクト配線ＳＣ，ＤＣに発生した動作熱が、第１素子分離絶縁膜１１−１に直接伝導される点でも、ホールの移動度の向上に対して有利であると言える。
【００６０】
尚、上記のようなｐＭＯＳトランジスタの駆動動作に伴う発熱の場合に限らず、広くこのｐＭＯＳトランジスタを備えたＬＳＩが動作する際に発生する熱によっても同様の動作が得られることは勿論である。
【００６１】
＜製造方法＞
次に、第１の実施形態に係る半導体装置の製造方法について説明する。
図示は省略するが、半導体基板１０−１の素子分離領域に、例えば、ＲＩＥ法等を用いて、素子分離用の溝を形成する。続いて、上記溝中に、例えば、ＣＶＤ法を用いて正の膨張係数を有するシリコン酸化（ＳｉＯ２）膜等を埋め込み形成し、第１素子分離絶縁膜１１−１を形成する。
ここで、上記のように、殆どの物質は、温度が上がると伸びる性質があり、正の膨張係数を持っている。従って、正の膨張係数材料の選択肢が多い。膨張係数がなるべく大きく、デバイス性能に影響のない材料なら、どれでも本発明の第１素子分離絶縁膜１１−１の埋め込み材として適用可能であるといえる。例えば、その他、アモルファスでも良いし、上記ガラスセラミックスの組成を変化させた形態でも良い。さらに、シリコン酸化膜（ＳｉＯ２膜）系の他には、熱膨張係数が大きく、しかも弾性係数も大きな、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）や窒化アルミニウム膜（ＡｌＮ膜）等を正の膨張係数埋め込み材として使っても良い。
続いて、通常のＬＳＩ製造工程を用いて、本例に係る半導体装置を製造する。
【００６２】
＜作用効果＞
この実施形態に係る半導体装置および製造方法によれば、少なくとも上記と同様の効果が得られる。さらに、本例によれば、少なくとも以下（５）の効果が得られる。
【００６３】
（１）ＬＳＩの温度が室温から高温（例えば、２００℃程度）に上昇するほど、キャリアであるホールの移動度を向上できる。
【００６４】
上記のように、ｐＭＯＳトランジスタが動作する際等に発生する動作熱が第１素子分離絶縁膜１１−１に伝導することにより、第１素子分離絶縁膜１１−１は自身の正の膨張係数に従って膨張する。そのため、第１素子分離絶縁膜１１−１には、チャネル長方向（＜−１１０＞）に沿って、圧縮応力ＣＳ（Compressive Stress）が発生する。結果、チャネル領域ＣＨにチャネル長方向に沿って、圧縮応力を加えることができる。
【００６５】
そのため、半導体基板１０−１等の温度が上昇して高温となった場合であっても、ｐＭＯＳトランジスタのホールの移動度を向上することができる。
【００６６】
しかも、高温になるほど上記圧縮応力ＣＳが大きくなるので、ホールの移動度向上の効果は高温になるほど顕著である。これは、上記２−２．２−３．における図５および図６の下欄に示す考察結果により、明らかである。
【００６７】
また、第１素子分離絶縁膜１１−１は、温度上昇に比例してその体積が膨張するため、チャネル領域ＣＨに、温度上昇に比例した圧縮応力を加えることができる。そのため、ｐＭＯＳトランジスタを含むＬＳＩ等が高温となり、より激しくなったシリコン等の熱擾乱が発生した場合であっても、ホールの移動度が低減することを防止できる。結果、近年のトランジスタの微細化に伴うＬＳＩ等の高温状況下において、トランジスタの特性劣化を防止できる点で非常に有利である。
【００６８】
［第２の実施形態（素子分離絶縁膜（負の膨張係数）により引張り応力を印加する一例）］
次に、図１７乃至図２０を用いて、第２の実施形態に係る半導体装置について説明する。この実施形態は、上記４−１．に係る負の膨張係数を有する素子分離絶縁膜により、一軸方向に引張り応力を印加する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００６９】
＜構成例＞
図１７および図１８を用いて、この発明の第２の実施形態に係る半導体装置の構成例を説明する。図示するように、本例は、チャネル長方向に沿った素子分領域中に、負の膨張係数を有する第２素子分離絶縁膜１１−２が更に埋め込み配置されている点で、上記第１の実施形態に係る半導体装置と相違する。
【００７０】
本例では、素子形成面が（１１０）面方位の半導体基板１０−１上に、チャネル長方向が＜−１１０＞方向に沿って配置されるｐＭＯＳトランジスタを一例に挙げる。
ｐＭＯＳトランジスタは、半導体基板１０−１上に設けられるゲート絶縁膜Ｇox、ゲート絶縁膜Ｇox上に設けられるゲート電極Ｇ、ゲート電極Ｇを挟むように半導体基板１２中に隔離して設けられるソースＳまたはドレインＤ、ゲート電極Ｇの側壁に設けられるスペーサ１５、およびコンタクト配線ＳＣ，ＤＣを備える。このｎＭＯＳトランジスタは、導入されたｎ型の不純物である電子をキャリアとする絶縁ゲート型電界効果トランジスタである。
【００７１】
ソースＳおよびドレインＤ（ｐ＋層）は、半導体基板１２中に、ｐ型の不純物が導入され熱拡散されることにより形成される。導入されたｐ型の不純物は、キャリアとなるホールを放出する。
スペーサ１５は、例えば、シリコン窒化（ＳｉＮ）膜等により形成される。
コンタクト配線ＳＣ，ＤＣは、ソースＳおよびドレインＤ上における層間絶縁膜１７中に設けられる。また、コンタクト配線ＳＣ，ＤＣの一部は、第１素子分離絶縁膜１１−１のフリンジ部分２０上に設けられる。
第２素子分離絶縁膜１１−２は、半導体基板１０−１における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、動作熱によりｎＭＯＳトランジスタに引張り応力（Tensile Stress）を加える。
【００７２】
負の膨張係数（負の膨張率）［△Ｖ／Ｖ／△Ｔ］（Ｖ：体積、Ｔ：温度、△Ｖ：体積変化）とは、その体積が温度の上昇に伴って低減する割合をいう。例えば、第２素子分離絶縁膜１１−２の膨張係数は、例えば、−８×１０−６／Ｋ程度である。
【００７３】
本例の第２素子分離絶縁膜１１−２は、アモルファスマトリックス層１８と、アモルファスマトリックス層１８中に散在された結晶体１９とを有するガラスセラミックス層である。このガラスセラミックス層の組成は、Ｌｉ２Ｏ−Ａｌ２Ｏ３−ＳｉＯ２−ＴｉＯ２の四つの組成を組み合わせでガラス状態になれる組成であればどれでも良い。
【００７４】
上記結晶体１９が負の膨張係数を有し、アモルファスマトリックス層１８が正の膨張係数を有している。そのため、第２素子分離絶縁膜１１−２全体中に占める割合は、アモルファスマトリックス層１８よりも、結晶体１９の方が大きいことが望ましい。
【００７５】
第２素子分離絶縁膜１１−２は、後述するように、ｐＭＯＳトランジスタ等のデバイスが動作する時に、その動作熱により、温度が上がるにつれて縮むようになる。結果としてチャネル長方向沿ったチャネル領域ＣＨに、引張り応力が加えられ、ホールの移動度が上がり、ｐＭＯＳトランジスタの特性を向上できる点で有利である。例えば、本例の場合の引張り応力は、８０〜１００［ＧＰａ］程度である。
【００７６】
第２素子分離絶縁膜１１−２の詳細な製造方法については、後述する第３の実施形態にて詳細に説明する。
【００７７】
＜駆動動作の際の応力印加＞
次に、図１９および図２０を用いて、この発明の第２の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、ｐＭＯＳトランジスタの駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定の正のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアである電子が移動することにより、ソースＳドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【００７８】
そして、この動作熱が第２素子分離絶縁層１１−２に伝導すると、第２素子分離絶縁膜１１−２は、自身の負の膨張係数に従って圧縮する。そのため、第１素子分離絶縁膜１１−１には、チャネル幅方向に沿って、引張り応力ＴＳ（Tensile Stress）が発生する。結果、チャネル領域ＣＨに、チャネル幅方向に沿って引張り応力が加えられる。ここで、上記引張り応力ＴＳは、例えば、８０〜１００［ＧＰａ］程度である。
【００７９】
そのため、半導体基板１２等の温度が上昇して高温となった場合であっても、ｐＭＯＳトランジスタのキャリアであるホールの移動度をより向上することができる点で有利である。これは、上記４−１．における図４等に示す考察結果によれば、明らかである。
【００８０】
尚、上記のようなｐＭＯＳトランジスタの駆動動作に伴う発熱の場合に限らず、広くこのｐＭＯＳトランジスタを備えたＬＳＩが動作する際の動作熱によっても同様の動作が得られることは勿論である。
【００８１】
さらに、本例では、トランジスタの導電型はｐ型を一例に挙げたが、これに限られない。即ち、ｎ型ＭＯＳトランジスタに適用した場合であっても、同様にキャリアである電子の向上に対して有利である。
【００８２】
［第３の実施形態（素子分離絶縁膜（正、負の膨張係数）により二軸応力を印加する一例）］
次に、図２１乃至図３１を用いて、第３の実施形態に係る半導体装置およびその製造方法について説明する。この実施形態は、上記４−１．に係る正および負の膨張係数を有する素子分離絶縁膜により、二軸方向の応力を印加する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００８３】
＜構成例＞
図２１および図２２を用いて、この発明の第１の実施形態に係る半導体装置の構成例を説明する。図示するように、本例は、チャネル長方向に沿った素子分領域中に、負の膨張係数を有する第２素子分離絶縁膜１１−２が更に埋め込み配置されている点で、上記第１の実施形態に係る半導体装置と相違する。換言すると、本例では、ｎＭＯＳトランジスタを囲むように、素子分離絶縁領域における半導体基板１０−１中に、チャネル長方向に沿って負の膨張係数を有する第２素子分離絶縁膜１１−２が配置され、チャネル幅方向に沿って正の膨張係数を有する第１素子分離絶縁膜１１−１が配置されている。
本例では、素子形成面が（１００）面方位の半導体基板１０−１上に、チャネル長方向が＜１００＞方向に沿って配置されるｐＭＯＳトランジスタを一例に挙げる。
ｎＭＯＳトランジスタは、半導体基板１０−１上に設けられるゲート絶縁膜Ｇox、ゲート絶縁膜Ｇox上に設けられるゲート電極Ｇ、ゲート電極Ｇを挟むように半導体基板１２中に隔離して設けられるソースＳまたはドレインＤ、ゲート電極Ｇの側壁に設けられるスペーサ１５、およびコンタクト配線ＳＣ，ＤＣを備える。このｎＭＯＳトランジスタは、導入されたｎ型の不純物である電子をキャリアとする絶縁ゲート型電界効果トランジスタである。
【００８４】
ソースＳおよびドレインＤ（ｎ＋層）は、半導体基板１２中に、例えば、イオン注入法によりリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等のｎ型の不純物が導入され熱拡散されることにより形成される。導入されたｎ型の不純物は、キャリアとなる自由電子を放出する。
スペーサ１５は、例えば、シリコン窒化（ＳｉＮ）膜等により形成される。
コンタクト配線ＳＣ，ＤＣは、ソースＳおよびドレインＤ上における層間絶縁膜１７中に設けられる。また、コンタクト配線ＳＣ，ＤＣの一部は、第１素子分離絶縁膜１１−１のフリンジ部分２０上に設けられる。
第２素子分離絶縁膜１１−２は、半導体基板１０−１における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、動作熱によりｎＭＯＳトランジスタに引張り応力（Tensile Stress）を加える。
【００８５】
負の膨張係数（負の膨張率）［△Ｖ／Ｖ／△Ｔ］（Ｖ：体積、Ｔ：温度、△Ｖ：体積変化）とは、その体積が温度の上昇に伴って低減する割合をいう。例えば、第２素子分離絶縁膜１１−２の膨張係数は、例えば、−８×１０−６／Ｋ程度である。
【００８６】
本例の第２素子分離絶縁膜１１−２は、アモルファスマトリックス層１８と、アモルファスマトリックス層１８中に散在された結晶体１９とを有するガラスセラミックス層である。このガラスセラミックス層の組成は、Ｌｉ２Ｏ−Ａｌ２Ｏ３−ＳｉＯ２−ＴｉＯ２の四つの組成を組み合わせでガラス状態になれる組成であればどれでも良い。
【００８７】
上記結晶体１９が負の膨張係数を有し、アモルファスマトリックス層１８が正の膨張係数を有している。そのため、第２素子分離絶縁膜１１−２全体中に占める割合は、アモルファスマトリックス層１８よりも、結晶体１９の方が大きいことが望ましい。
【００８８】
第２素子分離絶縁膜１１−２は、後述するように、ｎＭＯＳトランジスタ等のデバイスが動作する時に、その動作熱により、温度が上がるにつれて縮むようになる。結果としてチャネル長方向沿ったチャネル領域ＣＨに、引張り応力が加えられ、電子の移動度が上がり、ｎＭＯＳトランジスタの特性を向上できる点で有利である。例えば、本例の場合の引張り応力は、８０〜１００［ＧＰａ］程度である。
【００８９】
＜駆動動作の際の応力印加＞
次に、図２３および図２４を用いて、この発明の第１の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
図示するように、ｎＭＯＳトランジスタの駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定の正のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１０−１中に形成されたチャネルＣＨに、キャリアである電子が移動することにより、ソースＳドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【００９０】
そして、この動作熱が第２素子分離絶縁層１１−２に伝導すると、第２素子分離絶縁膜１１−２は、自身の負の膨張係数に従って圧縮する。そのため、第１素子分離絶縁膜１１−１には、チャネル幅方向に沿って、引張り応力ＴＳ（Tensile Stress）が更に発生する。結果、チャネル領域ＣＨに、チャネル幅方向に沿って引張り応力が更に加えられる。ここで、上記引張り応力ＴＳは、例えば、８０〜１００［ＧＰａ］程度である。
【００９１】
それと同時に、第１素子分離絶縁膜１１−１の熱膨張によって、チャネルＣＨに圧縮応力ＣＳが加えられることになる。そのため、チャネル長方向＜−１１０＞に沿った圧縮応力ＣＳ、およびチャネル幅方向に沿った引張り応力ＴＳが、同時に発生する。結果、チャネル領域ＣＨに、チャネル長方向およびチャネル幅方向の二軸方向に沿って、同時に、より強い圧縮応力および引張り応力が加えられる。
【００９２】
そのため、半導体基板１２等の温度が上昇して高温となった場合であっても、ｎＭＯＳトランジスタのキャリアであるホールの移動度をより向上することができる点で有利である。
【００９３】
その結果、そのため、半導体基板１０−１等の温度が上昇して高温となった場合であっても、ｎＭＯＳトランジスタのキャリアである電子の移動度を向上することができる。これは、上記２−１．乃至２−３．や４−１．における図４乃至図６や図９に示す考察結果によれば、明らかである。
【００９４】
また、本例の場合、コンタクト配線ＳＣ，ＤＣの一部は、第１素子分離絶縁膜１１−１のフリンジ部分２０上に設けられる。そのため、コンタクト配線ＳＣ，ＤＣに発生した動作熱が、第１素子分離絶縁膜１１−１に直接伝導される点でも、電子の移動度の向上に対して有利であると言える。
【００９５】
尚、上記のようなｎＭＯＳトランジスタの駆動動作に伴う発熱の場合に限らず、広くこのｎＭＯＳトランジスタを備えたＬＳＩが動作する際の動作熱によっても同様の動作が得られることは勿論である。
【００９６】
＜製造方法＞
次に、図２６乃至図３１を用いて、第３の実施形態に係る半導体装置の製造方法を説明する。この説明においては、図２５に示すタイミングチャートに則して説明する。
【００９７】
まず、素子形成面が（１００）面方位の半導体基板１０−１中に、例えば、リン（Ｐ）等のｐ型の不純物を注入し、ｐウェルを形成する（図示せず）。
続いて、図２６に示すように、半導体基板１０−１の素子分離領域ＥＩＲ（Element Isolation Region）に、例えば、ＲＩＥ（Reactive Ion Etching）法等を用いて、素子分離用の溝を形成する。続いて、上記溝中に、例えば、ＣＶＤ（chemical vapor deposition）法を用いてシリコン酸化（ＳｉＯ２）膜等を埋め込み、シリコン酸化膜２１を形成する。
【００９８】
続いて、図２７に示すように、半導体基板１０−１上に、例えば、フォトレジスト等を塗布し、このフォトレジストに露光および現像を行って素子領域ＡＡ（Active Area）上に残存させ、マスク層２２を形成する。
【００９９】
続いて、マスク層２２をマスクとして、シリコン酸化膜２１中に、例えば、イオン注入法により、リチウム（Ｌｉ），アルミニウム（Ａｌ），チタン（Ｔｉ）等のイオンによる結晶種２３を注入する。
【０１００】
続いて、図２８に示すように、マスク層２２を除去し、時刻ｔ１〜ｔ２の間、例えば、酸素雰囲気中において、温度Ｔ１（例えば、１０００℃程度）で時間Δｔ１（例えば、１０分程度）の間熱処理することによって、シリコン酸化膜２１を、ガラス状態（アモスファス状態）にする。
【０１０１】
続いて、時刻ｔ２の際に、降温速度α１において温度Ｔ２（例えば、６００℃程度）まで冷却する。ここで、上記速度α１はできるだけ大きい（速い）ほうが望ましい。
【０１０２】
続いて、図２９に示すように、時刻ｔ３〜ｔ４の間、上記ガラス状態のシリコン酸化膜２１を、例えば、温度Ｔ２（例えば、６００℃程度）において時間Δｔ２（例えば、５分間程度）のアニ−ルする。そして、上記シリコン酸化膜２１におけるアモルファスマトリックス層１８中に、高密度に結晶核２５を析出させる。ここで、上記結晶核２５の大きさは、例えば、数ｎｍ（ナノメータ）程度である。
【０１０３】
さらに、上記工程（時刻ｔ３〜ｔ４）において、熱処理を行う温度は、結晶核２５が最も速く析出される温度Ｔ２（この実施形態では６００℃）であることが望ましい。即ち、図３１中の実線３１に示すように、温度Ｔ２の時に結晶核２５が析出する速度が、最も速い速度Ｖ１であるため、短時間で高密度の結晶核２５が形成される。
【０１０４】
続いて、時刻ｔ４の際に、上記結晶核２５を備えたアモルファスマトリックス層１８を、昇温速度α２において温度Ｔ３（例えば、６５０℃程度）まで上昇させる。ここで、昇温速度α２は、上記結晶核２５の不均一な成長を防止するために、大きい（速い）方が望ましい。
【０１０５】
続いて、図３０に示すように、時刻ｔ５〜ｔ６の間、上記結晶核２５を備えたアモルファスマトリックス層１８を、例えば、温度Ｔ３（例えば、６５０℃程度）において時間Δｔ３（例えば、１０分間程度）の間アニ−ルすることによって、上記結晶核２５を成長させ、結晶体１９を形成する。同時に、上記結晶核２５を成長させて結晶体１９を形成することによって、アモルファスマトリックス層１８中に上記イオン注入工程により注入されたイオン（結晶種）２３を十分に析出させる。結果、アモルファスマトリックス層１８と結晶体１９とを備えたガラスセラミックス層を備える第２素子分絶縁膜１１−２を形成することができる。ここで、上記結晶体１９の大きさは、例えば、数ｎｍ〜数十ｎｍ程度である。
【０１０６】
さらに、上記工程（時刻ｔ５〜ｔ６）において、アニ−ルを行う温度は、結晶核２５が最も速く成長する温度Ｔ３であることが望ましい。即ち、図３１中の実線３２に示すように、温度Ｔ３の時に結晶核２５が成長する速度が、最も早く成長する速度Ｖ２となり、短時間で結晶核２５が成長する。
【０１０７】
尚、図３１中の実線３１、３２との囲まれた領域３３でアニ−ルをすることは望ましくない。領域３３では、結晶核２５の密度も低くなり、成長も十分にできないためである。
【０１０８】
続いて、時刻ｔ６の際に、第１素子分離絶縁膜１１−１を、降温速度α３で室温程度にまで冷却する。ここで、速度α３は結晶成長で生じた内部応力を緩和するために、できるだけ小さい（遅い）方が望ましい。
【０１０９】
以上の工程により、ガラスセラミックス（pyroceramics）層により形成された第２素子分離絶縁膜１１−２を製造することができる。尚、この実施形態に示したガラスセラミックスの組成は、一例であり、例えば、Ｌｉ２Ｏ−Ａｌ２Ｏ３−ＳｉＯ２−ＴｉＯ２等の組み合わせでアモルファス状態になれる組成であればどれでも良い。
【０１１０】
続いて、図示は省略するが、半導体基板１０−１上の素子領域ＡＡに、例えば、熱酸化法等により、ゲート絶縁膜Ｇoxを形成する。続いて、ゲート絶縁膜Ｇox上に、チャネル長方向が＜１００＞方向となるように、この＜１００＞方向と垂直な方向にゲート電極Ｇを形成する。続いて、ゲート電極Ｇの側壁に沿ってスペーサ１５を形成する。続いて、ゲート電極Ｇおよびスペーサ１５をマスクとして、半導体基板１２中に、ｎ型の不純物を導入し、ソースＳおよびドレインＤを形成する。続いて、ゲート電極Ｇ上を覆うように、層間絶縁膜１７を形成する。
【０１１１】
続いて、ソースＳおよびドレインＤ上における層間絶縁膜１７中に、コンタクトホールを形成し、このコンタクトホール中に例えば、ポリシリコン層等を埋め込むことにより、コンタクト配線ＳＣ、ＤＣを形成する。上記コンタクトホールを形成する際、その一部が、第１素子分離絶縁膜１１−１におけるフリンジ部分２０に接するように形成することが望ましい。
【０１１２】
以上の製造方法により、第３の実施形態に係る半導体装置を形成する。
＜作用効果＞
第３の実施形態に係る半導体装置および製造方法によれば、少なくとも下記（２）乃至（５）の効果が得られる。
【０１１３】
（２）ＬＳＩの温度が室温から高温（例えば、２００℃程度）に上昇するほど、キャリアである電子（またはホール）の移動度を向上できる。
上記のように、ｎＭＯＳトランジスタが動作する際等に発生する動作熱が第１，第２素子分離絶縁膜１１−１，１１−２に伝導することにより、チャネル長方向＜１００＞に沿って圧縮応力ＣＳが発生し、チャネル幅方向＜００１＞に沿って引張り応力ＴＳが更に発生する。結果、チャネル領域ＣＨに、チャネル幅方向に沿って引張り応力が更に加えられる。
【０１１４】
そのため、チャネル長方向に沿った圧縮応力ＣＳ、およびチャネル幅方向に沿った引張り応力ＴＳが、同時に発生する。結果、チャネル領域ＣＨに、チャネル長方向およびチャネル幅方向の二軸方向に沿って、同時に、より強い圧縮応力および引張り応力が加えられる。
【０１１５】
このように、半導体基板１２等の温度が上昇して高温となった場合であっても、ｎＭＯＳトランジスタのキャリアであるホールの移動度をより向上することができる点で有利である。
【０１１６】
しかも、高温になるほど引張り応力ＴＳが大きくなるので、電子の移動度向上の効果は高温になるほど顕著である。
【０１１７】
また、第１素子分離絶縁膜１１−１は、温度上昇に比例してその体積が膨張するため、チャネル領域ＣＨに温度上昇に比例した圧縮応力を加えることができる。
【０１１８】
そのため、ｎＭＯＳトランジスタを含むＬＳＩ等が高温となり、より激しくなったシリコン等の熱擾乱が発生した場合であっても、電子の移動度が低減することを防止できる。結果、近年のトランジスタの微細化に伴うＬＳＩ等の高温状況下において、トランジスタの特性劣化を防止できる点で非常に有利である。
【０１１９】
また、本例の場合、コンタクト配線ＳＣ，ＤＣの一部は、第１素子分離絶縁膜１１−１のフリンジ部分２０上に設けられる。そのため、コンタクト配線ＳＣ，ＤＣに発生した動作熱が、第１素子分離絶縁膜１１−１に直接伝導される点でも、電子の移動度の向上に対して有利であると言える。
【０１２０】
尚、本例では、チャネル領域ＣＨに垂直な二軸方向に引張り応力を同時に加えることの効果について、ｎ型のｎＭＯＳトランジスタを一例に挙げたが、ｎ型に限られない。ｐＭＯＳトランジスタのチャネル領域ＣＨに、同様に垂直な二軸方向に引張り応力を同時に加える場合であっても、ｐＭＯＳトランジスタのキャリアであるホールの移動度を向上することができる。これは、上記図９に示した考察の結論から明らかである。このように、トランジスタの導電型に限られない点でも有利である。
【０１２１】
（３）ｎＭＯＳトランジスタの電子の最適な移動度を選択できる。
チャネル領域ＣＨに加えられる圧縮応力ＣＳと引張り応力ＴＳの大きさは、第１，第２素子分離絶縁膜１１−１，１１−２の、例えば、体積等に比例して増大する。
【０１２２】
そのため、例えば、シリコン酸化膜２１を形成する際（図２６）等に、素子分離用の溝の深さ等を選択し、溝内に埋め込むシリコン酸化膜２１の体積を制御し、最適な体積等を選択することによって、ｎＭＯＳトランジスタの電子の最適な移動度を選択できる点で有利である。
【０１２３】
（３）熱工程を適切に選択することにより、幅広い範囲で第２素子分離絶縁膜１１−２の膨張係数の制御が可能であるため、実際のデバイス動作に最適な負の膨張係数を選択できる。
【０１２４】
図３１に示したように、第２素子分離絶縁膜１１−２は、結晶核２５が形成される実線３１で示す温度領域と、結晶核２５が成長する実線３２で示す温度領域との二つの温度領域を備えている。そのため、例えば、実線３１で示す温度領域では低い温度で熱処理をし、実線３２で示す温度領域では結晶核の成長速度が最も速い温度Ｔ３で熱処理をすると、膨張係数の比較的低い第２素子分離絶縁膜１１−２を形成できる。
【０１２５】
このように、上記熱処理工程（図２６−図２９）の際に、上記実線３１、３２で示す温度領域の温度（例えば、Ｔ２、Ｔ３）、時間（例えば、Δｔ２、Δｔ３）を多様に組み合わせて選択できることにより、密度および大きさが多様な結晶体１９及びアモルファスマトリックス層１８を形成できる。そのため、膨張係数のマージンを拡大でき、容易に目的の膨張係数を有した第２素子分離絶縁膜１１−２を形成できる点で有利である。
【０１２６】
また、上記イオン注入工程（図２７）の際に、結晶種２３の種類・組成・注入量等を選択することによって、必要な膨張係数を制御することも可能である。
【０１２７】
上記のように、組成等が同様であっても、熱処理工程（図２６−図２９）やイオン注入工程（図２７）の際に、最適なものを多様に選択することができるため、目的に応じて幅広い範囲での膨張係数の制御が可能である。
【０１２８】
（４）より具体的には、例えば、温度Ｔ２、Ｔ３、時間Δｔ２＞時間Δｔ３を選択することにより、負の膨張係数が大きく、大きな引張り応力ＴＳを加えることができる第２素子分離絶縁膜１１−２を形成することができる。
【０１２９】
チャネル領域ＣＨにより大きな引張り応力を加える絶縁層として働く一観点としては、負の膨張係数がより大きいことがある。そのためには、結晶体１９がより高密度で緻密に形成されていることが望ましい。ここで、時間Δｔ２を大きく取ると結晶核２５が形成する密度を高くでき、時間Δｔ３を大きくとると１つの結晶核２５を大きく成長させて大きな結晶体１９を形成できる。
【０１３０】
よって、この実施形態のように温度Ｔ２、Ｔ３を選択した場合は、温度Ｔ２、Ｔ３のいずれも結晶核の形成速度・成長速度が最も早い温度であるから（図３１）、時間Δｔ２が時間Δｔ３よりも大きく（時間Δｔ２＞時間Δｔ３）することにより、結晶体１９が高密度で緻密に形成されたガラスセラミックスの第１素子分離絶縁層１１−１を形成することができる。時間Δｔ２が小さすぎると結晶核２５の密度が低下して、結晶体１９を緻密に形成できない。一方、時間Δｔ３が大き過ぎると、１つの結晶核２５が大きく成長しすぎてストレスによるクラックが生じる可能性がある。
【０１３１】
そのため、第２素子分離絶縁膜１１−２中に占める割合を、アモルファスマトリックス層１８よりも結晶体１９方がより大きくなるように形成できる。結果、第２素子分離絶縁膜１１−２の全体の膨張係数を負とさせ、負の膨張係数をより大きくできる点で有利である。
【０１３２】
（５）結晶核２５の成長を均一にして、第２素子分離絶縁膜１１−２が加える引張り応力ＴＳを均一化できる。
【０１３３】
速度α２をできるだけ大きく（速く）することによって、アモルファスマトリックス層１８の温度を結晶核２５が最も速く成長する温度Ｔ３に速く到達して温度の不均一を防止し、結晶核２５それぞれが成長する時刻を均一にできる。そのため、結晶核２５を均一に成長させて結晶体１９の粒径を均一にでき、第２素子分離絶縁膜１１−２が加える引張り応力ＴＳを均一化できる点で有利である。
【０１３４】
［第４の実施形態（ハイブリッド基板において素子分離絶縁膜（正、負の膨張係数）により一軸方向の応力を印加する一例）］
次に、図３２乃至図４４を用いて、第５の実施形態に係る半導体装置およびその製造方法について説明する。この実施形態は、上記３．および４−３．に係る導電型に対して有利な面方位と、さらに正および負の膨張係数を有する素子分離絶縁膜により一軸方向の応力を印加する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１３５】
＜構成例＞
図３２および図３３を用いて、第４の実施形態に係る半導体装置の構成例を説明する。図示するように、本例は、素子形成面が（１１０）面方位および（１００）面方位からなるハイブリッド基板（Hybrid substrates）上に、チャネル長方向が＜−１１０＞方向に沿ってｐＭＯＳトランジスタ，＜１００＞方向に沿ってｎＭＯＳトランジスタが交互に隣接して配置されている。
【０１３６】
ｐＭＯＳトランジスタ（ｐＭＯＳ１、ｐＭＯＳ２）は、素子形成面が（１１０）面方位の半導体基板１０−１上に、チャネル長方向が＜−１１０＞方向に沿って配置される。素子分離絶縁領域に、チャネル幅方向に沿って、正の膨張係数を有する第１素子分離絶縁膜１１−１が埋め込み配置される。例えば、第１素子分離絶縁膜１１−１は、上記と同様に、正の膨張係数を有するシリコン酸化膜等により形成される。
【０１３７】
ｎＭＯＳトランジスタ（ｎＭＯＳ１、ｎＭＯＳ２）は、素子形成面が（１００）面方位のＢＯＸ層３３を有する半導体基板（ＳＯＩ（Silicon On Insulater）基板）１０−２上に、チャネル長方向が＜１００＞方向に沿って配置される。素子分離絶縁領域に、チャネル幅方向に沿って、負の膨張係数を有する第２素子分離絶縁膜１１−２が埋め込み配置される。例えば、第２素子分離絶縁膜１１−２は、上記と同様に、負の膨張係数を有するガラスセラミックス層等により形成される。
【０１３８】
＜駆動動作の際の応力印加＞
次に、図３４および図３５を用いて、第４の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【０１３９】
図示するように、トランジスタｎＭＯＳ１，ｎＭＯＳ２，ｐＭＯＳ１，ｐＭＯＳ２の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および所定のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板中に形成されたチャネルＣＨに、キャリアである電子およびホールが移動することにより、ソースＳドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【０１４０】
そして、この動作熱が第１、第２素子分離絶縁層１１−１、１１−２に伝導すると、第１素子分離絶縁膜１１−１は、自身の正の膨張係数に従って膨張する。第２素子分離絶縁膜１１−２は、自身の負の膨張係数に従って収縮する。そのため、第１素子分離絶縁膜１１−１には、チャネル長方向＜−１１０＞に沿って、圧縮応力ＣＳが発生する。第２素子分離絶縁膜１１−２には、チャネル長方向＜１００＞に沿って、引張り応力ＴＳが発生する。この際、第１、第２素子分離絶縁層１１−１、１１−２がチャネル幅方向に沿って隣接して配置されることにより、互いの引張り応力ＴＳおよび圧縮応力ＣＳを強め合い、助け合う相乗効果により、引張り応力ＴＳおよび圧縮応力ＣＳをより増大することができる。
【０１４１】
結果、ｎＭＯＳトランジスタｎＭＯＳ１、ｎＭＯＳ２のチャネル領域ＣＨには、チャネル長方向に沿ってより大きな引張り応力が加えられ、ｐＭＯＳトランジスタｐＭＯＳ１、ｐＭＯＳ２のチャネル領域ＣＨには、チャネル長方向に沿ってより大きな圧縮応力が加えられる。
【０１４２】
このように、本例によれば、半導体基板１２等の温度が上昇して高温となった場合であっても、ｎＭＯＳトランジスタのキャリアである電子、およびｐＭＯＳトランジスタのキャリアであるホールの移動度を、同時により向上することができる点で有利である。
【０１４３】
＜製造方法＞
次に、図３６乃至図４４を用いて、第４の実施形態に係る半導体装置の製造方法について説明する。
ハイブリッド基板の製造方法
まず、図３６（ａ），（ｂ）乃至図３８（ａ），（ｂ）を用いて、第４の実施形態に係る半導体装置の製造方法に用いるハイブリッド基板の製造方法について説明する。この説明において、図３６（ａ）乃至図３８（ａ）は、素子形成面が（１１０）面方位の半導体基板の製造方法であり、図３６（ｂ）乃至図３８（ｂ）は、素子形成面が（１００）面方位の半導体基板の製造方法である。
【０１４４】
まず、図３６（ａ），（ｂ）に示すように、素子形成面が（１１０）面方位，（１００）面方位の半導体基板１０−１，１０−２の表面上に、例えば、熱酸化法等を用いて、シリコン酸化膜（Oxide）を形成し、ＢＯＸ層３０を形成する。
【０１４５】
続いて、半導体基板１０−１，１０−２の表面上からの所定の深さＤ１，Ｄ２程度に、例えば、イオン注入法等を用いて、水素イオンＨを導入する。これは、この水素イオンＨは、後の半導体基板１０−１，１０−２の薄膜化工程において、エッチングストッパとするためのものである。そのため、深さＤ１，Ｄ２は、半導体基板１０−１，１０−２の膜厚に対応する。
【０１４６】
続いて、図３７（ａ），（ｂ）に示すように、上記半導体基板１０−１，１０−２を反転させ、素子形成面がそれぞれ（１１０）面方位，（１００）面方位となるように、ＢＯＸ層３０を操作基板３３上に接着させる。
【０１４７】
続いて、図３７（ａ），（ｂ）に示すように、上記注入した水素イオンＨをストッパとして、例えば、ＣＭＰ法等を用いて、半導体基板１０−１，１０−２を厚さＤ１，Ｄ２程度まで薄膜化する。
【０１４８】
以上の製造工程により、素子形成面が（１１０）面方位，（１００）面方位からなる半導体基板（ＳＯＩ基板）を製造できる。
【０１４９】
ハイブリッド基板を用いた素子の製造方法
次に、図３９乃至図４４を参照し、上記製造したハイブリッド基板を用いて、本例に係る半導体装置の製造方法を説明する。この説明では、素子形成面が（１００）面方位の半導体基板（ＳＯＩ基板）を用いる例に挙げて、以下説明する。
【０１５０】
まず、図３９に示すように、素子形成面が（１００）面方位の半導体基板１０−２上に、例えば、熱酸化法等を用いて、ＳｉＯ２膜４１を形成する。続いて、ＳｉＯ２膜４１上に、例えば、ＣＶＤ法等を用いて、窒化膜４２を形成する。
【０１５１】
続いて、図４０に示すように、例えば、ＲＩＥ法等を用いて、ｐＭＯＳトランジスタ形成領域（pArea）に対応する半導体基板１０−１中およびＢＯＸ層３０中に、所定の溝を形成する。続いて、上記溝の側壁に沿って、例えば、ＣＶＤ法等を用いて、ＳｉＮ膜等を形成し、スペーサ４３を形成する。
【０１５２】
続いて、図４１に示すように、上記溝中を埋め込むように、例えば、エピタキシャル法等を用いて、素子形成面が（１１０）面方位となるシリコン基板１０−１を形成する。
【０１５３】
続いて、図４２に示すように、例えば、ＣＭＰ法等を用いて、窒化膜４２およびＳｉＯ２膜を除去する。
【０１５４】
続いて、図４３に示すように、素子分離領域ＥＩＲにおける半導体基板１０−１，１０−２およびＢＯＸ層３０中に、例えば、ＲＩＥ法等を用いて、操作基板３３表面上まで素子分離用の溝を形成する。
【０１５５】
続いて、上記素子分離用の溝中に、同様の製造方法を用いて、正または負の膨張係数を有する第１，第２素子分離絶縁膜１１−１，１１−２を埋め込み形成する。この際、第１、第２素子分離絶縁膜１１−１、１１−２のいずれか一方を形成する間、他方の領域を保護膜などで覆う。例えば、ｎＭＯＳトランジスタｎＭＯＳ１、ｎＭＯＳ２の第２素子分離絶縁膜１１−２を形成する間、他方のｐＭＯＳトランジスタｐＭＯＳ１,ｐＭＯＳ２形成領域上に、例えば、ＣＶＤ法を用いてシリコン窒化（Ｓｉ３Ｎ４）膜等を堆積して、保護膜を形成する。第２素子分離絶縁膜１１−２を形成した後、上記保護膜を除去する。
【０１５６】
続いて、図４４に示すように、上記と実質的に同様な製造方法を用いて、素子形成面が（１１０）面方位の半導体基板上にｐＭＯＳトランジスタ（ｐＭＯＳ１、ｐＭＯＳ２）を形成し，素子形成面が（１００）面方位の半導体基板上にｎＭＯＳトランジスタ（ｎＭＯＳ１、ｎＭＯＳ２）を形成し、本例に係る半導体装置を形成する。この際、トランジスタｐＭＯＳ１、ｐＭＯＳ２のチャネル長方向が＜−１１０＞方向、ｎＭＯＳ１、ｎＭＯＳ２のチャネル長方向が＜１００＞方向となるように、ゲート電極Ｇ等を形成する。
【０１５７】
＜作用効果＞
第４の実施形態に係る半導体装置および製造方法によれば、少なくとも上記（１）乃至（５）の効果が得られる。さらに、本例では、少なくとも以下の（６）、（７）に示す効果が得られる。
【０１５８】
（６）導電型に対応して、移動度の向上をより向上できる。
さらに本例では、素子形成面が（１１０）面方位および（１００）面方位からなるハイブリッド基板上に、チャネル長方向が＜−１１０＞方向に沿ってｐＭＯＳトランジスタ，＜１００＞方向に沿ってｎＭＯＳトランジスタが交互に隣接して配置されている。そのため、上記４−２．において説明したように、ｎ型、ｐ型トランジスタのそれぞれに対して、移動度の向上に対して有利な（１００）面方位、（１１０）面方位が配置される。そのため、移動度の向上に対してより有利である。
【０１５９】
また、本例では、面方位が（１００）面方位、（１１０）面方位が異なるが、シリコン基板１０−１、１０−２上にｐ型、ｎ型トランジスタをそれぞれ配置させる。一方、例えば、ＳｉＧｅや歪みＳｉ等のいわゆる歪み半導体基板を用いていない。そのため、本例の構成では、欠陥が少なく、リーク電流を低減できる点で、信頼を向上できる点でもメリットがある。
【０１６０】
（７）製造コストの低減に対して有利である。
また、例えば、ＳｉＧｅや歪みＳｉ等のいわゆる歪み半導体基板を用いた場合には、製造プロセスや製造装置が増えるため、製造コストが増大する傾向にある。
【０１６１】
本例では、かかる歪み半導体基板を用いる必要がなく、面方位が（１００）面方位、（１１０）面方位が異なるが、シリコン基板１０−１、１０−２を適用できる。そのため、製造プロセスや製造装置を低減でき、製造コストの低減に対して有利である。
【０１６２】
［第５の実施形態（複数のｎ型、ｐ型トランジスタに二軸の応力を印加する例）］
次に、第５の実施形態に係る半導体装置について、図４５および図４６を用いて説明する。この実施形態は、複数のｎＭＯＳ、ｐＭＯＳトランジスタに二軸方向に応力を印加する一例に関するものである。この説明において、上記第４の実施形態と重複する部分の詳細な説明を省略する。
【０１６３】
＜構成例＞
図４５を用いて、本例に係る半導体装置の構成例について説明する。図示するように、第５の実施形態に係る半導体装置は、トランジスタｎＭＯＳ１，ｎＭＯＳ２,ｐＭＯＳ１，ｐＭＯＳ２を囲むように、素子分離絶縁領域における半導体基板１０−１、１０−２中にも、チャネル長方向に沿って、負の膨張係数を有する第２素子分離絶縁膜１１−２Ｂが更に配置されている点で、上記第４の実施形態と相違する。換言すると、本例では、トランジスタｎＭＯＳ１，ｎＭＯＳ２,ｐＭＯＳ１，ｐＭＯＳ２を囲むように、素子分離絶縁領域における半導体基板１０−１、１０−２中に、チャネル幅方向およびチャネル長方向に沿って、第１、第２素子分離絶縁膜１１−１，１１−２Ａ，１１−２Ｂが配置されている点で、上記第４の実施形態と相違している。
【０１６４】
第２素子分離絶縁膜１１−２Ｂは、上記第２素子分離絶縁膜１１−２Ａと同様な構成である。即ち、第２素子分離絶縁膜１１−２Ｂは、アモルファスマトリックス層１８と、アモルファスマトリックス層１８中に散在された結晶体１９とを有するガラスセラミックス層により形成される。第１素子分離絶縁膜１１−１は、上記と同様に、正の膨張係数を有する。
【０１６５】
＜駆動動作の際の応力印加＞
次に、図４６を用いて、第５の実施形態に係る半導体装置の駆動動作の際の応力印加について説明する。
【０１６６】
図示するように、トランジスタｎＭＯＳ１，ｎＭＯＳ２,ｐＭＯＳ１，ｐＭＯＳ２の駆動動作時には、上記の構成において、ソース電圧Ｖｓ、ドレイン電圧Ｖｄ、および正のゲート電圧Ｖｇが与えられる。すると、ゲート電極Ｇ下の半導体基板１２中に形成されたチャネルＣＨに、キャリアである電子およびホールが移動することにより、ソースＳおよびドレインＤ間に流れ、スイッチング動作を行う。この際、上記ドレイン電圧Ｖｄ等の印加電圧やスイッチング電流等により、動作熱が発生する。
【０１６７】
そして、この動作熱が第１、第２素子分離絶縁層１１−１，１１−２Ａ，１１−２Ｂに伝導すると、第１素子分離絶縁膜１１−１は、自身の正の膨張係数に従って膨張する。第２素子分離絶縁膜１１−２Ａ，１１−２Ｂは、自身の負の膨張係数に従って収縮する。そのため、第１素子分離絶縁膜１１−１には、チャネル長方向＜−１１０＞方向または＜１００＞方向に沿って、圧縮応力ＣＳが発生する。第２素子分離絶縁膜１１−２Ａ，１１−２Ｂには、チャネル長方向＜−１１０＞方向または＜１００＞方向、およびチャネル幅方向に沿って、引張り応力ＴＳＡ，ＴＳＢが発生する。
【０１６８】
この際、第１、第２素子分離絶縁層１１−１，１１−１Ａが隣接して配置されることにより、互いの引張り応力ＴＳＡおよび圧縮応力ＣＳを強め合い、助け合うような相乗効果により、引張り応力ＴＳＡおよび圧縮応力ＣＳをより増大することができる。
【０１６９】
結果、ｎＭＯＳトランジスタｎＭＯＳ１，ｎＭＯＳ２のチャネル領域ＣＨには、チャネル長方向＜１００＞に沿ったより大きな引張り応力、およびチャネル幅方向に沿った引張り応力が二軸方向に同時に加えられる。同様に、ｐＭＯＳトランジスタｐＭＯＳ１，ｐＭＯＳ２のチャネル領域ＣＨには、チャネル長方向＜−１１０＞に沿ったより大きな圧縮応力およびチャネル幅方向に沿った引張り応力が二軸方向に同時に加えられる。
【０１７０】
ここで、チャネル領域ＣＨに垂直な二軸方向に引張り応力を同時に加えることの効果は、トランジスタの導電型に限られない点で有利である。
【０１７１】
＜作用効果＞
第５の実施形態に係る半導体装置および製造方法によれば、少なくとも上記（１）乃至（７）に示す効果が得られる。
【０１７２】
さらに、本例によれば、半導体基板１０−１，１０−２等の温度が上昇して高温となった場合であっても、ｎＭＯＳトランジスタのキャリアである電子、およびｐＭＯＳトランジスタのキャリアであるホールの移動度を同時により向上することができる点で有利である。
【０１７３】
尚、上記説明では、チャネル長方向が＜−１１０＞方向に配置される半導体装置を一例に挙げて説明したが、これに限られるものではない。即ち、４−３．に説明したように、チャネル長方向が、＜−１１０＞方向と垂直な＜００１＞方向であっても、上記と同様に適用し、同様の効果を得ることができる。
【０１７４】
以上、第１乃至第５の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１７５】
【図１】（ａ）はこの発明に係る半導体基板の面方位およびチャネル長方向を説明するための斜視図、（ｂ）は（ａ）に対応する平面図。
【図２】この発明に係る半導体装置の平面図。
【図３】図２中のＩＩＩ−ＩＩＩ線に沿った断面図。
【図４】チャネル幅方向（Ｗ）と駆動電流変化量との関係を示す図。
【図５】チャネル長方向（Ｘ）と駆動電流変化量との関係を示す図。
【図６】チャネル長方向（Ｘ）と駆動電流変化量との関係を示す図。
【図７】（１００）面方位の格子密度を概略的に示す図。
【図８】（１１０）面方位の格子密度を概略的に示す図。
【図９】ｐＭＯＳおよびｎＭＯＳに有利な応力を示す平面図。
【図１０】ｐＭＯＳおよびｎＭＯＳに有利な面方位を示す断面図。
【図１１】（ａ）および（ｂ）は、チャネル長方向が＜−１１０＞方向と垂直な＜００１＞方向の場合を説明するための図。
【図１２】チャネル長方向が＜−１１０＞方向と＜００１＞方向の場合を比較するための図。
【図１３】この発明の第１の実施形態に係る半導体装置を示す平面図。
【図１４】図１中のＸＩＶ−ＸＩＶ線に沿った断面図。
【図１５】第１の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図１６】第１の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図１７】第２の実施形態に係る半導体装置を示す平面図。
【図１８】図１７中のＸＶ−ＸＶ線に沿った断面図。
【図１９】第２の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図２０】第２の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図２１】第３の実施形態に係る半導体装置を示す平面図。
【図２２】図２１中のＸＶ−ＸＶ線に沿った断面図。
【図２３】第３の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図２４】第３の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図２５】第３の実施形態に係る時間と温度との関係を示すタイミングチャート図。
【図２６】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図２７】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図２８】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図２９】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３０】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３１】第３の実施形態に係る温度と結晶核形成速度／結晶核成長速度との関係を示す図。
【図３２】第４の実施形態に係る半導体装置を示す平面図。
【図３３】図３２中のＸＸＩＸ−ＸＸＩＸ線に沿った断面図。
【図３４】第４の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【図３５】第４の実施形態に係る半導体装置の駆動動作を説明するための断面図。
【図３６】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３７】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３８】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図３９】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４０】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４１】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４２】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４３】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４４】第４の実施形態に係る半導体装置の一製造工程を示す断面図。
【図４５】第５の実施形態に係る半導体装置を示す平面図。
【図４６】第５の実施形態に係る半導体装置の駆動動作を説明するための平面図。
【符号の説明】
【０１７６】
ｎＭＯＳトランジスタ…ゲート絶縁型電界効果トランジスタ、１１−１…第１素子分離絶縁膜。
【特許請求の範囲】
【請求項１】
素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される絶縁ゲート型電界効果トランジスタと、
前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、前記絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加える第１素子分離絶縁膜とを具備すること
を特徴とする半導体装置。
【請求項２】
前記半導体基板における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、前記絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル幅方向に沿って引張り応力を加える第２素子分離絶縁膜を更に具備すること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁ゲート型電界効果トランジスタのキャリアは、電子またはホールであること
を特徴とする請求項２に記載の半導体装置。
【請求項４】
素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置されるｐ型絶縁ゲート型電界効果トランジスタと、
前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、前記ｐ型絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加える第１素子分離絶縁膜と、
素子形成面が（１００）面方位の半導体基板上に、チャネル長方向が＜１００＞方向に沿って配置されるｎ型絶縁ゲート型電界効果トランジスタと、
前記半導体基板における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、前記ｎ型絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って引張り応力を加える第２素子分離絶縁膜とを具備すること
を特徴とする半導体装置。
【請求項５】
前記第１素子分離絶縁膜は、ＳｉＯ２膜，Ａ１２Ｏ３膜，またはＡｌＮ膜のいずれかを含んで形成され、
前記第２素子分離絶縁膜は、アモルファスマトリックス層と前記アモルファスマトリックス層中に散在される結晶体とを有するガラスセラミックス層、またはＨｆＷ２Ｏ２層を含んで形成されること
を特徴とする請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項１】
素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置される絶縁ゲート型電界効果トランジスタと、
前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、前記絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加える第１素子分離絶縁膜とを具備すること
を特徴とする半導体装置。
【請求項２】
前記半導体基板における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、前記絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル幅方向に沿って引張り応力を加える第２素子分離絶縁膜を更に具備すること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁ゲート型電界効果トランジスタのキャリアは、電子またはホールであること
を特徴とする請求項２に記載の半導体装置。
【請求項４】
素子形成面が（１１０）面方位の半導体基板上に、チャネル長方向が＜−１１０＞方向に沿って配置されるｐ型絶縁ゲート型電界効果トランジスタと、
前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、前記ｐ型絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加える第１素子分離絶縁膜と、
素子形成面が（１００）面方位の半導体基板上に、チャネル長方向が＜１００＞方向に沿って配置されるｎ型絶縁ゲート型電界効果トランジスタと、
前記半導体基板における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、前記ｎ型絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って引張り応力を加える第２素子分離絶縁膜とを具備すること
を特徴とする半導体装置。
【請求項５】
前記第１素子分離絶縁膜は、ＳｉＯ２膜，Ａ１２Ｏ３膜，またはＡｌＮ膜のいずれかを含んで形成され、
前記第２素子分離絶縁膜は、アモルファスマトリックス層と前記アモルファスマトリックス層中に散在される結晶体とを有するガラスセラミックス層、またはＨｆＷ２Ｏ２層を含んで形成されること
を特徴とする請求項２乃至４のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【公開番号】特開２０１０−１４１２６３（Ｐ２０１０−１４１２６３Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２００８−３１８７１３（Ｐ２００８−３１８７１３）
【出願日】平成２０年１２月１５日（２００８．１２．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２０年１２月１５日（２００８．１２．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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