【課題】半導体装置全体としてみたとき、微細化によるチップ面積の減少を図りつつ、各素子に必要とされる特性を維持・向上させる。
【解決手段】半導体装置は、ＦｉｎＦＥＴ１０と、ＦｉｎＦＥＴ１０と同一のチップ上に設けられたＰｌａｎａｒＦＥＴ２０とを具備する。ＰｌａｎａｒＦＥＴの第２ゲート絶縁層２４は、ＦｉｎＦＥＴ１０の第１ゲート絶縁層１４よりも厚い。 （もっと読む）

【課題】内部回路の誤動作を誘発させない保護回路を有する半導体装置を提供する。
【解決手段】Ｐ型Ｓｉ基板１０１と、ＥＳＤ保護素子１Ａと、被保護素子１Ｂとを備えた半導体装置１であって、ＥＳＤ保護素子１Ａは、ソースＮ型拡散領域１０７Ａと、Ｐ型Ｓｉ基板１０１内においてソースＮ型拡散領域１０７Ａを覆い、ソースＮ型拡散領域１０７Ａの下方から少なくともゲート電極１０６Ａの下方の一部まで形成され、Ｐ型Ｓｉ基板１０１の基本領域よりもＰ型不純物濃度が高い高濃度Ｐ型拡散領域１０３とを備え、被保護素子１Ｂは、ドレインＮ型拡散領域１０８Ｂと、Ｐ型Ｓｉ基板１０１内においてドレインＮ型拡散領域１０８Ｂと接する低濃度Ｐ型拡散領域１０４とを備え、ＥＳＤ保護素子１Ａのドレイン電極１１２Ａと被保護素子１Ｂのドレイン電極１１２Ｂとが接続され、高濃度Ｐ型拡散領域１０３は、低濃度Ｐ型拡散領域１０４よりもＰ型不純物濃度が高い。 （もっと読む）

【課題】小型の静電破壊保護トランジスタを有する半導体装置を提供する。
【解決手段】第１導電型の半導体層１２に、ゲート絶縁膜１３を介して形成されたゲート電極１４と、ゲート電極１４のゲート幅方向Ｙに沿って形成された第２導電型の第１不純物拡散層１５と、ゲート幅方向Ｙに沿って第１不純物拡散層１５と対向配置された本体部１６ａと、本体部１６ｂからゲート電極１４と反対側に突出した複数の凸部１６ｂとを有し、ゲート電極１４のゲート長方向Ｘの幅Ｗｄ１が第１不純物拡散層１５のゲート長方向Ｘの幅Ｗｓ１より大きい第２導電型の第２不純物拡散層１６と、を備えた絶縁ゲート電界効果トランジスタ１７を具備する。 （もっと読む）

【課題】 多重閾値電圧（Ｖｔ）電界効果トランジスタ（ＦＥＴ）素子、及びその製造のための技術を提供する。
【解決手段】 １つの態様において、ソース領域と、ドレイン領域と、ソース領域とドレイン領域とを相互接続する少なくとも１つのチャネルと、チャネルの少なくとも一部を囲み、ゲート全体に対し選択的に配置された少なくとも１つのバンド・エッジ金属により多重閾値電圧を有するように構成されたゲートとを含むＦＥＴ素子が提供される。 （もっと読む）

【課題】トレンチ分離構造を有する半導体装置においてトランジスタのドレイン電流の減少などを防止する。
【解決手段】半導体基板１０の主表面に活性領域１１を分離するトレンチ埋込材２１を備え、この埋込材の表面を、少なくとも半導体基板１０に接する部分で半導体基板１０の主表面より所定高さ落ち込むように形成する。 （もっと読む）

【課題】トランジスタ本来の特性を出すことが可能な配線パターンの第１配線層を有する半導体装置を提供する。
【解決手段】半導体基板１０の表面に延在し、所定間隔を有して交互に配置されたソース領域２０及びドレイン領域３０と、該ソース領域２０又は該ドレイン領域３０とコンタクトホール６０、６０ａを介して接続されたフィンガー状の配線７５、７５ａ、７５ｂを複数含む第１配線層７０、７０ａと、該第１配線層７０、７０ａとスルーホール８０、８０ａを介して接続された第２配線層９０とを有する半導体装置であって、前記第１配線層７０、７０ａは、前記スルーホール８０、８０ａが形成されないスルーホール非形成領域７４、７４ａ、７４ｂの配線幅が、前記スルーホール８０、８０ａが形成されるスルーホール形成領域７３、７３ａ、７３ｂの配線幅よりも広い前記フィンガー状の配線７５、７５ａ、７５ｂを含む。 （もっと読む）

【課題】電流特性の低下を防ぐ半導体装置を提供する。
【解決手段】ｎチャネル型の横型ＩＧＢＴ１０では、Ｎ-エピタキシャル層４とはｐベース１１を介在させて隔てられているＰ+拡散層１２と、エミッタ領域としてのＮ+拡散層１３とには、金属シリサイド層９ａが形成されている。一方、Ｎ-エピタキシャル層４との接合面がｐｎ接合面となるコレクタ領域としてのＰ+拡散層１４には、金属シリサイド層は形成されていない。 （もっと読む）

【課題】
製造工程を簡略化しつつ、特性の優れた第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを製造する半導体装置の製造方法を提供する。
【解決手段】
半導体基板に、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域を画定する素子分離領域を形成し、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域に第１導電型の不純物をイオン注入し、第１導電型のウェルを形成し、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域上に絶縁ゲート電極を形成し、第２のＭＯＳトランジスタのドレイン領域を覆うマスクを介して、半導体基板法線方向から傾いた複数方向から第１導電型の不純物をイオン注入し、第１のＭＯＳトランジスタ領域の前記絶縁ゲート電極下方に対称的なチャネルドーズ領域、第２のＭＯＳトランジスタ領域の前記絶縁ゲート電極下方に非対称なチャネルドーズ領域を形成し、半導体装置を製造する。 （もっと読む）

【課題】 半導体ボディの上部表面に沿って設けられた絶縁ゲート電界効果トランジスタ（１００）は、チャンネルゾーン（２４４）によって横方向に分離された一対のソース／ドレインゾーン（２４０及び２４２）を有している。
【解決手段】 ゲート電極（２６２）が該チャンネルゾーン上方でゲート誘電体層（２６０）の上側に存在している。各ソース／ドレインゾーンは、主要部分（２０４Ｍ又は２４２Ｍ）及び該主要部分と横方向に連続的であり且つ該ゲート電極下側を横方向に延在する一層軽度にドープした横方向延長部（２４０Ｅ又は２４２Ｅ）を包含している。該横方向延長部は、該チャンネルゾーンを上部半導体表面に沿って終端させており、異なる原子量の一対の半導体ドーパントによって夫々ほぼ画定される。該トランジスタが非対称的装置であり、該ソース／ドレインゾーンはソース及びドレインを構成する。該ソースの横方向延長部は該ドレインの横方向延長部よりも一層軽度にドープされており且つ一層高い原子量のドーパントで画定される。 （もっと読む）

【課題】 半導体構成体がバイポーラトランジスタ（１０１）及び間隔構成体（２６５−１又は２６５−２）を包含している。
【解決手段】 該トランジスタはエミッタ（２４１）、ベース（２４３）、コレクタ（２４５）を有している。該ベースはベースコンタクト部分（２４３−１）、該エミッタの下側で且つ該コレクタの物質上方に位置されているイントリンシックベース部分（２４３Ｉ−１）、該イントリンシックベース部分とベースコンタクト部分との間に延在しているベースリンク部分（２４３Ｌ−１）を包含している。該間隔構成体は、間隔コンポーネント及び上部半導体表面に沿って延在する分離用誘電体層（２６７−１又は２６７−２）を包含している。該間隔コンポーネントは、該ベースリンク部分の上方で該誘電体層上に位置されており、好適には多結晶半導体物質であるほぼ非単結晶の半導体物質の横方向間隔部分（２６９−１又は２６９−２）を包含している。該横方向間隔部分の両側の第１及び第２下部端部（３０５−１及び３０７−１）は該ベースリンク部分の両側の第１及び第２上部端部（２９７−１及び２９９−１）に対して横方向に適合し、その長さを決定し且つそれにより制御する。 （もっと読む）

【課題】 絶縁ゲート電界効果トランジスタ（１１０，１１４又は１２２）のゲート誘電体層（５００，５６６又は７００）は、垂直濃度分布を有する窒素を含有している。
【解決手段】 該垂直濃度分布は、上側に位置しているゲート電極（５０２，５６８又は７０２）内のボロンが該ゲート誘電体層を介して下側のチャンネルゾーン（４８４，５５４又は６８４）内に著しく浸透することを防止し同時に該ゲート誘電体層から下側に存在する半導体ボディ内への窒素の移動を回避するために特別に調整されている。該チャンネルゾーン内の不所望のボロンから及び該半導体ボディにおける不所望の窒素から発生する場合がある損傷は実質的に回避される。 （もっと読む）

【課題】 絶縁ゲート電界効果トランジスタ（１００Ｗ）は、半導体ボディのボディ物質（１８０）のチャンネルゾーン（２４４）によって横方向に分離されているソース（９８０）及びドレイン（２４２）を有している。
【解決手段】 ゲート電極（２６２）が該チャンネルゾーンの上方でゲート誘電体層（２６０）の上側に位置している。該ボディ物質の一層高度にドープしたポケット部分（２５０）が、通常、該ソースのみにほぼ沿って延在しており、従って該ＩＧＦＥＴは非対称的装置である。該ソースを画定する半導体ドーパントはソース延長部を画定する場合に複数の局所的濃度最大に到達する。２つのこの様な局所的濃度最大に到達する半導体ドーパントで該ソース延長部を画定する場合に関与する手順は、３個の絶縁ゲート電界効果トランジスタ用の相互に異なる特性のソース／ドレイン延長部を２つのソース／ドレイン延長部ドーピング操作のみで画定することを可能とする。 （もっと読む）

【課題】 非対称的絶縁ゲート電界効果トランジスタ（１００又は１０２）は半導体ボディのボディ物質（１８０又は１８２）のチャンネルゾーン（２４４又は２８４）によって横方向に分離されたソース（２４０又は２８０）及びドレイン（２４２又は２８２）を有している。
【解決手段】 ゲート電極（２６２又は３０２）が該チャンネルゾーンの上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）がほぼ該ソースのみに沿って延在している。該ソースは、主要ソース部分（２４０Ｍ又は２８０Ｍ）と、一層軽度にドープした横方向ソース延長部（２４０Ｅ又は２８０Ｅ）とを有している。該ドレインは、主要ドレイン部分（２４２Ｍ又は２８２Ｍ）と、一層軽度にドープした横方向ドレイン延長部（２４２Ｅ又は２８２Ｅ）とを有している。該ドレイン延長部は該ソース延長部よりも一層軽度にドープされている。これら２つの延長部を画定する半導体ドーパントの最大濃度は、該ソース延長部におけるよりも該ドレイン延長部において一層深くに発生する。付加的に又は代替的に、該ドレイン延長部は該ソース延長部よりも該ゲート電極下側を更に横方向に延在する。これらの特徴はスレッシュホールド電圧が動作時間に関して高度に安定であることを可能とする。 （もっと読む）

【課題】 混合信号適用例を含むアナログ及びデジタル適用例用のＩＧＦＥＴを与える半導体製造プラットフォームに適した対称的及び非対称的の両方の絶縁ゲート電界効果トランジスタ（「ＩＧＦＥＴ」）が、高性能を達成する上で空のウエル領域を使用する。
【解決手段】 各空のウエルの上部近くにおいては半導体ウエルドーパントが比較的少量である。各ＩＧＦＥＴ（１００，１０２，１１２，１１４，１２４又は２３６）は、空のウエル（１８０，１８２，１９２，１９４，２０４又は２０６）のボディ物質のチャンネルゾーンによって横方向に分離された一対のソース／ドレインゾーンを有している。ゲート電極が該チャンネルゾーン上方でゲート誘電体層の上側に位置している。各ソース／ドレインゾーン（２４０，２４２，２８０，２８２，５２０，５２２，５５０，５５２，７２０．７２２、７５２又は７５２）が主要部分（２４０Ｍ，２４２Ｍ，２８０Ｍ，２８２Ｍ，５２０Ｍ，５２２Ｍ，５５０Ｍ，５５２Ｍ，７２０Ｍ，７２２Ｍ，７５２Ｍ又は７５２Ｍ）及び一層軽度にドープした横方向延長部（２４０Ｅ，２４２Ｅ，２８０Ｅ，２８２Ｅ，５２０Ｅ，５２２Ｅ，５５０Ｅ，５５２Ｅ，７２０Ｅ，７２２Ｅ，７５２Ｅ又は７５２Ｅ）を有している。代替的に又は付加的に、該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）が該ソース／ドレインゾーンの内の一方に沿って延在する。存在する場合には、該ポケット部分は典型的に該ＩＧＦＥＴを非対称的装置とさせる。 （もっと読む）

【課題】 一群の高性能同極性絶縁ゲート電界効果トランジスタ（１００，１０８，１１２，１１６，１２０及び１２４又は１０２，１１０，１１４、１１８，１１２及び１２６）が、アナログ及び／又はデジタル適用例用の広く多様なトランジスタを提供する半導体製造プラットフォームに適した横方向ソース／ドレイン延長部、ハローポケット、及びゲート誘電体厚さの選択可能な異なる構成を有している。
【解決手段】 各トランジスタは、一対のソース／ドレインゾーン、ゲート誘電体層、及びゲート電極を有している。各ソース／ドレインゾーンは主要部分及び一層軽度にドープした横方向延長部を有している。該トランジスタの内の一つのソース／ドレインゾーンの内の一つの横方向延長部が該トランジスタの別のもののソース／ドレインゾーンの内の一つの横方向延長部よりも一層高度にドープされており又は／及びそれよりも上部半導体表面下側により少ない深さに延在している。 （もっと読む）

【課題】 リーク電流の低減を実現しながらも従来に比べて更に素子サイズを縮小させることが可能な、高耐圧ＭＯＳトランジスタを実現する。
【解決手段】 Ｐ型ウェル１０上に、チャネル領域ｃｈを隔てて、ドレイン領域１２及びドレイン側ドリフト領域７を含むＮ型の第一不純物拡散領域と、ソース領域１２及びそース側ドリフト領域８を含むＮ型の第二不純物拡散領域が形成されている。また、第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜６を介してゲート電極２０が形成されている。ゲート電極２０は、Ｎ型にドープされており、第一及び第二不純物拡散領域の上方に位置する部分の電極２０ｂの不純物濃度が、前記チャネル領域の上方に位置する部分２０ａの不純物濃度よりも低濃度である。 （もっと読む）

【課題】対基板耐圧が向上しチップシュリンクも実現可能な、ＤＴＩ構造を有する半導体装置を提供する。
【解決手段】例えばＰ型の基板１と、この基板１上に形成されたＮ型のＥＰＩ層２と、基板１とＥＰＩ層２とにわたって形成されたＮ型の第１の埋め込み層（埋め込み層３）と、この第１の埋め込み層の下に形成され埋め込み層３よりも不純物濃度の低いＮ型の第２の埋め込み層（埋め込み層１２）と、ＥＰＩ層２の表面から埋め込み層１２、埋め込み層３を貫通して基板１内に達するＤＴＩ４と、を備えた半導体装置。 （もっと読む）

【課題】直接トンネル電流が流れる程度に薄膜化されたゲート絶縁膜におけるゲート電極からのドーパント原子の基板への拡散を防止すると共に、ゲートリーク電流を低減できるようにする。
【解決手段】第１の素子形成領域５１及び第２の素子形成領域５２に区画された半導体基板１１上に、酸化膜からなる第１のゲート絶縁膜１３Ａを形成する。次に、第１のゲート絶縁膜１３Ａの第２の素子形成領域５２に含まれる部分を除去し、半導体基板１１に対して酸窒化性雰囲気で熱処理を行なうことにより、第２の素子形成領域５２上に膜厚が第１のゲート絶縁膜１３Ａよりも小さい酸窒化膜からなる第２のゲート絶縁膜１５Ｂを形成する。次に、第１のゲート絶縁膜１３Ｂ及び第２のゲート絶縁膜１５Ｂを窒素プラズマに暴露することにより、窒素原子をさらに導入された第１のゲート絶縁膜１３Ｃ及び第２のゲート絶縁膜１５Ｃを形成する。 （もっと読む）

【課題】ＥＳＤ保護素子が集積された回路全体の製造コストを低減する。
【解決手段】ＥＳＤ保護素子１００は、ｎチャネルＧＧＦＥＴ構造を有している。ＥＳＤ保護素子１００において、第１ｐ⁺低抵抗領域４１は、第１ｐウエル領域４の一部に、第１ｐ⁺⁺コンタクト領域５とその下の領域、ｎ⁺⁺ソース領域８とその下の領域、第１ＬＤＤ領域６とその下の領域、第１ゲート絶縁膜１２の下の領域、第２ＬＤＤ領域７とその下の領域、およびｎ⁺⁺ドレイン領域９の一部とその下の領域に設けられている。第１ｐ⁺低抵抗領域４１のｎ⁺⁺ドレイン領域９側の端部から、第１ゲート電極１３のｎ⁺⁺ドレイン領域９側の端部までの第１エクステンション距離（ＬＢＰ１）は、０〜０．３μｍの範囲内にある。ＥＳＤ保護素子１００の第１ｐ⁺低抵抗領域４１は、高耐圧デバイスの低抵抗領域と同時に形成される。 （もっと読む）

【課題】欠陥が低減され膜質が良好なゲート酸化膜を有する半導体素子を製造する。
【解決手段】基板２のフィールド領域の表面にフィールド酸化膜４を形成する工程と、フィールド酸化膜４を形成した基板２の第１アクティブ領域および第２アクティブ領域の表面に第１ゲート酸化膜１１Ａ，１１Ｂを形成する工程と、第１ゲート酸化膜１１Ａ，１１Ｂに第１純水ヒーリングを施す工程と、第２アクティブ領域における第１ゲート酸化膜１１Ｂを除去する工程と、第１アクティブ領域および第２アクティブ領域の表面に第２ゲート酸化膜１２Ａ，１２Ｂを形成する工程と、第２ゲート酸化膜１２Ａ，１２Ｂに第２純水ヒーリングを施す工程と、第１アクティブ領域および第２アクティブ領域における第２ゲート酸化膜１２Ａ，１２Ｂ上にゲート電極８を形成する工程と、をこの順に有する半導体素子の製造方法。 （もっと読む）