【課題】ｐ型のＧａＮ系半導体装置を提供する。
【解決手段】第１導電型のキャリアガスが発生した第１チャネル層１０６と、第１チャネル層１０６上に、第１チャネル層１０６よりバンドギャップが大きいＧａＮ系半導体で形成されたバリア層１１０と、バリア層１１０上に、バリア層１１０よりバンドギャップが小さいＧａＮ系半導体で形成され、第２導電型のキャリアガスが発生した第２チャネル層１１２と、第２チャネル層１１２にオーミック接続する第１ソース電極１１８と、第２チャネル層にオーミック接続する第１ドレイン電極１２０と、第１ソース電極１１８及び第１ドレイン電極１２０の間に形成された第１ゲート電極１２２と、を備え、第２導電型のキャリアガスのキャリア濃度が、第１ゲート電極１２２の下の領域で、第１ソース電極１１８及び第１ドレイン電極１２０の間の他の領域より低く、かつ、第１ゲート電極１２２により制御されるＧａＮ系半導体装置。 （もっと読む）

【課題】素子面積を増加させることなく、高耐圧の半導体装置を実現させる。
【解決手段】第１方向に沿ったソース領域、ゲート電極を挟んでソース領域とは反対側に第１方向に沿ったドレイン領域、一部がゲート電極下面と対向しソース領域とドレイン領域との間に設けた絶縁体層、一部がゲート電極下面と対向し絶縁体層よりもソース領域側に設けたベース領域、一部が第２方向に第２長さを有してゲート電極下面と対向し、ベース領域よりも絶縁体層側に設けたドリフト領域、を有する素子活性領域部、ゲート絶縁膜の上に設けたゲート電極、ソース領域、一部がゲート電極下面と対向して設けた絶縁体層、一部がゲート電極下面と対向して絶縁体層よりもソース領域側に設けたベース領域、一部が第１方向に第２長さよりも短い第１の長さを有してゲート電極下面と対向してベース領域よりも絶縁体層側に設けたドリフト領域、を有する素子終端領域部と、を備える。 （もっと読む）

【課題】ゲートリーク電流が少なく、かつ電流コラプスが抑えられた半導体装置の提供。
【解決手段】第１の態様においては、窒化物系半導体で形成された半導体層１１０と、半導体層上に開口を有して設けられ、タンタル酸窒化物を含む第１絶縁膜１２０と、第１絶縁膜の開口において半導体層上に積層された第２絶縁膜１３０と、第２絶縁膜上に設けられたゲート電極１４０と、を備える半導体装置を提供する。ここで、第２絶縁膜は、第１絶縁膜より絶縁性が高い絶縁膜により構成される。 （もっと読む）

【課題】ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力を得ることのできる化合物半導体装置を実現する。
【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、Ｓｉ基板１と、Ｓｉ基板１の上方に形成された電子走行層２ｂと、電子走行層２ｂの上方に形成された電子供給層２ｃと、電子供給層２ｃの上方に形成されたソース電極４、ドレイン電極５及びゲート電極６とを含み構成されており、電子走行層２ｃは、平面視でソース電極４とドレイン電極５とを結ぶ方向と交差する方向に並ぶ複数の段差、例えば第１の段差２ｃａ、第２の段差２ｃｂ、第３の段差２ｃｃを有する。 （もっと読む）

【課題】トンネル型ＦＥＴのオン電流とオフ電流との比と、単位基板面積あたりのオン電流を増大させる。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記半導体基板上に順に積層された第１導電型の下部主端子層と、中間層と、第２導電型の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体とを備える。さらに、前記上部主端子層は、前記ゲート電極の側面に、前記ゲート絶縁膜と半導体層を介して形成されている。 （もっと読む）

【課題】回路素子の素子特性の変動を抑制すること。
【解決手段】半導体基板１１０には、拡散領域１１１を有する抵抗素子（回路素子）Ｒ１が形成されている。拡散領域１１１を含む半導体基板１１０の上には、層間絶縁膜１６１が形成される。拡散領域１１１のシリサイド層（コンタクト部）１１１ａは、コンタクトプラグ１６２を介して層間絶縁膜１６１上の配線と接続される。拡散領域１１１の上には、コンタクトホール１６３を形成するためのエッチングストッパ膜１５２が形成されている。このエッチングストッパ膜１５２は、拡散領域１１１上の保護絶縁膜１３１に対応する部分が除去され、開口が形成されている。 （もっと読む）

【課題】窒化物半導体層をチャネルとして用いたトランジスタにおいて、閾値電圧を高くする。
【解決手段】第２窒化物半導体層２００は、Ａｌの組成比が互いに異なる複数の窒化物半導体層を順次積層した構造を有するため、Ａｌ組成が階段状に変化している。第２窒化物半導体層２００を形成する複数の半導体層は、それぞれが同一方向に分極している。そしてゲート電極４２０に近い半導体層は、ゲート電極４２０から遠い半導体層よりも、分極の強度が強く（又は弱く）なっている。すなわち複数の半導体層は、ゲート電極４２０に近づくにつれて、分極の強度が一方向に変化している。この分極の方向は、複数の半導体層内の界面において負の電荷が正の電荷よりも多くなる方向である。 （もっと読む）

【課題】ＳＯＩ基板を用いることなく、絶縁層上にフィン型半導体を形成する。
【解決手段】半導体基板１上に支柱型半導体４を形成し、支柱型半導体４の下部を埋め込む絶縁層５を半導体基板１上に形成し、支柱型半導体４の上部の側面に接合されたフィン型半導体６を絶縁層５上に形成し、フィン型半導体６を絶縁層５上に残したまま支柱型半導体４を除去する。 （もっと読む）

【課題】ソース電極とドレイン電極間の容量を低減し、スイッチングロスを減らすことができるスイッチング素子、及び該スイッチング素子を搭載した効率が向上した電源装置の提供。
【解決手段】Ｓｉ基板１と、該Ｓｉ基板１上に形成されたソース電極８及びドレイン電極９を有してなり、ソース電極８及びドレイン電極９の配置方向と直交する方向の層中であって、ソース電極８及びドレイン電極９のいずれか一方のみと接している領域に、ｐ型領域とｎ型領域が接している部分２４であるｐｎ接合を少なくとも１つ有するスイッチング素子である。 （もっと読む）

【課題】ＦｉｎＦＥＴの特性が均一な集積回路装置及びその製造方法を提供する。
【解決手段】実施形態に係る集積回路装置は、半導体基板の上面に形成され、第１方向に延びる複数本のフィンと、前記フィン間に配置された素子分離絶縁膜と、前記第１方向に対して交差した第２方向に延び、前記素子分離絶縁膜上に設けられたゲート電極と、前記フィンを前記ゲート電極から絶縁する絶縁膜と、を備える。そして、連続して配列された複数本の前記フィンが配置された第１領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも下方の第１の位置に位置し、前記第１領域から見て前記第２方向に位置する第２領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも上方の第２の位置に位置する。また、前記第２領域においては、前記素子分離絶縁膜が前記フィンの側面の全体を覆っている。 （もっと読む）

【課題】特性の優れた半導体装置を提供する。
【解決手段】本発明の一態様にかかる半導体装置は、半導体基板１に設けられた第１導電型のＮ−型オフセット層８と、トレンチ１２を有し、Ｎ−型オフセット層８の間に設けられた第２の導電型のチャネル領域１３と、チャネル領域１３の上に形成され、トレンチ１２に埋設されたトレンチゲート１０を有するゲート電極４と、を備えたトランジスタを含み、ゲート幅方向におけるトレンチゲート１０の幅がゲート長方向の位置に応じて変化しているものである。 （もっと読む）

【課題】抵抗変化物質を含む半導体素子及びその製造方法を提供する。
【解決手段】印加された電圧によって抵抗が変化する抵抗変化物質をチャネル層として含む半導体素子及びその製造方法、前記半導体素子を含む不揮発性メモリ装置に係り、前記半導体素子は、絶縁基板上に配置されたチャネル層、前記チャネル層内に配置されたゲート電極、前記ゲート電極を取り囲むゲート絶縁膜、前記ゲート電極の両側面で、前記チャネル層上に配置されるソース電極及びドレイン電極、並びに前記基板と前記ゲート電極との間に配置される抵抗変化物質層を含み、これにより、前記半導体素子は、スイッチの機能と不揮発性メモリの機能とを同時に遂行することができる。 （もっと読む）

【課題】長さ方向がゲート長方向と平行なトレンチに形成されたゲート電極を有し、単位平面積当たり大きなゲート幅を有する高駆動能力横型のＭＯＳトランジスタの駆動能力を、平面的な素子面積を増加させずに向上させる半導体装置を提供する。
【解決手段】半導体基板の表面に長さ方向がゲート長方向と平行なトレンチが形成された第１トレンチ領域０１３と、前記第１トレンチ領域の凹部底面と同一平面に前記第１トレンチ領域の長さ方向の両端に接して設けられた第２トレンチ領域０１４および第３トレンチ領域０１５と、トレンチ領域に形成された第２導電型のウェル領域００５と、前記第１トレンチ領域に設けられたゲート絶縁膜００４と、前記ゲート絶縁膜上に接して設けられたゲート電極００３と、前記第１トレンチと前記第２トレンチ領域と前記第３トレンチ領域に前記ウェル領域より浅く設けられた第１導電型のソース領域とドレイン領域を有する半導体装置。 （もっと読む）

【課題】ｆｉｎＦＥＴにおける高集積化可能な、高濃度ソースドレインの形成方法の提供。
【解決手段】ソース領域、ドレイン領域およびソース領域とドレイン領域の間のチャネル領域を有するフィンを形成する。チャネル領域にダイレクトコンタクトする絶縁層と、絶縁層にダイレクトコンタクトする伝導性のゲート物質とを有するゲートスタックを形成する。チャネル領域を残したまま、ソース領域およびドレイン領域をエッチング除去する。ソース領域およびドレイン領域に隣接したチャネル領域の両側にソースエピタキシー領域およびドレインエピタキシー領域を形成する。ソースエピタキシー領域およびドレインエピタキシー領域は、エピタキシャル半導体を成長させながら、その場ドープされる。 （もっと読む）

【課題】窒化物半導体を用いた電界効果トランジスタで、高いドレイン電流が実現できるようにする。
【解決手段】ドレイン電極１０７とゲート領域１２１との間のドレイン領域１２３の距離は、ソース電極１０６とゲート領域１２１との間のソース領域１２２の距離より長く形成され、加えて、ゲート電極１０４は、ゲート領域１２１からソース電極１０６の側に延在する延在部１４１を備えて形成されている。ゲート電極１０４のソース電極１０６の側への延在部１４１により、ゲート電極１０４に対する電圧印加でソース領域１２２のチャネル層１０１における電子濃度が増加可能とされている。 （もっと読む）

【課題】１Ｔ−ＤＲＡＭにおいて、高いＧＩＤＬ電流は、主にＰＮ接合でのリーク電流によるものであり、データ保持時にリーク電流が発生する原因にもなり、ＤＲＡＭにおける電荷保持時間を低下させている。
【解決手段】ドレイン拡散層のうちゲート電極とオーバーラップする部分を、不純物濃度の異なる２つの部分に分けている。これら２つの部分のうち、不純物濃度がより低い一方の部分では、ボディ部に隣接しており、電界が低減されるためリーク電流が抑制される。また、不純物濃度がより高い他方の部分では、ボディ部から絶縁されており、ゲート絶縁層との界面において比較的大きなトンネル効果が得られる。その結果、ＧＩＤＬ電流を増大しつつ、ＰＮ接合によるリーク電流を抑制し、データ保持時間を増大させることが可能となっている。 （もっと読む）

【課題】ＳＯＩ基板に形成されるＭＯＳトランジスタの特性を向上することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に埋込絶縁層２を介して形成される第１半導体層３と、前記第１半導体層３及び前記絶縁層２内に形成され、前記第１半導体層３に接する第２半導体層１２と、前記第２半導体層１２の上に形成されるゲート絶縁膜１３と、前記ゲート絶縁膜１３上に形成されるゲート電極１４ｇと、前記ゲート電極１４ｇの側壁に形成されるサイドウォール７とを有する。 （もっと読む）

【課題】結晶欠陥および金属汚染低減が可能な半導体基体の処理方法、そのための装置、また、それを用いた半導体装置の製造方法を提供する。
【解決手段】ＣとＮとを含む混合ガスをプラズマ化してＣＮ活性種を生成し、生成したＣＮ活性種により半導体基体１１の半導体層の表面を処理する。特に、前記処理としては、前記半導体基体１１の表面の半導体層を前記ＣＮ活性種によりパッシベートすることを含む。さらに、そのことにより、表面汚染金属および半導体中の欠陥を除去する。 （もっと読む）

【課題】第1の領域のゲート絶縁膜への酸化剤の進入を防止しつつ、第２の領域の複数の第１の配線間に設けられた酸化アルミニウム膜を選択的に除去する。
【解決手段】第１の領域において第１の積層体の側壁を覆い、第２の領域において複数の第１の配線を覆うように形成した第１の絶縁膜をマスクとして、第１の領域に第１のイオン注入を施す。その後、第１の領域において第１の積層体の側壁を覆い、第２の領域において複数の第１の配線間を埋設するように形成した、酸化アルミニウムを主体とする第２の絶縁膜をマスクとして、第１の領域に第２のイオン注入を施す。第２の絶縁膜を、第１の絶縁膜に対して選択的に除去する。 （もっと読む）

【課題】エピタキシャル成長後に不純物を導入するためのイオン注入工程を省略する。また、エピタキシャル成長層の厚さがばらついた場合であっても、ピラー部にまで不純物が導入されることによるトランジスタ特性の変動を防止する。
【解決手段】基板の主面にシリコンピラーを形成した後、シリコンピラーの下の基板内に、シリコンピラーと逆導電型の第１の拡散層を形成する。シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する。次に、シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、シリコンピラーと逆導電型の第２の拡散層を形成する。 （もっと読む）