化合物半導体装置及びその製造方法
【課題】ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力を得ることのできる化合物半導体装置を実現する。
【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、Ｓｉ基板１と、Ｓｉ基板１の上方に形成された電子走行層２ｂと、電子走行層２ｂの上方に形成された電子供給層２ｃと、電子供給層２ｃの上方に形成されたソース電極４、ドレイン電極５及びゲート電極６とを含み構成されており、電子走行層２ｃは、平面視でソース電極４とドレイン電極５とを結ぶ方向と交差する方向に並ぶ複数の段差、例えば第１の段差２ｃａ、第２の段差２ｃｂ、第３の段差２ｃｃを有する。
【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、Ｓｉ基板１と、Ｓｉ基板１の上方に形成された電子走行層２ｂと、電子走行層２ｂの上方に形成された電子供給層２ｃと、電子供給層２ｃの上方に形成されたソース電極４、ドレイン電極５及びゲート電極６とを含み構成されており、電子走行層２ｃは、平面視でソース電極４とドレイン電極５とを結ぶ方向と交差する方向に並ぶ複数の段差、例えば第１の段差２ｃａ、第２の段差２ｃｂ、第３の段差２ｃｃを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体装置は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２１０８３６号公報
【特許文献２】特開平９−２７６１６号公報
【非特許文献】
【０００４】
【非特許文献１】R. Huang, et al., ECS transactions, 22 (1), 317 (2009)
【非特許文献２】H. Miyake, et al., JJAP, 38, L1000 (1999)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のＨＥＭＴでは、ゲート電極に電圧を印加した際に、電子供給層の上面側からのみゲート電界が伸長し、チャネルにおける２ＤＥＧのポテンシャル制御は、電子供給層の上面の一方向からのみ行われる。この場合、相互コンダクタンスを向上するには、直接的にはデバイスサイズを縮小することが考えられる。超微細加工技術の発達により、数十ナノメートル程度のゲート長を持つトランジスタの報告が多いが、単純な微細化を行うのみでは、短チャネル効果という別の問題に直面することが知られている。同じく電子供給層の上面側からのみチャネルの空乏化が進むことに起因し、デバイス奥側の半導体層の空乏化が進み難く、残留キャリアが存在する場合にはバッファリーク電流を断ち切り難い。即ち、トランジスタのオン／オフ比が大きく取れないこととなり、これは電子供給層の上面にのみゲート電極を有する従来のＨＥＭＴでは不可避の問題である。
【０００６】
上記の問題に対して、例えばナノワイヤを用いた例のように、ゲート電極がチャネルを覆うような３次元トランジスタも提案されている（非特許文献１を参照）。しかしながらこの場合、ゲート電極の実効的チャネル幅が著しく減少し、この技術を用いた高出力トランジスタの実現は非現実的である。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力を実現する化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
化合物半導体装置の一態様は、基板と、前記基板の上方に形成された電子走行層と、前記電子走行層の上方に形成された電子供給層と、前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極とを含み、前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有する。
【０００９】
化合物半導体装置の製造方法の一態様は、基板の上方に電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、前記電子供給層の上方にソース電極、ドレイン電極及びゲート電極を形成する工程とを含み、前記電子走行層を、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有する形状に形成する。
【発明の効果】
【００１０】
上記した諸態様によれば、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力の化合物半導体装置が実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、化合物半導体層上にソース電極及びドレイン電極が形成された状態を示す概略平面図である。
【図５】化合物半導体層上にゲート電極が形成された状態を示す模式図である。
【図６】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるゲート電圧とドレイン電流との関係を、対比例との比較に基づいて示す特性図である。
【図７】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、チャネル制御の様子を示す概略断面図である。
【図８】シミュレーション実験に用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴのデバイスモデルを示す概略断面図である。
【図９】チャネルの基板表面からの距離（ｎｍ）とチャネルのポテンシャル（ｅＶ）との関係を示す特性図である。
【図１０】ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。
【図１１】ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。
【図１２】ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。
【図１３】ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。
【図１４】ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。
【図１５】第１の実施形態の変形例１におけるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図１６】第１の実施形態の変形例２におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図１７】図１６に引き続き、第１の実施形態の変形例２におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図１８】第１の実施形態の変形例２において、第１の実施形態における図５（ｂ）に対応した概略断面図である。
【図１９】第１の実施形態の変形例３におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図２０】第１の実施形態の変形例４におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図２１】第２の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２２】図２１に引き続き、第２の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、第２の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２４】図２３に引き続き、第２の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２５】第２の実施形態の変形例におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図２６】図２５に引き続き、第２の実施形態の変形例におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図２７】図２６に引き続き、第２の実施形態の変形例におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図２８】図２７に引き続き、第２の実施形態の変形例におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図２９】第３の実施形態による電源装置の概略構成を示す結線図である。
【図３０】第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１２】
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
【００１３】
（第１の実施形態）
本実施形態では、化合物半導体装置としてショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。図４は、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、化合物半導体層上にソース電極及びドレイン電極が形成された状態を示す概略平面図である。図５は、化合物半導体層上にゲート電極が形成された状態を示す模式図であって、（ａ）が概略平面図、（ｂ）が（ａ）の破線ＩＩＩ−ＩＩＩ'に沿った概略断面図である。ここで、図１及び図２が図４の破線Ｉ−Ｉ'に沿った断面に、図３が図４の破線ＩＩ−ＩＩ'に沿った断面にそれぞれ相当する。
【００１４】
先ず、図１（ａ）に示すように、Ｓｉ基板１上にレジストパターン１０ａを形成する。
詳細には、成長用基板として例えばＳｉ基板１を用意する。Ｓｉ基板１の代わりに、サファイア、ＳｉＣ、ＧａＡｓ等、他の基板を用いても良い。また、基板の導電性は、半絶縁性、導電性を問わない。
Ｓｉ基板１上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Ｓｉ基板１上の所定部位にレジストパターン１０ａが形成される。
【００１５】
続いて、図１（ｂ）に示すように、Ｓｉ基板１に第１の段差１ａを形成する。
詳細には、レジストパターン１０ａをマスクとして、Ｓｉ基板１の表面をドライエッチング又はウェットエッチングする。これにより、Ｓｉ基板１に第１の段差１ａが形成される。第１の段差１ａは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下とされ、側面の上面との傾斜角が略垂直とされる。ここでは例えば、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。
レジストパターン１０ａは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００１６】
続いて、図１（ｃ）に示すように、第１の段差１ａを覆うレジストパターン１０ｂを形成する。
詳細には、Ｓｉ基板１上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Ｓｉ基板１上で第１の段差１ａを覆うレジストパターン１０ｂが形成される。
【００１７】
続いて、図１（ｄ）に示すように、Ｓｉ基板１に第２の段差１ｂを形成する。
詳細には、レジストパターン１０ｂをマスクとして、Ｓｉ基板１の表面をドライエッチング又はウェットエッチングする。これにより、Ｓｉ基板１に、第１の段差１ａと隣接する第２の段差１ｂが形成される。第２の段差１ｂは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第１の段差１ａと同様に、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。
レジストパターン１０ｂは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００１８】
続いて、図２（ａ）に示すように、第１の段差１ａ及び第２の段差１ｂを覆うレジストパターン１０ｃを形成する。
詳細には、Ｓｉ基板１上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Ｓｉ基板１上で第１の段差１ａ及び第２の段差１ｂを覆うレジストパターン１０ｃが形成される。
【００１９】
続いて、図２（ｂ）に示すように、Ｓｉ基板１に第３の段差１ｃを形成する。
詳細には、レジストパターン１０ｃをマスクとして、Ｓｉ基板１の表面をドライエッチング又はウェットエッチングする。これにより、Ｓｉ基板１に、第２の段差１ｂと隣接する第３の段差１ｃが形成される。第３の段差１ｃは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第１の段差１ａ及び第２の段差１ｂと同様に、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。
レジストパターン１０ｃは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００２０】
以上により、Ｓｉ基板１の表面に、第１の段差１ａ、第２の段差１ｂ、及び第３の段差１ｃからなる階段状構造１Ａが形成される。本実施形態では、階段状構造１Ａを３段構成とするが、４段以上の構成としても良い。なお、Ｓｉ基板１の表面において、隣り合う階段状構造１Ａの連接部位に、第３の段差１ｃの形成により溝状部分１ｄが形成される。本実施形態では、記載の便宜上、溝状部分１ｄの底面についても、各段差と同様に「上面」として扱う。当該底面の幅は、第１の段差１ａ、第２の段差１ｂ、及び第３の段差１ｃの上面と同様に、例えば１μｍ程度とする。
【００２１】
続いて、図２（ｃ）に示すように、Ｓｉ基板１上に化合物半導体層２を形成する。化合物半導体層２は、バッファ層２ａ、電子走行層２ｂ、及び電子供給層２ｃを有して構成される。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層２ｂの電子供給層２ｃとの界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。
【００２２】
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
【００２３】
Ｓｉ基板１上に、ＡｌＮ、ｉ（インテンショナリ・アンドープ）−ＧａＮ、及びｎ−ＡｌＧａＮを順次成長し、バッファ層２ａ、電子走行層２ｂ、及び電子供給層２ｃを積層形成する。例えば、バッファ層２ａは膜厚０．１μｍ程度、電子走行層２ｂは膜厚１μｍ程度、電子供給層２ｃは膜厚２５ｎｍ程度でＡｌ比率０．２〜０．３程度に形成する。
【００２４】
本実施形態では、バッファ層２ａは、Ｓｉ基板１の表面形状を反映した形状、即ち表面に階段状構造１Ａと同様の階段状構造２ａＡを有して積層される。階段状構造２ａＡは、Ｓｉ基板１の第１の段差１ａ、第２の段差１ｂ、及び第３の段差１ｃに倣って、第１の段差２ａａ、第２の段差２ａｂ、及び第３の段差２ａｃからなる。
電子走行層２ｂも同様に、バッファ層２ａの表面形状を反映した形状、即ち表面に階段状構造２ａＡと同様の階段状構造２ｂＡを有して積層される。階段状構造２ｂＡは、バッファ層２ａの第１の段差２ａａ、第２の段差２ａｂ、及び第３の段差２ａｃに倣って、第１の段差２ｂａ、第２の段差２ｂｂ、及び第３の段差２ｂｃからなる。
【００２５】
電子供給層２ｃも同様に、電子走行層２ｂの表面形状を反映した形状に形成される。但し、電子供給層２ｃは電子走行層２ｂに比べて薄いため、電子供給層２ｃは階段状構造２ｂＡの各側面には殆ど形成されない。本実施形態では、電子供給層２ｃが階段状構造２ｂＡの各上面のみに形成される場合を例示する。この場合、電子供給層２ｃは、階段状構造２ｂＡの各上面を覆う各層の集合体として形成される。以下、上面が電子供給層２ｃの各層で覆われた第１の段差２ｂａ、第２の段差２ｂｂ、及び第３の段差２ｂｃを第１の段差２ｃａ、第２の段差２ｃｂ、及び第３の段差２ｃｃと、このように電子供給層２ｃを有する階段状構造２ｂＡを階段状構造２ｃＡと言う。
【００２６】
ＡｌＮ、ＧａＮ、及びＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。ここで、成長圧力を８０Torr以下、成長温度を１０００℃程度に設定することにより、各階段状構造２ａＡ，２ｃＡの各段差２ａａ〜２ａｃ，２ｃａ〜２ｃｃにおいて、側面の上面との傾斜角が略垂直となる、（１１−２０）のファセット面が現れる。
【００２７】
ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、例えば１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００２８】
続いて、図３（ａ）に示すように、素子分離構造３を形成する。
詳細には、化合物半導体層２の素子分離領域に例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体層２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体層２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。
【００２９】
続いて、図３（ｂ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置を開口するレジストマスクを形成する。電極材料には、例えばＴａ／Ａｌを用いる。レジストマスクを用いて、Ｔａ／Ａｌを例えば蒸着法により堆積する。Ｔａの厚みは例えば３０ｎｍ程度、Ａｌの厚みは例えば３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｃとオーミックコンタクトさせる。以上により、化合物半導体層２上にソース電極４及びドレイン電極５が形成される。ソース電極４及びドレイン電極５を形成することにより、図４に示すように、ソース電極４とドレイン電極５とを結ぶ方向と交差する方向（ここでは略直交する方向）に、電子供給層２ｃの階段状構造２ｃＡの第１の段差２ｃａ、第２の段差２ｃｂ、及び第３の段差２ｃｃが並ぶ。
【００３０】
続いて、図３（ｃ）に示すように、ゲート電極６を形成する。
詳細には、化合物半導体層２の表面におけるゲート電極の形成予定位置を開口するレジストマスクを形成する。電極材料には、例えばＮｉ／Ａｕを用いる。レジストマスクを用いて、Ｎｉ／Ａｕを例えば蒸着法により堆積する。Ｎｉの厚みは例えば１０ｎｍ程度、Ａｕの厚みは例えば３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。以上により、化合物半導体層２上にゲート電極６が形成される。ゲート電極６は、電子供給層２ｃの階段状構造２ｃＡ上（第１の段差２ｃａ上、第２の段差２ｃｂ上、及び第３の段差２ｃｃ上）を這うように、図５に示すように、ソース電極４とドレイン電極５とを結ぶ方向と交差する方向（ここでは略直交する方向）に延在する。なお、ゲート電極は櫛歯状（フィンガー状）に複数形成され、各ゲート電極の一端がゲートバスラインと接続された形に形成される。図５では、１本のゲート電極６のみを例示する。
【００３１】
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極６のコンタクト形成等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００３２】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する諸効果について、対比例との比較に基づいて説明する。階段状構造を有しない表面平坦な化合物半導体層を備えたショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、本実施形態の対比例とした。
図６は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるゲート電圧とドレイン電流との関係を、対比例との比較に基づいて示す特性図である。図７は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、チャネル制御の様子を示す概略断面図である。
【００３３】
本実施形態では、図７に示すように、ゲート電極２は、電子供給層２ｃの階段状構造２ｃＡ上を這うように形成される。そのため、化合物半導体層２では、第１の段差２ｃａ、第２の段差２ｃｂ、及び第３の段差２ｃｃの各上面上のみならず、各側面上にも、ゲート電極６が存する。ゲート電極６に電圧を印加すると、ゲート電極６の電界はチャネルを包むように作用する。この場合、ゲート電極６の第１の段差２ｃａ、第２の段差２ｃｂ、及び第３の段差２ｃｃの各上面に存する部分のみならず、各側面に存する部分をも用いて、チャネルにおける２ＤＥＧの電子密度を制御することが可能となる。当該各側面からチャネルまでの距離は比較的長いが、チャネルを構成する電子走行層２ｂはアンドープのｉ−ＧａＮで構成されるため、空乏層が奥深くまで伸び易く、側面からもチャネルのポテンシャル制御性に寄与する。これにより、ゲート電圧の変化に対するドレイン電流の変化量が増大し、ゲート電極６によるチャネルのポテンシャル制御性が、対比例に比べて大幅に向上する（図６の矢印Ａ）。
【００３４】
また本実施形態では、当該各側面からデバイス奥側の空乏化が効率的に進むため、対比例に比べてバッファリーク電流の大幅な抑制、即ちトランジスタのオン／オフ比の改善が期待される（図６の矢印Ｂ）。更に、ワイヤ状のチャネルを用いることなく、実効的なゲート幅を減少させることがないため、高出力動作を保持しつつ上記の効果を発現することが可能である。更に、ゲート電圧が０Ｖであるときでも、当該各側面からの空乏化がチャネルのポテンシャルを持ち上げるため、トランジスタの閾値が対比例に比べて正側に移動する（いわゆるノーマリ・オフ）効果もある（図６の矢印Ｃ）。更に、チャネルにおける中央部位の集中的な加熱を防止して、チャネルの熱分布を均一化することも可能となる。
【００３５】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの化合物半導体層２の階段状構造の各数値と上記の諸効果との関係について、シミュレーション実験を行った結果を説明する。
シミュレーション実験は、図８に示すデバイスモデルを用いて行った。デバイスモデルでは、ＧａＮ及びその上面上のＡｌＧａＮからなる一段の段差を覆うようにゲート電極が形成されている。段差の高さ（エッチング深さ）をＤ、段差の上面幅（テラス幅）をＷ、段差の側面の傾斜角をθとする。段差のアスペクト比をＷ／Ｄとする。
【００３６】
段差の側面からの空乏化について調べた。
図９は、チャネルの基板表面からの距離（ｎｍ）とチャネルのポテンシャル（ｅＶ）との関係を示す特性図である。高さＤ＝２００ｎｍ、幅Ｗ＝２００ｎｍ、傾斜角θ＝９０°、ゲート電圧Ｖｇ＝−２Ｖ、ショットキー障壁高さ＝１．４ｅＶに設定した。
図示のように、段差の側面からの大きな空乏化（チャネルのポテンシャルが持ち上げられている様子）が確認された。
【００３７】
チャネルのポテンシャル制御に対する段差の幅Ｗの依存性について調べた。
図１０は、ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。高さＤ＝５００ｎｍ、傾斜角θ＝９０°、幅Ｗ＝２００ｎｍ〜２０００ｎｍ、∞（通常のＨＥＭＴ）に設定した。
図示のように、幅Ｗが小さいほど、チャネルのポテンシャル制御性が向上することが確認された。具体的には、幅Ｗが２００ｎｍ〜１０００ｎｍの範囲内であれば、十分なポテンシャル制御性が得られるものと評価できる。
【００３８】
チャネルのポテンシャル制御に対する段差の高さＤの依存性について調べた。
図１１は、ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。幅Ｗ＝２００ｎｍ、傾斜角θ＝９０°、高さＤ＝５０ｎｍ〜２０００ｎｍに設定した。
図示のように、高さＤが大きいほど、チャネルのポテンシャル制御性が向上することが確認された。具体的に、幅Ｗを２００ｎｍに固定した場合では、アスペクト比Ｗ／Ｄが４（２００／５０）以下、好ましくは２（２００／１００）以下であれば、十分なポテンシャル制御性が得られるものと評価できる。
【００３９】
チャネルのポテンシャル制御に対する段差の高さＤの依存性について、段差の幅Ｗを大きく設定して調べた。
図１２は、ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。幅Ｗ＝２０００ｎｍ、傾斜角θ＝９０°、高さＤ＝０（通常のＨＥＭＴ）、２００ｎｍ〜２０００ｎｍに設定した。
図示のように、高さＤを大きくしても、高さＤ＝０の場合とさほど差異は見られず、幅Ｗを大きく（この場合では２０００ｎｍ）設定した場合には、高さＤを大きく設定してもチャネルのポテンシャル制御性はさほど向上しないものと評価できる。
【００４０】
段差のアスペクト比Ｗ／Ｄを０．５に設定した場合における、チャネルのポテンシャル制御に対する段差の幅Ｗの依存性について調べた。
図１３は、ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。
幅Ｗ＝２００ｎｍ〜２０００ｎｍ、高さＤ＝４００ｎｍ〜４０００ｎｍでアスペクト比Ｗ／Ｄを０．５に固定し、傾斜角θ＝９０°に設定した。
図示のように、幅Ｗを大きく設定すると、アスペクト比Ｗ／Ｄを小さく設定してもチャネルのポテンシャル制御性はさほど向上しないものと評価できる。
【００４１】
段差のアスペクト比Ｗ／Ｄを１に設定した場合における、チャネルのポテンシャル制御に対する段差の幅Ｗの依存性について調べた。
図１４は、ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。
幅Ｗ＝２００ｎｍ〜２０００ｎｍ、高さＤ＝４００ｎｍ〜４０００ｎｍでアスペクト比Ｗ／Ｄを１に固定し、傾斜角θ＝９０°に設定した。
図示のように、幅Ｗを大きく設定すると、アスペクト比Ｗ／Ｄを小さく設定してもチャネルのポテンシャル制御性はさほど向上しないものと評価できる。
【００４２】
以上説明したように、本実施形態によれば、ゲート電極６によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【００４３】
−変形例−
以下、第１の実施形態の諸変形例について説明する。なお、第１の実施形態と同様の構成部材等については同符号を付して詳しい説明を省略する。
【００４４】
（変形例１）
変形例１では、化合物半導体装置としてＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１５は、第１の実施形態の変形例１におけるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【００４５】
本例では先ず、第１の実施形態における図１（ａ）〜図３（ｂ）の諸工程を順次実行する。
続いて、図１５（ａ）に示すように、ゲート絶縁膜１１を形成する。
詳細には、例えば原子層堆積法（ＡＬＤ法）により絶縁膜として例えばＡｌ2Ｏ3を、例えば４０ｎｍ程度の厚みに堆積する。これにより、ゲート絶縁膜１１が形成される。ゲート絶縁膜１１は、電子供給層２ｃの階段状構造２ｃＡを覆うように、自身も第１の段差２ｃａ、第２の段差２ｃｂ、及び第３の段差２ｃｃに倣った表面形状に形成されることになる。
【００４６】
続いて、図１５（ｂ）に示すように、ゲート電極６を形成する。
詳細には、ゲート絶縁膜１１上におけるゲート電極の形成予定位置を開口するレジストマスクを形成する。電極材料には、例えばＮｉ／Ａｕを用いる。レジストマスクを用いて、Ｎｉ／Ａｕを例えば蒸着法により堆積する。Ｎｉの厚みは例えば１０ｎｍ程度、Ａｕの厚みは例えば３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。以上により、化合物半導体層２上にゲート絶縁膜１１を介してゲート電極６が形成される。ゲート電極６は、ゲート絶縁膜１１を介して、電子供給層２ｃの階段状構造２ｃＡ上（第１の段差２ｃａ上、第２の段差２ｃｂ上、及び第３の段差２ｃｃ上）を這うように、ソース電極４とドレイン電極５とを結ぶ方向と交差する方向（ここでは略直交する方向）に延在する。
【００４７】
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極６のコンタクト形成等の諸工程を経て、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００４８】
本例では、第１の実施形態と同様に、ゲート電極６によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【００４９】
（変形例２）
変形例２では、第１の実施形態と同様に、化合物半導体装置としてショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、階段状構造の側面の傾斜角が異なる点で第１の実施形態と相違する。
図１６及び図１７は、第１の実施形態の変形例２におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。図１８は、第１の実施形態における図５（ｂ）に対応した概略断面図である。
【００５０】
本例では先ず、図１６（ａ）に示すように、Ｓｉ基板１２上にレジストパターン１３ａを形成する。
詳細には、Ｓｉ基板１２上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Ｓｉ基板１上の所定部位にレジストパターン１３ａが形成される。
【００５１】
続いて、図１６（ｂ）に示すように、Ｓｉ基板１２に第１の段差１２ａを形成する。
詳細には、レジストパターン１３ａをマスクとして、Ｓｉ基板１２の表面をウェットエッチングする。これにより、Ｓｉ基板１２に第１の段差１２ａが形成される。第１の段差１２ａは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下、ここでは例えば、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。本例では、Ｓｉ基板１２の（１１１）のファセット面を利用し、Ｓｉ基板１２の表面をウェットエッチングすることにより、第１の段差１２ａにおける側面の上面との傾斜角を５８．４°以上で９０°に満たない所定角度とする。
レジストパターン１３ａは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００５２】
続いて、図１６（ｃ）に示すように、第１の段差１２ａを覆うレジストパターン１３ｂを形成する。
詳細には、Ｓｉ基板１２上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Ｓｉ基板１上で第１の段差１２ａを覆うレジストパターン１３ｂが形成される。
【００５３】
続いて、図１６（ｄ）に示すように、Ｓｉ基板１２に第２の段差１２ｂを形成する。
詳細には、レジストパターン１３ｂをマスクとして、Ｓｉ基板１２の表面をウェットエッチングする。これにより、Ｓｉ基板１２に、第１の段差１２ａと隣接する第２の段差１２ｂが形成される。第２の段差１２ｂは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下、ここでは例えば、第１の段差１ａと同様に、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。本例では、Ｓｉ基板１２の（１１１）のファセット面を利用し、Ｓｉ基板１２の表面をウェットエッチングすることにより、第２の段差１２ｂにおける側面の上面との傾斜角を５８．４°以上で９０°に満たない所定角度とする。
レジストパターン１３ｂは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００５４】
続いて、図１７（ａ）に示すように、第１の段差１２ａ及び第２の段差１２ｂを覆うレジストパターン１３ｃを形成する。
詳細には、Ｓｉ基板１２上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Ｓｉ基板１２上で第１の段差１２ａ及び第２の段差１２ｂを覆うレジストパターン１３ｃが形成される。
【００５５】
続いて、図１７（ｂ）に示すように、Ｓｉ基板１２に第３の段差１２ｃを形成する。
詳細には、レジストパターン１３ｃをマスクとして、Ｓｉ基板１２の表面をウェットエッチングする。これにより、Ｓｉ基板１２に、第２の段差１２ｂと隣接する第３の段差１２ｃが形成される。第３の段差１２ｃは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下、ここでは例えば、第１の段差１ａ及び第２の段差１ｂと同様に、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。本例では、Ｓｉ基板１２の（１１１）のファセット面を利用し、Ｓｉ基板１２の表面をウェットエッチングすることにより、第３の段差１２ｃにおける側面の上面との傾斜角を５８．４°以上で９０°に満たない所定角度とする。
レジストパターン１３ｃは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００５６】
以上により、Ｓｉ基板１２の表面に、第１の段差１２ａ、第２の段差１２ｂ、及び第３の段差１２ｃからなる階段状構造１２Ａが形成される。本実施形態では、階段状構造１２Ａを３段構成とするが、４段以上の構成としても良い。なお、Ｓｉ基板１２の表面において、隣り合う階段状構造１２Ａの連接部位に、第３の段差１２ｃの形成により溝状部分１２ｄが形成される。
【００５７】
続いて、図１７（ｃ）に示すように、Ｓｉ基板１２上に化合物半導体層１４を形成する。化合物半導体層１４は、バッファ層１４ａ、電子走行層１４ｂ、及び電子供給層１４ｃを有して構成される。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層１４ｂの電子供給層１４ｃとの界面近傍に２ＤＥＧが生成される。
【００５８】
詳細には、Ｓｉ基板１２上に、例えばＭＯＶＰＥ法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
Ｓｉ基板１２上に、ＡｌＮ、ｉ−ＧａＮ、及びｎ−ＡｌＧａＮを順次成長し、バッファ層１４ａ、電子走行層１４ｂ、及び電子供給層１４ｃを積層形成する。バッファ層２ａは膜厚０．１μｍ程度、電子走行層２ｂは膜厚１μｍ程度、電子供給層２ｃは膜厚２０ｎｍ程度で例えばＡｌ比率０．２〜０．３程度に形成する。
【００５９】
本例では、バッファ層１４ａは、Ｓｉ基板１２の表面形状を反映した形状、即ち表面に階段状構造１２Ａと同様の階段状構造１４ａＡを有して積層される。階段状構造１４ａＡは、Ｓｉ基板１２の第１の段差１２ａ、第２の段差１２ｂ、及び第３の段差１２ｃに倣って、第１の段差１４ａａ、第２の段差１４ａｂ、及び第３の段差１４ａｃからなる。例えば階段状構造１２Ａを、第１の段差１２ａ、第２の段差１２ｂ、及び第３の段差１２ｃの並ぶ方向が例えば＜１１−２０＞方向となるように形成した場合、バッファ層１４ａの（１１−２２）のファセット面を利用する。このとき、第１の段差１４ａａ、第２の段差１４ａｂ、及び第３の段差１４ａｃの各々において、側面の上面との傾斜角が５８．４°となる。
【００６０】
電子走行層１４ｂも同様に、バッファ層１４ａの表面形状を反映した形状、即ち表面に階段状構造１４ａＡと同様の階段状構造１４ｂＡを有して積層される。階段状構造１４ｂＡは、バッファ層１４ａの第１の段差１４ａａ、第２の段差１４ａｂ、及び第３の段差１４ａｃに倣って、第１の段差１４ｂａ、第２の段差１４ｂｂ、及び第３の段差１４ｂｃからなる。ここでは、電子走行層１４ｂの（１１−２２）のファセット面を利用し、第１の段差１４ｂａ、第２の段差１４ｂｂ、及び第３の段差１４ｂｃの各々において、側面の上面との傾斜角が５８．４°とされる。
【００６１】
電子供給層１４ｃも同様に、電子走行層１４ｂの表面形状を反映した形状に形成される。電子供給層１４ｃは電子走行層１４ｂに比べて薄いが、本例では階段状構造１４ｂＡの側面の傾斜角が９０°より小さい５８．４°であるため、電子供給層１４ｃは階段状構造１４ｂＡの各側面にも形成される。本実施形態では、電子供給層１４ｃが階段状構造１４ｂＡの全面を覆うように形成される場合を例示する。以下、上面が電子供給層１４ｃで覆われた第１の段差１４ｂａ、第２の段差１４ｂｂ、及び第３の段差１４ｂｃを第１の段差１４ｃａ、第２の段差１４ｃｂ、及び第３の段差１４ｃｃと、これらからなる階段状構造を階段状構造１４ｃＡと言う。ここでは、電子供給層１４ｃの（１１−２２）のファセット面を利用し、第１の段差１４ｃａ、第２の段差１４ｃｂ、及び第３の段差１４ｃｃの各々において、側面の上面との傾斜角が５８．４°とされる。
【００６２】
ＡｌＮ、ＧａＮ、及びＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。
【００６３】
本例では、成長圧力を４０ｍbar〜５００ｍbar程度、成長温度を１０００℃程度に設定する。これにより、各階段状構造１４ａＡ，１４ｂＡ，１４ｃＡの各段差１４ａａ〜１４ａｃ，１４ｂａ〜１４ｂｃ，１４ｃａ〜１４ｃｃにおいて、側面の上面との傾斜角が５８．４°となる、（１１−２２）のファセット面が現れる。
【００６４】
ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、例えば１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００６５】
続いて、第１の実施形態における図３（ｂ），（ｃ）と同様の工程を順次実行し、図１８に示す構成を得る。
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極６のコンタクト形成等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００６６】
本例では、第１の実施形態と同様に、ゲート電極６によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【００６７】
（変形例３）
変形例３では、第１の実施形態と同様に、化合物半導体装置としてショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、階段状構造が若干異なる点で第１の実施形態と相違する。
図１９は、第１の実施形態の変形例３におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【００６８】
本例では先ず、第１の実施形態における図１（ａ）〜図２（ｃ）の諸工程を順次実行する。
化合物半導体層２では、Ｓｉ基板１の表面における最下層部位である溝状部分１ｄに対応して、バッファ層２ａには溝状部分２ａｄが、電子走行層２ｂには溝状部分２ｂｄがそれぞれ形成されている。溝状部分２ｂｄの底面上には、電子供給層２ｃの一層が形成されている。
【００６９】
溝状部分２ｂｄは、その構造上、階段状構造２ｃＡを構成する各段差と異なり、上面（底面）のみ有し、側面を有しない。そのため、化合物半導体層２の表面にゲート電極が形成されると、階段状構造２ｃＡの各段差では上面及び側面からチャネルの空乏化に寄与するが、溝状部分２ｂｄでは空乏化への寄与は上面（底面）のみである。この場合、階段状構造２ｃＡの各段差と溝状部分２ｂｄとで閾値電圧付近のチャネルのポテンシャル制御性に僅かな差異が生じることになる。そこで本例では、チャネルの溝状部分２ｂｄの下方に相当する部分を消失させ、均一なチャネルのポテンシャル制御を可能とする。
【００７０】
具体的には、図１９（ａ）に示すように、溝状部分２ｂｄの下方に不純物、例えば炭素（Ｃ）又は鉄（Ｆｅ）等をドーピングし、不純物領域７を形成する。例えば、Ｃをドーピングする場合には、ドーズ量１×１０13／ｃｍ2程度、加速エネルギー１００ｋｅＶ程度の条件で実行する。Ｆｅをドーピングする場合には、ドーズ量１×１０13／ｃｍ2程度、加速エネルギー１００ｋｅＶ程度の条件で実行する。このドーピングにより、溝状部分２ｂｄの下方の２ＤＥＧが消失し、均一なチャネルのポテンシャル制御が可能となり、閾値電圧近傍における電流制御性が向上する。
【００７１】
続いて、第１の実施形態における図３（ａ）〜（ｃ）と同様の工程を順次実行し、図１９（ｂ）に示す構成を得る。
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極６のコンタクト形成等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００７２】
本例では、ゲート電極６によるチャネルのポテンシャル制御性を改善して大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【００７３】
（変形例４）
変形例４では、第１の実施形態と同様に、化合物半導体装置としてショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、階段状構造が若干異なる点で第１の実施形態と相違する。
図２０は、第１の実施形態の変形例４におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【００７４】
本例では先ず、第１の実施形態における図１（ａ）〜図１（ｄ）の諸工程を順次実行する。
続いて、図２０（ａ）に示すように、第１の段差１ａ及び第２の段差１ｂを覆うレジストパターン１５を形成する。
詳細には、Ｓｉ基板１上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Ｓｉ基板１上で第１の段差１ａ及び第２の段差１ｂを覆うレジストパターン１５が形成される。このとき、隣り合うレジストパターン１５が、その離間距離が、第１の段差１ａ及び第２の段差１ｂの各上面の幅よりも小さい所定値となるように形成される。
【００７５】
続いて、図２０（ｂ）に示すように、Ｓｉ基板１に第３の段差１６を形成する。
詳細には、レジストパターン１５をマスクとして、Ｓｉ基板１の表面をドライエッチング又はウェットエッチングする。これにより、Ｓｉ基板１に、第２の段差１ｂと隣接する第３の段差１６が形成される。第３の段差１６は、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第１の段差１ａ及び第２の段差１ｂと同様に、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。
レジストパターン１５は、アッシング処理又は薬液を用いたウェット処理により除去される。
【００７６】
以上により、Ｓｉ基板１の表面に、第１の段差１ａ、第２の段差１ｂ、及び第３の段差１６からなる階段状構造１８が形成される。本例では、階段状構造１８を３段構成とするが、４段以上の構成としても良い。ここで、Ｓｉ基板１の表面において、隣り合う階段状構造１８の連接部位に、第３の段差１６の形成により溝状部分１７が形成される。本例では、溝状部分１７の底面の幅は、第１の段差１ａ、第２の段差１ｂ、及び第３の段差１６の上面の幅よりも小さく（例えば５０％程度以下）、例えば５００ｎｍ程度以下とされる。
【００７７】
続いて、第１の実施形態における図２（ｃ）〜図３（ｃ）と同様の工程を順次実行し、図２０（ｃ）に示す構成を得る。
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極６のコンタクト形成等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００７８】
変形例３で説明したように、溝状部分１７は、その構造上、階段状構造２ｃＡを構成する各段差と異なり、上面（底面）のみ有し、側面を有しない。そのため、化合物半導体層２の表面にゲート電極が形成されると、階段状構造２ｃＡの各段差では上面及び側面からチャネルの空乏化に寄与するが、溝状部分２ｂｄでは空乏化への寄与は上面（底面）のみである。
【００７９】
本例では、溝状部分１７の底面の幅を、第１の段差１ａ、第２の段差１ｂ、及び第３の段差１６の上面の幅よりも狭くして、溝状部分１７に対応する溝状部分２ｂｄを狭く形成する。これにより、溝状部分２ｂｄのチャネルの空乏化への寄与が、階段状構造２ｃＡの各段差におけるチャネルの空乏化への寄与と同等となる。この構成により、均一なチャネルのポテンシャル制御が可能となり、閾値電圧近傍における電流制御性が向上する。
【００８０】
なお、第１の段差１ａでは、その上面に加えて、両側の側面が共にチャネルの空乏化に寄与する。従って、第１の段差１ａは、第２の段差１ｂよりも空乏化への寄与度が大きいが、当該寄与度が大きいのであれば、その分チャネルのポテンシャル制御が向上することになり、問題はない。但し、均一なチャネルのポテンシャル制御を重視する観点から、第１の段差１ａの上面の幅を第２の段差１ｂよりも広く形成するようにしても良い。
【００８１】
本例では、ゲート電極６によるチャネルのポテンシャル制御性を改善して大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【００８２】
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、化合物半導体装置としてショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、化合物半導体層のみに階段状構造が形成されている点で第１の実施形態と相違する。
図２１〜図２４は、第２の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００８３】
先ず、図２１（ａ）に示すように、Ｓｉ基板２０上にバッファ層２１ａ及びＧａＮ層２２を順次形成する。
成長用基板として例えばＳｉ基板２０を用意する。Ｓｉ基板２０の代わりに、サファイア、ＳｉＣ、ＧａＡｓ等、他の基板を用いても良い。また、基板の導電性は、半絶縁性、導電性を問わない。
Ｓｉ基板１上に、例えばＭＯＶＰＥ法により、ＡｌＮ、ｉ−ＧａＮを順次成長する。これにより、バッファ層２１ａ及びＧａＮ層２２が形成される。例えば、バッファ層２１ａは膜厚０．１μｍ程度、ＧａＮ層２２は膜厚６μｍ程度に形成される。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
【００８４】
続いて、図２１（ｂ）〜図２３（ｂ）に示すように、ＧａＮ層２２を加工して電子走行層２１ｂを形成する。
先ず、図２１（ｂ）に示すように、ＧａＮ層２２上にレジストパターン２３ａを形成する。
詳細には、ＧａＮ層２２上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、ＧａＮ層２２上の所定部位にレジストパターン２３ａが形成される。
【００８５】
次に、図２１（ｃ）に示すように、ＧａＮ層２２に第１の段差２１ｂａを形成する。
詳細には、レジストパターン２３ａをマスクとして、ＧａＮ層２２の表面をドライエッチング又はウェットエッチングする。これにより、ＧａＮ層２２に第１の段差２１ｂａが形成される。第１の段差２１ｂａは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下とされ、側面の上面との傾斜角が略垂直とされる。ここでは例えば、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。
レジストパターン２３ａは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００８６】
次に、図２２（ａ）に示すように、第１の段差２１ｂａを覆うレジストパターン２３ｂを形成する。
詳細には、ＧａＮ層２２上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、ＧａＮ層２２上で第１の段差２１ｂａを覆うレジストパターン２３ｂが形成される。
【００８７】
次に、図２２（ｂ）に示すように、ＧａＮ層２２に第２の段差２１ｂｂを形成する。
詳細には、レジストパターン２３ｂをマスクとして、ＧａＮ層２２の表面をドライエッチング又はウェットエッチングする。これにより、ＧａＮ層２２に、第１の段差２１ｂａと隣接する第２の段差２１ｂｂが形成される。第２の段差２１ｂｂは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第１の段差２１ｂａと同様に、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。
レジストパターン２３ｂは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００８８】
次に、図２２（ｃ）に示すように、第１の段差２１ｂａ及び第２の段差２１ｂｂを覆うレジストパターン２３ｃを形成する。
詳細には、ＧａＮ層２２上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、ＧａＮ層２２上で第１の段差２１ｂａ及び第２の段差２１ｂｂを覆うレジストパターン２３ｃが形成される。
【００８９】
次に、図２３（ａ）に示すように、ＧａＮ層２２に第３の段差２１ｂｃを形成する。
詳細には、レジストパターン２３ｃをマスクとして、ＧａＮ層２２の表面をドライエッチング又はウェットエッチングする。これにより、ＧａＮ層２２に、第２の段差２１ｂｂと隣接する第３の段差２１ｂｃが形成される。第３の段差２１ｂｃは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第１の段差２１ｂａ及び第２の段差２１ｂｂと同様に、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。
レジストパターン２３ｃは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００９０】
以上により、図２３（ｂ）に示すように、ＧａＮ層２２の表面に、第１の段差２１ｂａ、第２の段差２１ｂｂ、及び第３の段差２１ｂｃからなる階段状構造２１ｂＡが形成される。ＧａＮ層２２の表面に階段状構造２１ｂＡが形成されて電子走行層２１ｂとなる。
本実施形態では、階段状構造２１ｂＡを３段構成とするが、４段以上の構成としても良い。なお、電子走行層２１ｂの表面において、隣り合う階段状構造２１Ａの連接部位に、第３の段差２１ｂｃの形成により溝状部分２１ｂｄが形成される。溝状部分２１ｂｄの底面の幅は、第１の段差２１ｂａ、第２の段差２１ｂｂ、及び第３の段差２１ｂｃの上面と同様に、例えば１μｍ程度とする。
【００９１】
続いて、図２４（ａ）に示すように、電子供給層２１ｃを形成する。
詳細には、電子走行層２１ｂ上に、例えばＭＯＶＰＥ法により、ｎ−ＡｌＧａＮを成長する。ｎ−ＡｌＧａＮは、例えば膜厚２５ｎｍ程度でＡｌ比率０．２〜０．３程度に成長する。これにより、電子供給層２１ｃが形成される。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
【００９２】
電子供給層２１ｃは、電子走行層２１ｂの表面形状を反映した形状に形成される。但し、電子供給層２１ｃは電子走行層２１ｂに比べて薄いため、電子供給層２１ｃは階段状構造２１ｂＡの各側面には殆ど形成されない。本実施形態では、電子供給層２１ｃが階段状構造２１ｂＡの各上面のみに形成される場合を例示する。この場合、電子供給層２１ｃは、階段状構造２１ｂＡの各上面を覆う各層の集合体として形成される。
【００９３】
続いて、第１の実施形態における図３（ａ）〜図３（ｃ）と同様の工程を順次実行し、図２４（ｂ）に示す構成を得る。
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極６のコンタクト形成等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００９４】
以上説明したように、本実施形態によれば、ゲート電極６によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【００９５】
（変形例）
以下、第２の実施形態の変形例について説明する。なお、第２の実施形態と同様の構成部材等については同符号を付して詳しい説明を省略する。
図２５〜図２８は、第２の実施形態の変形例におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【００９６】
先ず、図２５（ａ）に示すように、Ｓｉ基板２０上にバッファ層２１ａ及びＧａＮ層３３を順次形成する。
Ｓｉ基板２０上に、例えばＭＯＶＰＥ法により、ＡｌＮ、ｉ−ＧａＮを順次成長する。これにより、バッファ層２１ａ及びＧａＮ層３３が形成される。例えば、バッファ層２１ａは膜厚０．１μｍ程度に形成される。ＧａＮ層３３は、後に階段状構造を形成することを見込んでその分だけ薄く、例えば膜厚４．５μｍ程度に形成される。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
【００９７】
続いて、図２５（ｂ）〜図２７（ｂ）に示すように、ＧａＮ層３３上に階段状構造３１Ａを形成する。
先ず、図２５（ｂ）に示すように、ＧａＮ層３３上に成長用マスク３０ａを形成する。
詳細には、ＧａＮ層３１上にマスク材料、例えばシリコン酸化物をＣＶＤ法等により体積し、シリコン酸化物をリソグラフィー及びドライエッチングにより加工する。以上により、ＧａＮ層２２の表面でＧａＮの形成予定部位を露出する開口３０ａａを有する成長用マスク３０ａが形成される。
【００９８】
次に、図２５（ｃ）に示すように、第３の段差３１ｃを形成する。
詳細には、例えばＭＯＶＰＥ法により、ＧａＮ層３３上にｉ−ＧａＮを成長する。このとき、成長用マスク３０ａにより、開口３０ａａ内のみにｉ−ＧａＮが成長し、第３の段差３１ｃが形成される。第３の段差３１ｃは、例えば５００ｎｍ程度の厚みに形成される。
【００９９】
次に、図２６（ａ）に示すように、第３の段差３１ｃ及び成長用マスク３０ａ上に成長用マスク３０ｂを形成する。
詳細には、第３の段差３１ｃ及び成長用マスク３０ａ上にマスク材料、例えばシリコン酸化物をＣＶＤ法等により体積し、シリコン酸化物をリソグラフィー及びドライエッチングにより加工する。以上により、第３の段差３１ｃの表面でＧａＮの形成予定部位を露出する開口３０ｂａを有する成長用マスク３０ｂが形成される。
【０１００】
次に、図２６（ｂ）に示すように、第２の段差３１ｂを形成する。
詳細には、例えばＭＯＶＰＥ法により、第３の段差３１ｃ上にｉ−ＧａＮを成長する。このとき、成長用マスク３０ｂにより、開口３０ｂａ内のみにｉ−ＧａＮが成長し、第２の段差３１ｂが形成される。第２の段差３１ｂは、例えば５００ｎｍ程度の厚みに形成される。第２の段差３１ｂの形成により、第３の段差３１ｃの露出する上面の幅が例えば１μｍ程度となる。
【０１０１】
次に、図２６（ｃ）に示すように、第２の段差３１ｂ及び成長用マスク３０ｂ上に成長用マスク３０ｃを形成する。
詳細には、第２の段差３１ｂ及び成長用マスク３０ｂ上にマスク材料、例えばシリコン酸化物をＣＶＤ法等により体積し、シリコン酸化物をリソグラフィー及びドライエッチングにより加工する。以上により、第２の段差３１ｂの表面でＧａＮの形成予定部位を露出する開口３０ｃａを有する成長用マスク３０ｃが形成される。
【０１０２】
次に、図２７（ａ）に示すように、第１の段差３１ａを形成する。
詳細には、例えばＭＯＶＰＥ法により、第２の段差３１ｂ上にｉ−ＧａＮを成長する。このとき、成長用マスク３０ｃにより、開口３０ｃａ内のみにｉ−ＧａＮが成長し、第１の段差３１ａが形成される。第１の段差３１ａは、例えば厚みが５００ｎｍ程度で上面の幅が１μｍ程度に形成される。第１の段差３１ａの形成により、第２の段差３１ｂの露出する上面の幅が例えば１μｍ程度となる。
【０１０３】
次に、図２７（ｂ）に示すように、成長用マスク３０ａ，３０ｂ，３０ｃを除去する。
詳細には、例えば薬液としてフッ化水素酸を用い、ウェット処理により成長用マスク３０ａ，３０ｂ，３０ｃのみを除去する。
以上により、ＧａＮ層３３の表面に、第１の段差３１ａ、第２の段差３１ｂ、及び第３の段差３１ｃからなる階段状構造３１Ａが形成される。ＧａＮ層３３の表面に階段状構造３１Ａが形成されて電子走行層３１となる。
本例では、エッチングを行うことなく、表面に階段状構造３１Ａを有する電子走行層３１を形成する。ＧａＮは比較的硬質な材料であり、一般的に正確なエッチングが困難であるが、本例のようにＭＯＶＰＥ法を用いることにより、階段状構造３１Ａを所期の状態に正確に形成することができる。
【０１０４】
また本例では、階段状構造３１Ａを３段構成とするが、４段以上の構成としても良い。電子走行層３１の表面において、隣り合う階段状構造３１Ａの連接部位に、第３の段差３１ｃの形成により溝状部分３１ｄが形成される。溝状部分３１ｄの底面の幅は、第１の段差３１ａ、第２の段差３１ｂ、及び第３の段差３１ｃの上面と同様に、例えば１μｍ程度とする。
【０１０５】
続いて、図２８（ａ）に示すように、電子供給層３２を形成する。
詳細には、電子走行層３１上に、例えばＭＯＶＰＥ法により、ｎ−ＡｌＧａＮを成長する。ｎ−ＡｌＧａＮは、例えば膜厚２５ｎｍ程度でＡｌ比率０．２〜０．３程度に成長する。これにより、電子供給層３２が形成される。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
【０１０６】
電子供給層３２は、電子走行層３１の表面形状を反映した形状に形成される。但し、電子供給層３２は電子走行層３１に比べて薄いため、電子供給層３２は階段状構造３１Ａの各側面には殆ど形成されない。本実施形態では、電子供給層３２が階段状構造３１Ａの各上面のみに形成される場合を例示する。この場合、電子供給層３２は、階段状構造３１Ａの各上面を覆う各層の集合体として形成される。
【０１０７】
続いて、第１の実施形態における図３（ａ）〜図３（ｃ）と同様の工程を順次実行し、図２８（ｂ）に示す構成を得る。
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極６のコンタクト形成等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【０１０８】
以上説明したように、本例によれば、ゲート電極６によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【０１０９】
なお、第２の実施形態及び変形例についても、第１の実施形態の変形例１のように、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとしても良い。
また、第２の実施形態について、第１の実施形態の変形例３のように、電子走行層２１ｂの溝状部分２１ｂｄの下方に不純物を導入しても良い。第２の実施形態及び変形例についても同様である。
また、第２の実施形態について、第１の実施形態の変形例４のように、電子走行層２１ｂｄの溝状部分の底面の幅を、第１の段差２１ｂａ、第２の段差２１ｂｂ、及び第３の段差２１ｂｃの上面の幅よりも狭く形成しても良い。第２の実施形態及び変形例についても同様である。
【０１１０】
（第３の実施形態）
本実施形態では、第１及び第２の実施形態、諸変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図２９は、第３の実施形態による電源装置の概略構成を示す結線図である。
【０１１１】
本実施形態による電源装置は、高圧の一次側回路４１及び低圧の二次側回路４２と、一次側回路４１と二次側回路４２との間に配設されるトランス４３とを備えて構成される。
一次側回路４１は、交流電源４４と、いわゆるブリッジ整流回路４５と、複数（ここでは４つ）のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄとを備えて構成される。また、ブリッジ整流回路４５は、スイッチング素子４６ｅを有している。
二次側回路４２は、複数（ここでは３つ）のスイッチング素子４７ａ，４７ｂ，４７ｃを備えて構成される。
【０１１２】
本実施形態では、一次側回路４１のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅが、第１及び第２の実施形態、諸変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路４２のスイッチング素子４７ａ，４７ｂ，４７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【０１１３】
本実施形態では、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
【０１１４】
（第４の実施形態）
本実施形態では、第１及び第２の実施形態、諸変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図３０は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【０１１５】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路５１と、ミキサー５２ａ，５２ｂと、パワーアンプ５３とを備えて構成される。
ディジタル・プレディストーション回路５１は、入力信号の非線形歪みを補償するものである。ミキサー５２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ５３は、交流信号とミキシングされた入力信号を増幅するものであり、第１及び第２の実施形態、諸変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図３０では、例えばスイッチの切り替えにより、出力側の信号をミキサー５２ｂで交流信号とミキシングしてディジタル・プレディストーション回路５１に送出できる構成とされている。
【０１１６】
本実施形態では、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【０１１７】
（他の実施形態）
第１〜第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
【０１１８】
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
【０１１９】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【０１２０】
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮで形成される。
【０１２１】
本例によれば、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【０１２２】
以下、化合物半導体装置及びその製造方法の諸態様を付記としてまとめて記載する。
【０１２３】
（付記１）基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極と
を含み、
前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有することを特徴とする化合物半導体装置。
【０１２４】
（付記２）前記基板に前記段差が形成されており、
前記電子走行層は、前記基板の前記段差を反映して前記段差を有する形状に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【０１２５】
（付記３）前記段差は、前記基板には形成されず、前記電子走行層に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【０１２６】
（付記４）前記電子供給層は、前記電子走行層の前記段差の上面の上方のみに形成されていることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
【０１２７】
（付記５）前記段差は、側面の傾斜角が４５°以上９０°以下であることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
【０１２８】
（付記６）前記段差は、上面の幅が１μｍ以下であることを特徴とする付記１〜５のいずれか１項に記載の化合物半導体装置。
【０１２９】
（付記７）前記段差は、上面の幅と側面の高さとの比が２以下であることを特徴とする付記１〜６のいずれか１項に記載の化合物半導体装置。
【０１３０】
（付記８）最下の前記段差は、他の前記段差よりも、上面の幅が狭く形成されていることを特徴とする付記１〜７のいずれか１項に記載の化合物半導体装置。
【０１３１】
（付記９）前記電子走行層は、最下の前記段差の部分に不純物が導入されていることを特徴とする付記１〜７のいずれか１項に記載の化合物半導体装置。
【０１３２】
（付記１０）基板の上方に電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、
前記電子供給層の上方にソース電極、ドレイン電極及びゲート電極を形成する工程と
を含み、
前記電子走行層を、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有する形状に形成することを特徴とする化合物半導体装置の製造方法。
【０１３３】
（付記１１）前記基板に前記段差を形成し、
前記電子走行層を、前記基板の前記段差を反映して前記段差を有する形状に形成することを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【０１３４】
（付記１２）前記電子走行層に前記段差を形成することを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【０１３５】
（付記１３）前記電子供給層を、前記電子走行層の前記段差の上面の上方のみに形成することを特徴とする付記１０〜１２のいずれか１項に記載の化合物半導体装置の製造方法。
【０１３６】
（付記１４）前記段差は、側面の傾斜角が４５°以上９０°以下であることを特徴とする付記１０〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
【０１３７】
（付記１５）前記段差は、上面の幅が１μｍ以下であることを特徴とする付記１０〜１４のいずれか１項に記載の化合物半導体装置の製造方法。
【０１３８】
（付記１６）前記段差は、上面の幅と側面の高さとの比が２以下であることを特徴とする付記１０〜１５のいずれか１項に記載の化合物半導体装置の製造方法。
【０１３９】
（付記１７）最下の前記段差は、他の前記段差よりも、上面の幅が狭く形成されることを特徴とする付記１０〜１６のいずれか１項に記載の化合物半導体装置の製造方法。
【０１４０】
（付記１８）前記電子走行層は、最下の前記段差の部分に不純物が導入されることを特徴とする付記１０〜１６のいずれか１項に記載の化合物半導体装置の製造方法。
【０１４１】
（付記１９）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極と
を含み、
前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有することを特徴とする電源回路。
【０１４２】
（付記２０）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極と
を含み、
前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有することを特徴とする高周波増幅器。
【符号の説明】
【０１４３】
１，１２，２０ Ｓｉ基板
１ａ，２ａａ，２ｂａ，２ｃａ，１２ａ，１２ｂ，１２ｃ，１４ａａ，１４ｂａ，１４ｃａ，２１ｂａ，３１ａ 第１の段差
１ｂ，２ａｂ，２ｂｂ，２ｃｂ，１４ａｂ，１４ｂｂ，１４ｃｂ，２１ｂｂ，３１ｂ 第２の段差
１ｃ，２ａｃ，２ｂｃ，２ｃｃ，１４ａｃ，１４ｂｃ，１４ｃｃ，１６，２１ｂｃ，３１ｃ 第３の段差
１ｄ，２ａｄ，２ｂｄ，１７，２１ｂｄ，３１ｄ 溝状部分
１Ａ，２ｂＡ，２ｃＡ，１２Ａ，１４ａＡ，１４ｂＡ，２ｃＡ，１８，２１ｂＡ，３１Ａ 階段状構造
２，１４ 化合物半導体層
２ａ，１４ａ，２１ａ バッファ層
２ｂ，１４ｂ，２１ｂ，３１ 電子走行層
２ｃ，１４ｃ，２１ｃ，３２ 電子供給層
３ 素子分離構造
４ ソース電極
５ ドレイン電極
６ ゲート電極
７ 不純物領域
１０ａ，１０ｂ，１０ｃ，１３ａ，１３ｂ，１３ｃ，１５，２３ａ，２３ｂ，２３ｃ レジストパターン
１１ ゲート絶縁膜
２２，３３ ＧａＮ層
３０ａ，３０ｂ，３０ｃ 成長用マスク
３０ａａ，３０ｂａ 開口
４１ 一次側回路
４２ 二次側回路
４３ トランス
４４ 交流電源
４５ ブリッジ整流回路
４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅ，４７ａ，４７ｂ，４７ｃ スイッチング素子
５１ ディジタル・プレディストーション回路
５２ａ，５２ｂ ミキサー
５３ パワーアンプ
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体装置は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２１０８３６号公報
【特許文献２】特開平９−２７６１６号公報
【非特許文献】
【０００４】
【非特許文献１】R. Huang, et al., ECS transactions, 22 (1), 317 (2009)
【非特許文献２】H. Miyake, et al., JJAP, 38, L1000 (1999)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のＨＥＭＴでは、ゲート電極に電圧を印加した際に、電子供給層の上面側からのみゲート電界が伸長し、チャネルにおける２ＤＥＧのポテンシャル制御は、電子供給層の上面の一方向からのみ行われる。この場合、相互コンダクタンスを向上するには、直接的にはデバイスサイズを縮小することが考えられる。超微細加工技術の発達により、数十ナノメートル程度のゲート長を持つトランジスタの報告が多いが、単純な微細化を行うのみでは、短チャネル効果という別の問題に直面することが知られている。同じく電子供給層の上面側からのみチャネルの空乏化が進むことに起因し、デバイス奥側の半導体層の空乏化が進み難く、残留キャリアが存在する場合にはバッファリーク電流を断ち切り難い。即ち、トランジスタのオン／オフ比が大きく取れないこととなり、これは電子供給層の上面にのみゲート電極を有する従来のＨＥＭＴでは不可避の問題である。
【０００６】
上記の問題に対して、例えばナノワイヤを用いた例のように、ゲート電極がチャネルを覆うような３次元トランジスタも提案されている（非特許文献１を参照）。しかしながらこの場合、ゲート電極の実効的チャネル幅が著しく減少し、この技術を用いた高出力トランジスタの実現は非現実的である。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力を実現する化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
化合物半導体装置の一態様は、基板と、前記基板の上方に形成された電子走行層と、前記電子走行層の上方に形成された電子供給層と、前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極とを含み、前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有する。
【０００９】
化合物半導体装置の製造方法の一態様は、基板の上方に電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、前記電子供給層の上方にソース電極、ドレイン電極及びゲート電極を形成する工程とを含み、前記電子走行層を、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有する形状に形成する。
【発明の効果】
【００１０】
上記した諸態様によれば、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力の化合物半導体装置が実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、化合物半導体層上にソース電極及びドレイン電極が形成された状態を示す概略平面図である。
【図５】化合物半導体層上にゲート電極が形成された状態を示す模式図である。
【図６】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるゲート電圧とドレイン電流との関係を、対比例との比較に基づいて示す特性図である。
【図７】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、チャネル制御の様子を示す概略断面図である。
【図８】シミュレーション実験に用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴのデバイスモデルを示す概略断面図である。
【図９】チャネルの基板表面からの距離（ｎｍ）とチャネルのポテンシャル（ｅＶ）との関係を示す特性図である。
【図１０】ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。
【図１１】ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。
【図１２】ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。
【図１３】ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。
【図１４】ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。
【図１５】第１の実施形態の変形例１におけるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図１６】第１の実施形態の変形例２におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図１７】図１６に引き続き、第１の実施形態の変形例２におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図１８】第１の実施形態の変形例２において、第１の実施形態における図５（ｂ）に対応した概略断面図である。
【図１９】第１の実施形態の変形例３におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図２０】第１の実施形態の変形例４におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図２１】第２の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２２】図２１に引き続き、第２の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、第２の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２４】図２３に引き続き、第２の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２５】第２の実施形態の変形例におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図２６】図２５に引き続き、第２の実施形態の変形例におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図２７】図２６に引き続き、第２の実施形態の変形例におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図２８】図２７に引き続き、第２の実施形態の変形例におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【図２９】第３の実施形態による電源装置の概略構成を示す結線図である。
【図３０】第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１２】
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
【００１３】
（第１の実施形態）
本実施形態では、化合物半導体装置としてショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。図４は、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、化合物半導体層上にソース電極及びドレイン電極が形成された状態を示す概略平面図である。図５は、化合物半導体層上にゲート電極が形成された状態を示す模式図であって、（ａ）が概略平面図、（ｂ）が（ａ）の破線ＩＩＩ−ＩＩＩ'に沿った概略断面図である。ここで、図１及び図２が図４の破線Ｉ−Ｉ'に沿った断面に、図３が図４の破線ＩＩ−ＩＩ'に沿った断面にそれぞれ相当する。
【００１４】
先ず、図１（ａ）に示すように、Ｓｉ基板１上にレジストパターン１０ａを形成する。
詳細には、成長用基板として例えばＳｉ基板１を用意する。Ｓｉ基板１の代わりに、サファイア、ＳｉＣ、ＧａＡｓ等、他の基板を用いても良い。また、基板の導電性は、半絶縁性、導電性を問わない。
Ｓｉ基板１上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Ｓｉ基板１上の所定部位にレジストパターン１０ａが形成される。
【００１５】
続いて、図１（ｂ）に示すように、Ｓｉ基板１に第１の段差１ａを形成する。
詳細には、レジストパターン１０ａをマスクとして、Ｓｉ基板１の表面をドライエッチング又はウェットエッチングする。これにより、Ｓｉ基板１に第１の段差１ａが形成される。第１の段差１ａは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下とされ、側面の上面との傾斜角が略垂直とされる。ここでは例えば、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。
レジストパターン１０ａは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００１６】
続いて、図１（ｃ）に示すように、第１の段差１ａを覆うレジストパターン１０ｂを形成する。
詳細には、Ｓｉ基板１上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Ｓｉ基板１上で第１の段差１ａを覆うレジストパターン１０ｂが形成される。
【００１７】
続いて、図１（ｄ）に示すように、Ｓｉ基板１に第２の段差１ｂを形成する。
詳細には、レジストパターン１０ｂをマスクとして、Ｓｉ基板１の表面をドライエッチング又はウェットエッチングする。これにより、Ｓｉ基板１に、第１の段差１ａと隣接する第２の段差１ｂが形成される。第２の段差１ｂは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第１の段差１ａと同様に、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。
レジストパターン１０ｂは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００１８】
続いて、図２（ａ）に示すように、第１の段差１ａ及び第２の段差１ｂを覆うレジストパターン１０ｃを形成する。
詳細には、Ｓｉ基板１上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Ｓｉ基板１上で第１の段差１ａ及び第２の段差１ｂを覆うレジストパターン１０ｃが形成される。
【００１９】
続いて、図２（ｂ）に示すように、Ｓｉ基板１に第３の段差１ｃを形成する。
詳細には、レジストパターン１０ｃをマスクとして、Ｓｉ基板１の表面をドライエッチング又はウェットエッチングする。これにより、Ｓｉ基板１に、第２の段差１ｂと隣接する第３の段差１ｃが形成される。第３の段差１ｃは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第１の段差１ａ及び第２の段差１ｂと同様に、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。
レジストパターン１０ｃは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００２０】
以上により、Ｓｉ基板１の表面に、第１の段差１ａ、第２の段差１ｂ、及び第３の段差１ｃからなる階段状構造１Ａが形成される。本実施形態では、階段状構造１Ａを３段構成とするが、４段以上の構成としても良い。なお、Ｓｉ基板１の表面において、隣り合う階段状構造１Ａの連接部位に、第３の段差１ｃの形成により溝状部分１ｄが形成される。本実施形態では、記載の便宜上、溝状部分１ｄの底面についても、各段差と同様に「上面」として扱う。当該底面の幅は、第１の段差１ａ、第２の段差１ｂ、及び第３の段差１ｃの上面と同様に、例えば１μｍ程度とする。
【００２１】
続いて、図２（ｃ）に示すように、Ｓｉ基板１上に化合物半導体層２を形成する。化合物半導体層２は、バッファ層２ａ、電子走行層２ｂ、及び電子供給層２ｃを有して構成される。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層２ｂの電子供給層２ｃとの界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。
【００２２】
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
【００２３】
Ｓｉ基板１上に、ＡｌＮ、ｉ（インテンショナリ・アンドープ）−ＧａＮ、及びｎ−ＡｌＧａＮを順次成長し、バッファ層２ａ、電子走行層２ｂ、及び電子供給層２ｃを積層形成する。例えば、バッファ層２ａは膜厚０．１μｍ程度、電子走行層２ｂは膜厚１μｍ程度、電子供給層２ｃは膜厚２５ｎｍ程度でＡｌ比率０．２〜０．３程度に形成する。
【００２４】
本実施形態では、バッファ層２ａは、Ｓｉ基板１の表面形状を反映した形状、即ち表面に階段状構造１Ａと同様の階段状構造２ａＡを有して積層される。階段状構造２ａＡは、Ｓｉ基板１の第１の段差１ａ、第２の段差１ｂ、及び第３の段差１ｃに倣って、第１の段差２ａａ、第２の段差２ａｂ、及び第３の段差２ａｃからなる。
電子走行層２ｂも同様に、バッファ層２ａの表面形状を反映した形状、即ち表面に階段状構造２ａＡと同様の階段状構造２ｂＡを有して積層される。階段状構造２ｂＡは、バッファ層２ａの第１の段差２ａａ、第２の段差２ａｂ、及び第３の段差２ａｃに倣って、第１の段差２ｂａ、第２の段差２ｂｂ、及び第３の段差２ｂｃからなる。
【００２５】
電子供給層２ｃも同様に、電子走行層２ｂの表面形状を反映した形状に形成される。但し、電子供給層２ｃは電子走行層２ｂに比べて薄いため、電子供給層２ｃは階段状構造２ｂＡの各側面には殆ど形成されない。本実施形態では、電子供給層２ｃが階段状構造２ｂＡの各上面のみに形成される場合を例示する。この場合、電子供給層２ｃは、階段状構造２ｂＡの各上面を覆う各層の集合体として形成される。以下、上面が電子供給層２ｃの各層で覆われた第１の段差２ｂａ、第２の段差２ｂｂ、及び第３の段差２ｂｃを第１の段差２ｃａ、第２の段差２ｃｂ、及び第３の段差２ｃｃと、このように電子供給層２ｃを有する階段状構造２ｂＡを階段状構造２ｃＡと言う。
【００２６】
ＡｌＮ、ＧａＮ、及びＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。ここで、成長圧力を８０Torr以下、成長温度を１０００℃程度に設定することにより、各階段状構造２ａＡ，２ｃＡの各段差２ａａ〜２ａｃ，２ｃａ〜２ｃｃにおいて、側面の上面との傾斜角が略垂直となる、（１１−２０）のファセット面が現れる。
【００２７】
ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、例えば１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００２８】
続いて、図３（ａ）に示すように、素子分離構造３を形成する。
詳細には、化合物半導体層２の素子分離領域に例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体層２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体層２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。
【００２９】
続いて、図３（ｂ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置を開口するレジストマスクを形成する。電極材料には、例えばＴａ／Ａｌを用いる。レジストマスクを用いて、Ｔａ／Ａｌを例えば蒸着法により堆積する。Ｔａの厚みは例えば３０ｎｍ程度、Ａｌの厚みは例えば３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｃとオーミックコンタクトさせる。以上により、化合物半導体層２上にソース電極４及びドレイン電極５が形成される。ソース電極４及びドレイン電極５を形成することにより、図４に示すように、ソース電極４とドレイン電極５とを結ぶ方向と交差する方向（ここでは略直交する方向）に、電子供給層２ｃの階段状構造２ｃＡの第１の段差２ｃａ、第２の段差２ｃｂ、及び第３の段差２ｃｃが並ぶ。
【００３０】
続いて、図３（ｃ）に示すように、ゲート電極６を形成する。
詳細には、化合物半導体層２の表面におけるゲート電極の形成予定位置を開口するレジストマスクを形成する。電極材料には、例えばＮｉ／Ａｕを用いる。レジストマスクを用いて、Ｎｉ／Ａｕを例えば蒸着法により堆積する。Ｎｉの厚みは例えば１０ｎｍ程度、Ａｕの厚みは例えば３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。以上により、化合物半導体層２上にゲート電極６が形成される。ゲート電極６は、電子供給層２ｃの階段状構造２ｃＡ上（第１の段差２ｃａ上、第２の段差２ｃｂ上、及び第３の段差２ｃｃ上）を這うように、図５に示すように、ソース電極４とドレイン電極５とを結ぶ方向と交差する方向（ここでは略直交する方向）に延在する。なお、ゲート電極は櫛歯状（フィンガー状）に複数形成され、各ゲート電極の一端がゲートバスラインと接続された形に形成される。図５では、１本のゲート電極６のみを例示する。
【００３１】
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極６のコンタクト形成等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００３２】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する諸効果について、対比例との比較に基づいて説明する。階段状構造を有しない表面平坦な化合物半導体層を備えたショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、本実施形態の対比例とした。
図６は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるゲート電圧とドレイン電流との関係を、対比例との比較に基づいて示す特性図である。図７は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、チャネル制御の様子を示す概略断面図である。
【００３３】
本実施形態では、図７に示すように、ゲート電極２は、電子供給層２ｃの階段状構造２ｃＡ上を這うように形成される。そのため、化合物半導体層２では、第１の段差２ｃａ、第２の段差２ｃｂ、及び第３の段差２ｃｃの各上面上のみならず、各側面上にも、ゲート電極６が存する。ゲート電極６に電圧を印加すると、ゲート電極６の電界はチャネルを包むように作用する。この場合、ゲート電極６の第１の段差２ｃａ、第２の段差２ｃｂ、及び第３の段差２ｃｃの各上面に存する部分のみならず、各側面に存する部分をも用いて、チャネルにおける２ＤＥＧの電子密度を制御することが可能となる。当該各側面からチャネルまでの距離は比較的長いが、チャネルを構成する電子走行層２ｂはアンドープのｉ−ＧａＮで構成されるため、空乏層が奥深くまで伸び易く、側面からもチャネルのポテンシャル制御性に寄与する。これにより、ゲート電圧の変化に対するドレイン電流の変化量が増大し、ゲート電極６によるチャネルのポテンシャル制御性が、対比例に比べて大幅に向上する（図６の矢印Ａ）。
【００３４】
また本実施形態では、当該各側面からデバイス奥側の空乏化が効率的に進むため、対比例に比べてバッファリーク電流の大幅な抑制、即ちトランジスタのオン／オフ比の改善が期待される（図６の矢印Ｂ）。更に、ワイヤ状のチャネルを用いることなく、実効的なゲート幅を減少させることがないため、高出力動作を保持しつつ上記の効果を発現することが可能である。更に、ゲート電圧が０Ｖであるときでも、当該各側面からの空乏化がチャネルのポテンシャルを持ち上げるため、トランジスタの閾値が対比例に比べて正側に移動する（いわゆるノーマリ・オフ）効果もある（図６の矢印Ｃ）。更に、チャネルにおける中央部位の集中的な加熱を防止して、チャネルの熱分布を均一化することも可能となる。
【００３５】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの化合物半導体層２の階段状構造の各数値と上記の諸効果との関係について、シミュレーション実験を行った結果を説明する。
シミュレーション実験は、図８に示すデバイスモデルを用いて行った。デバイスモデルでは、ＧａＮ及びその上面上のＡｌＧａＮからなる一段の段差を覆うようにゲート電極が形成されている。段差の高さ（エッチング深さ）をＤ、段差の上面幅（テラス幅）をＷ、段差の側面の傾斜角をθとする。段差のアスペクト比をＷ／Ｄとする。
【００３６】
段差の側面からの空乏化について調べた。
図９は、チャネルの基板表面からの距離（ｎｍ）とチャネルのポテンシャル（ｅＶ）との関係を示す特性図である。高さＤ＝２００ｎｍ、幅Ｗ＝２００ｎｍ、傾斜角θ＝９０°、ゲート電圧Ｖｇ＝−２Ｖ、ショットキー障壁高さ＝１．４ｅＶに設定した。
図示のように、段差の側面からの大きな空乏化（チャネルのポテンシャルが持ち上げられている様子）が確認された。
【００３７】
チャネルのポテンシャル制御に対する段差の幅Ｗの依存性について調べた。
図１０は、ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。高さＤ＝５００ｎｍ、傾斜角θ＝９０°、幅Ｗ＝２００ｎｍ〜２０００ｎｍ、∞（通常のＨＥＭＴ）に設定した。
図示のように、幅Ｗが小さいほど、チャネルのポテンシャル制御性が向上することが確認された。具体的には、幅Ｗが２００ｎｍ〜１０００ｎｍの範囲内であれば、十分なポテンシャル制御性が得られるものと評価できる。
【００３８】
チャネルのポテンシャル制御に対する段差の高さＤの依存性について調べた。
図１１は、ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。幅Ｗ＝２００ｎｍ、傾斜角θ＝９０°、高さＤ＝５０ｎｍ〜２０００ｎｍに設定した。
図示のように、高さＤが大きいほど、チャネルのポテンシャル制御性が向上することが確認された。具体的に、幅Ｗを２００ｎｍに固定した場合では、アスペクト比Ｗ／Ｄが４（２００／５０）以下、好ましくは２（２００／１００）以下であれば、十分なポテンシャル制御性が得られるものと評価できる。
【００３９】
チャネルのポテンシャル制御に対する段差の高さＤの依存性について、段差の幅Ｗを大きく設定して調べた。
図１２は、ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。幅Ｗ＝２０００ｎｍ、傾斜角θ＝９０°、高さＤ＝０（通常のＨＥＭＴ）、２００ｎｍ〜２０００ｎｍに設定した。
図示のように、高さＤを大きくしても、高さＤ＝０の場合とさほど差異は見られず、幅Ｗを大きく（この場合では２０００ｎｍ）設定した場合には、高さＤを大きく設定してもチャネルのポテンシャル制御性はさほど向上しないものと評価できる。
【００４０】
段差のアスペクト比Ｗ／Ｄを０．５に設定した場合における、チャネルのポテンシャル制御に対する段差の幅Ｗの依存性について調べた。
図１３は、ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。
幅Ｗ＝２００ｎｍ〜２０００ｎｍ、高さＤ＝４００ｎｍ〜４０００ｎｍでアスペクト比Ｗ／Ｄを０．５に固定し、傾斜角θ＝９０°に設定した。
図示のように、幅Ｗを大きく設定すると、アスペクト比Ｗ／Ｄを小さく設定してもチャネルのポテンシャル制御性はさほど向上しないものと評価できる。
【００４１】
段差のアスペクト比Ｗ／Ｄを１に設定した場合における、チャネルのポテンシャル制御に対する段差の幅Ｗの依存性について調べた。
図１４は、ゲート電圧（Ｖ）とドレイン電圧（任意単位）との関係を示す特性図である。
幅Ｗ＝２００ｎｍ〜２０００ｎｍ、高さＤ＝４００ｎｍ〜４０００ｎｍでアスペクト比Ｗ／Ｄを１に固定し、傾斜角θ＝９０°に設定した。
図示のように、幅Ｗを大きく設定すると、アスペクト比Ｗ／Ｄを小さく設定してもチャネルのポテンシャル制御性はさほど向上しないものと評価できる。
【００４２】
以上説明したように、本実施形態によれば、ゲート電極６によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【００４３】
−変形例−
以下、第１の実施形態の諸変形例について説明する。なお、第１の実施形態と同様の構成部材等については同符号を付して詳しい説明を省略する。
【００４４】
（変形例１）
変形例１では、化合物半導体装置としてＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１５は、第１の実施形態の変形例１におけるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【００４５】
本例では先ず、第１の実施形態における図１（ａ）〜図３（ｂ）の諸工程を順次実行する。
続いて、図１５（ａ）に示すように、ゲート絶縁膜１１を形成する。
詳細には、例えば原子層堆積法（ＡＬＤ法）により絶縁膜として例えばＡｌ2Ｏ3を、例えば４０ｎｍ程度の厚みに堆積する。これにより、ゲート絶縁膜１１が形成される。ゲート絶縁膜１１は、電子供給層２ｃの階段状構造２ｃＡを覆うように、自身も第１の段差２ｃａ、第２の段差２ｃｂ、及び第３の段差２ｃｃに倣った表面形状に形成されることになる。
【００４６】
続いて、図１５（ｂ）に示すように、ゲート電極６を形成する。
詳細には、ゲート絶縁膜１１上におけるゲート電極の形成予定位置を開口するレジストマスクを形成する。電極材料には、例えばＮｉ／Ａｕを用いる。レジストマスクを用いて、Ｎｉ／Ａｕを例えば蒸着法により堆積する。Ｎｉの厚みは例えば１０ｎｍ程度、Ａｕの厚みは例えば３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。以上により、化合物半導体層２上にゲート絶縁膜１１を介してゲート電極６が形成される。ゲート電極６は、ゲート絶縁膜１１を介して、電子供給層２ｃの階段状構造２ｃＡ上（第１の段差２ｃａ上、第２の段差２ｃｂ上、及び第３の段差２ｃｃ上）を這うように、ソース電極４とドレイン電極５とを結ぶ方向と交差する方向（ここでは略直交する方向）に延在する。
【００４７】
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極６のコンタクト形成等の諸工程を経て、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００４８】
本例では、第１の実施形態と同様に、ゲート電極６によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【００４９】
（変形例２）
変形例２では、第１の実施形態と同様に、化合物半導体装置としてショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、階段状構造の側面の傾斜角が異なる点で第１の実施形態と相違する。
図１６及び図１７は、第１の実施形態の変形例２におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。図１８は、第１の実施形態における図５（ｂ）に対応した概略断面図である。
【００５０】
本例では先ず、図１６（ａ）に示すように、Ｓｉ基板１２上にレジストパターン１３ａを形成する。
詳細には、Ｓｉ基板１２上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Ｓｉ基板１上の所定部位にレジストパターン１３ａが形成される。
【００５１】
続いて、図１６（ｂ）に示すように、Ｓｉ基板１２に第１の段差１２ａを形成する。
詳細には、レジストパターン１３ａをマスクとして、Ｓｉ基板１２の表面をウェットエッチングする。これにより、Ｓｉ基板１２に第１の段差１２ａが形成される。第１の段差１２ａは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下、ここでは例えば、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。本例では、Ｓｉ基板１２の（１１１）のファセット面を利用し、Ｓｉ基板１２の表面をウェットエッチングすることにより、第１の段差１２ａにおける側面の上面との傾斜角を５８．４°以上で９０°に満たない所定角度とする。
レジストパターン１３ａは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００５２】
続いて、図１６（ｃ）に示すように、第１の段差１２ａを覆うレジストパターン１３ｂを形成する。
詳細には、Ｓｉ基板１２上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Ｓｉ基板１上で第１の段差１２ａを覆うレジストパターン１３ｂが形成される。
【００５３】
続いて、図１６（ｄ）に示すように、Ｓｉ基板１２に第２の段差１２ｂを形成する。
詳細には、レジストパターン１３ｂをマスクとして、Ｓｉ基板１２の表面をウェットエッチングする。これにより、Ｓｉ基板１２に、第１の段差１２ａと隣接する第２の段差１２ｂが形成される。第２の段差１２ｂは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下、ここでは例えば、第１の段差１ａと同様に、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。本例では、Ｓｉ基板１２の（１１１）のファセット面を利用し、Ｓｉ基板１２の表面をウェットエッチングすることにより、第２の段差１２ｂにおける側面の上面との傾斜角を５８．４°以上で９０°に満たない所定角度とする。
レジストパターン１３ｂは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００５４】
続いて、図１７（ａ）に示すように、第１の段差１２ａ及び第２の段差１２ｂを覆うレジストパターン１３ｃを形成する。
詳細には、Ｓｉ基板１２上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Ｓｉ基板１２上で第１の段差１２ａ及び第２の段差１２ｂを覆うレジストパターン１３ｃが形成される。
【００５５】
続いて、図１７（ｂ）に示すように、Ｓｉ基板１２に第３の段差１２ｃを形成する。
詳細には、レジストパターン１３ｃをマスクとして、Ｓｉ基板１２の表面をウェットエッチングする。これにより、Ｓｉ基板１２に、第２の段差１２ｂと隣接する第３の段差１２ｃが形成される。第３の段差１２ｃは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下、ここでは例えば、第１の段差１ａ及び第２の段差１ｂと同様に、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。本例では、Ｓｉ基板１２の（１１１）のファセット面を利用し、Ｓｉ基板１２の表面をウェットエッチングすることにより、第３の段差１２ｃにおける側面の上面との傾斜角を５８．４°以上で９０°に満たない所定角度とする。
レジストパターン１３ｃは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００５６】
以上により、Ｓｉ基板１２の表面に、第１の段差１２ａ、第２の段差１２ｂ、及び第３の段差１２ｃからなる階段状構造１２Ａが形成される。本実施形態では、階段状構造１２Ａを３段構成とするが、４段以上の構成としても良い。なお、Ｓｉ基板１２の表面において、隣り合う階段状構造１２Ａの連接部位に、第３の段差１２ｃの形成により溝状部分１２ｄが形成される。
【００５７】
続いて、図１７（ｃ）に示すように、Ｓｉ基板１２上に化合物半導体層１４を形成する。化合物半導体層１４は、バッファ層１４ａ、電子走行層１４ｂ、及び電子供給層１４ｃを有して構成される。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層１４ｂの電子供給層１４ｃとの界面近傍に２ＤＥＧが生成される。
【００５８】
詳細には、Ｓｉ基板１２上に、例えばＭＯＶＰＥ法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
Ｓｉ基板１２上に、ＡｌＮ、ｉ−ＧａＮ、及びｎ−ＡｌＧａＮを順次成長し、バッファ層１４ａ、電子走行層１４ｂ、及び電子供給層１４ｃを積層形成する。バッファ層２ａは膜厚０．１μｍ程度、電子走行層２ｂは膜厚１μｍ程度、電子供給層２ｃは膜厚２０ｎｍ程度で例えばＡｌ比率０．２〜０．３程度に形成する。
【００５９】
本例では、バッファ層１４ａは、Ｓｉ基板１２の表面形状を反映した形状、即ち表面に階段状構造１２Ａと同様の階段状構造１４ａＡを有して積層される。階段状構造１４ａＡは、Ｓｉ基板１２の第１の段差１２ａ、第２の段差１２ｂ、及び第３の段差１２ｃに倣って、第１の段差１４ａａ、第２の段差１４ａｂ、及び第３の段差１４ａｃからなる。例えば階段状構造１２Ａを、第１の段差１２ａ、第２の段差１２ｂ、及び第３の段差１２ｃの並ぶ方向が例えば＜１１−２０＞方向となるように形成した場合、バッファ層１４ａの（１１−２２）のファセット面を利用する。このとき、第１の段差１４ａａ、第２の段差１４ａｂ、及び第３の段差１４ａｃの各々において、側面の上面との傾斜角が５８．４°となる。
【００６０】
電子走行層１４ｂも同様に、バッファ層１４ａの表面形状を反映した形状、即ち表面に階段状構造１４ａＡと同様の階段状構造１４ｂＡを有して積層される。階段状構造１４ｂＡは、バッファ層１４ａの第１の段差１４ａａ、第２の段差１４ａｂ、及び第３の段差１４ａｃに倣って、第１の段差１４ｂａ、第２の段差１４ｂｂ、及び第３の段差１４ｂｃからなる。ここでは、電子走行層１４ｂの（１１−２２）のファセット面を利用し、第１の段差１４ｂａ、第２の段差１４ｂｂ、及び第３の段差１４ｂｃの各々において、側面の上面との傾斜角が５８．４°とされる。
【００６１】
電子供給層１４ｃも同様に、電子走行層１４ｂの表面形状を反映した形状に形成される。電子供給層１４ｃは電子走行層１４ｂに比べて薄いが、本例では階段状構造１４ｂＡの側面の傾斜角が９０°より小さい５８．４°であるため、電子供給層１４ｃは階段状構造１４ｂＡの各側面にも形成される。本実施形態では、電子供給層１４ｃが階段状構造１４ｂＡの全面を覆うように形成される場合を例示する。以下、上面が電子供給層１４ｃで覆われた第１の段差１４ｂａ、第２の段差１４ｂｂ、及び第３の段差１４ｂｃを第１の段差１４ｃａ、第２の段差１４ｃｂ、及び第３の段差１４ｃｃと、これらからなる階段状構造を階段状構造１４ｃＡと言う。ここでは、電子供給層１４ｃの（１１−２２）のファセット面を利用し、第１の段差１４ｃａ、第２の段差１４ｃｂ、及び第３の段差１４ｃｃの各々において、側面の上面との傾斜角が５８．４°とされる。
【００６２】
ＡｌＮ、ＧａＮ、及びＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。
【００６３】
本例では、成長圧力を４０ｍbar〜５００ｍbar程度、成長温度を１０００℃程度に設定する。これにより、各階段状構造１４ａＡ，１４ｂＡ，１４ｃＡの各段差１４ａａ〜１４ａｃ，１４ｂａ〜１４ｂｃ，１４ｃａ〜１４ｃｃにおいて、側面の上面との傾斜角が５８．４°となる、（１１−２２）のファセット面が現れる。
【００６４】
ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、例えば１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００６５】
続いて、第１の実施形態における図３（ｂ），（ｃ）と同様の工程を順次実行し、図１８に示す構成を得る。
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極６のコンタクト形成等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００６６】
本例では、第１の実施形態と同様に、ゲート電極６によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【００６７】
（変形例３）
変形例３では、第１の実施形態と同様に、化合物半導体装置としてショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、階段状構造が若干異なる点で第１の実施形態と相違する。
図１９は、第１の実施形態の変形例３におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【００６８】
本例では先ず、第１の実施形態における図１（ａ）〜図２（ｃ）の諸工程を順次実行する。
化合物半導体層２では、Ｓｉ基板１の表面における最下層部位である溝状部分１ｄに対応して、バッファ層２ａには溝状部分２ａｄが、電子走行層２ｂには溝状部分２ｂｄがそれぞれ形成されている。溝状部分２ｂｄの底面上には、電子供給層２ｃの一層が形成されている。
【００６９】
溝状部分２ｂｄは、その構造上、階段状構造２ｃＡを構成する各段差と異なり、上面（底面）のみ有し、側面を有しない。そのため、化合物半導体層２の表面にゲート電極が形成されると、階段状構造２ｃＡの各段差では上面及び側面からチャネルの空乏化に寄与するが、溝状部分２ｂｄでは空乏化への寄与は上面（底面）のみである。この場合、階段状構造２ｃＡの各段差と溝状部分２ｂｄとで閾値電圧付近のチャネルのポテンシャル制御性に僅かな差異が生じることになる。そこで本例では、チャネルの溝状部分２ｂｄの下方に相当する部分を消失させ、均一なチャネルのポテンシャル制御を可能とする。
【００７０】
具体的には、図１９（ａ）に示すように、溝状部分２ｂｄの下方に不純物、例えば炭素（Ｃ）又は鉄（Ｆｅ）等をドーピングし、不純物領域７を形成する。例えば、Ｃをドーピングする場合には、ドーズ量１×１０13／ｃｍ2程度、加速エネルギー１００ｋｅＶ程度の条件で実行する。Ｆｅをドーピングする場合には、ドーズ量１×１０13／ｃｍ2程度、加速エネルギー１００ｋｅＶ程度の条件で実行する。このドーピングにより、溝状部分２ｂｄの下方の２ＤＥＧが消失し、均一なチャネルのポテンシャル制御が可能となり、閾値電圧近傍における電流制御性が向上する。
【００７１】
続いて、第１の実施形態における図３（ａ）〜（ｃ）と同様の工程を順次実行し、図１９（ｂ）に示す構成を得る。
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極６のコンタクト形成等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００７２】
本例では、ゲート電極６によるチャネルのポテンシャル制御性を改善して大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【００７３】
（変形例４）
変形例４では、第１の実施形態と同様に、化合物半導体装置としてショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、階段状構造が若干異なる点で第１の実施形態と相違する。
図２０は、第１の実施形態の変形例４におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【００７４】
本例では先ず、第１の実施形態における図１（ａ）〜図１（ｄ）の諸工程を順次実行する。
続いて、図２０（ａ）に示すように、第１の段差１ａ及び第２の段差１ｂを覆うレジストパターン１５を形成する。
詳細には、Ｓｉ基板１上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Ｓｉ基板１上で第１の段差１ａ及び第２の段差１ｂを覆うレジストパターン１５が形成される。このとき、隣り合うレジストパターン１５が、その離間距離が、第１の段差１ａ及び第２の段差１ｂの各上面の幅よりも小さい所定値となるように形成される。
【００７５】
続いて、図２０（ｂ）に示すように、Ｓｉ基板１に第３の段差１６を形成する。
詳細には、レジストパターン１５をマスクとして、Ｓｉ基板１の表面をドライエッチング又はウェットエッチングする。これにより、Ｓｉ基板１に、第２の段差１ｂと隣接する第３の段差１６が形成される。第３の段差１６は、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第１の段差１ａ及び第２の段差１ｂと同様に、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。
レジストパターン１５は、アッシング処理又は薬液を用いたウェット処理により除去される。
【００７６】
以上により、Ｓｉ基板１の表面に、第１の段差１ａ、第２の段差１ｂ、及び第３の段差１６からなる階段状構造１８が形成される。本例では、階段状構造１８を３段構成とするが、４段以上の構成としても良い。ここで、Ｓｉ基板１の表面において、隣り合う階段状構造１８の連接部位に、第３の段差１６の形成により溝状部分１７が形成される。本例では、溝状部分１７の底面の幅は、第１の段差１ａ、第２の段差１ｂ、及び第３の段差１６の上面の幅よりも小さく（例えば５０％程度以下）、例えば５００ｎｍ程度以下とされる。
【００７７】
続いて、第１の実施形態における図２（ｃ）〜図３（ｃ）と同様の工程を順次実行し、図２０（ｃ）に示す構成を得る。
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極６のコンタクト形成等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００７８】
変形例３で説明したように、溝状部分１７は、その構造上、階段状構造２ｃＡを構成する各段差と異なり、上面（底面）のみ有し、側面を有しない。そのため、化合物半導体層２の表面にゲート電極が形成されると、階段状構造２ｃＡの各段差では上面及び側面からチャネルの空乏化に寄与するが、溝状部分２ｂｄでは空乏化への寄与は上面（底面）のみである。
【００７９】
本例では、溝状部分１７の底面の幅を、第１の段差１ａ、第２の段差１ｂ、及び第３の段差１６の上面の幅よりも狭くして、溝状部分１７に対応する溝状部分２ｂｄを狭く形成する。これにより、溝状部分２ｂｄのチャネルの空乏化への寄与が、階段状構造２ｃＡの各段差におけるチャネルの空乏化への寄与と同等となる。この構成により、均一なチャネルのポテンシャル制御が可能となり、閾値電圧近傍における電流制御性が向上する。
【００８０】
なお、第１の段差１ａでは、その上面に加えて、両側の側面が共にチャネルの空乏化に寄与する。従って、第１の段差１ａは、第２の段差１ｂよりも空乏化への寄与度が大きいが、当該寄与度が大きいのであれば、その分チャネルのポテンシャル制御が向上することになり、問題はない。但し、均一なチャネルのポテンシャル制御を重視する観点から、第１の段差１ａの上面の幅を第２の段差１ｂよりも広く形成するようにしても良い。
【００８１】
本例では、ゲート電極６によるチャネルのポテンシャル制御性を改善して大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【００８２】
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、化合物半導体装置としてショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、化合物半導体層のみに階段状構造が形成されている点で第１の実施形態と相違する。
図２１〜図２４は、第２の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００８３】
先ず、図２１（ａ）に示すように、Ｓｉ基板２０上にバッファ層２１ａ及びＧａＮ層２２を順次形成する。
成長用基板として例えばＳｉ基板２０を用意する。Ｓｉ基板２０の代わりに、サファイア、ＳｉＣ、ＧａＡｓ等、他の基板を用いても良い。また、基板の導電性は、半絶縁性、導電性を問わない。
Ｓｉ基板１上に、例えばＭＯＶＰＥ法により、ＡｌＮ、ｉ−ＧａＮを順次成長する。これにより、バッファ層２１ａ及びＧａＮ層２２が形成される。例えば、バッファ層２１ａは膜厚０．１μｍ程度、ＧａＮ層２２は膜厚６μｍ程度に形成される。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
【００８４】
続いて、図２１（ｂ）〜図２３（ｂ）に示すように、ＧａＮ層２２を加工して電子走行層２１ｂを形成する。
先ず、図２１（ｂ）に示すように、ＧａＮ層２２上にレジストパターン２３ａを形成する。
詳細には、ＧａＮ層２２上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、ＧａＮ層２２上の所定部位にレジストパターン２３ａが形成される。
【００８５】
次に、図２１（ｃ）に示すように、ＧａＮ層２２に第１の段差２１ｂａを形成する。
詳細には、レジストパターン２３ａをマスクとして、ＧａＮ層２２の表面をドライエッチング又はウェットエッチングする。これにより、ＧａＮ層２２に第１の段差２１ｂａが形成される。第１の段差２１ｂａは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下とされ、側面の上面との傾斜角が略垂直とされる。ここでは例えば、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。
レジストパターン２３ａは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００８６】
次に、図２２（ａ）に示すように、第１の段差２１ｂａを覆うレジストパターン２３ｂを形成する。
詳細には、ＧａＮ層２２上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、ＧａＮ層２２上で第１の段差２１ｂａを覆うレジストパターン２３ｂが形成される。
【００８７】
次に、図２２（ｂ）に示すように、ＧａＮ層２２に第２の段差２１ｂｂを形成する。
詳細には、レジストパターン２３ｂをマスクとして、ＧａＮ層２２の表面をドライエッチング又はウェットエッチングする。これにより、ＧａＮ層２２に、第１の段差２１ｂａと隣接する第２の段差２１ｂｂが形成される。第２の段差２１ｂｂは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第１の段差２１ｂａと同様に、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。
レジストパターン２３ｂは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００８８】
次に、図２２（ｃ）に示すように、第１の段差２１ｂａ及び第２の段差２１ｂｂを覆うレジストパターン２３ｃを形成する。
詳細には、ＧａＮ層２２上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、ＧａＮ層２２上で第１の段差２１ｂａ及び第２の段差２１ｂｂを覆うレジストパターン２３ｃが形成される。
【００８９】
次に、図２３（ａ）に示すように、ＧａＮ層２２に第３の段差２１ｂｃを形成する。
詳細には、レジストパターン２３ｃをマスクとして、ＧａＮ層２２の表面をドライエッチング又はウェットエッチングする。これにより、ＧａＮ層２２に、第２の段差２１ｂｂと隣接する第３の段差２１ｂｃが形成される。第３の段差２１ｂｃは、上面の幅が２００ｎｍ〜１μｍ程度、上面の幅と側面の高さとの比が２以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第１の段差２１ｂａ及び第２の段差２１ｂｂと同様に、上面の幅が１μｍ程度で側面の高さが５００ｎｍ程度（上記の比は２程度）とされる。
レジストパターン２３ｃは、アッシング処理又は薬液を用いたウェット処理により除去される。
【００９０】
以上により、図２３（ｂ）に示すように、ＧａＮ層２２の表面に、第１の段差２１ｂａ、第２の段差２１ｂｂ、及び第３の段差２１ｂｃからなる階段状構造２１ｂＡが形成される。ＧａＮ層２２の表面に階段状構造２１ｂＡが形成されて電子走行層２１ｂとなる。
本実施形態では、階段状構造２１ｂＡを３段構成とするが、４段以上の構成としても良い。なお、電子走行層２１ｂの表面において、隣り合う階段状構造２１Ａの連接部位に、第３の段差２１ｂｃの形成により溝状部分２１ｂｄが形成される。溝状部分２１ｂｄの底面の幅は、第１の段差２１ｂａ、第２の段差２１ｂｂ、及び第３の段差２１ｂｃの上面と同様に、例えば１μｍ程度とする。
【００９１】
続いて、図２４（ａ）に示すように、電子供給層２１ｃを形成する。
詳細には、電子走行層２１ｂ上に、例えばＭＯＶＰＥ法により、ｎ−ＡｌＧａＮを成長する。ｎ−ＡｌＧａＮは、例えば膜厚２５ｎｍ程度でＡｌ比率０．２〜０．３程度に成長する。これにより、電子供給層２１ｃが形成される。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
【００９２】
電子供給層２１ｃは、電子走行層２１ｂの表面形状を反映した形状に形成される。但し、電子供給層２１ｃは電子走行層２１ｂに比べて薄いため、電子供給層２１ｃは階段状構造２１ｂＡの各側面には殆ど形成されない。本実施形態では、電子供給層２１ｃが階段状構造２１ｂＡの各上面のみに形成される場合を例示する。この場合、電子供給層２１ｃは、階段状構造２１ｂＡの各上面を覆う各層の集合体として形成される。
【００９３】
続いて、第１の実施形態における図３（ａ）〜図３（ｃ）と同様の工程を順次実行し、図２４（ｂ）に示す構成を得る。
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極６のコンタクト形成等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００９４】
以上説明したように、本実施形態によれば、ゲート電極６によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【００９５】
（変形例）
以下、第２の実施形態の変形例について説明する。なお、第２の実施形態と同様の構成部材等については同符号を付して詳しい説明を省略する。
図２５〜図２８は、第２の実施形態の変形例におけるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【００９６】
先ず、図２５（ａ）に示すように、Ｓｉ基板２０上にバッファ層２１ａ及びＧａＮ層３３を順次形成する。
Ｓｉ基板２０上に、例えばＭＯＶＰＥ法により、ＡｌＮ、ｉ−ＧａＮを順次成長する。これにより、バッファ層２１ａ及びＧａＮ層３３が形成される。例えば、バッファ層２１ａは膜厚０．１μｍ程度に形成される。ＧａＮ層３３は、後に階段状構造を形成することを見込んでその分だけ薄く、例えば膜厚４．５μｍ程度に形成される。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
【００９７】
続いて、図２５（ｂ）〜図２７（ｂ）に示すように、ＧａＮ層３３上に階段状構造３１Ａを形成する。
先ず、図２５（ｂ）に示すように、ＧａＮ層３３上に成長用マスク３０ａを形成する。
詳細には、ＧａＮ層３１上にマスク材料、例えばシリコン酸化物をＣＶＤ法等により体積し、シリコン酸化物をリソグラフィー及びドライエッチングにより加工する。以上により、ＧａＮ層２２の表面でＧａＮの形成予定部位を露出する開口３０ａａを有する成長用マスク３０ａが形成される。
【００９８】
次に、図２５（ｃ）に示すように、第３の段差３１ｃを形成する。
詳細には、例えばＭＯＶＰＥ法により、ＧａＮ層３３上にｉ−ＧａＮを成長する。このとき、成長用マスク３０ａにより、開口３０ａａ内のみにｉ−ＧａＮが成長し、第３の段差３１ｃが形成される。第３の段差３１ｃは、例えば５００ｎｍ程度の厚みに形成される。
【００９９】
次に、図２６（ａ）に示すように、第３の段差３１ｃ及び成長用マスク３０ａ上に成長用マスク３０ｂを形成する。
詳細には、第３の段差３１ｃ及び成長用マスク３０ａ上にマスク材料、例えばシリコン酸化物をＣＶＤ法等により体積し、シリコン酸化物をリソグラフィー及びドライエッチングにより加工する。以上により、第３の段差３１ｃの表面でＧａＮの形成予定部位を露出する開口３０ｂａを有する成長用マスク３０ｂが形成される。
【０１００】
次に、図２６（ｂ）に示すように、第２の段差３１ｂを形成する。
詳細には、例えばＭＯＶＰＥ法により、第３の段差３１ｃ上にｉ−ＧａＮを成長する。このとき、成長用マスク３０ｂにより、開口３０ｂａ内のみにｉ−ＧａＮが成長し、第２の段差３１ｂが形成される。第２の段差３１ｂは、例えば５００ｎｍ程度の厚みに形成される。第２の段差３１ｂの形成により、第３の段差３１ｃの露出する上面の幅が例えば１μｍ程度となる。
【０１０１】
次に、図２６（ｃ）に示すように、第２の段差３１ｂ及び成長用マスク３０ｂ上に成長用マスク３０ｃを形成する。
詳細には、第２の段差３１ｂ及び成長用マスク３０ｂ上にマスク材料、例えばシリコン酸化物をＣＶＤ法等により体積し、シリコン酸化物をリソグラフィー及びドライエッチングにより加工する。以上により、第２の段差３１ｂの表面でＧａＮの形成予定部位を露出する開口３０ｃａを有する成長用マスク３０ｃが形成される。
【０１０２】
次に、図２７（ａ）に示すように、第１の段差３１ａを形成する。
詳細には、例えばＭＯＶＰＥ法により、第２の段差３１ｂ上にｉ−ＧａＮを成長する。このとき、成長用マスク３０ｃにより、開口３０ｃａ内のみにｉ−ＧａＮが成長し、第１の段差３１ａが形成される。第１の段差３１ａは、例えば厚みが５００ｎｍ程度で上面の幅が１μｍ程度に形成される。第１の段差３１ａの形成により、第２の段差３１ｂの露出する上面の幅が例えば１μｍ程度となる。
【０１０３】
次に、図２７（ｂ）に示すように、成長用マスク３０ａ，３０ｂ，３０ｃを除去する。
詳細には、例えば薬液としてフッ化水素酸を用い、ウェット処理により成長用マスク３０ａ，３０ｂ，３０ｃのみを除去する。
以上により、ＧａＮ層３３の表面に、第１の段差３１ａ、第２の段差３１ｂ、及び第３の段差３１ｃからなる階段状構造３１Ａが形成される。ＧａＮ層３３の表面に階段状構造３１Ａが形成されて電子走行層３１となる。
本例では、エッチングを行うことなく、表面に階段状構造３１Ａを有する電子走行層３１を形成する。ＧａＮは比較的硬質な材料であり、一般的に正確なエッチングが困難であるが、本例のようにＭＯＶＰＥ法を用いることにより、階段状構造３１Ａを所期の状態に正確に形成することができる。
【０１０４】
また本例では、階段状構造３１Ａを３段構成とするが、４段以上の構成としても良い。電子走行層３１の表面において、隣り合う階段状構造３１Ａの連接部位に、第３の段差３１ｃの形成により溝状部分３１ｄが形成される。溝状部分３１ｄの底面の幅は、第１の段差３１ａ、第２の段差３１ｂ、及び第３の段差３１ｃの上面と同様に、例えば１μｍ程度とする。
【０１０５】
続いて、図２８（ａ）に示すように、電子供給層３２を形成する。
詳細には、電子走行層３１上に、例えばＭＯＶＰＥ法により、ｎ−ＡｌＧａＮを成長する。ｎ−ＡｌＧａＮは、例えば膜厚２５ｎｍ程度でＡｌ比率０．２〜０．３程度に成長する。これにより、電子供給層３２が形成される。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
【０１０６】
電子供給層３２は、電子走行層３１の表面形状を反映した形状に形成される。但し、電子供給層３２は電子走行層３１に比べて薄いため、電子供給層３２は階段状構造３１Ａの各側面には殆ど形成されない。本実施形態では、電子供給層３２が階段状構造３１Ａの各上面のみに形成される場合を例示する。この場合、電子供給層３２は、階段状構造３１Ａの各上面を覆う各層の集合体として形成される。
【０１０７】
続いて、第１の実施形態における図３（ａ）〜図３（ｃ）と同様の工程を順次実行し、図２８（ｂ）に示す構成を得る。
しかる後、保護膜の形成、ソース電極４及びドレイン電極５、ゲート電極６のコンタクト形成等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【０１０８】
以上説明したように、本例によれば、ゲート電極６によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【０１０９】
なお、第２の実施形態及び変形例についても、第１の実施形態の変形例１のように、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとしても良い。
また、第２の実施形態について、第１の実施形態の変形例３のように、電子走行層２１ｂの溝状部分２１ｂｄの下方に不純物を導入しても良い。第２の実施形態及び変形例についても同様である。
また、第２の実施形態について、第１の実施形態の変形例４のように、電子走行層２１ｂｄの溝状部分の底面の幅を、第１の段差２１ｂａ、第２の段差２１ｂｂ、及び第３の段差２１ｂｃの上面の幅よりも狭く形成しても良い。第２の実施形態及び変形例についても同様である。
【０１１０】
（第３の実施形態）
本実施形態では、第１及び第２の実施形態、諸変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図２９は、第３の実施形態による電源装置の概略構成を示す結線図である。
【０１１１】
本実施形態による電源装置は、高圧の一次側回路４１及び低圧の二次側回路４２と、一次側回路４１と二次側回路４２との間に配設されるトランス４３とを備えて構成される。
一次側回路４１は、交流電源４４と、いわゆるブリッジ整流回路４５と、複数（ここでは４つ）のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄとを備えて構成される。また、ブリッジ整流回路４５は、スイッチング素子４６ｅを有している。
二次側回路４２は、複数（ここでは３つ）のスイッチング素子４７ａ，４７ｂ，４７ｃを備えて構成される。
【０１１２】
本実施形態では、一次側回路４１のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅが、第１及び第２の実施形態、諸変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路４２のスイッチング素子４７ａ，４７ｂ，４７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【０１１３】
本実施形態では、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
【０１１４】
（第４の実施形態）
本実施形態では、第１及び第２の実施形態、諸変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図３０は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【０１１５】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路５１と、ミキサー５２ａ，５２ｂと、パワーアンプ５３とを備えて構成される。
ディジタル・プレディストーション回路５１は、入力信号の非線形歪みを補償するものである。ミキサー５２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ５３は、交流信号とミキシングされた入力信号を増幅するものであり、第１及び第２の実施形態、諸変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図３０では、例えばスイッチの切り替えにより、出力側の信号をミキサー５２ｂで交流信号とミキシングしてディジタル・プレディストーション回路５１に送出できる構成とされている。
【０１１６】
本実施形態では、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【０１１７】
（他の実施形態）
第１〜第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
【０１１８】
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
【０１１９】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【０１２０】
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮで形成される。
【０１２１】
本例によれば、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。
【０１２２】
以下、化合物半導体装置及びその製造方法の諸態様を付記としてまとめて記載する。
【０１２３】
（付記１）基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極と
を含み、
前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有することを特徴とする化合物半導体装置。
【０１２４】
（付記２）前記基板に前記段差が形成されており、
前記電子走行層は、前記基板の前記段差を反映して前記段差を有する形状に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【０１２５】
（付記３）前記段差は、前記基板には形成されず、前記電子走行層に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【０１２６】
（付記４）前記電子供給層は、前記電子走行層の前記段差の上面の上方のみに形成されていることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
【０１２７】
（付記５）前記段差は、側面の傾斜角が４５°以上９０°以下であることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
【０１２８】
（付記６）前記段差は、上面の幅が１μｍ以下であることを特徴とする付記１〜５のいずれか１項に記載の化合物半導体装置。
【０１２９】
（付記７）前記段差は、上面の幅と側面の高さとの比が２以下であることを特徴とする付記１〜６のいずれか１項に記載の化合物半導体装置。
【０１３０】
（付記８）最下の前記段差は、他の前記段差よりも、上面の幅が狭く形成されていることを特徴とする付記１〜７のいずれか１項に記載の化合物半導体装置。
【０１３１】
（付記９）前記電子走行層は、最下の前記段差の部分に不純物が導入されていることを特徴とする付記１〜７のいずれか１項に記載の化合物半導体装置。
【０１３２】
（付記１０）基板の上方に電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、
前記電子供給層の上方にソース電極、ドレイン電極及びゲート電極を形成する工程と
を含み、
前記電子走行層を、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有する形状に形成することを特徴とする化合物半導体装置の製造方法。
【０１３３】
（付記１１）前記基板に前記段差を形成し、
前記電子走行層を、前記基板の前記段差を反映して前記段差を有する形状に形成することを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【０１３４】
（付記１２）前記電子走行層に前記段差を形成することを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【０１３５】
（付記１３）前記電子供給層を、前記電子走行層の前記段差の上面の上方のみに形成することを特徴とする付記１０〜１２のいずれか１項に記載の化合物半導体装置の製造方法。
【０１３６】
（付記１４）前記段差は、側面の傾斜角が４５°以上９０°以下であることを特徴とする付記１０〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
【０１３７】
（付記１５）前記段差は、上面の幅が１μｍ以下であることを特徴とする付記１０〜１４のいずれか１項に記載の化合物半導体装置の製造方法。
【０１３８】
（付記１６）前記段差は、上面の幅と側面の高さとの比が２以下であることを特徴とする付記１０〜１５のいずれか１項に記載の化合物半導体装置の製造方法。
【０１３９】
（付記１７）最下の前記段差は、他の前記段差よりも、上面の幅が狭く形成されることを特徴とする付記１０〜１６のいずれか１項に記載の化合物半導体装置の製造方法。
【０１４０】
（付記１８）前記電子走行層は、最下の前記段差の部分に不純物が導入されることを特徴とする付記１０〜１６のいずれか１項に記載の化合物半導体装置の製造方法。
【０１４１】
（付記１９）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極と
を含み、
前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有することを特徴とする電源回路。
【０１４２】
（付記２０）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極と
を含み、
前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有することを特徴とする高周波増幅器。
【符号の説明】
【０１４３】
１，１２，２０ Ｓｉ基板
１ａ，２ａａ，２ｂａ，２ｃａ，１２ａ，１２ｂ，１２ｃ，１４ａａ，１４ｂａ，１４ｃａ，２１ｂａ，３１ａ 第１の段差
１ｂ，２ａｂ，２ｂｂ，２ｃｂ，１４ａｂ，１４ｂｂ，１４ｃｂ，２１ｂｂ，３１ｂ 第２の段差
１ｃ，２ａｃ，２ｂｃ，２ｃｃ，１４ａｃ，１４ｂｃ，１４ｃｃ，１６，２１ｂｃ，３１ｃ 第３の段差
１ｄ，２ａｄ，２ｂｄ，１７，２１ｂｄ，３１ｄ 溝状部分
１Ａ，２ｂＡ，２ｃＡ，１２Ａ，１４ａＡ，１４ｂＡ，２ｃＡ，１８，２１ｂＡ，３１Ａ 階段状構造
２，１４ 化合物半導体層
２ａ，１４ａ，２１ａ バッファ層
２ｂ，１４ｂ，２１ｂ，３１ 電子走行層
２ｃ，１４ｃ，２１ｃ，３２ 電子供給層
３ 素子分離構造
４ ソース電極
５ ドレイン電極
６ ゲート電極
７ 不純物領域
１０ａ，１０ｂ，１０ｃ，１３ａ，１３ｂ，１３ｃ，１５，２３ａ，２３ｂ，２３ｃ レジストパターン
１１ ゲート絶縁膜
２２，３３ ＧａＮ層
３０ａ，３０ｂ，３０ｃ 成長用マスク
３０ａａ，３０ｂａ 開口
４１ 一次側回路
４２ 二次側回路
４３ トランス
４４ 交流電源
４５ ブリッジ整流回路
４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅ，４７ａ，４７ｂ，４７ｃ スイッチング素子
５１ ディジタル・プレディストーション回路
５２ａ，５２ｂ ミキサー
５３ パワーアンプ
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極と
を含み、
前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有することを特徴とする化合物半導体装置。
【請求項２】
前記基板に前記段差が形成されており、
前記電子走行層は、前記基板の前記段差を反映して前記段差を有する形状に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記段差は、前記基板には形成されず、前記電子走行層に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
基板の上方に電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、
前記電子供給層の上方にソース電極、ドレイン電極及びゲート電極を形成する工程と
を含み、
前記電子走行層を、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有する形状に形成することを特徴とする化合物半導体装置の製造方法。
【請求項５】
前記基板に前記段差を形成し、
前記電子走行層を、前記基板の前記段差を反映して前記段差を有する形状に形成することを特徴とする請求項４に記載の化合物半導体装置の製造方法。
【請求項６】
前記電子走行層に前記段差を形成することを特徴とする請求項４に記載の化合物半導体装置の製造方法。
【請求項１】
基板と、
前記基板の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極と
を含み、
前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有することを特徴とする化合物半導体装置。
【請求項２】
前記基板に前記段差が形成されており、
前記電子走行層は、前記基板の前記段差を反映して前記段差を有する形状に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記段差は、前記基板には形成されず、前記電子走行層に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
基板の上方に電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、
前記電子供給層の上方にソース電極、ドレイン電極及びゲート電極を形成する工程と
を含み、
前記電子走行層を、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有する形状に形成することを特徴とする化合物半導体装置の製造方法。
【請求項５】
前記基板に前記段差を形成し、
前記電子走行層を、前記基板の前記段差を反映して前記段差を有する形状に形成することを特徴とする請求項４に記載の化合物半導体装置の製造方法。
【請求項６】
前記電子走行層に前記段差を形成することを特徴とする請求項４に記載の化合物半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２０１３−４２０９１（Ｐ２０１３−４２０９１Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７９８７６（Ｐ２０１１−１７９８７６）
【出願日】平成２３年８月１９日（２０１１．８．１９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１９日（２０１１．８．１９）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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