【課題】プラズマ酸化によりシリコン基板上に形成される酸化膜の金属汚染量を低減すること。
【解決手段】酸化膜の形成方法は、不活性ガスと、前記不活性ガスに対する混合割合が０よりも大きく且つ０．００７以下である酸化ガスと、を含む混合ガスからプラズマを生成する工程と、前記プラズマを用いてシリコン基板の表面に酸化膜を形成する工程と、を含む。 （もっと読む）

【課題】 短チャンネル効果が抑制され、メタルＳ／Ｄを有するＩｎＧａＡｓ−ＭＯＳＦＥＴの低消費電力化をはかり得る化合物半導体装置を製造する。
【解決手段】 ＩｎＧａＡｓをチャネルに用いた化合物半導体装置の製造方法であって、基板上のＩｎＧａＡｓ層１０上に、ゲート絶縁膜１１を介してゲート電極１２を形成した後、ゲート電極１２の両側に露出するＩｎＧａＡｓ層１０上に、厚さ５．５ｎｍ以下のＮｉ膜１４を形成する。次いで、２５０℃以下の温度で熱処理を施すことにより、Ｎｉ膜１４とＩｎＧａＡｓ層１０とを反応させて、ショットキー・ソース／ドレインとなるＮｉ−ＩｎＧａＡｓ合金層１５を形成する。 （もっと読む）

【課題】ｎチャネル型ＭＩＳＦＥＴのしきい値を調整する目的でＬａなどが導入された高誘電率膜を含むゲート絶縁膜と、その上部のメタルゲート電極との積層構造を有する半導体装置において、ゲート電極のゲート幅を縮小した際、基板側からメタルゲート電極の底面に酸化種が拡散してｎチャネル型ＭＩＳＦＥＴの仕事関数が上昇することを防ぐ。
【解決手段】ＨｆおよびＬｎ含有絶縁膜５ｂとその上部のメタルゲート電極である金属膜９との間に、酸化種の拡散を防ぐためにＡｌ含有膜８ｃを形成する。 （もっと読む）

【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板（１ａ，１ｂ）の活性領域（１ｃ，１ｄ）が素子分離絶縁膜（２，６ａ）で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極（８ａ，８ｂ）、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒとＰＴｒを有し、活性領域におけるゲート長方向が＜１００＞方向であり、素子分離絶縁膜としてＮＴｒにおけるソース・ドレイン領域の両端部に第１の引張応力膜６ａが形成され、ソース・ドレイン領域の両端部以外に第１の圧縮応力膜２が形成され、ＰＴｒの素子分離絶縁膜は第１の圧縮応力膜２が形成され、被覆応力膜としてＮＴｒに第２の引張応力膜が形成され、ＰＴｒに第２の圧縮応力膜が形成されている構成とする。 （もっと読む）

【課題】携帯電話などに使用されるハイパワーアンプの出力段は、多数のＬＤＭＯＳＦＥＴセルを集積し、通常、複数のＬＤＭＯＳＦＥＴを構成するＬＤＭＯＳＦＥＴ部を有する。このＬＤＭＯＳＦＥＴセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグが埋め込まれている。本願発明者らが、このポリシリコンプラグについて、検討したところによって、熱処理に起因してポリシリコンプラグの固相エピタキシャル成長により、ポリシリコンプラグが収縮し、それによってシリコン基板に歪が発生し、リーク不良等の原因となることが明らかとなった。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴを有する半導体集積回路装置において、半導体基板に埋め込まれたシリコン系導電プラグのボロン濃度が、固溶限界内に於いて、８．１ｘ１０^２０ａｔｏｍ/ｃｍ^３以上である。 （もっと読む）

【課題】窒化物半導体装置の、ソース・ドレイン間のオン抵抗を低減する。
【解決手段】ソース・ドレイン間を走行する窒化物半導体層と下地となる窒化物半導体層の間に、両窒化物半導体層より電子親和力が大きく、下地となる窒化物半導体よりも格子定数の大きい材料を形成する。その結果、ゲート電圧の印加によりゲート絶縁膜の下方に形成されるチャネルと、ゲート部以外で形成される二次元電子ガスを、深さ方向において近づけることができ、オン抵抗の低減が可能となる。 （もっと読む）

【課題】高性能なＩＩＩ−Ｖ族ＭＩＳＦＥＴの実現を可能にする、より効果的なＩＩＩ−Ｖ族化合物半導体表面のパッシベーション技術を提供する。
【解決手段】エピタキシャル成長により化合物半導体層をベース基板上に形成するステップと、前記化合物半導体層の表面をセレン化合物を含む洗浄液で洗浄するステップと、前記化合物半導体層の上に絶縁層を形成するステップと、を有する半導体基板の製造方法を提供する。前記セレン化合物として、セレン酸化物が挙げられる。前記セレン酸化物として、Ｈ_２ＳｅＯ_３が挙げられる。前記洗浄液が、水、アンモニアおよびエタノールからなる群から選択された１以上の物質をさらに含んでもよい。前記化合物半導体層の表面がＩｎ_ｘＧａ_１−ｘＡｓ（０≦ｘ≦１）からなる場合、前記絶縁層がＡｌ_２Ｏ_３からなるものであることが好ましく、Ａｌ_２Ｏ_３は、ＡＬＤ法により形成されることが好ましい。 （もっと読む）

【課題】 単純で容易な実装手段によりＭＯＳＦＥＴの閾値電圧を制御することが可能な半導体装置とその製造方法を提供する。
【解決手段】 一実施形態によれば、電界効果トランジスタは、ＳＴＩ（浅いトレンチ分離）を含んでいる半導体基板402と、ｐ−ＦＥＴ401及びｎ−ＦＥＴ403と、ｐ−ＦＥＴ401が形成される基板の窪み内のシリコン・ゲルマニウム層800と、ｎ−ＦＥＴ部上とシリコン・ゲルマニウム層上に設けられた、ハフニウム化合物とレアアース化合物を含むゲート誘電体414, 432と、ゲート誘電体414, 432上にそれぞれ配置された互いに同じ材料を含むゲート電極416, 434とを具備している。 （もっと読む）

【課題】絶縁破壊耐性に優れた化合物半導体積層構造を備えて基板の絶縁破壊の十分な抑止を実現し、ピンチオフ状態とする際にもリーク電流が極めて少ない信頼性の高い化合物半導体装置を実現する。
【解決手段】Ｓｉ基板１上に形成された化合物半導体積層構造２は、その厚みが１０μｍ以下であって、ＡｌＮからなる厚い第１のバッファ層を有しており、ＩＩＩ族元素（Ｇａ，Ａｌ）の総原子数のうち、Ａｌ原子の比率が５０％以上とされ、換言すれば、Ｖ族元素のＮとの化学結合（Ｇａ−Ｎ，Ａｌ−Ｎ）の総数のうち、Ａｌ−Ｎが５０％以上とされる。 （もっと読む）

【課題】高耐圧トランジスタ形成に適した半導体装置の新規な製造方法を提供する。
【解決手段】
半導体装置の製造方法は、シリコン基板に第１導電型第１領域と、第１領域に接する第２導電型第２領域を形成し、ゲート絶縁膜を形成し、第１領域と第２領域とに跨がるゲート電極を形成し、ゲート電極上から第２領域上に延在する絶縁膜を形成し、ゲート電極をマスクとし第２導電型不純物を注入してソース領域およびドレイン領域を形成し、ゲート電極および絶縁膜を覆って金属層を形成し熱処理を行って、ソース領域、ドレイン領域及びゲート電極にシリサイドを形成し、層間絶縁膜にソース領域、ドレイン領域、ゲート電極に達する第１、第２、第３コンタクトホール、及び絶縁膜に達する孔を形成し、第１〜第３コンタクトホール及び孔に導電材料を埋め込み、第１〜第３導電ビアと、孔の内部に配置された導電部材とを形成する。 （もっと読む）

【課題】高集積化することができる半導体装置、金属膜の製造方法及び半導体装置の製造方法を提供することである。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板に形成され、ヒ素を含むヒ素拡散層と、前記ヒ素拡散層上に形成された金属膜と、を備える。前記金属膜は、タングステン、チタン、ルテニウム、ハフニウム及びタンタルからなる群より選択された少なくとも１種の金属、並びにヒ素を含む。 （もっと読む）

【課題】ノーマリオフ型、すなわちエンハンスメント型トランジスタであるIII族窒化物ＨＥＭＴを提供する。
【解決手段】エンハンスメント型高電子移動度トランジスタ（ＨＥＭＴ）４００はIII−Ｖ族半導体４１２上に位置するIII−Ｖ族バリア層４１４を含むヘテロ接合４１６、およびIII−Ｖ族バリア層４１４上に形成され、Ｐ型III−Ｖ族ゲート層４５２を含むゲート構造４６２を具える。Ｐ型III−Ｖ族ゲート層４５２によりゲート構造４６２下での２次元電子ガス（２ＤＥＧ）の発生を防ぐ。エンハンスメント型ＨＥＭＴ４００を製造する方法は、基板４０２を設け、基板４０２にIII−Ｖ族半導体４１２を形成し、III−Ｖ族半導体４１２上にIII−Ｖ族バリア層４１４を形成し、III−Ｖ族バリア層４１４上にＰ型III−Ｖ族ゲート層４５２を含むゲート構造４６２を形成する。 （もっと読む）

【課題】抵抗性フィールドプレート部のレイアウトの自由度を高める技術を提供すること。
【解決手段】コーナー範囲に設けられている中間抵抗性フィールドプレート部３４は、カソード領域２８とアノード領域２３の間で往復を繰返して形成されている。直線範囲に設けられている中間抵抗性フィールドプレート部３４も、カソード領域２８とアノード領域２３の間で往復を繰返して形成されている。コーナ範囲に設けられている中間抵抗性フィールドプレート部３４と直線範囲に設けられている中間抵抗性フィールドプレート部３４は接していない。 （もっと読む）

【課題】 本発明はドライプラズマエッチングを用いた基板のエッチング方法に関する。
【解決手段】 ドライプラズマエッチングシステム内で誘電体層をシリコン及びポリシリコンに対して選択的な均一エッチングを行う方法及びシステムが記載されている。エッチング用化学は、たとえばCH₂F₂やCHF₃のようなフルオロハイドロカーボンを有する。高いエッチング選択性及び受容可能な均一性は、CH₂F₂の流速やドライプラズマエッチングシステムと結合する出力を含むプロセス条件を選択することによって実現されて良い。それにより、エッチングプラズマ中での活性エッチングラジカルとポリマー生成ラジカルとの適切なバランスがとられる。 （もっと読む）

【課題】 ノーマリーオフ型高電子移動度トランジスタを提供する。
【解決手段】 ノーマリーオフ型トランジスタは、ＩＩＩ−Ｖ半導体材料の第１の領域、第１の領域上のＩＩＩ−Ｖ半導体材料の第２の領域、第２の領域上のＩＩＩ−Ｖ半導体材料の第３の領域、および第３の領域の少なくとも１つの側壁に隣接するゲート電極を含む。第１の領域はトランジスタのチャネルを提供する。第２の領域は第１の領域のバンドギャップより大きなバンドギャップを有し、チャネル内に２Ｄ電子ガス（２ＤＥＧ）を引き起こす。第２の領域は第１の領域と第３の領域との間に挿入される。第３の領域は、トランジスタのゲートを提供し、トランジスタが正の閾値電圧を有するようにチャネル内の２ＤＥＧを空乏化するのに十分な厚さを有する。 （もっと読む）

【課題】ゲート電極とコンタクトとの間の短絡の発生を抑制する。
【解決手段】基板（２）に設けられた第１拡散領域（３）と、基板（２）に設けられた第２拡散領域（３）と、第１拡散領域（３）に接続された第１コンタクト（１１）と、第２拡散領域（３）に接続された第２コンタクト（１１）と、第１拡散領域（３）と第２拡散領域（３）の間に設けられたチャネル領域と、ゲート絶縁膜（６）を介してチャネル領域の上に設けられたゲート電極（５）とを具備する半導体装置を構成する。ゲート電極（５）は、第１コンタクト（１１）と第２コンタクト（１１）とに挟まれた第１領域（Ａ−Ａ’）と、第１領域と異なる第２領域（Ｂ−Ｂ’）とを備える。第１領域（Ａ−Ａ’）は、第１コンタクト側の第１側面と、第２コンタクト側の第２側面とを含む。第１側面は、第１コンタクトから離れる方向に傾斜する。第２側面は、第２コンタクトから離れる方向に傾斜する。 （もっと読む）

【課題】ＦＥＴデバイスにおける閾値電圧をより良く制御できるデバイスの提供。
【解決手段】基板１０１と、基板１０１の上のＳｉＧｅ層１０３と、ＳｉＧｅ層上の半導体層１０５と、基板、ＳｉＧｅ層及び半導体層に隣接した絶縁層１０９ａと、絶縁層に隣接した一対の第１のゲート構造体１１１と、絶縁層上の第２のゲート構造体１１３とを含む電界効果トランジスタ（ＦＥＴ）と、ＦＥＴを形成する方法である。絶縁層は、ＳｉＧｅ層の側面、並びに半導体層の上面、半導体層の下面及び導体層の側面に隣接していることが好ましい。ＳｉＧｅ層は、炭素を含むことが好ましい。一対の第１のゲート構造体が、第２のゲート構造体に対して実質的に横断方向にあることが好ましい。さらに、第１のゲート構造体の対は、絶縁層によりカプセル封入されることが好ましい。 （もっと読む）

【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極用溝１８の底部１８ｃから活性領域の一部が突き出すように形成されたフィン部１５と、ゲート電極用溝１８及びフィン部１５の表面を覆うゲート絶縁膜２１と、ゲート電極用溝１８の下部に埋め込まれ、ゲート絶縁膜２１を介してフィン部１５を跨ぐように形成されたゲート電極２２と、第１の不純物拡散領域２８と、第２の不純物拡散領域２９と、フィン部１５の表面に設けられた準位形成領域３０と、を備える半導体装置１０を選択する。 （もっと読む）

【課題】従来の半導体装置においては、シリコンエピタキシャル層に結晶欠陥が生じ易いという問題がある。
【解決手段】半導体装置１は、シリコン基板１０、歪み付与層２０、シリコン層３０、ＦＥＴ４０、および素子分離領域５０を備えている。シリコン基板１０上には、歪み付与層２０が設けられている。歪み付与層２０上には、シリコン層３０が設けられている。歪み付与層２０は、シリコン層３０中のＦＥＴ４０のチャネル部に格子歪みを生じさせる。シリコン層３０中には、ＦＥＴ４０が設けられている。ＦＥＴ４０は、ソース・ドレイン領域４２、ＳＤ ｅｘｔｅｎｓｉｏｎ領域４３、ゲート電極４４およびサイドウォール４６を含んでいる。ソース・ドレイン領域４２と上述の歪み付与層２０とは、互いに離間している。ＦＥＴ４０の周囲には、素子分離領域５０が設けられている。素子分離領域５０は、シリコン層３０を貫通して歪み付与層２０まで達している。 （もっと読む）

【課題】安定に動作する半導体装置を提供する。
【解決手段】本明細書に開示する半導体装置は、基板１１内に形成された第１導電型のウェル１３と、ウェル１３上にゲート絶縁膜１７を介して配置されるゲート電極１８と、ゲート電極１８を挟んで基板１１内に対向して配置される第２導電型のソース領域１５及びドレイン領域１６と、基板１１内にソース領域１５と隣接して配置され、ウェル１に電気的に接続される第１導電型のウェルタップ１９と、ウェル１３とウェルタップ１９とに接し、ウェル１３よりも不純物濃度が高く、第１導電型を有するポケット領域２０と、を備える。 （もっと読む）