半導体装置
【課題】長さ方向がゲート長方向と平行なトレンチに形成されたゲート電極を有し、単位平面積当たり大きなゲート幅を有する高駆動能力横型のＭＯＳトランジスタの駆動能力を、平面的な素子面積を増加させずに向上させる半導体装置を提供する。
【解決手段】半導体基板の表面に長さ方向がゲート長方向と平行なトレンチが形成された第１トレンチ領域０１３と、前記第１トレンチ領域の凹部底面と同一平面に前記第１トレンチ領域の長さ方向の両端に接して設けられた第２トレンチ領域０１４および第３トレンチ領域０１５と、トレンチ領域に形成された第２導電型のウェル領域００５と、前記第１トレンチ領域に設けられたゲート絶縁膜００４と、前記ゲート絶縁膜上に接して設けられたゲート電極００３と、前記第１トレンチと前記第２トレンチ領域と前記第３トレンチ領域に前記ウェル領域より浅く設けられた第１導電型のソース領域とドレイン領域を有する半導体装置。
【解決手段】半導体基板の表面に長さ方向がゲート長方向と平行なトレンチが形成された第１トレンチ領域０１３と、前記第１トレンチ領域の凹部底面と同一平面に前記第１トレンチ領域の長さ方向の両端に接して設けられた第２トレンチ領域０１４および第３トレンチ領域０１５と、トレンチ領域に形成された第２導電型のウェル領域００５と、前記第１トレンチ領域に設けられたゲート絶縁膜００４と、前記ゲート絶縁膜上に接して設けられたゲート電極００３と、前記第１トレンチと前記第２トレンチ領域と前記第３トレンチ領域に前記ウェル領域より浅く設けられた第１導電型のソース領域とドレイン領域を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高駆動能力が要求される横型のＭＯＳトランジスタを含む半導体装置に関わる。
【背景技術】
【０００２】
時代とともにＭＯＳトランジスタは進歩する微細加工技術を駆使することにより、ＭＯＳトランジスタの能力を下げずにより小さく作成できるようになった。高駆動能力が必要とされる半導体素子においてもその流れは例外ではなく、高駆動能力を実現するために微細加工技術を駆使することにより単位平面積当たりのオン抵抗の低減が図られてきた。しかしながら、半導体素子を微細化することによって生じる耐圧の低下は、微細加工による更なる駆動能力の向上に歯止めをかけていることも事実である。この微細化と耐圧のトレードオフを打破するために、これまでさまざまな構造の半導体素子が提案されており、現在主流の半導体素子である高耐圧かつ高駆動能力を有するパワーＭＯＳトランジスタを例にすると、トレンチゲートＭＯＳトランジスタがあげられる。前記トレンチゲートＭＯＳトランジスタは高耐圧かつ高駆動能力を有するＭＯＳトランジスタの中でも最も集積度の高いものでる。しかしながら、前記トレンチゲートＭＯＳトランジスタは基板の深さ方向に電流を流す縦型ＭＯＳ構造であり、素子単体としては非常に優れた性能を有しているが、ＩＣとのオンチップ化には不利である。ＩＣとのオンチップ化を考慮すると、やはり従来の横型ＭＯＳ構造を選ばざるを得ない。
【０００３】
従来、横型ＭＯＳ構造のＭＯＳトランジスタの耐圧を低下させずに更に単位面積当たりのオン抵抗を低減する方法として、ゲート部を凸部と凹部を有するトレンチ構造にすることによってゲート幅を稼ぐ横型トレンチゲート型トランジスタが考案されている（例えば、特許文献１参照）。この従来技術の概念図を図２に示す。ここで、図２（ａ）は前記ＭＯＳトランジスタの平面図、図２（ｂ）は（ａ）の線分２Ａ−２Ａ’に沿った断面図、図２（ｃ）は（ａ）の線分２Ｂ−２Ｂ’に沿った断面図、図２（ｄ）は（ａ）の線分２Ｃ−２Ｃ’に沿った断面図である。ここで図２（ａ）において図を見易くするためトレンチ外部のゲート電極００３とゲート絶縁膜００４は透明にしてある。太線はゲート電極００３のエッジを示している。この発明はゲート電極００３をトレンチ構造にすることにより横型ＭＯＳ構造の単位平面積当たりのゲート幅を拡げオン抵抗を低減する発明である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許３４０５６８１号公報 （第１１頁、図２）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記の発明にも２つの課題がある。
（１）１つ目の課題を示す。図３は図２のソース領域００１もしくはドレイン領域００２のみを取出した鳥瞰図である。ここでゲート酸化膜００４とゲート電極００３は図示していない。図３のソース領域００１もしくはドレイン領域００２において、点線で表したトレンチ壁に接した極表面の色の濃い部分がチャネル部と接する部分０２０である。このチャネル部と接する部分０２０はトレンチ壁に接触しているソース領域００１もしくはドレイン領域００２の極表面全てに存在する。つまり、図２の構造においてソース領域００１もしくはドレイン領域００２と前記チャネル部の接触面積は寸法ｄ1、ｗ1、ｌ2の長さによって決定される。前記接触面積が小さい場合、その部分が図４（ｄ）の電流０１９が示すようにボトルネックとなり（電流密度がソース領域及びドレイン領域で密となり）、オン抵抗低減を阻害する。前記接触面積を大きくするには寸法ｄ1、ｗ1、ｌ2の長さを長く取ればよい。まず、寸法ｄ1について考えると、ソース領域及びドレイン領域を通常のイオン注入によって形成した場合のソース領域００１及びドレイン領域００２の深さである寸法ｄ1は一般に数千Aと浅く、深くするには限界がある。前記トレンチの凸部幅を変えずに前記トレンチの凹部幅である寸法ｗ1を長くすると、単位平面積あたりの前記トレンチ数が減少し垂直な接触面積が減少することとなり、ゲート幅が短くなるため寸法ｗ1を長くすることができない。
【０００６】
ソース領域及００１又はドレイン領域００２と前記トレンチとのオーバーラップ長であるｌ2を長くする方法に関しては、ゲート長を変化させずにｌ2を長くした場合、その分の面積が増大してしまうことは言うまでも無い。さらに、ソース領域００１及びドレイン領域００２がゲート電極００３を利用したセルフアラインによって形成されるとすると、ｌ2を長くするためには、ｌ1を短くするか、ソース領域００１及びドレイン領域００２の不純物が拡散される長さを長くする方法が考えられるが、ｌ1を短くするには限界があるため、結局不純物拡散によってｌ2を長くする方法しかない。しかしながら、この方法もまた、長さに限界があることは言うまでも無く、また、過度の不純物拡散によって生じるソース領域００１又はドレイン領域００２の低濃度化などのリスクもあり、現実的には困難である。つまり、従来技術ではＭＯＳトランジスタの前記オン抵抗を小さくするために、素子平面積を変えず前記接触面積を増加させることは難しい。
（２）２つ目の課題は、トレンチ深さに限界があることである。トレンチ深さを深くすることで単位平面積あたりのゲート幅を更に増加させる事が可能であるが、それはウェル領域００５内に限った話で、一般的方法で作成するウェル領域００５の深さには限界があるため、ウェル領域００５の深さ以上にトレンチを深くすることはできない。仮にウェル領域００５の深さ以上にトレンチを深くすると、基板に電流が漏れてしまう。
【０００７】
本発明は、上記の２つの課題を解決し、長さ方向がゲート長方向と平行なトレンチに形成されたゲート電極を有し、単位平面積当たり大きなゲート幅を有する高駆動能力横型のＭＯＳトランジスタの駆動能力を、平面的な素子面積を増加させずに、低オン抵抗の高駆動能力横型のＭＯＳトランジスタを実現する。
【課題を解決するための手段】
【０００８】
課題を解決するために、
半導体基板と、
前記半導体基板の表面のトランジスタとなる領域に形成された、前記トランジスタのチャネル方向と平行に配置された、底面、側面、および上面をそれぞれ有する凹の領域と凸の領域とが連続してなるトレンチ領域と、
前記トランジスタとなる領域に前記トレンチ領域よりも前記半導体基板の表面からみて深く形成された第２導電型のウェル領域と、
前記トレンチ領域の両端部分を除いてその表面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に接して設けられたゲート電極と、
前記トレンチ領域のうちで前記ゲート電極が覆っていない領域に前記ゲート電極を挟んで配置された、前記ウェル領域より浅く設けられた第１導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域にそれぞれ形成された電極膜と、
を有し、
前記凸の領域は前記ソース領域およびドレイン領域のそれぞれにおいて前記チャネル方向とは垂直な方向の端面を有し、
前記凹の領域は前記ソース領域およびドレイン領域のそれぞれにおいて前記端面を境として一緒になり単一の凹の領域を形成し、
前記ソース領域およびドレイン領域は、それぞれ前記トレンチ領域の前記底面、側面、および上面に連続して途切れることなく設けられ
前記電極膜は、トレンチ領域に設けられた前記ソース領域およびドレイン領域の前記底面、側面、および上面を覆って設けられるとともに前記単一の凹の領域を満たしており、前記ゲート電極とは前記ゲート電極の前記ソース領域およびドレイン領域に対向する側面に配置された絶縁膜によって電気的に分離されている半導体装置とした。
さらに、前記トレンチ領域において、前記側面および前記上面からなる凸の領域は、前記トランジスタの動作時に内部まですべて空乏化する前記チャネル方向と垂直な方向の長さである幅を有する請求項１記載の半導体装置とした。
【発明の効果】
【０００９】
本発明によれば、ゲート電極にトレンチが形成されたＭＯＳトランジスタにおいて、トランジスタのチャネル部の１終端の全面がソース領域と、前記チャネル部の他端の全面がドレイン領域と十分に接触しているので、前記接触面積が大きくなり、トランジスタのオン抵抗が低減する。
更に、本発明によれば、ＤＤＤやＬＤＭＯＳなどの構造を採用するといった従来技術との併合が可能であるため、容易に耐圧の向上が図れる。
【００１０】
更に、本発明によれば、第１トレンチ領域の凸部の幅を１０００A程度にすることによって、ＭＯＳがオン状態になる際に凸部内部が全て空乏化し、サブスレッショルド特性が向上する。したがってソース・ドレイン間のリークが減少し、閾値を下げることが可能となり、結果的に更に駆動能力を向上させることが可能となる。
更に、本発明によれば、ツインウェル技術を利用することにより、１チップで高駆動能力を有するＣＭＯＳ構造を作成することも、ＩＣ混載も容易に可能となる。
【００１１】
更に、本発明によれば、トレンチ形成直後に多方向からの斜めイオン注入によってウェル領域を形成するため、ウェル領域は凹部底面よりも深く形成される。従って、トレンチ形状を作成する前にウェル領域を作る手法よりトレンチ深さを深くすることができ、単位平面積あたりのゲート幅を増加させることが可能となる。
更に、本発明によれば、トレンチ形成直後に多方向からの斜めイオン注入によってソース領域およびドレイン領域を形成するため、ウェル領域は凹部底面よりも深く形成される。従って、トレンチ形状を作成する前にソース領域およびドレイン領域を作る手法よりトレンチ深さを深くすることができ、チャネルとの接触面積が増加しトランジスタのオン抵抗が低減する。
更に、本発明によれば、半導体基板表面とエピタキシャル膜間にイオン注入によって作成された第２導電型半導体領域と、前記エピタキシャル膜にトレンチ構造を作成した後に斜めイオン注入によって作成された第２導電型半導体領域を、熱拡散によって繋げることにより、更にウェルを深くすることが可能となる。したがって、更に凹部底部を深くすることができ、単位平面あたりのゲート幅を更に増加させることが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例基本構造を示す図である。（ａ）は平面図、（ｂ）は図１（ａ）の線分１Ａ−１Ａ’の断面図、（ｃ）は図１（ａ）の線分１Ａ−１Ａ’および線分１Ｂ−１Ｂ’を切断した状態の鳥瞰図である。
【図２】従来の実施例を示す図である。（ａ）は平面図、（ｂ）は図２（ａ）の線分２Ａ−２Ａ’の断面図、（ｃ）は図２（ａ）の線分２Ｂ−２Ｂ’の断面図であり、矢印は電流を示す。（ｄ）は図２（ａ）の線分２Ｃ−２Ｃ’の断面図であり、矢印は電流を示す。
【図３】図２のソース領域００１もしくはドレイン領域００２の鳥瞰図である。
【図４】本発明の製造工程を示した鳥瞰図である。
【図５】ＤＤＤ構造を有する本発明実施例の鳥瞰図である。
【図６】ＬＤＭＯＳ構造を有する本発明実施例の鳥瞰図である。
【図７】トレンチ深さが比較的浅い場合の断面図である。（ａ）は多方向斜めイオン注入直後の断面図、（ｂ）は他方高斜めイオン注入後、イオンを熱拡散した断面図である。
【図８】トレンチ深さが深くイオン注入角度θが大きい場合の断面図である。（ａ）は多方向斜めイオン注入直後の断面図、（ｂ）は他方高斜めイオン注入後、イオンを熱拡散した断面図である。
【図９】トレンチ深さが深くイオン注入角度θが小さいイオン注入直後の断面図である。
【図１０】エピタキシャル技術と斜めイオン注入法を用いたウェルの作成法である。（ａ）は半導体基板表面にイオン注入を施した断面図、（ｂ）は図１０（ａ）の基板表面にエピタキシャル成長によって半導体膜を形成した断面図、（ｃ）は図１０（ｂ）にトレンチ構造を形成した断面図、（ｄ）は図１０（ｃ）に多方向斜めイオン注入を施した断面図、（ｅ）は図１０（ｄ）に熱拡散を施した断面図である。
【発明を実施するための形態】
【００１３】
以下では図面を用いて実施例を詳細に説明する。
【実施例１】
【００１４】
図１は本発明の代表的な実施例である。ここで、図１（ａ）は平面図、図１（ｂ）は（ａ）の線分１Ａ−１Ａ’に沿った断面図、図１（ｃ）は（ａ）の線分１Ａ−１Ａ’および線分２Ｂ−２Ｂ’に沿って切断した時の鳥瞰図である。ここで図１（ａ）において、図を見易くするためトレンチ外部のゲート電極００３とゲート絶縁膜００４は透明にしてある。太線はゲート電極００３のエッジを示している。また、図１（ｃ）はソース領域００１から見た図であるが、線分１Ａ−１Ａ’を中心に左右対称の構造であるため、ドレイン領域００２からみた図も図１（ｃ）と同じ図となる。なお、本発明の実施例の説明では、理解しやすくするために、左右対称としたが、左右対称は本発明を実施するのに必要となる事項ではない。
【００１５】
以下に、製造工程に従い図１に示したＭＯＳトランジスタの構造及び製造方法を説明する。図４は図１に示すＭＯＳトランジスタの製造工程を図１（ｃ）と同じ見方で描いたもので、ドレイン領域００２は、ソース領域００１と同構造として省略している。
【００１６】
まず初めに第１導電型例えばＮ型もしくは第２導電型例えばＰ型の半導体基板００６の表面を図４（ａ）に示すようにエッチングし凹部底面００８を有する第１トレンチ領域０１３と、第２トレンチ領域０１４及び第３トレンチ領域０１５を作成する。その後、多方向から斜めイオン注入および不純物拡散を行い、トランジスタのチャネルを形成する第２導電型例えばＰ型のウェル領域００５を第１トレンチ領域０１３、第２トレンチ領域０１４及び第３トレンチ領域０１５に形成する。ここでウェル領域００５を作成する為のイオン注入は、図７（ａ）に示すように前記トレンチ領域作成直後に多方向からの斜めイオン注入によって行われる。左右の斜めイオン注入０１７によってトレンチ側面とトレンチ上面にイオンが注入され、図示していない手前と奥からの斜めイオン注入によってトレンチ上面と底面にイオンが注入される。その後の熱拡散によって図７（ｂ）に示すようにトレンチ底部より深くなるようにウェル領域００５を形成する。ウェル領域００５を作成した後にトレンチ領域を作成する手法よりも確実にトレンチを深く形成することができるので、単位面積あたりのゲート幅を増加させることが可能となり、前述の課題の一つが解決できる。
【００１７】
ただし、上記の方法でもトレンチ深さに限界はある。斜めイオン注入の角度θを変えずに単純にトレンチ深さを深くすると、図８（ａ）に示すようにトレンチ底部領域のトレンチ側面にイオンが注入されない部分が生じ、熱拡散をしても図８（ｂ）に示すようにウェル領域００５がトレンチ全体を囲まなくなる。一方、トレンチ底部領域のトレンチ側面にイオンが注入されるように斜めイオン注入角度θを小さくすると、図９に示すようにトレンチ側面にイオンが十分に注入されず熱拡散後のウェルのイオン濃度プロファイルが一定でなくなる。
【００１８】
しかし、前記斜めイオン注入とエピタキシャル技術を組み合わせることで、トレンチ深さを上記限界以上に深くすることが可能となる。図１０（ａ）のように、半導体基板００６の表面にイオン注入を施し、その後図１０（ｂ）のようにエピタキシャル成長により半導体膜を堆積させる。その後図１０（ｃ）のようにトレンチ構造を作成し、図１０（ｄ）のように多方向からによる斜めイオン注入を行う。エピタキシャル層と半導体基板間にイオン注入層が存在する為、熱拡散を施すことにより図１０（ｅ）に示すようにトレンチ全体を囲むウェルを形成することが可能となる。この手法を用いれば、さらにトレンチ深さを深くすることが可能となり、更に単位面積あたりのゲート幅を増加させることが可能となる。
【００１９】
次に、図４（ｂ）に示すように、基板表面を熱酸化し、ゲート絶縁膜００４を形成し、その上からゲート電極００３を形成する例えばポリシリコン膜を堆積させ、図４（ｃ）に示すようなゲート電極００３を残し選択的にエッチングをする。
【００２０】
次に、イオン注入および不純物拡散を行い、ゲート電極００３を利用しセルフアラインによって、ゲート電極に覆われていない第１トレンチと第２トレンチ領域と第３トレンチ領域に第１導電型例えばＮ型のソース領域００１とドレイン領域００２を図４（ｄ）に示すような構造に作成する。ここで、多方向からの斜めイオン注入をすることで、凸部００７と凹部００８部を含む凹凸構造表面全体にソース領域００１とドレイン領域００２を形成するため、ゲート電極００５下のトランジスタのチャネル部の両終端全面がソース領域００１と直接接続するので、前記チャネル部とソース領域００１及びドレイン領域００２と接触面積が大きく、接触抵抗が低減され前述のもう一つの課題が解決できる。
【００２１】
次に、図４（ｅ）に示すように、前記半導体基板の表面全体を覆うように絶縁膜００９を堆積させた後、ソース領域００１及びドレイン領域００２上の絶縁膜００９の一部をエッチングし、ソース領域００１とドレイン領域００２の一部を露出させる。
次に、図４（ｆ）に示すように、前記半導体基板の表面全体を覆うように電極膜を堆積させた後、ソース領域００１及びドレイン領域００２電気的に接続する電極膜０１０を残し、他の前記電極膜をエッチングで除去する。
【００２２】
最後に、図４（ｆ）に示す構造表面に図示していないパッシベーション膜を形成し、低オン抵抗の高駆動能力横型のＭＯＳトランジスタが完成する。
【００２３】
前記ＭＯＳトランジスタの作成条件や前記ＭＯＳトランジスタの素子動作条件にもよるが、第１トレンチ領域の凸部の幅を１０００A程度にすることによって、ＭＯＳがオン状態になる際に凸部内部が全て空乏化し、サブスレッショルド特性が向上する。したがってソース・ドレイン間のリークが減少し、閾値を下げることが可能となり、結果的に更に駆動能力を向上させることが可能となる。以上が、本発明の基本構造及び基本製造法である。
【００２４】
以上、本発明実施例を所謂プレーナＭＯＳトランジスタを用いて説明した。一方、前記プレーナ型ＭＯＳにおいて、耐圧向上のため、さまざまな構造が存在する。本発明に関しても同様に、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造のものや、ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳ）構造などの従来技術を本発明に利用すると、容易に耐圧向上が図れる。以下ではこれらについて説明する。
【実施例２】
【００２５】
図５は、ＤＤＤ構造を有する本発明実施例である。本実施例２が実施例１と異なるのは、ソース領域００１とドレイン領域００２を形成する前に、第３トレンチ領域０１５のみ開口して、後工程で形成されるドレイン領域００２を包含する低濃度拡散領域０１１を形成することである。これにより、高耐圧かつ低オン抵抗の高駆動能力ＭＯＳトランジスタが完成する。
【実施例３】
【００２６】
図６は、ＬＤＭＯＳ構造を有する本発明実施例である。本実施例３が実施例１と異なるのは、ソース領域００１とドレイン領域００２を形成する前に、第２トレンチ領域１４のみ開口して、後工程で形成されるドレイン領域００２を包含せずソース領域００１を包含するボディ領域０１２を形成することである。これにより、高耐圧かつ低オン抵抗の高駆動能力ＭＯＳトランジスタが完成する。
【００２７】
以上が、第１導電型をＮ型として、第２導電型をＰ型としたＮＭＯＳトランジスタ構造の本発明実施例である。本発明実施例の構造を利用することにより、一般的なプレーナ型ＭＯＳトランジスタと同等の耐圧を維持したまま、単位平面積あたりの駆動能力を向上させることが可能となり、ウェル領域００５の深さを気にせずに凹部底面００８を深くすることできるので、更に駆動能力を向上させることが可能となる。また、凸部上面との凹部底面のギャップを大きくすることにより自動的にソース領域００１及びドレイン領域００２とウェル領域との接触抵抗も下がるため、効率よく単位平面積あたりの駆動能力を向上させることができる。上記の実施例において、導電型を反転することによってＰＭＯＳトランジスタ構造も同様に作成することができることは言うまでも無い。また、ＰＭＯＳトランジスタを形成するＮウェル領域とＮＭＯＳトランジスタを形成するＰウェル領域を形成するツインウェル手法を用いれば、１チップで高駆動能力を有するＣＭＯＳ構造を作成することも容易に可能となる。
【００２８】
さらに、本発明は上記の実施形態に限定されるものではなく、本発明はその要旨を逸脱しない範囲で変形して実施できる。
【符号の説明】
【００２９】
００１ ソース領域
００２ ドレイン領域
００３ ゲート電極
００４ ゲート絶縁膜
００５ ウェル領域
００６ 半導体基板
００７ 凸部
００８ 凹部
００９ 絶縁膜
０１０ 電極膜
０１１ 低濃度拡散領域
０１２ ボディ領域
０１３ 第１トレンチ領域
０１４ 第２トレンチ領域
０１５ 第３トレンチ領域
０１６ イオン注入されたイオン
０１７ イオン注入の方向
０１８ エピタキシャル成長による半導体膜
０１９ 電流
０２０ チャネル部と接している部分
【技術分野】
【０００１】
本発明は、高駆動能力が要求される横型のＭＯＳトランジスタを含む半導体装置に関わる。
【背景技術】
【０００２】
時代とともにＭＯＳトランジスタは進歩する微細加工技術を駆使することにより、ＭＯＳトランジスタの能力を下げずにより小さく作成できるようになった。高駆動能力が必要とされる半導体素子においてもその流れは例外ではなく、高駆動能力を実現するために微細加工技術を駆使することにより単位平面積当たりのオン抵抗の低減が図られてきた。しかしながら、半導体素子を微細化することによって生じる耐圧の低下は、微細加工による更なる駆動能力の向上に歯止めをかけていることも事実である。この微細化と耐圧のトレードオフを打破するために、これまでさまざまな構造の半導体素子が提案されており、現在主流の半導体素子である高耐圧かつ高駆動能力を有するパワーＭＯＳトランジスタを例にすると、トレンチゲートＭＯＳトランジスタがあげられる。前記トレンチゲートＭＯＳトランジスタは高耐圧かつ高駆動能力を有するＭＯＳトランジスタの中でも最も集積度の高いものでる。しかしながら、前記トレンチゲートＭＯＳトランジスタは基板の深さ方向に電流を流す縦型ＭＯＳ構造であり、素子単体としては非常に優れた性能を有しているが、ＩＣとのオンチップ化には不利である。ＩＣとのオンチップ化を考慮すると、やはり従来の横型ＭＯＳ構造を選ばざるを得ない。
【０００３】
従来、横型ＭＯＳ構造のＭＯＳトランジスタの耐圧を低下させずに更に単位面積当たりのオン抵抗を低減する方法として、ゲート部を凸部と凹部を有するトレンチ構造にすることによってゲート幅を稼ぐ横型トレンチゲート型トランジスタが考案されている（例えば、特許文献１参照）。この従来技術の概念図を図２に示す。ここで、図２（ａ）は前記ＭＯＳトランジスタの平面図、図２（ｂ）は（ａ）の線分２Ａ−２Ａ’に沿った断面図、図２（ｃ）は（ａ）の線分２Ｂ−２Ｂ’に沿った断面図、図２（ｄ）は（ａ）の線分２Ｃ−２Ｃ’に沿った断面図である。ここで図２（ａ）において図を見易くするためトレンチ外部のゲート電極００３とゲート絶縁膜００４は透明にしてある。太線はゲート電極００３のエッジを示している。この発明はゲート電極００３をトレンチ構造にすることにより横型ＭＯＳ構造の単位平面積当たりのゲート幅を拡げオン抵抗を低減する発明である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許３４０５６８１号公報 （第１１頁、図２）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記の発明にも２つの課題がある。
（１）１つ目の課題を示す。図３は図２のソース領域００１もしくはドレイン領域００２のみを取出した鳥瞰図である。ここでゲート酸化膜００４とゲート電極００３は図示していない。図３のソース領域００１もしくはドレイン領域００２において、点線で表したトレンチ壁に接した極表面の色の濃い部分がチャネル部と接する部分０２０である。このチャネル部と接する部分０２０はトレンチ壁に接触しているソース領域００１もしくはドレイン領域００２の極表面全てに存在する。つまり、図２の構造においてソース領域００１もしくはドレイン領域００２と前記チャネル部の接触面積は寸法ｄ1、ｗ1、ｌ2の長さによって決定される。前記接触面積が小さい場合、その部分が図４（ｄ）の電流０１９が示すようにボトルネックとなり（電流密度がソース領域及びドレイン領域で密となり）、オン抵抗低減を阻害する。前記接触面積を大きくするには寸法ｄ1、ｗ1、ｌ2の長さを長く取ればよい。まず、寸法ｄ1について考えると、ソース領域及びドレイン領域を通常のイオン注入によって形成した場合のソース領域００１及びドレイン領域００２の深さである寸法ｄ1は一般に数千Aと浅く、深くするには限界がある。前記トレンチの凸部幅を変えずに前記トレンチの凹部幅である寸法ｗ1を長くすると、単位平面積あたりの前記トレンチ数が減少し垂直な接触面積が減少することとなり、ゲート幅が短くなるため寸法ｗ1を長くすることができない。
【０００６】
ソース領域及００１又はドレイン領域００２と前記トレンチとのオーバーラップ長であるｌ2を長くする方法に関しては、ゲート長を変化させずにｌ2を長くした場合、その分の面積が増大してしまうことは言うまでも無い。さらに、ソース領域００１及びドレイン領域００２がゲート電極００３を利用したセルフアラインによって形成されるとすると、ｌ2を長くするためには、ｌ1を短くするか、ソース領域００１及びドレイン領域００２の不純物が拡散される長さを長くする方法が考えられるが、ｌ1を短くするには限界があるため、結局不純物拡散によってｌ2を長くする方法しかない。しかしながら、この方法もまた、長さに限界があることは言うまでも無く、また、過度の不純物拡散によって生じるソース領域００１又はドレイン領域００２の低濃度化などのリスクもあり、現実的には困難である。つまり、従来技術ではＭＯＳトランジスタの前記オン抵抗を小さくするために、素子平面積を変えず前記接触面積を増加させることは難しい。
（２）２つ目の課題は、トレンチ深さに限界があることである。トレンチ深さを深くすることで単位平面積あたりのゲート幅を更に増加させる事が可能であるが、それはウェル領域００５内に限った話で、一般的方法で作成するウェル領域００５の深さには限界があるため、ウェル領域００５の深さ以上にトレンチを深くすることはできない。仮にウェル領域００５の深さ以上にトレンチを深くすると、基板に電流が漏れてしまう。
【０００７】
本発明は、上記の２つの課題を解決し、長さ方向がゲート長方向と平行なトレンチに形成されたゲート電極を有し、単位平面積当たり大きなゲート幅を有する高駆動能力横型のＭＯＳトランジスタの駆動能力を、平面的な素子面積を増加させずに、低オン抵抗の高駆動能力横型のＭＯＳトランジスタを実現する。
【課題を解決するための手段】
【０００８】
課題を解決するために、
半導体基板と、
前記半導体基板の表面のトランジスタとなる領域に形成された、前記トランジスタのチャネル方向と平行に配置された、底面、側面、および上面をそれぞれ有する凹の領域と凸の領域とが連続してなるトレンチ領域と、
前記トランジスタとなる領域に前記トレンチ領域よりも前記半導体基板の表面からみて深く形成された第２導電型のウェル領域と、
前記トレンチ領域の両端部分を除いてその表面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に接して設けられたゲート電極と、
前記トレンチ領域のうちで前記ゲート電極が覆っていない領域に前記ゲート電極を挟んで配置された、前記ウェル領域より浅く設けられた第１導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域にそれぞれ形成された電極膜と、
を有し、
前記凸の領域は前記ソース領域およびドレイン領域のそれぞれにおいて前記チャネル方向とは垂直な方向の端面を有し、
前記凹の領域は前記ソース領域およびドレイン領域のそれぞれにおいて前記端面を境として一緒になり単一の凹の領域を形成し、
前記ソース領域およびドレイン領域は、それぞれ前記トレンチ領域の前記底面、側面、および上面に連続して途切れることなく設けられ
前記電極膜は、トレンチ領域に設けられた前記ソース領域およびドレイン領域の前記底面、側面、および上面を覆って設けられるとともに前記単一の凹の領域を満たしており、前記ゲート電極とは前記ゲート電極の前記ソース領域およびドレイン領域に対向する側面に配置された絶縁膜によって電気的に分離されている半導体装置とした。
さらに、前記トレンチ領域において、前記側面および前記上面からなる凸の領域は、前記トランジスタの動作時に内部まですべて空乏化する前記チャネル方向と垂直な方向の長さである幅を有する請求項１記載の半導体装置とした。
【発明の効果】
【０００９】
本発明によれば、ゲート電極にトレンチが形成されたＭＯＳトランジスタにおいて、トランジスタのチャネル部の１終端の全面がソース領域と、前記チャネル部の他端の全面がドレイン領域と十分に接触しているので、前記接触面積が大きくなり、トランジスタのオン抵抗が低減する。
更に、本発明によれば、ＤＤＤやＬＤＭＯＳなどの構造を採用するといった従来技術との併合が可能であるため、容易に耐圧の向上が図れる。
【００１０】
更に、本発明によれば、第１トレンチ領域の凸部の幅を１０００A程度にすることによって、ＭＯＳがオン状態になる際に凸部内部が全て空乏化し、サブスレッショルド特性が向上する。したがってソース・ドレイン間のリークが減少し、閾値を下げることが可能となり、結果的に更に駆動能力を向上させることが可能となる。
更に、本発明によれば、ツインウェル技術を利用することにより、１チップで高駆動能力を有するＣＭＯＳ構造を作成することも、ＩＣ混載も容易に可能となる。
【００１１】
更に、本発明によれば、トレンチ形成直後に多方向からの斜めイオン注入によってウェル領域を形成するため、ウェル領域は凹部底面よりも深く形成される。従って、トレンチ形状を作成する前にウェル領域を作る手法よりトレンチ深さを深くすることができ、単位平面積あたりのゲート幅を増加させることが可能となる。
更に、本発明によれば、トレンチ形成直後に多方向からの斜めイオン注入によってソース領域およびドレイン領域を形成するため、ウェル領域は凹部底面よりも深く形成される。従って、トレンチ形状を作成する前にソース領域およびドレイン領域を作る手法よりトレンチ深さを深くすることができ、チャネルとの接触面積が増加しトランジスタのオン抵抗が低減する。
更に、本発明によれば、半導体基板表面とエピタキシャル膜間にイオン注入によって作成された第２導電型半導体領域と、前記エピタキシャル膜にトレンチ構造を作成した後に斜めイオン注入によって作成された第２導電型半導体領域を、熱拡散によって繋げることにより、更にウェルを深くすることが可能となる。したがって、更に凹部底部を深くすることができ、単位平面あたりのゲート幅を更に増加させることが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例基本構造を示す図である。（ａ）は平面図、（ｂ）は図１（ａ）の線分１Ａ−１Ａ’の断面図、（ｃ）は図１（ａ）の線分１Ａ−１Ａ’および線分１Ｂ−１Ｂ’を切断した状態の鳥瞰図である。
【図２】従来の実施例を示す図である。（ａ）は平面図、（ｂ）は図２（ａ）の線分２Ａ−２Ａ’の断面図、（ｃ）は図２（ａ）の線分２Ｂ−２Ｂ’の断面図であり、矢印は電流を示す。（ｄ）は図２（ａ）の線分２Ｃ−２Ｃ’の断面図であり、矢印は電流を示す。
【図３】図２のソース領域００１もしくはドレイン領域００２の鳥瞰図である。
【図４】本発明の製造工程を示した鳥瞰図である。
【図５】ＤＤＤ構造を有する本発明実施例の鳥瞰図である。
【図６】ＬＤＭＯＳ構造を有する本発明実施例の鳥瞰図である。
【図７】トレンチ深さが比較的浅い場合の断面図である。（ａ）は多方向斜めイオン注入直後の断面図、（ｂ）は他方高斜めイオン注入後、イオンを熱拡散した断面図である。
【図８】トレンチ深さが深くイオン注入角度θが大きい場合の断面図である。（ａ）は多方向斜めイオン注入直後の断面図、（ｂ）は他方高斜めイオン注入後、イオンを熱拡散した断面図である。
【図９】トレンチ深さが深くイオン注入角度θが小さいイオン注入直後の断面図である。
【図１０】エピタキシャル技術と斜めイオン注入法を用いたウェルの作成法である。（ａ）は半導体基板表面にイオン注入を施した断面図、（ｂ）は図１０（ａ）の基板表面にエピタキシャル成長によって半導体膜を形成した断面図、（ｃ）は図１０（ｂ）にトレンチ構造を形成した断面図、（ｄ）は図１０（ｃ）に多方向斜めイオン注入を施した断面図、（ｅ）は図１０（ｄ）に熱拡散を施した断面図である。
【発明を実施するための形態】
【００１３】
以下では図面を用いて実施例を詳細に説明する。
【実施例１】
【００１４】
図１は本発明の代表的な実施例である。ここで、図１（ａ）は平面図、図１（ｂ）は（ａ）の線分１Ａ−１Ａ’に沿った断面図、図１（ｃ）は（ａ）の線分１Ａ−１Ａ’および線分２Ｂ−２Ｂ’に沿って切断した時の鳥瞰図である。ここで図１（ａ）において、図を見易くするためトレンチ外部のゲート電極００３とゲート絶縁膜００４は透明にしてある。太線はゲート電極００３のエッジを示している。また、図１（ｃ）はソース領域００１から見た図であるが、線分１Ａ−１Ａ’を中心に左右対称の構造であるため、ドレイン領域００２からみた図も図１（ｃ）と同じ図となる。なお、本発明の実施例の説明では、理解しやすくするために、左右対称としたが、左右対称は本発明を実施するのに必要となる事項ではない。
【００１５】
以下に、製造工程に従い図１に示したＭＯＳトランジスタの構造及び製造方法を説明する。図４は図１に示すＭＯＳトランジスタの製造工程を図１（ｃ）と同じ見方で描いたもので、ドレイン領域００２は、ソース領域００１と同構造として省略している。
【００１６】
まず初めに第１導電型例えばＮ型もしくは第２導電型例えばＰ型の半導体基板００６の表面を図４（ａ）に示すようにエッチングし凹部底面００８を有する第１トレンチ領域０１３と、第２トレンチ領域０１４及び第３トレンチ領域０１５を作成する。その後、多方向から斜めイオン注入および不純物拡散を行い、トランジスタのチャネルを形成する第２導電型例えばＰ型のウェル領域００５を第１トレンチ領域０１３、第２トレンチ領域０１４及び第３トレンチ領域０１５に形成する。ここでウェル領域００５を作成する為のイオン注入は、図７（ａ）に示すように前記トレンチ領域作成直後に多方向からの斜めイオン注入によって行われる。左右の斜めイオン注入０１７によってトレンチ側面とトレンチ上面にイオンが注入され、図示していない手前と奥からの斜めイオン注入によってトレンチ上面と底面にイオンが注入される。その後の熱拡散によって図７（ｂ）に示すようにトレンチ底部より深くなるようにウェル領域００５を形成する。ウェル領域００５を作成した後にトレンチ領域を作成する手法よりも確実にトレンチを深く形成することができるので、単位面積あたりのゲート幅を増加させることが可能となり、前述の課題の一つが解決できる。
【００１７】
ただし、上記の方法でもトレンチ深さに限界はある。斜めイオン注入の角度θを変えずに単純にトレンチ深さを深くすると、図８（ａ）に示すようにトレンチ底部領域のトレンチ側面にイオンが注入されない部分が生じ、熱拡散をしても図８（ｂ）に示すようにウェル領域００５がトレンチ全体を囲まなくなる。一方、トレンチ底部領域のトレンチ側面にイオンが注入されるように斜めイオン注入角度θを小さくすると、図９に示すようにトレンチ側面にイオンが十分に注入されず熱拡散後のウェルのイオン濃度プロファイルが一定でなくなる。
【００１８】
しかし、前記斜めイオン注入とエピタキシャル技術を組み合わせることで、トレンチ深さを上記限界以上に深くすることが可能となる。図１０（ａ）のように、半導体基板００６の表面にイオン注入を施し、その後図１０（ｂ）のようにエピタキシャル成長により半導体膜を堆積させる。その後図１０（ｃ）のようにトレンチ構造を作成し、図１０（ｄ）のように多方向からによる斜めイオン注入を行う。エピタキシャル層と半導体基板間にイオン注入層が存在する為、熱拡散を施すことにより図１０（ｅ）に示すようにトレンチ全体を囲むウェルを形成することが可能となる。この手法を用いれば、さらにトレンチ深さを深くすることが可能となり、更に単位面積あたりのゲート幅を増加させることが可能となる。
【００１９】
次に、図４（ｂ）に示すように、基板表面を熱酸化し、ゲート絶縁膜００４を形成し、その上からゲート電極００３を形成する例えばポリシリコン膜を堆積させ、図４（ｃ）に示すようなゲート電極００３を残し選択的にエッチングをする。
【００２０】
次に、イオン注入および不純物拡散を行い、ゲート電極００３を利用しセルフアラインによって、ゲート電極に覆われていない第１トレンチと第２トレンチ領域と第３トレンチ領域に第１導電型例えばＮ型のソース領域００１とドレイン領域００２を図４（ｄ）に示すような構造に作成する。ここで、多方向からの斜めイオン注入をすることで、凸部００７と凹部００８部を含む凹凸構造表面全体にソース領域００１とドレイン領域００２を形成するため、ゲート電極００５下のトランジスタのチャネル部の両終端全面がソース領域００１と直接接続するので、前記チャネル部とソース領域００１及びドレイン領域００２と接触面積が大きく、接触抵抗が低減され前述のもう一つの課題が解決できる。
【００２１】
次に、図４（ｅ）に示すように、前記半導体基板の表面全体を覆うように絶縁膜００９を堆積させた後、ソース領域００１及びドレイン領域００２上の絶縁膜００９の一部をエッチングし、ソース領域００１とドレイン領域００２の一部を露出させる。
次に、図４（ｆ）に示すように、前記半導体基板の表面全体を覆うように電極膜を堆積させた後、ソース領域００１及びドレイン領域００２電気的に接続する電極膜０１０を残し、他の前記電極膜をエッチングで除去する。
【００２２】
最後に、図４（ｆ）に示す構造表面に図示していないパッシベーション膜を形成し、低オン抵抗の高駆動能力横型のＭＯＳトランジスタが完成する。
【００２３】
前記ＭＯＳトランジスタの作成条件や前記ＭＯＳトランジスタの素子動作条件にもよるが、第１トレンチ領域の凸部の幅を１０００A程度にすることによって、ＭＯＳがオン状態になる際に凸部内部が全て空乏化し、サブスレッショルド特性が向上する。したがってソース・ドレイン間のリークが減少し、閾値を下げることが可能となり、結果的に更に駆動能力を向上させることが可能となる。以上が、本発明の基本構造及び基本製造法である。
【００２４】
以上、本発明実施例を所謂プレーナＭＯＳトランジスタを用いて説明した。一方、前記プレーナ型ＭＯＳにおいて、耐圧向上のため、さまざまな構造が存在する。本発明に関しても同様に、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造のものや、ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳ）構造などの従来技術を本発明に利用すると、容易に耐圧向上が図れる。以下ではこれらについて説明する。
【実施例２】
【００２５】
図５は、ＤＤＤ構造を有する本発明実施例である。本実施例２が実施例１と異なるのは、ソース領域００１とドレイン領域００２を形成する前に、第３トレンチ領域０１５のみ開口して、後工程で形成されるドレイン領域００２を包含する低濃度拡散領域０１１を形成することである。これにより、高耐圧かつ低オン抵抗の高駆動能力ＭＯＳトランジスタが完成する。
【実施例３】
【００２６】
図６は、ＬＤＭＯＳ構造を有する本発明実施例である。本実施例３が実施例１と異なるのは、ソース領域００１とドレイン領域００２を形成する前に、第２トレンチ領域１４のみ開口して、後工程で形成されるドレイン領域００２を包含せずソース領域００１を包含するボディ領域０１２を形成することである。これにより、高耐圧かつ低オン抵抗の高駆動能力ＭＯＳトランジスタが完成する。
【００２７】
以上が、第１導電型をＮ型として、第２導電型をＰ型としたＮＭＯＳトランジスタ構造の本発明実施例である。本発明実施例の構造を利用することにより、一般的なプレーナ型ＭＯＳトランジスタと同等の耐圧を維持したまま、単位平面積あたりの駆動能力を向上させることが可能となり、ウェル領域００５の深さを気にせずに凹部底面００８を深くすることできるので、更に駆動能力を向上させることが可能となる。また、凸部上面との凹部底面のギャップを大きくすることにより自動的にソース領域００１及びドレイン領域００２とウェル領域との接触抵抗も下がるため、効率よく単位平面積あたりの駆動能力を向上させることができる。上記の実施例において、導電型を反転することによってＰＭＯＳトランジスタ構造も同様に作成することができることは言うまでも無い。また、ＰＭＯＳトランジスタを形成するＮウェル領域とＮＭＯＳトランジスタを形成するＰウェル領域を形成するツインウェル手法を用いれば、１チップで高駆動能力を有するＣＭＯＳ構造を作成することも容易に可能となる。
【００２８】
さらに、本発明は上記の実施形態に限定されるものではなく、本発明はその要旨を逸脱しない範囲で変形して実施できる。
【符号の説明】
【００２９】
００１ ソース領域
００２ ドレイン領域
００３ ゲート電極
００４ ゲート絶縁膜
００５ ウェル領域
００６ 半導体基板
００７ 凸部
００８ 凹部
００９ 絶縁膜
０１０ 電極膜
０１１ 低濃度拡散領域
０１２ ボディ領域
０１３ 第１トレンチ領域
０１４ 第２トレンチ領域
０１５ 第３トレンチ領域
０１６ イオン注入されたイオン
０１７ イオン注入の方向
０１８ エピタキシャル成長による半導体膜
０１９ 電流
０２０ チャネル部と接している部分
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面のトランジスタとなる領域に形成された、前記トランジスタのチャネル方向と平行に配置された、底面、側面、および上面をそれぞれ有する凹の領域と凸の領域とが連続してなるトレンチ領域と、
前記トランジスタとなる領域に前記トレンチ領域よりも前記半導体基板の表面からみて深く形成された第２導電型のウェル領域と、
前記トレンチ領域の両端部分を除いてその表面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に接して設けられたゲート電極と、
前記トレンチ領域のうちで前記ゲート電極が覆っていない領域に前記ゲート電極を挟んで配置された、前記ウェル領域より浅く設けられた第１導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域にそれぞれ形成された電極膜と、
を有し、
前記凸の領域は前記ソース領域およびドレイン領域のそれぞれにおいて前記チャネル方向とは垂直な方向の端面を有し、
前記凹の領域は前記ソース領域およびドレイン領域のそれぞれにおいて前記端面を境として一緒になり単一の凹の領域を形成し、
前記ソース領域およびドレイン領域は、それぞれ前記トレンチ領域の前記底面、側面、および上面に連続して途切れることなく設けられ
前記電極膜は、トレンチ領域に設けられた前記ソース領域およびドレイン領域の前記底面、側面、および上面を覆って設けられるとともに前記単一の凹の領域を満たしており、前記ゲート電極とは前記ゲート電極の前記ソース領域およびドレイン領域に対向する側面に配置された絶縁膜によって電気的に分離されている半導体装置。
【請求項２】
前記トレンチ領域において、前記側面および前記上面からなる凸の領域は、前記トランジスタの動作時に内部まですべて空乏化する前記チャネル方向と垂直な方向の長さである幅を有する請求項１記載の半導体装置。
【請求項３】
ＤＤＤ構造を有する請求項１に記載の半導体装置。
【請求項４】
ＬＤＭＯＳ構造を有する請求項１に記載の半導体装置。
【請求項１】
半導体基板と、
前記半導体基板の表面のトランジスタとなる領域に形成された、前記トランジスタのチャネル方向と平行に配置された、底面、側面、および上面をそれぞれ有する凹の領域と凸の領域とが連続してなるトレンチ領域と、
前記トランジスタとなる領域に前記トレンチ領域よりも前記半導体基板の表面からみて深く形成された第２導電型のウェル領域と、
前記トレンチ領域の両端部分を除いてその表面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に接して設けられたゲート電極と、
前記トレンチ領域のうちで前記ゲート電極が覆っていない領域に前記ゲート電極を挟んで配置された、前記ウェル領域より浅く設けられた第１導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域にそれぞれ形成された電極膜と、
を有し、
前記凸の領域は前記ソース領域およびドレイン領域のそれぞれにおいて前記チャネル方向とは垂直な方向の端面を有し、
前記凹の領域は前記ソース領域およびドレイン領域のそれぞれにおいて前記端面を境として一緒になり単一の凹の領域を形成し、
前記ソース領域およびドレイン領域は、それぞれ前記トレンチ領域の前記底面、側面、および上面に連続して途切れることなく設けられ
前記電極膜は、トレンチ領域に設けられた前記ソース領域およびドレイン領域の前記底面、側面、および上面を覆って設けられるとともに前記単一の凹の領域を満たしており、前記ゲート電極とは前記ゲート電極の前記ソース領域およびドレイン領域に対向する側面に配置された絶縁膜によって電気的に分離されている半導体装置。
【請求項２】
前記トレンチ領域において、前記側面および前記上面からなる凸の領域は、前記トランジスタの動作時に内部まですべて空乏化する前記チャネル方向と垂直な方向の長さである幅を有する請求項１記載の半導体装置。
【請求項３】
ＤＤＤ構造を有する請求項１に記載の半導体装置。
【請求項４】
ＬＤＭＯＳ構造を有する請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−３０７８６（Ｐ２０１３−３０７８６Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１２−１９３９８７（Ｐ２０１２−１９３９８７）
【出願日】平成２４年９月４日（２０１２．９．４）
【分割の表示】特願２００５−１４４８６７（Ｐ２００５−１４４８６７）の分割
【原出願日】平成１７年５月１８日（２００５．５．１８）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２４年９月４日（２０１２．９．４）
【分割の表示】特願２００５−１４４８６７（Ｐ２００５−１４４８６７）の分割
【原出願日】平成１７年５月１８日（２００５．５．１８）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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