【課題】短チャネル効果を抑制できる構造であり、しきい値電圧を制御でき、電流駆動力に優れ、高速動作が可能なマルチフィンＦＥＴを有する半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置の１態様は、半導体基板上に設けられたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域を接続する複数のフィンと、前記半導体基板の上方に設けられ、前記各フィンの一方の側面側に設けられた第１のゲート電極と、前記半導体基板の上方に設けられ、前記フィンに対して前記第１のゲート電極と対向して前記各フィンの他方の側面側に設けられ、前記第１のゲート電極と分離された第２のゲート電極と、前記各々の第１のゲート電極に接続する複数の第１のパッド電極と、前記複数の第１のパッド電極を接続する第１の配線と、前記各々の第２のゲート電極に接続する複数の第２のパッド電極と、前記複数の第２のパッド電極を接続する第２の配線とを具備する。 （もっと読む）

【課題】Ｈｉｇｈ−ｋ層内に形態を形成する方法及びシステムを提供することである。
【解決手段】ｈｉｇｈ−ｋ層をプラズマ処理する方法は、ｈｉｇｈ−ｋ層が上に形成されている基板を、処理チャンバ内の基板ホルダ上に提供することと、この処理チャンバ内にプラズマを生成し、それによって、このｈｉｇｈ−ｋ層をこのプラズマにさらすこととを含む。高周波電力がこの基板ホルダに印加され、この高周波電力は、この基板とこのｈｉｇｈ−ｋ層との間に配設されている酸化物界面層の形成の割合を低減する特性を有する。デバイスは、ｈｉｇｈ−ｋ層内でエッチングされた形態を含む。このデバイスのエッチングプロファイルは、低減されたバーズビークを含むことができ、また、エッチングされた領域内におけるこの基板の表面は、エッチングされていない領域の下の基板と実質的に同一平面にすることができる。 （もっと読む）

【課題】
容易に膜厚が制御され、かつ結晶性が良好であり、低抵抗率や良好なエッチング選択性等といった、良好な特性を示すシリサイド膜およびその作製手段を提供する。
【解決手段】
本発明では、半導体基板上に電極膜を成膜する時、基板温度を４００℃から９００℃まで加熱しながら、成膜速度を極めて遅くして（１〜１０００Å／ｍｉｎ）堆積させる。また、電極膜を成膜する前に、ＡｒイオンやＧｅイオンやＸｅイオンによって表面を非晶質化するためのイオン注入をおこなってもよい。また、電極膜を成膜中にＳｉが電極膜中に拡散するための時間およびシリサイド化反応が進む時間が、成膜時間だけでは足らない場合は、数原子層成膜した後、Ｓｉが拡散してシリサイド化反応が進むまで成膜を止めて、適切な時間が経過した後、再び電極膜を成膜する、多段階成膜法をおこなっても良い。 （もっと読む）

【課題】 従来技術による金属ゲート電極形成ではシリコン基板が大口径化した場合、ウェハ面内、及び疎密間での寸法及び形状のばらつきが大きくなるという課題があった。
【解決手段】 本発明は、タングステンゲートエッチングにおいて、寸法のウェハ面内均一性に優れた電極形成可能とした半導体装置の製法であって、具体的には、シリコン基板１０１にゲート絶縁膜としてシリコン酸化膜１０２、高誘電体膜（Ｈｉｇｈ−ｋ膜）１０３、ゲート電極材料としてタングステン膜１０４、マスク膜としてシリコン窒化膜１０５を順に成膜する。反射防止膜１０６を塗布し公知のリソグラフィ技術によりパターンを形成し、この基板を反射防止膜１０６、シリコン窒化膜１０５を一般的な条件でエッチングした後、タングステン膜をシリコン基板の中央と外周のプラズマ密度の比を３〜４：１の条件で残膜が３〜５ｎｍになるまでエッチングを行い、最後に残りのタングステン膜をプラズマ密度の比が中央：外周＝１：１の条件でエッチングを行うこと方法である。 （もっと読む）

【課題】 ダマシン構造のゲート電極を備えたＭＩＳ型ＦＥＴにおいて、高い電流駆動能力と低消費電力とを有するＭＩＳ型ＦＥＴの製造方法を提供する。
【解決手段】 シリコン基板１の表面部にソース／ドレイン拡散層（１４，１５）を形成し、その表面にシリサイド層１７を形成する。そして、ゲート側壁（１２，１３）で区画されたゲート開口溝２０底部のシリコン基板１表面に、５５０℃以下の温度で界面層２１を形成し、ゲート開口溝２０内、界面層２１および層間絶縁膜１９を被覆するようにＨｉｇｈ−ｋ膜２２を堆積させ、酸化性雰囲気中５５０℃以下の温度での熱処理を施す。そして、全面を被覆する導電体膜２３およびメタル膜２４を形成した後、ＣＭＰ法により層間絶縁膜１９上の不要部分を研磨除去しダマシン構造のメタルゲート電極を備えたＭＩＳ型ＦＥＴを形成する。 （もっと読む）

本発明は、金属及び更なる元素の両方を含有する化合物を含むゲート領域（１Ｄ、２Ｄ）を有するＮＭＯＳＴ１及びＰＭＯＳＴ２を備えるＣＭＯＳデバイス（１０）に関する。本発明によれば、第１及び第２導電材料はいずれも、モリブデン及びタングステンを含むグループから選択される金属を前記金属として含む化合物を備えると共に、炭素、酸素、カルコゲナイドを含むグループから選択される元素を前記更なる元素として含んでいる。第１及び第２導電材料はいずれも、モリブデン及び炭素または酸素から成る化合物を含むことが好ましい。また本発明は、かかるデバイスを製造する魅力的な方法も提供する。
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窒化物および充填層を含む犠牲ゲート構造は、金属ゲート電極と置換される。金属ゲート電極は、充填層で被覆された窒化物層で再度被覆される。窒化物および充填層の置換によって、歪みが再導入され、エッチング停止層が提供される。
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【課題】 従来の電子デバイスはデバイス構造を立体構造で形成、または、新規材料を導入した場合に於いても、微細化に限界があり、大規模集積回路の形成が困難になるという課題があった。
【解決手段】 ゲート電極４、ソース・ドレイン５を設けた単位素子９は、配線８の中心部に中空状態で支持されている。ここで注意したいことは、単位素子９と配線８、また、配線８と配線８は空隙１０（真空状態の空隙が好ましい）で電気的に絶縁される。ＣＮＴ用いたメリットの一つとして、電気的な伝導方向の異方性があり、円筒状形状に対して水平方向には高い導電性があるものの、円筒状形状の垂直方向には導電性がほとんどない。このような性質を利用して電気的絶縁を可能にし、３次元ネットワーク構造を構築している。 （もっと読む）

【課題】 閾値の変動を回避するとともに、電気的ストレスに対する信頼性の高いＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】 素子領域を画定する素子分離領域（１２）が設けられた半導体基板（１１）と、前記半導体基板の前記素子領域に離間して設けられたソース／ドレイン領域（２５）と、前記半導体基板の前記素子領域上に設けられたゲート絶縁膜（１３，１４）と、前記ゲート絶縁膜上に設けられ、半導体を含むゲート電極（１５）とを具備する半導体装置である。前記ゲート絶縁膜は、金属および酸素を含有する第１の絶縁膜（１３）と、この第１の絶縁膜上に形成され、シリコンおよび酸素を含有する第２の絶縁膜（１４）とを含み、前記第２の絶縁膜は、前記ゲート電極との界面における前記金属の含有量が６．６ａｔｏｍｉｃ．％未満であることを特徴とする。 （もっと読む）

【課題】 半導体装置の性能や信頼性を向上させる。
【解決手段】 ＣＭＩＳＦＥＴを有する半導体装置において、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、Ｐ、ＡｓまたはＳｂをドープしたシリコン膜をＮｉ膜と反応させることで形成されたニッケルシリサイド膜からなり、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、ノンドープのシリコンゲルマニウム膜をＮｉ膜と反応させることで形成されたニッケルシリコンゲルマニウム膜からなる。ゲート電極３１ａの仕事関数はＰ、ＡｓまたはＳｂをドープすることによって制御され、ゲート電極３１ｂの仕事関数はＧｅ濃度を調節することによって制御される。 （もっと読む）

半導体素子（１０）を形成する方法では、一の表面を有する基板（２０）を設け、絶縁層（２２）を基板（２０）の表面の上に形成し、第１パターニング済み導電層（３０）を絶縁層（２２）の上に形成し、第２パターニング済み導電層（３２）を第１パターニング済み導電層（３０）の上に形成し、パターニング済み非絶縁層（３４）を第２パターニング済み導電層（３２）の上に形成し、そして第１及び第２パターニング済み導電層（３０，３２）の一部分を選択的に除去して、半導体素子（１０）の切り欠き制御電極を形成する。
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集積回路半導体デバイスの製造プロセスに統合可能な非対称スペーサの形成方法が提供される。この方法は、基板上にゲート構造（１５）を形成するステップと、ゲート構造および基板の上に側壁層（１０）を形成するステップとを含み、側壁層は、ゲート構造の第１の側壁の上に第１の部分を含む。第１の部分に隣接して、フォトレジスト構造（１１）が形成され、イオンビームにさらされる。フォトレジスト構造は、第１の部分の少なくとも一部をイオンビームから遮蔽するように働く。照射中、ウェハは、イオンビーム（１３、１７）の経路と、第１の側壁の表面との間に、非直交傾斜角が存在するように配向される。遮蔽されていない側壁部分への放射ダメージにより、その後に続くエッチングがより高速に進むため、非対称スペーサの形成が可能である。
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