【課題】金属窒化膜からなるゲート電極を有するＭＯＳＦＥＴにおいて、ゲート電極の窒素組成を容易に制御することを可能とする半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、半導体基板１１の上に絶縁膜１５を形成する工程（ａ）と、絶縁膜１５の上に窒素を含まない材料かなる膜である第１の導電膜１６を形成する工程（ｂ）と、第１の導電膜１６の上に窒素を含む材料からなる膜である第２の導電膜１８を形成する工程（ｃ）と、第２の導電膜１８及び第１の導電膜１６をパターニングしてゲート電極を形成すると共に、絶縁膜１５をパターニングしてゲート絶縁膜を形成する工程（ｄ）とを備えている。 （もっと読む）

【課題】リーク電流が少なく、適切なしきい値を有する半導体装置と製造方法を提供する。
【解決手段】第１ソース・ドレイン領域９，１０の間のｐ型半導体領域上に形成されたアモルファス層またはエピタキシャル層を有する第１ゲート絶縁膜５と、第１ゲート絶縁膜上に形成され４．３ｅＶ以下の仕事関数を有する第１金属の単体層である第１金属層６ａ、および第１金属層上に形成され第１金属と異なる第２金属とIV族半導体との化合物を含む第１化合物層６ｂの積層構造を有する第１ゲート電極６と、を有するｎチャネルＭＩＳトランジスタ１００と、第２ソース・ドレイン領域１９，２０と、第２ソース・ドレイン領域の間のｎ型半導体領域上に形成された第２ゲート絶縁膜１５と、第２ゲート絶縁膜上に形成され、第１化合物層と同じ組成の化合物を含む第２化合物層１６を有する第２ゲート電極１６と、を有するｐチャネルＭＩＳトランジスタ２００と、を備えている。 （もっと読む）

【課題】ゲート電極を埋め込み形成する製造方法において、膜厚の異なるゲート絶縁膜を形成する際に、半導体基板への掘り込みを防止する半導体装置の製造方法と半導体装置を提供する。
【解決手段】まず、半導体基板１１上に、半導体基板１１に達する凹部１９が設けられた層間絶縁膜１８を形成する工程を行う。次に、凹部１９の底部に露出された半導体基板１１上に、第１の半導体層３１をエピタキシャル成長させる工程を行う。次いで、第１の半導体層３１の少なくとも表面側を酸化することで、第１のゲート絶縁膜２０を形成する工程を行う。その後、第１のゲート絶縁膜２０が設けられた凹部１９にゲート電極２３’を埋め込み形成する工程を行うことを特徴とする半導体装置の製造方法およびこれにより得られる半導体装置である。 （もっと読む）

基板（１０）上に位置するスタック（３０）。スタックは、誘電体層（１６）と金属層（２６）との間に層（２４）を有する。その層は、ハロゲン及び金属を含む。一実施形態において、ハロゲンはフッ素である。一実施形態において、スタックは、トランジスタ用の制御電極スタックである。一例において、制御電極スタックは、ＭＯＳＦＥＴ用のゲートスタックである。一例において、層はフッ化アルミニウムを含む。
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トランジスタゲートは、表面上に配置された一対のスペーサを有する基板と、スペーサ間で基板上にコンフォーマルに堆積された高ｋ誘電体と、高ｋ誘電体上とスペーサの側壁の一部に沿ってコンフォーマルに堆積されたリセスされた仕事関数金属と、リセスされた仕事関数金属上にコンフォーマルに堆積された第２の仕事関数金属と、第２の仕事関数金属上に堆積された電極金属とを含む。トランジスタゲートは、高ｋ誘電体を基板上のスペーサ間にあるトレンチ内にコンフォーマルに堆積し、高ｋ誘電体上に仕事関数金属をコンフォーマルに堆積し、仕事関数金属上に犠牲マスクを堆積し、仕事関数金属の一部を露出すべく犠牲マスクの一部をエッチングし、リセスされた仕事関数金属を形成すべく仕事関数金属の露出された一部をエッチングすることにより形成されうる。第２の仕事関数金属及び電極金属が、リセスされた仕事関数金属上に堆積されうる。 （もっと読む）

【課題】好適な特性を有するゲート絶縁膜及びゲート電極からなるＰ型ＦＥＴ及びＮ型ＦＥＴを備える半導体装置を提供する。
【解決手段】Ｐ型ＦＥＴ形成予定領域とＮ型ＦＥＴ形成予定領域とにわたって、基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にＰ型ＦＥＴ用のゲート電極層を形成し、Ｐ型ＦＥＴ形成予定領域とＮ型ＦＥＴ形成予定領域とにおいて、Ｐ型ＦＥＴ用のゲート電極層を加工することにより、Ｐ型ＦＥＴ形成予定領域にＰ型ＦＥＴ用のゲート電極を形成すると共に、Ｎ型ＦＥＴ形成予定領域にダミーゲート電極を形成し、Ｎ型ＦＥＴ形成予定領域において、ゲート絶縁膜上からダミーゲート電極を除去することにより、溝を形成し、溝にゲート電極材料を埋め込むことにより、ゲート絶縁膜上にＮ型ＦＥＴ用のゲート電極を形成することを特徴とする半導体装置の製造方法。 （もっと読む）

本発明は、一般的には、基板上に高品質誘電体ゲート層を形成するように適合されている方法及び装置を提供する。実施形態は、標準窒化プロセスの代わりに金属プラズマ処理プロセスを用いて、基板上に高誘電率層を形成する方法を企図するものである。実施形態は、更に、二酸化シリコンのようなゲート誘電体層に対するイオン衝撃損傷を減少させるとともに金属原子の下に横たわるシリコンへの混入を避けるために比較的低エネルギーの金属イオンを“注入”するように適合された装置を企図するものである。一般に、プロセスには、高ｋ誘電体を形成するステップと、次に、堆積された物質を処理して、ゲート電極と高ｋ誘電物質との間の良好な接合部を形成するステップとを含む。実施形態は、また、高ｋ誘電物質を形成し、高ｋ誘電物質の表面を終了させ、望ましい後処理ステップを行い、ゲート層を形成するように適合されているクラスタツールを提供するものである。 （もっと読む）

【解決手段】半導体上に反応ゲート絶縁部としてシリコン酸化物又は無機酸化物を含む第１の絶縁層が形成された電界効果型トランジスタの上記第１の絶縁層の上に、反応性官能基を有する有機分子で構成された第１の有機単分子膜を形成し、該第１の有機単分子膜に塩基数３〜３５の短鎖プローブＤＮＡを上記反応性官能基を介して、直接又は架橋分子を介して結合させてなる、プローブＤＮＡ／有機単分子膜／絶縁層／半導体構造を検出部として備える半導体ＤＮＡセンシングデバイス。
【効果】本発明の半導体ＤＮＡセンシングデバイスは、オンチップでの高感度マイクロマルチＤＮＡセンシングデバイスとして非常に効果的な半導体デバイスであり、これを用いた集積化デバイスは、一塩基多型等のミスマッチ配列のＤＮＡ解析を高精度に可能とするセンシング特性を有するものであり、高度な医療の提供・テーラーメード医療に有効である。 （もっと読む）

【課題】シリコン基板上に形成された希土類元素の酸化物を高い選択比でエッチングすることができるプラズマエッチング装置、及びシリコン基板上に希土類元素の酸化膜が形成された半導体装置の製造方法を提供する。
【解決手段】プラズマエッチング装置１において、真空チャンバー２内の雰囲気に対して硼素、弗素、炭素及び珪素を供給する供給手段２１を設ける。供給手段２１は、硼素、弗素、炭素及び珪素を含有する固体状の供給材５２を保持するものである。この装置１により、シリコン基板上に形成されたランタン酸化膜をプラズマエッチングすると、ランタン酸化膜のエッチング速度をシリコン基板のエッチング速度よりも大きくすることができ、高い選択比を得ることができる。これにより、ゲート絶縁膜として誘電率が高いランタン酸化膜を備えたＣＭＯＳを容易に製造することができる。 （もっと読む）

【課題】 製造方法が容易なデュアルメタルゲート構造を実現することができ、ＣＭＯＳデバイス等の特性向上に寄与する。
【解決手段】 基板上に、ｐチャネルＭＩＳトランジスタ５１とｎチャネルＭＩＳトランジスタ５２を具備した半導体装置であって、ｐチャネルＭＩＳトランジスタ５１のゲート電極３２の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は８０％以上であり、ｎチャネルＭＩＳトランジスタ５２のゲート電極５３の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は６０％以下である。 （もっと読む）

【課題】トップゲート電極とバックゲート電極とを自己整合的に形成し、バックゲート電極とソース領域及びドレイン領域とのオーバーラップ容量の低減を図る。
【解決手段】半導体装置は、半導体基板１１と、半導体基板の上方に設けられたチャネル領域Ｃと、チャネル領域の上方に第１のゲート絶縁膜１８ａを介して設けられた第１のゲート電極Ｇ１と、チャネル領域の下方に第２のゲート絶縁膜１８ｂを介して設けられ、第１のゲート電極と対向して配置された第２のゲート電極Ｇ２と、第２のゲート電極の側面を覆う第１の絶縁膜２４と、第２のゲート電極の底面を覆う第２の絶縁膜１２と、第１のゲート絶縁膜の上面よりも上方に位置する上面ＵＳと第１のゲート電極の側面に対向する側面ＳＳとを有し、ソース領域及びドレイン領域が形成された半導体層２６とを具備し、第２のゲート電極の側面ＳＳＧ２は、半導体層の側面ＳＳと一致する。 （もっと読む）

電子デバイス(10)が、第1の伝導タイプのトランジスタ構造(50)と、フィールドアイソレーション領域(22)と、フィールドアイソレーション領域の上に横たわる第1の応力タイプの(130)とを有する。例えば、トランジスタ構造(50)がｐチャネルトランジスタ構造(50)であってよく、第1の応力タイプが引っ張りであってよく、または、トランジスタ構造(60)がｎチャネルトランジスタ構造であってよく、第1の応力タイプ(70)が圧縮であってよい。トランジスタ構造(50)は、活性化領域内に横たわるチャネル領域(54)を含む。活性化領域の端は、チャネル領域(54)とフィールドアイソレーション領域(22)との間の界面を有する。頂部から見ると、層は、活性化領域の端の近くに横たわる端を含む。端の間の位置関係は、トランジスタ構造(50)のチャネル領域(54)内のキャリア移動度に影響する。
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ゲート酸化物層（１２）とメタルゲート電極（６０）との間に保護層（７０）を形成することによって、リプレースメントゲートトランジスタに対してリーク電流を抑えた実効的なゲート酸化膜厚を得ることができ、これにより、応力を減らすことができる。実施形態においては、金属ゲート電極（６０）から保護層を通じてゲート酸化物層（１２）に向かうに従って濃度が低下する金属炭化物を含む非晶質炭素層（７０）の保護層が形成される。方法の実施形態では、リムーバブルゲートを除去するステップ、ゲート酸化物層へ非晶質炭素層を蒸着するステップ、メタルゲート電極（６０）を形成するステップ、を含み、さらにその後、メタルゲートからの金属を非晶質炭素層に拡散して金属炭化物を形成するように、高温に加熱するステップ、を含む。さらに、一実施形態では、高誘電定数を有するゲート酸化物層（８２）と、金属ゲート電極（１００）と基板（１０）との界面において高濃度のシリコンと、を含むメタルゲートトランジスタが含まれる。
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【課題】 ｎＭＩＳおよびｐＭＩＳ形成領域の高誘電率ゲート絶縁膜上に設けられたデュアルメタルゲート電極の仕事関数の変化を抑制して、信頼性の高い半導体装置を製造する方法を提供する。
【解決手段】 単結晶シリコン基板１００のｎＭＩＳおよびｐＭＩＳ形成領域に高誘電率ゲート絶縁膜１０２を形成し、ゲート絶縁膜１０２上にシリコンおよびゲルマニウムを含まない第一の金属膜１０３を形成し、ｐＭＩＳ形成領域のゲート絶縁膜上に第一の金属膜１０３を残して、ｎＭＩＳ形成領域の第一の金属膜１０３を除去する。次に、ｎＭＩＳ形成領域のゲート絶縁膜１０２および第一の金属膜１０３上にシリコンまたはゲルマニウムを含む第二の金属膜１０４を形成し、第一および第二の金属膜１０３、１０４を加工してゲート電極Ｇｎ、Ｇｐをそれぞれ形成する。また、第一の金属膜１０３と第二の金属膜１０４に含まれる主の金属元素は周期律表における同族金属元素とする。 （もっと読む）

【課題】素子分離領域から発生する結晶欠陥等の発生を低減するための半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、（ａ）半導体層１０に、凹部の第１認識マーク２１０を形成する工程と、（ｂ）第１認識マーク２１０を用いて、半導体層１０にウェル２０を形成する工程と、（ｃ）半導体層１０に素子分離絶縁層２２を形成する工程と、（ｄ）第１認識マーク２１０の凹部２１０の内面を覆う絶縁層２１４を形成する工程と、（ｅ）絶縁層２１４の上に凹部２１０を埋め込む絶縁層２１６を形成し、第２認識マーク２００を形成する工程と、（ｆ）半導体層１０に、第２認識マーク２００を用いてトランジスタ１００を形成する工程と、を含む。 （もっと読む）

【課題】 ゲート電極の実効仕事関数をトランジスタの動作閾値電圧が最適なものとなるように制御するこを可能にする。
【解決手段】 半導体基板２と、半導体基板上に設けられたゲート絶縁膜４と、ゲート絶縁膜上に設けられたゲート電極８と、ゲート電極の両側の半導体基板に設けられたソース・ドレイン領域１２、１４と、ゲート電極とゲート絶縁膜との界面に、ゲート電極およびゲート絶縁膜を構成する元素と異なる電気陰性度を有する元素を含む層５と、を備えている。 （もっと読む）

本発明は、単一の基板上に異なる複数の金属を有するゲート構造体を形成する方法に関する。第１半導体キャップ（２６）は、ゲート誘電体（２４）の上方に形成され、第２領域（１８）ではなく第１領域（１６）に存在するようパターニングされる。その後、第１金属層（３０）および第２半導体キャップが堆積され、第１領域ではなく第２領域に存在するようパターンニングされる。次に、例えばSiGeからなる厚い選択エッチング可能層が堆積され、２つのゲートが前記第１および第２領域の双方においてパターニングされて、前記選択エッチング可能層が除去される。その後、第２金属層が堆積され、完全シリサイド化または完全ゲルマニウム化ゲートを形成するために、前記第１および第２半導体キャップと反応する。
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【課題】 素子特性の劣化を可及的に防止することを可能にする。
【解決手段】 半導体基板２１と、半導体基板上に設けられ金属および酸素を含むゲート絶縁膜２４と、ゲート絶縁膜上に設けられたゲート電極２６と、ゲート電極の両側の半導体基板に設けられたソース／ドレイン領域３０ａ、３０ｂと、を備え、ゲート絶縁膜は、添加元素として５族、６族、１５族、１６族元素のうちから選択された少なくとも１つの元素を０．００３ａｔ％以上３ａｔ％以下の濃度で含んでいる。 （もっと読む）

【課題】しきい値電圧のばらつき及びＮＢＴＩ現象を抑制し、且つ、接合リーク電流の少ない優れたトランジスタ特性を有する半導体装置を提供する。
【解決手段】Ｎ型半導体基板２１上にゲート絶縁膜２２及びゲート電極２３が形成されている。そして、ゲート電極２３の側方下に位置する半導体基板２１には、Ｐ型エクステンション領域２４と、その外側にＰ型ソース・ドレイン領域２６が形成されている。そして、ゲート電極２３及びＰ型ソース・ドレイン領域２６上には、シリサイド層２７ａ、２７ｂが形成されている。そして、ゲート絶縁膜２２の両端部、及び、ゲート電極２３とシリサイド層２７ｂとの間に位置するＰ型エクステンション領域２４とＰ型ソース・ドレイン領域２６の表面部にフッ素注入層２５が形成されている。 （もっと読む）

【課題】製造プロセスを煩雑にすることなく、閾値が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供する。
【解決手段】ＰＭＯＳトランジスタＱＰはゲート電極ＧＰ及びこれとゲート絶縁膜５を介して対峙するＮ型ウェル３１を、ＮＭＯＳトランジスタＱＮはゲート電極ＧＮ及びこれとゲート絶縁膜５を介して対峙するＰ型ウェル３２を、それぞれ有している。ゲート電極ＧＮは多結晶シリコン層６３で構成される一方、ゲート電極ＧＰは金属層６４／多結晶シリコン層６３の積層構造を備えている。 （もっと読む）