【課題】低い閾値電圧のｎチャネル型ＭＩＳトランジスタを含む半導体装置を実現する。
【解決手段】半導体装置は、半導体基板と、半導体基板の主面に形成されたｎ型半導体領域とｐ型半導体領域と、半導体基板上に形成され、ｎ型半導体領域とｐ型半導体領域を露出するように形成された第１と第２のトレンチを有する第１の絶縁層と、第１と第２のトレンチの側壁と底部に沿って形成されたゲート絶縁膜と、第１のトレンチの側壁と底部に沿って形成されゲート絶縁膜を介して内張りされた第１の金属層と、第２のトレンチの側壁と底部に沿って形成されゲート絶縁膜を介して１モノレイヤー以上で１．５ｎｍ以下の厚さに内張りされた第２の金属層と、第２の金属層上に内張りされたアルカリ土類金属元素、III族金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つの金属元素を含む第３の金属層と、第１と第２のソース／ドレイン領域を具備することを特徴とする。 （もっと読む）

【課題】 半導体デバイスにおいてシリコン含有物質を選択的に酸化する方法の提供。
【解決手段】 一態様において、急速熱処理装置を用いて、水素を多く含む雰囲気中で高圧においてインサイチュで水蒸気を生成させることによって基板を選択的に酸化する。基板における金属やバリヤ層のような他の物質は酸化されない。 （もっと読む）

【課題】ゲート長に依存する仕事関数の変動を抑えることができる半導体装置の製造方法を提供する。
【解決手段】ゲート絶縁膜１４上の多結晶シリコン膜を露出した後、半導体基板１１を４００℃まで加熱し、その温度が安定した後に、その温度を保持したまま、例えばスパッタリング法によりニッケル膜２１を全面に形成する。ニッケル膜２１の厚さは、シリコン酸化膜２０上で６０ｎｍとする。この結果、シリコン酸化膜２０上にはニッケル膜２１が形成されるが、多結晶シリコン膜の表面に到達してきたニッケルは、そこに堆積するのではなく、多結晶シリコン膜と反応し、多結晶シリコン膜の全体がニッケルシリサイド膜２２に変化する。従って、ｐＭＯＳ領域１には、ｐ型不純物を含有するニッケルシリサイド膜２２からなるゲート電極が形成され、ｎＭＯＳ領域２には、ｎ型不純物を含有するニッケルシリサイド膜２２からなるゲート電極が形成される。 （もっと読む）

【課題】 大幅なプロセスコスト増を伴うことなく、チャネルに歪を発生させることが可能な半導体装置の製造方法を提供する。
【解決手段】 （ａ）半導体基板の一部の表面上に、半導体膜と、該半導体膜よりも密度の高いブロック膜とがこの順番に積層されたゲートパターンを形成する。（ｂ）ゲートパターンをマスクとして、半導体基板の表層部に、ソース及びドレイン用の不純物を注入する。（ｃ）ゲートパターンをマスクとして、半導体基板内に、ソース及びドレイン用の不純物とは異なる歪形成用の不純物を注入する。（ｄ）半導体基板を熱処理し、歪形成用の不純物が注入された領域を再結晶化させる。 （もっと読む）

【課題】それぞれが最適なゲート絶縁膜及びゲート電極を有するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴを備え且つ不良の原因となるポリシリコン膜残渣が発生することがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０の第１領域１０Ａの上に形成された第１のゲート絶縁膜１３Ａと、第１のゲート絶縁膜１３Ａの上に形成された第１のゲート電極１４Ａと、半導体基板１０の第２領域１０Ｂの上に形成された第２のゲート絶縁膜１３Ｂと、第２のゲート絶縁膜１３Ｂの上に形成された第２のゲート電極１４Ｂとを備えている。第１のゲート絶縁膜１３Ａは、第１の金属を含む第１の材料からなる第１の絶縁膜を有し、第２のゲート絶縁膜１３Ｂは、第１の材料と第２の金属を含む第２の材料とが混合された第２の絶縁膜を有する。 （もっと読む）

【課題】駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減する。
【解決手段】ゲート電極１０８は、ゲート電極１０８のチャネル長方向の中央部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第２の導電部１０８Ｂとを含む。第１の導電部１０８Ａの第１の仕事関数と第２の導電部１０８Ｂの第２の仕事関数とが異なっている。 （もっと読む）

【課題】 メタルゲート電極及び高誘電率ゲート絶縁膜を用いたｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの双方において適正なしきい値電圧を得る。
【解決手段】 半導体基板３０の表面部に形成された第１及び第２の半導体領域１０，２０と、第１の半導体領域１０上に形成された、Ｌａ及びＡｌを含む第１のゲート絶縁膜１１及び第１のゲート電極１２を有するｎ型ＭＩＳトランジスタと、第２の半導体領域２０上に形成された、Ｌａ及びＡｌを含む第２のゲート絶縁膜２１及び第２のゲート電極２２を有するｐ型ＭＩＳトランジスタと、を備えた相補型半導体装置であって、第２のゲート絶縁膜２２における原子濃度比Ａｌ／Ｌａが、第１のゲート絶縁膜１１における原子濃度比Ａｌ／Ｌａよりも大きい。 （もっと読む）

【課題】フェルミレベルのピンニングの効果が、ポリシリコン（Ｐｏｌｙ−Ｓｉ）／金属酸化物の界面で高い閾値電圧を招かないＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）を含む半導体デバイスの製造方法を提供する。
【解決手段】半導体デバイスは、第１ＭＯＳＦＥＴトランジスタを含む。トランジスタは、基板、基板上の第１ｈｉｇｈ−ｋ誘電体層１、第１ｈｉｇｈ−ｋ誘電体層１上の第１誘電体キャップ層２、および第１誘電体キャップ層２上の、第１ドーピングレベルで第１導電型の半導体材料３からなる第１ゲート電極とを含む。第１誘電体キャップ層２は、スカンジウムを含む。 （もっと読む）

【課題】ＣＭＯＳを製造するにおいて、１つまたは２つの誘電体を有するデュアル金属ゲートを形成する場合の、本質的な製造プロセスの複雑さや費用が増加しない、製造が容易で信頼性のある、デュアル仕事関数を有する半導体デバイスの製造方法を提供する。
【解決手段】１つの金属電極から開始するデュアル仕事関数デバイスの簡単な製造方法およびそのデバイスを開示する。シングル金属シングル誘電体（ＳＭＳＤ）ＣＭＯＳ集積スキームが開示される。ゲート誘電体層１と誘電体キャップ層２および誘電体キャップ層２’’とを含む１つの誘電体スタックと、誘電体スタックを覆う１つの金属層とが、最初に形成され、金属−誘電体界面を形成する。誘電体スタックと金属層を形成した後、誘電体キャップ層２’’の、金属−誘電体界面に隣接する少なくとも一部が、仕事関数変調元素６を加えることにより選択的に変調される。 （もっと読む）

【課題】 相互に異なるしきい値電圧要件を有する複数のトランジスタを結合するための技法を提供する。
【解決手段】 一態様では、半導体デバイスは、第１および第２のｎＦＥＴ領域と第１および第２のｐＦＥＴ領域とを有する基板と、第１のｎＦＥＴ領域の上の基板上のロジックｎＦＥＴと、第１のｐＦＥＴ領域の上の基板上のロジックｐＦＥＴと、第２のｎＦＥＴ領域の上の基板上のＳＲＡＭ ｎＦＥＴと、第２のｐＦＥＴ領域の上の基板上のＳＲＡＭ ｐＦＥＴとを含み、そのそれぞれが、高Ｋ層の上の金属層を有するゲート・スタックを含む。ロジックｎＦＥＴゲート・スタックは、高Ｋ層から金属層を分離するキャッピング層をさらに含み、キャッピング層は、ロジックｐＦＥＴ、ＳＲＡＭ ｎＦＥＴ、およびＳＲＡＭ ｐＦＥＴのうちの１つまたは複数のしきい値電圧に対してロジックｎＦＥＴのしきい値電圧をシフトするようにさらに構成される。 （もっと読む）

【課題】移動度の低下を極力抑えつつゲートリーク電流が低い良好なゲート絶縁膜を有するＭＯＳＦＥＴを含む半導体装置、及びその製造方法を提供する。
【解決手段】半導体層と、ゲート電極と、膜厚が１ｎｍ以上で少なくとも半導体層側からその厚み方向に１ｎｍまでの領域は窒化酸化シリコン膜（ＳｉＯＮ）から構成され、かつシリコンと酸素の原子数比（Ｏ／Ｓｉ）が０．０１〜０．３０、シリコンと窒素の原子数比（Ｎ／Ｓｉ）が０．０５〜０．３０であるゲート絶縁膜と、ソース／ドレイン領域と、を備えたＭＯＳＦＥＴを有する半導体装置。 （もっと読む）

【課題】 本発明は、金属元素を有する絶縁膜の界面特性を向上させる半導体装置の製造方法を提供することを目的とする。
【解決手段】 本発明の半導体装置の製造方法は、下層、Ge層、Ge酸化物層、上層の順に積層された構造を形成する工程と、熱処理を用いてGe酸化物層及びGe層を除去して、上層と下層とを直接接合させる工程とを有し、上層及び下層の何れかは金属元素を有する絶縁物で形成されることを特徴とする。 （もっと読む）

【課題】高誘電率膜をゲート絶縁膜に用い、消費電力を低減したＰＭＯＳトランジスタを提供する。
【解決手段】半導体基板１と、半導体基板１の表面部にチャネル領域２を挟むように形成されたＰ型不純物拡散層３と、チャネル領域２上に形成されハフニウム又はジルコニウムと希土類元素又は第２族元素とを含む絶縁膜４ａ、４ｂ、及び絶縁膜４ａ、４ｂ上に形成されたシリコン酸化膜４ｃを有するゲート絶縁膜４と、ゲート絶縁膜４上に形成されたゲート電極５と、を備えるＰＭＯＳトランジスタ。 （もっと読む）

ｈｉｇｈ−ｋ金属ゲート構造（３１０Ｎ，３１０Ｂ，３１０Ｐ）によって従来のゲート電極構造（３１０）を置換するためのプロセスシーケンスにおいて、例えば、選択性の高いエッチングステップ（３２２，３２５，３２７，３３１）を使用することによって、追加のマスク形成ステップの数を少なく保つことができ、これにより、従来のＣＭＯＳ技術との高い互換性を保つことができる。更に、ここに開示の技術は、前工程（front-end）のプロセス技術および後工程（back-end）のプロセス技術との互換性を実現し、これにより、トランジスタレベルのほか、コンタクトレベルでも実績のある歪み発生機構を組み込むことが可能となる。
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【課題】高誘電体膜とシリコン基板とを分離する、極薄かつ緻密な界面層を形成する半導体デバイスの製造方法を提供する。
【解決手段】本発明の半導体デバイスの製造方法は、シリコン基板表面にシリコン酸化膜を形成する工程（酸化膜形成ステップ）と、シリコン酸化膜を所望膜厚だけ残してエッチングする工程（エッチングステップ）と、エッチング後のシリコン酸化膜上に高誘電体膜を形成する工程（高誘電体膜形成ステップ）とを有する。 （もっと読む）

【課題】 ゲート電極上のシリサイド膜の断線を抑制する。
【解決手段】 ソース・ドレイン領域をデュアルシリサイド構造とし、ゲート電極の仕事関数はｎ型ＭＩＳトランジスタ、ｐ型ＭＩＳトランジスタそれぞれの有するメタルゲート電極により定める構造とし、且つ、メタルゲート電極上の多結晶シリコン層は共通のｎ＋ドーピング層とし、ゲート上シリサイド膜はn型領域に対しショットキー障壁が低くなる材料で形成する。 （もっと読む）

半導体装置（１０）の作製方法は、上に重なるゲート電極（２２）を有するゲート誘電体（１７）を作製することを含む。半導体装置（１０）は半導体層（１２）上に作製される。ジルコン酸ハフニウムを含む高ｋ誘電体（１６）は半導体層上に蒸着される。高ｋ誘電体は、水素と窒素を含む雰囲気中で６５０℃〜８５０℃の間の温度でアニーリングされる。ゲート電極（２２）は高ｋ誘電体上に形成される。高ｋ誘電体機能は、ゲート誘電体（１７）での使用のためである。一つの効果は、ゲート漏れのレベルを保持する、またはさらには改善させつつ、トランジスタの性能を向上させることである。
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【課題】それぞれが適した閾値を有するフィン型ＭＯＳＦＥＴとプレーナ型ＭＯＳＦＥＴが混載され、且つ少ない工程で製造することができる半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、第１のゲート電極と、前記第１のゲート電極にフェルミレベルピニングを発生させない第１のゲート絶縁膜と、を有するプレーナ型ＭＯＳＦＥＴと、第２のゲート電極と、前記第２のゲート電極にフェルミレベルピニングを発生させる第２のゲート絶縁膜と、を有するフィン型ＭＯＳＦＥＴと、を有する。 （もっと読む）

【課題】不純物を混ぜなくても立方晶（ｃｕｂｉｃ）、正方晶（ｔｅｔｒａｇｏｎａｌ）又は斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ）のハフニウム酸化物を形成することができる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】シリコン基板１上にＨｆＯ₂膜３を形成する工程と、ＨｆＯ₂膜３上にゲート電極膜５を形成する工程と、ＨｆＯ₂膜３及びゲート電極膜５が形成されたシリコン基板１に熱処理を施して、ＨｆＯ₂膜３を結晶化する工程と、を含む。熱処理温度は例えば８００℃である。 （もっと読む）

半導体デバイス(10)は半導体層(12)に形成される。ゲート・スタック（16,18）は、半導体層の上にわたって形成され、第1の伝導層（22）及び、第１の層の上の第２層（24）を有する。第１の層は、より伝導性であり、第２の層よりインプラントに対して停止力を提供する。種（46）が、第２の層内にインプラントされる。ソース/ドレイン領域（52）は、ゲート・スタックの対抗する側の半導体層に形成される。ゲート・スタックの下の領域の半導体層にゲート・スタックが応力を働かせるインプラントのステップの後、ゲート・スタックは加熱される。
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