【課題】製造プロセスを煩雑にすることなく、閾値が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供する。
【解決手段】ＰＭＯＳトランジスタＱＰはゲート電極ＧＰ及びこれとゲート絶縁膜５を介して対峙するＮ型ウェル３１を、ＮＭＯＳトランジスタＱＮはゲート電極ＧＮ及びこれとゲート絶縁膜５を介して対峙するＰ型ウェル３２を、それぞれ有している。ゲート電極ＧＮは多結晶シリコン層６３で構成される一方、ゲート電極ＧＰは金属層６４／多結晶シリコン層６３の積層構造を備えている。 （もっと読む）

【課題】 しきい値電圧のばらつきの少ないゲート電極を有するＣＭＯＳデバイスを備えた半導体装置を提供することを可能にする。
【解決手段】 半導体基板に設けられた第１導電型チャネルＭＩＳトランジスタと、半導体基板に設けられた第２導電型チャネルＭＩＳトランジスタと、を備え、第２導電型チャネルＭＩＳトランジスタのゲート電極中の、ゲート絶縁膜との界面から膜厚方向に少なくとも１ｎｍ以下の領域での酸素濃度は１０^２０ｃｍ^−３以上、１０^２２ｃｍ^−３以下である。 （もっと読む）

ナノスケールチャネルデバイスのコンタクトアーキテクチャは、複数の並列半導体本体を有するデバイスのソースまたはドレイン領域に結合されかつその間に延びるコンタクト構造を有する。コンタクト構造は、サブリソグラフィックピッチを有する並列半導体本体と接触することができる。 （もっと読む）

【課題】 転写膜の汚染や分解・変質を生じないレーザ転写による薄膜形成方法を実現する。
【解決手段】 本発明のレーザ転写による薄膜形成方法では、レーザ光９を透過するガラス基板１上に、照射されるレーザ光９によりアブレーションされるアブレーション層（第１の有機膜）２、カーボンブラックを混入させてレーザ光９を遮蔽する効果を持たせた有機膜（第２の有機膜）３、及びグルコースオキシターゼを含む薄膜（酵素膜）からなる転写膜４が順次積層された転写基板５を用意する。この転写基板５の転写膜４と、被転写基板であるｐ型シリコン基板（回路基板）６を、回路基板６上に設けたスペーサ７を介して対向させる。その後、ガラス基板１側からアブレーション層２にレーザ光９を照射することで、転写膜４ａを回路基板６側に転写する。 （もっと読む）

第１の半導体材料からなる基板（１００）の表面（Ｓ）に沿って形成したゲート電極（１）とゲート絶縁層（２）とを備える半導体デバイスであり、ゲート電極（１）とゲート絶縁層（２）はいずれもスペーサ（３）に囲まれている。本デバイスはまた、それぞれ基板表面より下でゲート電極（１）の２つの対辺に沿って位置するソース領域（４）とドレイン領域（５）とを備える。ソース領域とドレイン領域は各々、基板（１００）上に配置され、基板（１００）とスペーサ（３）との間で延在する第２の半導体材料からなる部分（６，７）を備える。第２の材料の融点は、第１の材料の融点を下回る。第２の材料からなる部分（６，７）は、ソース（４）およびドレイン（５）領域の拡張部を成す。本半導体デバイスは、ＭＯＳトランジスタとすることができる。
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【課題】 サリサイドプロセスにおけるシリサイド細線化を防ぎ、設計により近い理想的なシリサイド寸法が確保できるポリサイドゲート電極を有する半導体装置及びその製造方法を提供する。
【解決手段】 基板１１上にシリコン酸化膜等のゲート絶縁膜１３、ポリシリコン層１４を順次形成する。このポリシリコン層１４を選択的に除去してポリシリコンパターン１４１を形成し、側壁として絶縁膜１６を形成する。その後、ポリシリコンパターン１４１の上部を所定厚さＴ１だけ除去する。これにより、絶縁膜１６の上部をポリシリコンパターン１４１の上面よりも高くする。所定厚さＴ１は、破線に示すように、ポリシリコンパターン１４１上に形成しようとするシリサイド層１９の側部が絶縁膜１６の上部で保護されるような形態となるように設定される。 （もっと読む）

【課題】 半導体装置において、熱処理によってもゲート電極が安定して所望の仕事関数を維持できるようにする。
【解決手段】 半導体装置は、半導体基板６と、この半導体基板６の上側に接して形成されたゲート絶縁膜１と、このゲート絶縁膜１の上側に金属窒化物または金属窒化珪化物で形成されたゲート電極２とを備え、ゲート絶縁膜１とゲート電極２との間には窒素および珪素の拡散を防止するためのバッファ層３が介在する。好ましくは、バッファ層３は厚みが５ｎｍ以下である。ゲート電極２がＴｉ元素を含み、ゲート絶縁膜１がＨｆ元素を含むとするとバッファ層３はチタン膜を含むことが好ましい。 （もっと読む）

【課題】液体原料、特に有機液体原料を用いたＣＶＤ法やＡＬＤ法によって形成された高誘電率のゲート絶縁膜の上に炭素を有しない界面をもってゲート電極を形成する。
【解決手段】液体原料を用いたＣＶＤ法やＡＬＤ法によって形成されたゲート絶縁膜としての酸化ハフニウム膜の上にゲート電極としてのアモルファスシリコン膜を形成する電極形成工程において、酸化ハフニウム膜が形成されたウエハに対して大気圧未満の圧力下で酸素ガスを用いたパージを実施し、その後、ウエハの存在雰囲気を大気圧未満の圧力に維持したまま、酸化ハフニウム膜の上に電極としてのアモルファスシリコン膜を形成する。絶縁膜としての酸化ハフニウム膜の表面に付着した炭素等の不純物を除去でき、さらに、不純物除去後の絶縁膜表面への不純物の再付着を防止できるので、高誘電率の絶縁膜の上に炭素等の不純物を有しない電極を形成することができる。
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【課題】低抵抗で耐熱性を有し、閾値変動もないＣＭＯＳデバイスを提案する。
【解決手段】本発明の例に関わる半導体装置は、Ｎ型半導体層３と、Ｎ型半導体層３上に形成される第１ゲート絶縁層１０と、第１ゲート絶縁層１０上に形成され、金属の炭素化合物を含む第１ゲート電極１２とを有するＰチャネルＭＩＳトランジスタ、及び、Ｐ型半導体層２と、Ｐ型半導体層２上に形成される第２ゲート絶縁層１０と、第２ゲート絶縁層１０上に形成される第２ゲート電極１１とを有するＮチャネルＭＩＳトランジスタを備える。 （もっと読む）

トランジスタとトレンチ構造とを含む構造に関し、トレンチ構造は、トランジスタのチャネル領域内に歪みの一部のみを導入する。
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【課題】 ゲート電極に多結晶Si/金属積層構造を用いつつ、多結晶Si/金属界面の空乏化を抑制することを目的とする。
【解決手段】
ゲート電極が上層に多結晶Si層6、下層に金属層（TiN層7）の積層構造を成して、かつ上部配線とのコンタクト部分は、上部配線がゲート積層構造の下層金属層まで到達させることで、多結晶Siと下層金属（TiN）に電位差が生じないため、空乏層が伸びることなく、ゲートに印加した電圧と同じだけゲート絶縁膜に電圧が掛かり十分なキャリアがチャネル領域に形成され、駆動電流の向上が得られる。また、ゲート加工が基本的には既存技術をそのまま適用できるため、金属ゲート電極を有する半導体装置の製造及びその技術開発が簡略化される。 （もっと読む）

半導体装置（１００）を形成する方法は、第一領域（１０４）を備える半導体基板と、第一領域上にゲート誘電体（１０８）を形成するステップと、ゲート誘電体上に導電性金属酸化物（１１０）を形成するステップと、導電性金属酸化物上に耐酸化バリア層（１１１）を形成するステップと、耐酸化バリア層上にキャッピング層（１１６）を形成するステップとを含む。一実施形態において、導電性金属酸化物はＩｒＯ_２，ＭｏＯ_２及びＲｕＯ_２であり、耐酸化バリア層はＴｉＮを含む。
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【課題】高誘電率半導体デバイスの寿命を正確に予測することを目的とする。
【解決手段】本発明は、集積回路寿命におけるホットキャリア注入の効果を決定するためのＭＩＳＦＥＴの試験方法を提供する。本方法は、ドレイン電圧を前記負荷電圧に等しい値に維持する間中、高誘電率誘電体を有するゲートへ正の負荷電圧を印加する。通常の動作電圧よりも大きい負荷電圧の使用が、集積回路の故障及び劣化を加速させる。スレッショルド電圧，トランスコンダクタンス，リニアドレイン電流，飽和ドレイン電流などの電気的パラメータを観測する。観測された電気的パラメータにおけるシフトがデバイス故障を示す。ゲート負荷電圧に対する被加速デバイス寿命の対数をプロットすることによるデータ解析が行われる。動作条件下でのデバイス寿命は、所定のデバイス動作電圧に関するプロットを基に推定することにより予測される。 （もっと読む）

【課題】
高誘電率のＳｉＯ_２ゲート積層体上に熱的に安定したｐ型金属炭化物としてＴｉＣを製造する方法を提供する。
【解決手段】
本発明の金属化合物は、ＴｉＣを含み、約４.７５乃至約５.３ｅＶ、望ましくは、約５ｅＶの仕事関数を有し且つ高誘電率の誘電体および界面層を含むゲート積層体上で熱的に安定する。更に、そのＴｉＣ金属化合物は、非常に意欲的な等価酸化膜厚（ＥＯＴ）およびｐ型金属酸化物半導体（ｐＭＯＳ）装置における１４Åよりも小さい反転層厚へのスケーリングを可能にする１０００℃においても非常に効率的な酸素拡散バリアである。 （もっと読む）

半導体デバイスを作成する方法に関する。該方法は、基板上で二酸化ケイ素層に窒素を加えて窒化二酸化ケイ素層を形成することを含む。窒化二酸化ケイ素層の上に犠牲層を形成したのち、犠牲層が除去されて溝が生成される。窒化二酸化ケイ素層の上で溝の中に高誘電率ゲート誘電体層が形成され、該高誘電率ゲート誘電体層の上に金属ゲート電極が形成される。

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【課題】 ゲート誘電体とゲート電極との間にＶ_t安定化層を含む半導体構造を提供することにある。
【解決手段】 Ｖ_t安定化層は、構造のしきい電圧およびフラットバンド電圧を目標値に安定化することができ、窒化金属酸化物または窒素なし金属酸化物を含み、Ｖ_t安定化層が窒素なし金属酸化物を含む条件で半導体基板またはゲート誘電体のうちの少なくとも一方が窒素を含む。また、本発明は、このような構造を形成する方法も提供する。 （もっと読む）

回路装置の作製方法を提供する。導電性にドープされたシリコンと誘電材との間に厚さ２０Å以下（または７０以下のＡＬＤサイクルで生じた厚さ）の金属含有材を形成する。導電性にドープされたシリコンとしてｎ型を用いることができ、誘電材は高ｋ誘電材を用いることができる。金属含有材は誘電層上へ直接形成でき、導電性にドープされたシリコンは金属含有材上へ直接形成できる。回路装置はコンデンサ構造体あるいはトランジスタ構造体とすることができる。回路装置がトランジスタ構造体である場合はＣＭＯＳ装置中へ組み入れることができる。本発明による種々装置はメモリ構造体中へ組み入れられる他、電子システムへも組み入れることができる。
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【課題】ゲートの空乏化問題の解消と共に、仕事関数の調整が容易な金属シリサイドのみからなるゲート電極を備え、既存プロセスとのインテグレーション性が高い、コスト的にも優位性がある電界効果トランジスタからなる半導体装置の製造方法を提供することを課題とする。
【解決手段】半導体基板１と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極１９と、前記ゲート電極１９を挟んでエレベーテッド構造を有するソース・ドレイン８とからなる半導体装置の製造方法であって、前記ゲート電極１９を金属シリサイド化する工程を含むことを特徴とする。 （もっと読む）

本発明に係る半導体デバイスの製造方法は、基板上に高誘電率ゲート誘電体層を形成する工程、高誘電率ゲート誘電体層上に障壁層を形成する工程、及び障壁層上に完全にシリサイド化されたゲート電極を形成する工程を有する。
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【課題】 Ｈｉｇｈ−ｋ膜を用いたＭＩＳＦＥＴの電子移動度および正孔移動度を共に増加させ高性能の相補型ＭＩＳＦＥＴを形成する。
【解決手段】 シリコン基板１の表面部にｐウェル層２およびｎウェル層３が形成され、素子分離領域４により区画されたｎチャネルＭＩＳＦＥＴには、窒素添加のないｎチャネル界面層５、窒素添加のないｎチャネル高誘電体ゲート絶縁膜６およびｎチャネルゲート電極７が形成されている。そして、ｎ型ソース・ドレイン拡散層８が設けられている。これに対して、ｐチャネルＭＩＳＦＥＴでは、窒素添加のｐチャネル界面層９、窒素添加のｐチャネル高誘電体ゲート絶縁膜１０およびｐチャネルゲート電極１１が形成されている。そして、ｐ型ソース・ドレイン拡散層１２が設けられている。 （もっと読む）