【課題】 ＣＭＯＳ型半導体装置におけるデュアルゲート構造のゲート電極をエッチングにより形成する時に、局所的なゲート絶縁膜の「突き抜け」やゲート電極サイドエッチ等の欠陥が発生することを防止できる製造方法を提供する。
【解決手段】 ゲート絶縁膜５を介して半導体基板１上に形成されたシリコン膜等の、実質的に不純物を含まない半導体膜６を選択的にエッチングしてゲート電極７を形成する。隣接するゲート電極７間の領域をレジスト等の絶縁膜９で埋め込む。さらに例えば所定のゲート電極７が形成された領域を覆うマスク層１０を形成し、絶縁膜９とマスク層１０とをマスクとして、マスク層１０で覆われないゲート電極７にイオン注入等の手段により所定導電型の不純物を導入する。同様の方法を用いてマスク層１０で覆われていたゲート電極７に異なる導電型の不純物を導入する。 （もっと読む）

【課題】オン抵抗が低く、かつ、Ｖｔｈが高い半導体装置を提供する。
【解決手段】基板１０２の上方に、ＩＩＩ−Ｖ族化合物半導体で形成されたバックバリア層１０６と、バックバリア層１０６上に、バックバリア層１０６よりバンドギャップエネルギーが小さいＩＩＩ−Ｖ族化合物半導体で形成され、バックバリア層１０６の上方の少なくとも一部に設けられたリセス部１２２において、他の部分より膜厚が薄いチャネル層１０８と、チャネル層１０８にオーミック接合された第１の電極１１６，１１８と、少なくともリセス部においてチャネル層の上方に形成された第２の電極１２０と、を備える半導体装置を提供する。 （もっと読む）

【課題】キャリア移動度（チャネル移動度）を増加させて、オン電流を増加させること。
【解決手段】トランジスタを形成するための半導体基板（１０）は、主面（１１ａ）を持つシリコン基板（１１）と、このシリコン基板（１１）の主面（１１ａ）上に形成された歪緩和ＳｉＧｅ層（１２）と、この歪緩和ＳｉＧｅ層（１２）上に形成された歪Ｓｉ層（１３）と、を含む。 （もっと読む）

【課題】オン抵抗を低減し、かつ高耐圧で駆動することが可能な半導体装置を提供する。
【解決手段】当該高耐圧トランジスタは、第１の不純物層ＰＥＰと、第１の不純物層ＰＥＰの内部に形成される第２の不純物層ＨＶＮＷと、第２の不純物層ＨＶＮＷを挟むように、第１の不純物層ＰＥＰの内部に形成される１対の第３の不純物層ＯＦＢおよび第４の不純物層ＰＷと、第３の不純物層ＯＦＢから、第２の不純物層ＨＶＮＷの配置される方向へ、主表面に沿って突出するように、第１の不純物層ＰＥＰの最上面から第１の不純物層ＰＥＰの内部に形成される第５の不純物層ＯＦＢ２と、第２の不純物層ＨＶＮＷの最上面の上方に形成される導電層ＧＥとを備える。第４の不純物層ＰＷにおける不純物濃度は、第３および第５の不純物層ＯＦＢ，ＯＦＢ２における不純物濃度よりも高く、第５の不純物層ＯＦＢ２における不純物濃度は、第３の不純物層ＯＦＢにおける不純物濃度よりも高い。 （もっと読む）

【課題】シリコンエピタキシャル層の支えの喪失を防止した、局所ＳＯＩ構造の形成方法の提供。
【解決手段】ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４とシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４が積層された構造において、
それぞれ、Ｎウェル３１ＮＷ及びＰウェル３１ＰＷがＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４側に突き出る構造を形成し、ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４をエッチングにより除去する際に、支えとなるようにする。 （もっと読む）

【課題】ゲート絶縁膜に劣化が生じることを抑制する。
【解決手段】ハードマスクを用いて素子分離溝１０２を形成した後、素子分離溝１０２に素子分離膜２０を埋め込む。次いで、ハードマスクの窒化シリコン膜２１０を除去する。次いで、ハードマスクの表面酸化膜２００を薄くする。その後、シリコン基板１００を熱酸化することにより、表面酸化膜を厚くして再酸化膜２０２を形成する。次いで、第１素子形成領域１０１及び第２素子形成領域１０３に位置するシリコン基板に、再酸化膜２０２を介してチャネル不純物を注入する。次いで、再酸化膜２０２を除去する。次いで、第１素子形成領域１０１に位置するシリコン基板１００に、ゲート絶縁膜１１０及びゲート電極１２０を形成する。 （もっと読む）

【課題】トランジスタを覆うシリコン窒化膜を用いて、該トランジスタの駆動能力をより一層向上することができるようにする。
【解決手段】Ｐウェル１０２の上に、ＮＭＯＳゲート絶縁膜１０４を介在させて形成されたＮＭＯＳゲート電極１０６と、Ｐウェル１０２におけるＮＭＯＳゲート電極１０６の両側方の領域に形成されたｎ型ソースドレイン領域１１２と、Ｐウェル１０２の上に形成され、ＮＭＯＳゲート電極１０６及びｎ型ソースドレイン領域１１２を覆うように形成されたシリコン窒化膜１１８とを有している。シリコン窒化膜１１８を構成するシリコンは、その同位体^２９Ｓｉ又は^３０Ｓｉの比率が５０％以上である。 （もっと読む）

【課題】第１のトランジスタと第２のトランジスタが、ぞれぞれのドレイン領域とソース領域を共有して同一の半導体基板上に形成される構成の半導体装置の製造において、それぞれのトランジスタのソース領域およびドレイン領域の直下に埋め込み絶縁膜を効率的に形成できる製造方法を提供する。
【解決手段】半導体基板上にそれぞれのトランジスタのソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層と半導体層を順次形成することにより充填し、さらに第１のトランジスタのソース領域および第２のトランジスタのドレイン領域直下のＳｉＧｅ混晶層を、素子分離溝を介して選択エッチングにより除去し、第１のトランジスタのドレイン領域および第２のトランジスタのソース領域として共有される拡散領域直下のＳｉＧｅ混晶層を、前記拡散領域に形成した孔を介して選択エッチングし、除去する。 （もっと読む）

【課題】 層間絶縁膜をＣＭＰ法で研磨、平坦化する際、ＭＯＳ型トランジスタのチャネル領域に応力を与えるためにゲート電極を覆うように形成される応力ライナー膜が研磨されて、トランジスタ特性の変動やバラツキが発生しないようにする。
【解決手段】 第１活性領域（例えばＰチャネルトランジスタ形成領域）上のゲート電極（シリコン膜１４と金属シリサイド膜１５との積層膜）上には第１応力膜（圧縮応力ライナー膜）１６のみを形成し、第２活性領域（例えばＮチャネルトランジスタ領域）上のゲート電極上には第２応力膜（引っ張り応力ライナー膜）１８のみを形成する。一方、素子分離１０上のゲート電極上には第１および第２応力膜１６、１８の積層膜を形成する。層間絶縁膜２０のＣＭＰ法による研磨は、素子分離１０上の第２応力膜１８の露出後に停止する。 （もっと読む）

【課題】低温ＡＬＤ法で形成された窒化珪素膜のエッチング耐性を向上させる。
【解決手段】プラズマ窒化処理方法は、上部に開口を有する処理容器１と、ウエハＷを載置する載置台２と、処理容器１の開口を塞ぐとともにマイクロ波を透過させるマイクロ波透過板２８と、処理容器１内にマイクロ波を導入するための複数のスロットを有する平面アンテナ３１と、を備えたプラズマ処理装置１００を用いる。処理容器１内で、窒素含有ガスと希ガスとを含む処理ガスのプラズマを生成させて、ウエハＷ上の窒化珪素膜をプラズマ窒化処理する。窒化珪素膜は、ＡＬＤ法により４００℃以下の成膜温度で成膜された窒化珪素膜であり、プラズマ窒化処理は、ＡＬＤ法における成膜温度を上限とする処理温度で行う。 （もっと読む）

【課題】選択的に窒化物膜を形成する。
【解決手段】処理容器２内に窒素含有ガスを供給し、処理容器２内の圧力を１３３Ｐａ以上１３３３Ｐａ以下の範囲内に設定して、処理容器２内に窒素含有プラズマを生成し、該窒素含有プラズマによって、シリコンを含有する第２の部分１００Ｂの表面１００Ｂａを窒化させずに、タングステンを含有する第１の部分１００Ａの表面１００Ａａを選択的に窒化して、第１の部分１００Ａの表面１００Ａａに窒化タングステン膜１０７を形成する。 （もっと読む）

【課題】トレンチ横型パワーＭＯＳＦＥＴにおいて、装置の信頼性を高めること。
【解決手段】半導体基板１の表面層にトレンチ５を形成する。トレンチ５は、半導体基板１の表面層を第１メサ領域４１と第２メサ領域４２に分割し、かつ第１メサ領域４１と第２メサ領域４２を交互に配置させる。第１メサ領域４１および第２メサ領域４２は、それぞれソース電流およびドレイン電流の引き出しをおこなう。第２メサ領域４２は、半導体基板１からの深さが、第１メサ領域４１よりも深くなっている。 （もっと読む）

【課題】歩留まりに優れた半導体装置を提供する。
【解決手段】ゲート電極１４０は素子形成領域１０４に形成されている。サイドウォール層１６０は、ゲート電極１４０の側壁を覆っている。拡散領域１７０は素子形成領域１０４に位置する基板１００に形成され、トランジスタ１１０のソース及びドレインとなる。絶縁層２００は、素子形成領域１０４上、及びゲート電極１４０上に形成されている。コンタクト２１０は絶縁層２００に形成され、拡散領域１７０に接続している。ゲート電極１４０のうちコンタクト２１０と隣に位置する部分は、サイドウォール層１６０より低く形成されている。絶縁層２００は、ゲート電極１４０のうちコンタクト２１０と隣に位置する部分上かつ、サイドウォール層１６０同士の間に形成されている間隙に埋設される。 （もっと読む）

【課題】新しい形態のメモリ素子のトランジスタ構造及びその製造方法を提供する。
【解決手段】本発明のトランジスタ構造は、半導体基板１１１の所定の領域から突出した活性領域１１１ａと、活性領域１１１ａ内のチャネル領域に形成された凹溝部ｇと、半導体基板１１１上に、凹溝部ｇの底面より低い位置にある表面を有するように形成されたフィールド膜１１２と、凹溝部ｇの底面および側壁と、フィールド膜１１２によって露出した活性領域１１１ａの側面とに形成されたゲート絶縁膜１１３と、ゲート絶縁膜１１３が形成された凹溝部ｇ及びフィールド膜１１２を横切るように形成されたゲート電極１１４と、ゲート電極１１４の両側の活性領域１１１ａに形成されたソースＳ及びドレーンＤ領域とを備え、ソースＳ及びドレーンＤラインに沿ったＸ−Ｘ’断面はリセストランジスタ構造であり、ゲートラインに沿ったＹ−Ｙ’断面は突起型トランジスタ構造である。 （もっと読む）

【課題】長期に亘って信頼性の高い横型ＭＩＳＦＥＴを有する半導体装置を提供する。
【解決手段】本発明に係る半導体装置１は、半導体基板１１上に形成された半導体層１３と、半導体層１３に溝状に形成され、その内壁が絶縁膜３１で被覆され、絶縁膜３１の内部にゲート電極３２が埋設されたトレンチ溝３０と、半導体層１３上に、トレンチ溝３０と少なくとも一部が対向配置する位置に形成されたゲート配線５１と、ゲート配線５１を挟むように半導体層１３上に形成されたソース電極５２、及びドレイン電極５３とを具備する。半導体層１３におけるオン動作時の電流経路は、ソース電極５２とドレイン電極５３の間の半導体層１３の表面領域を実質的に経由せず、上記トレンチ溝３０の側面近傍を経由する。 （もっと読む）

【課題】ドレイン電極とドレイン層とのコンタクト抵抗を低減できる半導体素子及び半導体素子の製造方法を提供する。
【解決手段】半導体素子は、第１導電型のドレイン層と、ドレイン層上に形成された第１導電型のドリフト層と、ドリフト層上に選択的に形成された第２導電型のベース層と、ベース層上に選択的に形成された第１導電型のソース層と、ゲート絶縁膜を介して、ドリフト層、ベース層及びソース層に跨って形成されたゲート電極と、ベース層及びソース層に電気的に接続されたソース電極と、ドリフト層を貫通して、底部の少なくとも一部がドレイン層にまで達する第１のトレンチ内に形成され、ドレイン層と電気的に接続されたドレイン電極と、を備え、底部には、凹凸が形成されている。 （もっと読む）

【課題】高集積化を図ることができる半導体装置の製造方法を提供することである。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板に第１の方向に延びる複数の溝を形成する工程と、前記溝の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、前記絶縁膜上に、前記溝を埋めるように、第１の導電層を堆積する工程と、前記第１の導電層上に第２の導電層を堆積する工程と、前記第２の導電層上における前記溝の直上域の一部を含む領域にハードマスクを形成する工程と、前記ハードマスクをマスクとして前記第２の導電層をエッチングすることにより、前記ハードマスク及び前記第２の導電層を含む柱状体を形成する工程と、前記柱状体における前記溝の幅方向に面する２つの側面上に、電極加工側壁を形成する工程と、前記柱状体及び前記電極加工側壁をマスクとしてエッチングすることにより、前記第１の導電層における露出した部分の上部を除去し下部を残留させる工程と、前記電極加工側壁を除去する工程とを備える。 （もっと読む）

【課題】 素子特性の劣化を抑制する。
【解決手段】 実施形態による半導体装置は、トランジスタ領域を有する半導体装置であって、トランジスタ領域は、基板上に形成された半導体領域と、半導体領域に隣接する素子分離領域と、ラテラルエピタキシャル層を備え、半導体領域上及び半導体領域と素子分離領域との間で横方向に成長するエピタキシャル層と、を具備する。 （もっと読む）

【課題】高集積化を図ることができる半導体装置及びその製造方法を提供することである。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、相互に平行に延びる複数本の積層体であって、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極上に設けられた絶縁膜と、を有する積層体と、前記ゲート電極の上端部の側面を覆い、前記ゲート電極における前記ゲート絶縁膜に接する部分の側面は覆わない絶縁側壁と、前記半導体基板上に設けられ、前記積層体を覆う層間絶縁膜と、前記層間絶縁膜内における前記積層体の相互間に設けられ、前記半導体基板に接続されたコンタクトと、を備える。 （もっと読む）

【課題】３次元形の半導体素子において、オン抵抗をより効果的に低減できる半導体素子及び半導体素子の製造方法を提供する。
【解決手段】半導体素子は、ドレイン層と、ドレイン層内に選択的に設けられたドリフト領域と、ドリフト領域内に選択的に設けられたベース領域と、ベース領域内に選択的に設けられたソース領域と、ソース領域又はドレイン層の少なくとも一方の内部に、ソース領域又はドレイン層の少なくとも一方に選択的に設けられた第１，第２の金属層と、ドレイン層の表面に対して略平行な方向に、ソース領域の一部から、ソース領域の少なくとも一部に隣接するベース領域を貫通して、ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、第１の金属層に接続されたソース電極と、ドレイン層又は第２の金属層に接続されたドレイン電極と、を備える。 （もっと読む）