DRAMメモリ素子のトランジスタ構造及びその製造方法
【課題】新しい形態のメモリ素子のトランジスタ構造及びその製造方法を提供する。
【解決手段】本発明のトランジスタ構造は、半導体基板111の所定の領域から突出した活性領域111aと、活性領域111a内のチャネル領域に形成された凹溝部gと、半導体基板111上に、凹溝部gの底面より低い位置にある表面を有するように形成されたフィールド膜112と、凹溝部gの底面および側壁と、フィールド膜112によって露出した活性領域111aの側面とに形成されたゲート絶縁膜113と、ゲート絶縁膜113が形成された凹溝部g及びフィールド膜112を横切るように形成されたゲート電極114と、ゲート電極114の両側の活性領域111aに形成されたソースS及びドレーンD領域とを備え、ソースS及びドレーンDラインに沿ったX−X’断面はリセストランジスタ構造であり、ゲートラインに沿ったY−Y’断面は突起型トランジスタ構造である。
【解決手段】本発明のトランジスタ構造は、半導体基板111の所定の領域から突出した活性領域111aと、活性領域111a内のチャネル領域に形成された凹溝部gと、半導体基板111上に、凹溝部gの底面より低い位置にある表面を有するように形成されたフィールド膜112と、凹溝部gの底面および側壁と、フィールド膜112によって露出した活性領域111aの側面とに形成されたゲート絶縁膜113と、ゲート絶縁膜113が形成された凹溝部g及びフィールド膜112を横切るように形成されたゲート電極114と、ゲート電極114の両側の活性領域111aに形成されたソースS及びドレーンD領域とを備え、ソースS及びドレーンDラインに沿ったX−X’断面はリセストランジスタ構造であり、ゲートラインに沿ったY−Y’断面は突起型トランジスタ構造である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子及びその製造方法に関し、より詳細には、リセストランジスタ(Recessed Transistor)と突起型トランジスタ(Fin Transistor)の両方の長所を有する新しい形態のメモリ素子のトランジスタ構造及びその製造方法に関する。
【背景技術】
【0002】
最近、半導体素子の集積度が増加するにつれて、トランジスタのチャネル長及びチャネル幅が非常に短くなっている。その結果、従来の2次元のトランジスタ構造では、高濃度ドーピングによって引起こされる接合漏洩電流の原因で、十分なデータ保持時間が確保できないだけでなく、高集積メモリ素子の電流駆動能力の確保の面においても限界に至っている。
【0003】
図1は、高集積メモリ素子に十分なデータ保持時間を確保させるために提案された従来のリセストランジスタの構造を示す断面図である。図1において、参照符号1は半導体基板を、2はフィールド膜を、3はゲート絶縁膜を、4はゲート電極をそれぞれ表す。そして、参照符号SとDはそれぞれソースとドレーン領域を、参照符号Cはチャネル領域を表す。
【0004】
このリセストランジスタの構造の特徴は、半導体基板1を所定の深さにリセスさせ、ソース及びドレーン領域とチャネル領域との間の距離を最大限に大きく確保することである。
【0005】
このようなリセストランジスタを、メモリ素子(例えば、DRAM)のトランジスタとして適用する場合、従来の一般的な2次元のトランジスタを適用する場合に比べて接合漏洩電流を著しく減少させ、2倍以上のデータ保持時間を確保することができる。
【0006】
しかし、この従来のリセストランジスタの構造は、しきい値電圧のバックバイアス依存性が一層高くなるという短所、及び電流駆動能力の特性が良くないという短所がある。
【0007】
一方、図2A及び図2Bは、高集積メモリ素子の電流駆動能力を改善するために提案された従来の、ポリゲート電極を有する突起型トランジスタの構造を示す図である。図2Aはその従来の突起型トランジスタの構造を示す斜視図であり、図2Bは図2Aに示されたX−X’及びY−Y’線に沿った従来の突起型トランジスタの構造を示す断面図である。図2A及び図2Bにおいて、参照符号11は半導体基板を、12はフィールド膜を、13はゲート絶縁膜を、14はポリシリコンのゲート電極をそれぞれ表す。そして、参照符号SとDはソースとドレーン領域を、参照符号C1、C2、C3はチャネル領域をそれぞれ表す。
【0008】
この突起型トランジスタの構造の特徴は、チャネルが形成される部分の半導体基板(参照番号11aと表記された活性領域)を垂直方向に突出させて、その上にゲート絶縁膜13とポリゲート電極14を形成することにより、ゲート電極14が接している半導体基板11(活性領域11a)の3つの面(図2Bにおいて、参照符号C1、C2、C3と表示された部分)を全てトランジスタのチャネルとして用いることである。
【0009】
このような突起型トランジスタを、メモリ素子(例えば、DRAM)のトランジスタとして適用する場合、チャネルに3つの面を使用できるので、電流量の増大により、従来の一般的な2次元のトランジスタに比べてメモリ素子の電流駆動能力を著しく向上させることができる。特に、突起型トランジスタはオン-オフ特性が非常に優れているため高速素子の具現を可能にし、またバックバイアス依存性も小さいので、低い電圧でも希望するデバイス特性が得られる。即ち、突起型トランジスタはしきい値電圧のバックバイアス依存性を低減すると共に、低い電圧でも優れたデバイス特性を有する高速メモリ素子の具現を可能にする。
【0010】
しかしながら、この従来の突起型トランジスタは、その構造によって、十分なデータ保持時間を確保することができないという致命的な短所がある。これは、狭い領域内に形成されたトリプルチャネルにより、接合漏洩電流のソースが著しく大きくなるためと推測できる。
【0011】
さらに、ゲート電極を高集積メモリ素子で通常要求される低抵抗電極構造(例えば、ポリシリコンの導電膜上にWSix、又はWなどの低抵抗材料の導電膜が更に形成された構造)とする場合、十分なデータ保持時間を確保することが難しいという短所の他に、低抵抗ゲート電極の形成時に発生する不良(例えば、ボイド)によりゲート電極の抵抗が急激に増加して問題を引き起こすという他の短所もある。
【0012】
上記の不良は、ポリシリコンの導電膜上にWSix、Wなどの低抵抗材料からなる導電膜を形成する過程で発生しうる問題であって、半導体基板11から垂直に突出した活性領域11aとフィールド膜12との間に段差が存在することに起因する。
【発明の概要】
【発明が解決しようとする課題】
【0013】
本発明は、上記のような従来技術の問題を解決するためになされたものであって、リセストランジスタと突起型トランジスタとを1つのセル内に集積させて同時に具現することにより、十分なデータ保持時間を確保することができるのみならず、しきい値電圧のバックバイアス依存性を減少させると共に、電流駆動能力を改善することができるメモリ素子のトランジスタ構造を提供することを目的とする。
【0014】
また、本発明の別の目的は、上記の構造のトランジスタを効率的に製造することができる製造方法を提供することにある。
【0015】
また、本発明のさらなる別の目的は、低抵抗ゲート電極の形成時にボイドの発生を抑制して、ゲート電極の抵抗値の増大を防ぐことができるメモリ素子のトランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【0016】
上記の技術的課題を解決するために、本発明の1側面によれば、DRAMメモリ素子のトランジスタ構造を提供することができる。このトランジスタは、半導体基板の所定の領域から突出した活性領域と、前記活性領域内のチャネル領域に形成された凹溝部と、前記半導体基板上に、前記凹溝部の底面より低い位置にある表面を有するように形成されたフィールド膜と、前記凹溝部の底面および側壁と、前記フィールド膜によって露出した前記活性領域の側面とに形成されたゲート絶縁膜と、前記ゲート絶縁膜が形成された前記凹溝部及び前記フィールド膜を横切るように形成されたゲート電極と、前記ゲート電極の両側の前記活性領域に形成されたソース及びドレーン領域とを備える。
【0017】
この場合、ゲート電極はポリゲート電極や低抵抗ゲート電極を全て適用可能であり、低抵抗ゲート電極の代表的な例としては、ポリシリコンの第1導電膜上にW、WN、WSix、及びTiSixなどの低抵抗材料からなる第2導電膜が更に形成された積層構造を挙げることができる。
【0018】
また、上記技術的課題を解決するために、本発明の他の側面によれば、DRAMメモリ素子のトランジスタ製造方法を提供することができる。この製造方法は、半導体基板をエッチングして、前記半導体基板の所定の領域から突出した活性領域を形成する第1ステップと、前記半導体基板上に前記活性領域を画定するフィールド膜を形成する第2ステップと、前記活性領域内のチャネル領域をエッチングして凹溝部を形成する第3ステップと、前記凹溝部の底面より低い位置にある表面を有するように前記フィールド膜をエッチングする第4ステップと、前記凹溝部の底面および側壁と、前記フィールド膜によって露出した前記活性領域の側面とにゲート絶縁膜を形成する第5ステップと、前記ゲート絶縁膜が形成された前記凹溝部及び前記フィールド膜を横切るようにゲート電極を形成する第6ステップと、前記ゲート電極の両側の前記活性領域にソース及びドレーン領域を形成する第7ステップとを含む。
【0019】
この際、凹溝部を形成する工程とフィールド膜をエッチングする工程とは、その順序を入れ替えて行ってもよい。
【0020】
最初のフィールド膜は約2000〜6000Åの厚さで形成されることが好ましく、また、凹溝部の深さは最初に形成されたフィールド膜の厚さの約1/3であることが好ましく、さらに、フィールド膜は最初に形成されたフィールド膜の厚さの約1/3が残存するようにエッチングされることが好ましい。
【0021】
一方、ゲート電極は、ポリシリコンの導電膜の単層構造、又はポリシリコンの第1導電膜上に低抵抗材料の第2導電膜が更に蒸着により形成された積層構造のいずれかで形成され、第2導電膜として適用可能な低抵抗材料はW、WN、WSix、及びTiSixなどを挙げることができる。
【0022】
従って、ゲート電極が単層構造の場合には、ゲート絶縁膜の形成後に、導電膜を形成する工程、及び該導電膜の所定の部分をエッチングする工程を経てゲート電極が形成される。
【0023】
一方、ゲート電極が積層構造の場合には、ゲート絶縁膜の形成後に、ポリシリコンの第1導電膜を形成する工程、CMPで前記第1導電膜を平坦化する工程、平坦化した第1導電膜上に低抵抗材料の第2導電膜を形成する工程、及び第1及び第2導電膜の所定部分を順次エッチングする工程を経てゲート電極が形成される。この場合、第1導電膜は、フィールド膜のエッチング工程により突出した活性領域の上部の高さL1以上の厚さで形成されなければならなく、第1導電膜の平坦化は前記活性領域の上面に約300〜1500Åの厚さの第1導電膜が残存するように行われる。
【発明の効果】
【0024】
本発明によれば、メモリ素子の単位トランジスタ内にリセストランジスタと突起型トランジスタとの特徴が同時に具現されているので、素子駆動の際、リセストランジスタが有するデータ保持時間の改善効果と、突起型トランジスタが有する、優れた電流駆動能力の特性及びバックバイアス依存性の改善効果とが同時に得られる。さらに、下部の第1導電膜を平坦化した状態で、W、WN、WSix、TiSixなどの低抵抗材料からなる上部の第2導電膜を形成するので、低抵抗ゲート電極の形成の際、ボイドの発生を抑制して、ゲート電極の急激な抵抗値の増大を防止することができる。
【図面の簡単な説明】
【0025】
【図1】従来のリセストランジスタの構造を示す断面図である。
【図2A】従来のポリゲート電極を有する突起型トランジスタの構造を示す斜視図である。
【図2B】図2AのX−X’及びY−Y’線に沿った断面図である。
【図3A】本発明の第1の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図3B】本発明の第1の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図3C】本発明の第1の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図3D】本発明の第1の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図3E】本発明の第1の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図3F】本発明の第1の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図4】図3FのX−X’及びY−Y’線に沿った断面図である。
【図5A】本発明の第2の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図5B】本発明の第2の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図5C】本発明の第2の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図5D】本発明の第2の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図5E】本発明の第2の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図5F】本発明の第2の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図5G】本発明の第2の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図5H】本発明の第2の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図6】図5HのX−X’及びY−Y’線に沿った断面図である。
【発明を実施するための形態】
【0026】
以下、添付の図面を参照しながら本発明の好ましい実施の形態に関して詳細に説明する。
【0027】
図3A〜図3Fは、本発明の第1の実施の形態に係るメモリ素子の、ポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。以下、これらの図面を参照しながら、単位トランジスタの製造方法を具体的に説明する。
【0028】
図3Aに示すように、半導体基板111の所定の部分をエッチングして、基板111内にトレンチtを形成する。その結果、半導体基板111から突出した活性領域111aが形成される。
【0029】
次に、図3Bに示すように、トレンチt内にフィールド膜112を形成する。この場合、フィールド膜112は約2000〜6000Åの厚さh1で形成される。
【0030】
その後、図3Cに示すように、活性領域111a内のチャネル領域に所定の深さdを有する凹溝部gを形成する。凹溝部gの深さdは最初に形成されたフィールド膜112の厚さh1の約1/3に相当することが好ましい。例えば、フィールド膜112の厚さh1が3000Åの場合、好ましくは、凹溝部の深さdを1000Åとする。ただし、場合によっては、凹溝部gの深さdを、h1の1/3と異なる値に調節することも可能である。
【0031】
次に、図3Dに示すように、フィールド膜112をウェット、あるいは、ドライエッチング法により所定の厚さh2にエッチングする。この際、エッチング処理は、エッチング後のフィールド膜112の厚さh2が最初に形成されたフィールド膜112の厚さh1の約1/3になるように行うことが好ましい。例えば、最初に形成されたフィールド膜112の厚さh1が3000Åの場合、エッチング後のフィールド膜112の厚さh2が1000Åとなるようにエッチングする。ただし、フィールド膜112の厚さh2を、h1の1/3と異なる値に調節してもよい。その結果、図示したように、フィールド膜112の表面は、凹溝部gを含む活性領域111aの上面より低い位置にある表面を有するように形成される。
【0032】
ここでは、一例として、凹溝部gの形成後、フィールド膜112をエッチングする場合を説明したが、これらの工程の順序を変えても差し支えない。
【0033】
次に、図3Eに示すように、凹溝部gを含む活性領域111a上にゲート絶縁膜113を形成する。
【0034】
その後、図3Fに示すように、ゲート絶縁膜113とフィールド膜112の上にポリシリコンの導電膜を形成する。そして、この導電膜の所定部分をエッチングして、チャネル領域に形成された凹溝部gに重畳し、活性領域111aの上を横切って延伸するポリゲート電極114を形成する。続いて、イオン注入工程によって、ポリゲート電極114の両側の活性領域111a内にソースとドレーン領域S、Dをそれぞれ形成する。
【0035】
図4は、図3FのX−X’及びY−Y’線に沿った断面図である。図4において、参照符号C1、C2、C3はチャネル領域を表す。
【0036】
図4の断面図を参照すると、本発明の第1の実施の形態に係るトランジスタは、次のように構成されていることが分かる。即ち、半導体基板111の所定領域から突出した活性領域111aと、この活性領域111a内のチャネル領域に形成された所定の深さの凹溝部gとを備えている。また、活性領域111aの周りの半導体基板111には、凹溝部gを含む活性領域111aの上面より低い位置にある表面を有するようにフィールド膜112が形成され、このフィールド膜112の上には、凹溝部gに重畳し、活性領域111aの上を横切るようにゲート電極114が形成されている。ゲート電極114と活性領域111aとの間にはゲート絶縁膜113が介装されている。ゲート電極114の両側の活性領域111aにはソース及びドレーン領域S、Dが形成されている。
【0037】
従って、本発明の第1の実施の形態に係るトランジスタは、ソース及びドレーンライン(X−X’)に沿った断面を見ると、リセストランジスタの構造を有し、ゲートライン(Y−Y’)に沿った断面を見ると、3つの面(C1、C2、C3)をチャネルとして使用する突起型トランジスタの構造を有する。即ち、リセストランジスタと突起型トランジスタとの特徴が1つのトランジスタ内に同時に具現されている。
【0038】
このようなトランジスタ構造は、リセストランジスタと突起型トランジスタの両方の長所を有するので、メモリ素子の駆動時、十分なデータ保持時間と優れた電流駆動能力を確保することができるだけでなく、しきい値電圧のバックバイアス依存性も改善することができる。
【0039】
図5A〜図5Hは、本発明の第2の実施の形態に係るメモリ素子の、低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。以下、これらの図面を参照しながら、その製造方法を具体的に説明する。
【0040】
図5Aに示すように、半導体基板211の所定部分をエッチングして、半導体基板211内にトレンチtを形成する。その結果、半導体基板211から突出した活性領域211aが形成される。
【0041】
そして、図5Bに示すように、トレンチt内にフィールド膜212を形成する。この場合、フィールド膜212は約2000〜6000Åの厚さh1で形成される。
【0042】
その後、図5Cに示すように、活性領域211aのチャネル領域に所定の深さdの凹溝部gを形成する。凹溝部gの深さdは最初に形成されたフィールド膜212の厚さh1の約1/3に相当することが好ましいが、場合によっては、その深さdを、h1の1/3と異なる値に調節することも可能である。
【0043】
そして、図5Dに示すように、フィールド膜212をウェット、あるいは、ドライエッチング法で一定の厚さh2にエッチングする。この場合のエッチング処理は、フィールド膜212の厚さh2が最初に形成されたフィールド膜212の厚さh1の約1/3になるように行なうことが好ましいが、場合によっては、その厚さh2をh1の1/3と異なる値に調節することも可能である。その結果、凹溝部gを含む活性領域211aの上面より低い位置にある表面を有するようにフィールド膜212が形成される。
【0044】
なお、ここでは、凹溝部gを形成する工程とフィールド膜212をエッチングする工程とを、その順序を変えて行なっても差し支えない。
【0045】
そして、図5Eに示すように、リセスg、及び表面が露出した活性領域211a上にゲート絶縁膜213を形成する。そして、ゲート絶縁膜213及びフィールド膜212の上にポリシリコンの第1導電膜214aを形成する。この場合、第1導電膜214aは、先に行なったフィールド膜212のエッチング処理によって突出させられた活性領域211aの高さL1以上の厚さL2で形成される。
【0046】
その後、図5Fに示すように、CMP(Chemical Mechanical Polishing)により第1導電膜214aを平坦化する。この際、平坦化処理は、活性領域211aの上面に約300〜1500Åの厚さL3の第1導電膜214aが残存するように実施されることが好ましい。その結果、フィールド膜212上にはL2-αの厚さの第1導電膜214aが残り、活性領域211aの上面にはL3の厚さの第1導電膜214aが残存する。このように、第1導電膜214aを平坦化する理由は、半導体基板211から垂直に突出した活性領域211aとフィールド膜212との間に存在する段差によって後続の工程時(例えば、低抵抗の第2導電膜の形成時)に、蒸着膜内にボイドが生成されることを防ぐためである。
【0047】
次に、図5Gに示すように、平坦化された第1導電膜214a上にCVD(Chemical vapor Deposition)、あるいは、PVD(Physical vapor Deposition)法により第2導電膜214bを形成する。第2導電膜214bは、W、WN、WSix、又はTiSixなどの低抵抗材料で形成される。
【0048】
その後、図5Hに示すように、第1及び第2導電膜214a、214bの所定部分を順次エッチングして、凹溝部gに重畳し、活性領域211aの上を横切る低抵抗ゲート電極214を形成する。この場合、低抵抗ゲート電極214は、図示したように、ポリシリコンの第1導電膜214a上に低抵抗の第2導電膜214bが更に蒸着により形成された積層構造を有する。その後、イオン注入工程により低抵抗ゲート電極214の両側の活性領域211a内にソース及びドレーン領域S、Dを形成する。
【0049】
図6は、図5HのX−X’及びY−Y’線に沿った断面図である。図6において、参照符号C1、C2、C3はチャネル領域を表す。
【0050】
図6の断面図を参照すると、本第2の実施の形態に係るトランジスタは、ポリゲート電極114の代りに、低抵抗ゲート電極214が形成された点を除いては、上記した第1の実施の形態に係るトランジスタと同様の構造をしていることが分かる。
【0051】
従って、本第2の実施の形態に係る構造のトランジスタも、やはりソース及びドレーンライン(X−X’)に沿った断面を見ると、リセストランジスタの構造を有し、ゲートライン(Y−Y’)に沿った断面を見ると、3つの面(C1、C2、C3と表示された部分)をチャネルとして使用する突起型トランジスタの構造を有する。即ち、第2の実施の形態でも、1つのトランジスタ内にリセストランジスタと突起型トランジスタとの特徴が同時に具現されている。
【0052】
従って、図5Hのトランジスタを適用して、メモリ素子を設計すると、素子の駆動時に、上記第1の実施の形態と同様に、しきい値電圧のバックバイアス依存性を低減すると共に、優れた電流駆動能力、及び十分なデータ保持時間を確保することができる効果が得られる。
【0053】
さらに、低抵抗ゲート電極214の形成時、ポリシリコンの第1導電膜214aの形成及びその平坦化処理を行った後に第1導電膜214aの上に低抵抗材料の第2導電膜214bを形成するので、低抵抗ゲート電極214内にボイドが発生しない。その結果、ボイドによるゲート電極の抵抗値の増大を防ぐことができる。
【0054】
以上では、添付の図面を参照しながら本発明の好ましい実施の形態を説明したが、本発明は、上記説明した実施の形態に限定されるものではなく、本発明が属する技術分野において通常の知識を有する者であれば本発明の技術的要旨を逸脱しない範囲内で多様に変形、修正して実施できることは言うまでもない。
【符号の説明】
【0055】
1、11、111、211 半導体基板
11a、111a、211a 活性領域
2、12、112、212 フィールド膜
3、13、113、213 ゲート絶縁膜
4、14、114、214 ゲート電極
214a 第1導電膜
214b 第2導電膜
【技術分野】
【0001】
本発明は、半導体素子及びその製造方法に関し、より詳細には、リセストランジスタ(Recessed Transistor)と突起型トランジスタ(Fin Transistor)の両方の長所を有する新しい形態のメモリ素子のトランジスタ構造及びその製造方法に関する。
【背景技術】
【0002】
最近、半導体素子の集積度が増加するにつれて、トランジスタのチャネル長及びチャネル幅が非常に短くなっている。その結果、従来の2次元のトランジスタ構造では、高濃度ドーピングによって引起こされる接合漏洩電流の原因で、十分なデータ保持時間が確保できないだけでなく、高集積メモリ素子の電流駆動能力の確保の面においても限界に至っている。
【0003】
図1は、高集積メモリ素子に十分なデータ保持時間を確保させるために提案された従来のリセストランジスタの構造を示す断面図である。図1において、参照符号1は半導体基板を、2はフィールド膜を、3はゲート絶縁膜を、4はゲート電極をそれぞれ表す。そして、参照符号SとDはそれぞれソースとドレーン領域を、参照符号Cはチャネル領域を表す。
【0004】
このリセストランジスタの構造の特徴は、半導体基板1を所定の深さにリセスさせ、ソース及びドレーン領域とチャネル領域との間の距離を最大限に大きく確保することである。
【0005】
このようなリセストランジスタを、メモリ素子(例えば、DRAM)のトランジスタとして適用する場合、従来の一般的な2次元のトランジスタを適用する場合に比べて接合漏洩電流を著しく減少させ、2倍以上のデータ保持時間を確保することができる。
【0006】
しかし、この従来のリセストランジスタの構造は、しきい値電圧のバックバイアス依存性が一層高くなるという短所、及び電流駆動能力の特性が良くないという短所がある。
【0007】
一方、図2A及び図2Bは、高集積メモリ素子の電流駆動能力を改善するために提案された従来の、ポリゲート電極を有する突起型トランジスタの構造を示す図である。図2Aはその従来の突起型トランジスタの構造を示す斜視図であり、図2Bは図2Aに示されたX−X’及びY−Y’線に沿った従来の突起型トランジスタの構造を示す断面図である。図2A及び図2Bにおいて、参照符号11は半導体基板を、12はフィールド膜を、13はゲート絶縁膜を、14はポリシリコンのゲート電極をそれぞれ表す。そして、参照符号SとDはソースとドレーン領域を、参照符号C1、C2、C3はチャネル領域をそれぞれ表す。
【0008】
この突起型トランジスタの構造の特徴は、チャネルが形成される部分の半導体基板(参照番号11aと表記された活性領域)を垂直方向に突出させて、その上にゲート絶縁膜13とポリゲート電極14を形成することにより、ゲート電極14が接している半導体基板11(活性領域11a)の3つの面(図2Bにおいて、参照符号C1、C2、C3と表示された部分)を全てトランジスタのチャネルとして用いることである。
【0009】
このような突起型トランジスタを、メモリ素子(例えば、DRAM)のトランジスタとして適用する場合、チャネルに3つの面を使用できるので、電流量の増大により、従来の一般的な2次元のトランジスタに比べてメモリ素子の電流駆動能力を著しく向上させることができる。特に、突起型トランジスタはオン-オフ特性が非常に優れているため高速素子の具現を可能にし、またバックバイアス依存性も小さいので、低い電圧でも希望するデバイス特性が得られる。即ち、突起型トランジスタはしきい値電圧のバックバイアス依存性を低減すると共に、低い電圧でも優れたデバイス特性を有する高速メモリ素子の具現を可能にする。
【0010】
しかしながら、この従来の突起型トランジスタは、その構造によって、十分なデータ保持時間を確保することができないという致命的な短所がある。これは、狭い領域内に形成されたトリプルチャネルにより、接合漏洩電流のソースが著しく大きくなるためと推測できる。
【0011】
さらに、ゲート電極を高集積メモリ素子で通常要求される低抵抗電極構造(例えば、ポリシリコンの導電膜上にWSix、又はWなどの低抵抗材料の導電膜が更に形成された構造)とする場合、十分なデータ保持時間を確保することが難しいという短所の他に、低抵抗ゲート電極の形成時に発生する不良(例えば、ボイド)によりゲート電極の抵抗が急激に増加して問題を引き起こすという他の短所もある。
【0012】
上記の不良は、ポリシリコンの導電膜上にWSix、Wなどの低抵抗材料からなる導電膜を形成する過程で発生しうる問題であって、半導体基板11から垂直に突出した活性領域11aとフィールド膜12との間に段差が存在することに起因する。
【発明の概要】
【発明が解決しようとする課題】
【0013】
本発明は、上記のような従来技術の問題を解決するためになされたものであって、リセストランジスタと突起型トランジスタとを1つのセル内に集積させて同時に具現することにより、十分なデータ保持時間を確保することができるのみならず、しきい値電圧のバックバイアス依存性を減少させると共に、電流駆動能力を改善することができるメモリ素子のトランジスタ構造を提供することを目的とする。
【0014】
また、本発明の別の目的は、上記の構造のトランジスタを効率的に製造することができる製造方法を提供することにある。
【0015】
また、本発明のさらなる別の目的は、低抵抗ゲート電極の形成時にボイドの発生を抑制して、ゲート電極の抵抗値の増大を防ぐことができるメモリ素子のトランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【0016】
上記の技術的課題を解決するために、本発明の1側面によれば、DRAMメモリ素子のトランジスタ構造を提供することができる。このトランジスタは、半導体基板の所定の領域から突出した活性領域と、前記活性領域内のチャネル領域に形成された凹溝部と、前記半導体基板上に、前記凹溝部の底面より低い位置にある表面を有するように形成されたフィールド膜と、前記凹溝部の底面および側壁と、前記フィールド膜によって露出した前記活性領域の側面とに形成されたゲート絶縁膜と、前記ゲート絶縁膜が形成された前記凹溝部及び前記フィールド膜を横切るように形成されたゲート電極と、前記ゲート電極の両側の前記活性領域に形成されたソース及びドレーン領域とを備える。
【0017】
この場合、ゲート電極はポリゲート電極や低抵抗ゲート電極を全て適用可能であり、低抵抗ゲート電極の代表的な例としては、ポリシリコンの第1導電膜上にW、WN、WSix、及びTiSixなどの低抵抗材料からなる第2導電膜が更に形成された積層構造を挙げることができる。
【0018】
また、上記技術的課題を解決するために、本発明の他の側面によれば、DRAMメモリ素子のトランジスタ製造方法を提供することができる。この製造方法は、半導体基板をエッチングして、前記半導体基板の所定の領域から突出した活性領域を形成する第1ステップと、前記半導体基板上に前記活性領域を画定するフィールド膜を形成する第2ステップと、前記活性領域内のチャネル領域をエッチングして凹溝部を形成する第3ステップと、前記凹溝部の底面より低い位置にある表面を有するように前記フィールド膜をエッチングする第4ステップと、前記凹溝部の底面および側壁と、前記フィールド膜によって露出した前記活性領域の側面とにゲート絶縁膜を形成する第5ステップと、前記ゲート絶縁膜が形成された前記凹溝部及び前記フィールド膜を横切るようにゲート電極を形成する第6ステップと、前記ゲート電極の両側の前記活性領域にソース及びドレーン領域を形成する第7ステップとを含む。
【0019】
この際、凹溝部を形成する工程とフィールド膜をエッチングする工程とは、その順序を入れ替えて行ってもよい。
【0020】
最初のフィールド膜は約2000〜6000Åの厚さで形成されることが好ましく、また、凹溝部の深さは最初に形成されたフィールド膜の厚さの約1/3であることが好ましく、さらに、フィールド膜は最初に形成されたフィールド膜の厚さの約1/3が残存するようにエッチングされることが好ましい。
【0021】
一方、ゲート電極は、ポリシリコンの導電膜の単層構造、又はポリシリコンの第1導電膜上に低抵抗材料の第2導電膜が更に蒸着により形成された積層構造のいずれかで形成され、第2導電膜として適用可能な低抵抗材料はW、WN、WSix、及びTiSixなどを挙げることができる。
【0022】
従って、ゲート電極が単層構造の場合には、ゲート絶縁膜の形成後に、導電膜を形成する工程、及び該導電膜の所定の部分をエッチングする工程を経てゲート電極が形成される。
【0023】
一方、ゲート電極が積層構造の場合には、ゲート絶縁膜の形成後に、ポリシリコンの第1導電膜を形成する工程、CMPで前記第1導電膜を平坦化する工程、平坦化した第1導電膜上に低抵抗材料の第2導電膜を形成する工程、及び第1及び第2導電膜の所定部分を順次エッチングする工程を経てゲート電極が形成される。この場合、第1導電膜は、フィールド膜のエッチング工程により突出した活性領域の上部の高さL1以上の厚さで形成されなければならなく、第1導電膜の平坦化は前記活性領域の上面に約300〜1500Åの厚さの第1導電膜が残存するように行われる。
【発明の効果】
【0024】
本発明によれば、メモリ素子の単位トランジスタ内にリセストランジスタと突起型トランジスタとの特徴が同時に具現されているので、素子駆動の際、リセストランジスタが有するデータ保持時間の改善効果と、突起型トランジスタが有する、優れた電流駆動能力の特性及びバックバイアス依存性の改善効果とが同時に得られる。さらに、下部の第1導電膜を平坦化した状態で、W、WN、WSix、TiSixなどの低抵抗材料からなる上部の第2導電膜を形成するので、低抵抗ゲート電極の形成の際、ボイドの発生を抑制して、ゲート電極の急激な抵抗値の増大を防止することができる。
【図面の簡単な説明】
【0025】
【図1】従来のリセストランジスタの構造を示す断面図である。
【図2A】従来のポリゲート電極を有する突起型トランジスタの構造を示す斜視図である。
【図2B】図2AのX−X’及びY−Y’線に沿った断面図である。
【図3A】本発明の第1の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図3B】本発明の第1の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図3C】本発明の第1の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図3D】本発明の第1の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図3E】本発明の第1の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図3F】本発明の第1の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図4】図3FのX−X’及びY−Y’線に沿った断面図である。
【図5A】本発明の第2の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図5B】本発明の第2の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図5C】本発明の第2の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図5D】本発明の第2の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図5E】本発明の第2の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図5F】本発明の第2の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図5G】本発明の第2の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図5H】本発明の第2の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図6】図5HのX−X’及びY−Y’線に沿った断面図である。
【発明を実施するための形態】
【0026】
以下、添付の図面を参照しながら本発明の好ましい実施の形態に関して詳細に説明する。
【0027】
図3A〜図3Fは、本発明の第1の実施の形態に係るメモリ素子の、ポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。以下、これらの図面を参照しながら、単位トランジスタの製造方法を具体的に説明する。
【0028】
図3Aに示すように、半導体基板111の所定の部分をエッチングして、基板111内にトレンチtを形成する。その結果、半導体基板111から突出した活性領域111aが形成される。
【0029】
次に、図3Bに示すように、トレンチt内にフィールド膜112を形成する。この場合、フィールド膜112は約2000〜6000Åの厚さh1で形成される。
【0030】
その後、図3Cに示すように、活性領域111a内のチャネル領域に所定の深さdを有する凹溝部gを形成する。凹溝部gの深さdは最初に形成されたフィールド膜112の厚さh1の約1/3に相当することが好ましい。例えば、フィールド膜112の厚さh1が3000Åの場合、好ましくは、凹溝部の深さdを1000Åとする。ただし、場合によっては、凹溝部gの深さdを、h1の1/3と異なる値に調節することも可能である。
【0031】
次に、図3Dに示すように、フィールド膜112をウェット、あるいは、ドライエッチング法により所定の厚さh2にエッチングする。この際、エッチング処理は、エッチング後のフィールド膜112の厚さh2が最初に形成されたフィールド膜112の厚さh1の約1/3になるように行うことが好ましい。例えば、最初に形成されたフィールド膜112の厚さh1が3000Åの場合、エッチング後のフィールド膜112の厚さh2が1000Åとなるようにエッチングする。ただし、フィールド膜112の厚さh2を、h1の1/3と異なる値に調節してもよい。その結果、図示したように、フィールド膜112の表面は、凹溝部gを含む活性領域111aの上面より低い位置にある表面を有するように形成される。
【0032】
ここでは、一例として、凹溝部gの形成後、フィールド膜112をエッチングする場合を説明したが、これらの工程の順序を変えても差し支えない。
【0033】
次に、図3Eに示すように、凹溝部gを含む活性領域111a上にゲート絶縁膜113を形成する。
【0034】
その後、図3Fに示すように、ゲート絶縁膜113とフィールド膜112の上にポリシリコンの導電膜を形成する。そして、この導電膜の所定部分をエッチングして、チャネル領域に形成された凹溝部gに重畳し、活性領域111aの上を横切って延伸するポリゲート電極114を形成する。続いて、イオン注入工程によって、ポリゲート電極114の両側の活性領域111a内にソースとドレーン領域S、Dをそれぞれ形成する。
【0035】
図4は、図3FのX−X’及びY−Y’線に沿った断面図である。図4において、参照符号C1、C2、C3はチャネル領域を表す。
【0036】
図4の断面図を参照すると、本発明の第1の実施の形態に係るトランジスタは、次のように構成されていることが分かる。即ち、半導体基板111の所定領域から突出した活性領域111aと、この活性領域111a内のチャネル領域に形成された所定の深さの凹溝部gとを備えている。また、活性領域111aの周りの半導体基板111には、凹溝部gを含む活性領域111aの上面より低い位置にある表面を有するようにフィールド膜112が形成され、このフィールド膜112の上には、凹溝部gに重畳し、活性領域111aの上を横切るようにゲート電極114が形成されている。ゲート電極114と活性領域111aとの間にはゲート絶縁膜113が介装されている。ゲート電極114の両側の活性領域111aにはソース及びドレーン領域S、Dが形成されている。
【0037】
従って、本発明の第1の実施の形態に係るトランジスタは、ソース及びドレーンライン(X−X’)に沿った断面を見ると、リセストランジスタの構造を有し、ゲートライン(Y−Y’)に沿った断面を見ると、3つの面(C1、C2、C3)をチャネルとして使用する突起型トランジスタの構造を有する。即ち、リセストランジスタと突起型トランジスタとの特徴が1つのトランジスタ内に同時に具現されている。
【0038】
このようなトランジスタ構造は、リセストランジスタと突起型トランジスタの両方の長所を有するので、メモリ素子の駆動時、十分なデータ保持時間と優れた電流駆動能力を確保することができるだけでなく、しきい値電圧のバックバイアス依存性も改善することができる。
【0039】
図5A〜図5Hは、本発明の第2の実施の形態に係るメモリ素子の、低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。以下、これらの図面を参照しながら、その製造方法を具体的に説明する。
【0040】
図5Aに示すように、半導体基板211の所定部分をエッチングして、半導体基板211内にトレンチtを形成する。その結果、半導体基板211から突出した活性領域211aが形成される。
【0041】
そして、図5Bに示すように、トレンチt内にフィールド膜212を形成する。この場合、フィールド膜212は約2000〜6000Åの厚さh1で形成される。
【0042】
その後、図5Cに示すように、活性領域211aのチャネル領域に所定の深さdの凹溝部gを形成する。凹溝部gの深さdは最初に形成されたフィールド膜212の厚さh1の約1/3に相当することが好ましいが、場合によっては、その深さdを、h1の1/3と異なる値に調節することも可能である。
【0043】
そして、図5Dに示すように、フィールド膜212をウェット、あるいは、ドライエッチング法で一定の厚さh2にエッチングする。この場合のエッチング処理は、フィールド膜212の厚さh2が最初に形成されたフィールド膜212の厚さh1の約1/3になるように行なうことが好ましいが、場合によっては、その厚さh2をh1の1/3と異なる値に調節することも可能である。その結果、凹溝部gを含む活性領域211aの上面より低い位置にある表面を有するようにフィールド膜212が形成される。
【0044】
なお、ここでは、凹溝部gを形成する工程とフィールド膜212をエッチングする工程とを、その順序を変えて行なっても差し支えない。
【0045】
そして、図5Eに示すように、リセスg、及び表面が露出した活性領域211a上にゲート絶縁膜213を形成する。そして、ゲート絶縁膜213及びフィールド膜212の上にポリシリコンの第1導電膜214aを形成する。この場合、第1導電膜214aは、先に行なったフィールド膜212のエッチング処理によって突出させられた活性領域211aの高さL1以上の厚さL2で形成される。
【0046】
その後、図5Fに示すように、CMP(Chemical Mechanical Polishing)により第1導電膜214aを平坦化する。この際、平坦化処理は、活性領域211aの上面に約300〜1500Åの厚さL3の第1導電膜214aが残存するように実施されることが好ましい。その結果、フィールド膜212上にはL2-αの厚さの第1導電膜214aが残り、活性領域211aの上面にはL3の厚さの第1導電膜214aが残存する。このように、第1導電膜214aを平坦化する理由は、半導体基板211から垂直に突出した活性領域211aとフィールド膜212との間に存在する段差によって後続の工程時(例えば、低抵抗の第2導電膜の形成時)に、蒸着膜内にボイドが生成されることを防ぐためである。
【0047】
次に、図5Gに示すように、平坦化された第1導電膜214a上にCVD(Chemical vapor Deposition)、あるいは、PVD(Physical vapor Deposition)法により第2導電膜214bを形成する。第2導電膜214bは、W、WN、WSix、又はTiSixなどの低抵抗材料で形成される。
【0048】
その後、図5Hに示すように、第1及び第2導電膜214a、214bの所定部分を順次エッチングして、凹溝部gに重畳し、活性領域211aの上を横切る低抵抗ゲート電極214を形成する。この場合、低抵抗ゲート電極214は、図示したように、ポリシリコンの第1導電膜214a上に低抵抗の第2導電膜214bが更に蒸着により形成された積層構造を有する。その後、イオン注入工程により低抵抗ゲート電極214の両側の活性領域211a内にソース及びドレーン領域S、Dを形成する。
【0049】
図6は、図5HのX−X’及びY−Y’線に沿った断面図である。図6において、参照符号C1、C2、C3はチャネル領域を表す。
【0050】
図6の断面図を参照すると、本第2の実施の形態に係るトランジスタは、ポリゲート電極114の代りに、低抵抗ゲート電極214が形成された点を除いては、上記した第1の実施の形態に係るトランジスタと同様の構造をしていることが分かる。
【0051】
従って、本第2の実施の形態に係る構造のトランジスタも、やはりソース及びドレーンライン(X−X’)に沿った断面を見ると、リセストランジスタの構造を有し、ゲートライン(Y−Y’)に沿った断面を見ると、3つの面(C1、C2、C3と表示された部分)をチャネルとして使用する突起型トランジスタの構造を有する。即ち、第2の実施の形態でも、1つのトランジスタ内にリセストランジスタと突起型トランジスタとの特徴が同時に具現されている。
【0052】
従って、図5Hのトランジスタを適用して、メモリ素子を設計すると、素子の駆動時に、上記第1の実施の形態と同様に、しきい値電圧のバックバイアス依存性を低減すると共に、優れた電流駆動能力、及び十分なデータ保持時間を確保することができる効果が得られる。
【0053】
さらに、低抵抗ゲート電極214の形成時、ポリシリコンの第1導電膜214aの形成及びその平坦化処理を行った後に第1導電膜214aの上に低抵抗材料の第2導電膜214bを形成するので、低抵抗ゲート電極214内にボイドが発生しない。その結果、ボイドによるゲート電極の抵抗値の増大を防ぐことができる。
【0054】
以上では、添付の図面を参照しながら本発明の好ましい実施の形態を説明したが、本発明は、上記説明した実施の形態に限定されるものではなく、本発明が属する技術分野において通常の知識を有する者であれば本発明の技術的要旨を逸脱しない範囲内で多様に変形、修正して実施できることは言うまでもない。
【符号の説明】
【0055】
1、11、111、211 半導体基板
11a、111a、211a 活性領域
2、12、112、212 フィールド膜
3、13、113、213 ゲート絶縁膜
4、14、114、214 ゲート電極
214a 第1導電膜
214b 第2導電膜
【特許請求の範囲】
【請求項1】
半導体基板の所定の領域から突出した活性領域と、
前記活性領域内のチャネル領域に形成された凹溝部と、
前記半導体基板上に、前記凹溝部の底面より低い位置にある表面を有するように形成されたフィールド膜と、
前記凹溝部の底面および側壁と、前記フィールド膜によって露出した前記活性領域の側面とに形成されたゲート絶縁膜と、
前記ゲート絶縁膜が形成された前記凹溝部及び前記フィールド膜を横切るように形成されたゲート電極と、
前記ゲート電極の両側の前記活性領域に形成されたソース及びドレーン領域とを備えることを特徴とするDRAMメモリ素子のトランジスタ構造。
【請求項2】
前記ゲート電極は、ポリゲート電極、又は低抵抗ゲート電極であることを特徴とする請求項1に記載のDRAMメモリ素子のトランジスタ構造。
【請求項3】
前記低抵抗ゲート電極は、ポリシリコンからなる第1導電膜上に低抵抗材料からなる第2導電膜が更に形成された積層構造を有することを特徴とする請求項2に記載のDRAMメモリ素子のトランジスタ構造。
【請求項4】
前記第2導電膜は、W、WN、WSix、及びTiSixからなるグループの中から選択されたいずれか1つの材料で形成されることを特徴とする請求項3に記載のDRAMメモリ素子のトランジスタ構造。
【請求項5】
半導体基板をエッチングして、前記半導体基板の所定の領域から突出した活性領域を形成する第1ステップと、
前記半導体基板上に前記活性領域を画定するフィールド膜を形成する第2ステップと、
前記活性領域内のチャネル領域をエッチングして凹溝部を形成する第3ステップと、
前記凹溝部の底面より低い位置にある表面を有するように前記フィールド膜をエッチングする第4ステップと、
前記凹溝部の底面および側壁と、前記フィールド膜によって露出した前記活性領域の側面とにゲート絶縁膜を形成する第5ステップと、
前記ゲート絶縁膜が形成された前記凹溝部及び前記フィールド膜を横切るようにゲート電極を形成する第6ステップと、
前記ゲート電極の両側の前記活性領域にソース及びドレーン領域を形成する第7ステップとを含むことを特徴とするDRAMメモリ素子のトランジスタの製造方法。
【請求項6】
前記第3ステップの後に前記第4ステップが実行される、又は、前記第4ステップの後に前記第3ステップが実行されることを特徴とする請求項5に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項7】
前記第2ステップにおいて、前記フィールド膜は、2000〜6000Åの厚さで形成されることを特徴とする請求項5に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項8】
前記凹溝部は、前記第2ステップで形成された前記フィールド膜の厚さの1/3の深さで形成されることを特徴とする請求項5に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項9】
前記第4ステップにおいて、前記フィールド膜は、前記第2ステップで形成された前記フィールド膜の厚さの1/3に相当する膜が残存するようにエッチングされることを特徴とする請求項5に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項10】
前記ゲート電極は、ポリゲート電極、又は低抵抗ゲート電極で形成されることを特徴とする請求項5に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項11】
前記ゲート電極が低抵抗ゲート電極の場合、前記第6ステップは、前記ゲート絶縁膜及び前記フィールド膜の上にポリシリコンの第1導電膜を形成するステップと、前記第1導電膜を平坦化するステップと、平坦化した前記第1導電膜上に低抵抗材料の第2導電膜を形成するステップと、前記第1導電膜及び前記第2導電膜の所定の部分を順次エッチングするステップとを含むことを特徴とする請求項10に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項12】
前記第2導電膜は、W、WN、WSix、及びTiSixからなるグループの中から選択されたいずれか1つの材料で形成されることを特徴とする請求項11に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項13】
前記第2導電膜は、CVD、または、PVD法により形成されることを特徴とする請求項12に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項14】
前記第1導電膜は、前記第4ステップの完了後に露出した前記活性領域の上部の高さ以上の厚さで形成されることを特徴とする請求項に11記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項15】
前記第1導電膜は、前記活性領域の上に300〜1500Åの厚さの前記第1導電膜が残存するように平坦化されることを特徴とする請求項11に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項16】
前記第1導電膜は、CMPによって平坦化されることを特徴とする請求項11に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項1】
半導体基板の所定の領域から突出した活性領域と、
前記活性領域内のチャネル領域に形成された凹溝部と、
前記半導体基板上に、前記凹溝部の底面より低い位置にある表面を有するように形成されたフィールド膜と、
前記凹溝部の底面および側壁と、前記フィールド膜によって露出した前記活性領域の側面とに形成されたゲート絶縁膜と、
前記ゲート絶縁膜が形成された前記凹溝部及び前記フィールド膜を横切るように形成されたゲート電極と、
前記ゲート電極の両側の前記活性領域に形成されたソース及びドレーン領域とを備えることを特徴とするDRAMメモリ素子のトランジスタ構造。
【請求項2】
前記ゲート電極は、ポリゲート電極、又は低抵抗ゲート電極であることを特徴とする請求項1に記載のDRAMメモリ素子のトランジスタ構造。
【請求項3】
前記低抵抗ゲート電極は、ポリシリコンからなる第1導電膜上に低抵抗材料からなる第2導電膜が更に形成された積層構造を有することを特徴とする請求項2に記載のDRAMメモリ素子のトランジスタ構造。
【請求項4】
前記第2導電膜は、W、WN、WSix、及びTiSixからなるグループの中から選択されたいずれか1つの材料で形成されることを特徴とする請求項3に記載のDRAMメモリ素子のトランジスタ構造。
【請求項5】
半導体基板をエッチングして、前記半導体基板の所定の領域から突出した活性領域を形成する第1ステップと、
前記半導体基板上に前記活性領域を画定するフィールド膜を形成する第2ステップと、
前記活性領域内のチャネル領域をエッチングして凹溝部を形成する第3ステップと、
前記凹溝部の底面より低い位置にある表面を有するように前記フィールド膜をエッチングする第4ステップと、
前記凹溝部の底面および側壁と、前記フィールド膜によって露出した前記活性領域の側面とにゲート絶縁膜を形成する第5ステップと、
前記ゲート絶縁膜が形成された前記凹溝部及び前記フィールド膜を横切るようにゲート電極を形成する第6ステップと、
前記ゲート電極の両側の前記活性領域にソース及びドレーン領域を形成する第7ステップとを含むことを特徴とするDRAMメモリ素子のトランジスタの製造方法。
【請求項6】
前記第3ステップの後に前記第4ステップが実行される、又は、前記第4ステップの後に前記第3ステップが実行されることを特徴とする請求項5に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項7】
前記第2ステップにおいて、前記フィールド膜は、2000〜6000Åの厚さで形成されることを特徴とする請求項5に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項8】
前記凹溝部は、前記第2ステップで形成された前記フィールド膜の厚さの1/3の深さで形成されることを特徴とする請求項5に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項9】
前記第4ステップにおいて、前記フィールド膜は、前記第2ステップで形成された前記フィールド膜の厚さの1/3に相当する膜が残存するようにエッチングされることを特徴とする請求項5に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項10】
前記ゲート電極は、ポリゲート電極、又は低抵抗ゲート電極で形成されることを特徴とする請求項5に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項11】
前記ゲート電極が低抵抗ゲート電極の場合、前記第6ステップは、前記ゲート絶縁膜及び前記フィールド膜の上にポリシリコンの第1導電膜を形成するステップと、前記第1導電膜を平坦化するステップと、平坦化した前記第1導電膜上に低抵抗材料の第2導電膜を形成するステップと、前記第1導電膜及び前記第2導電膜の所定の部分を順次エッチングするステップとを含むことを特徴とする請求項10に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項12】
前記第2導電膜は、W、WN、WSix、及びTiSixからなるグループの中から選択されたいずれか1つの材料で形成されることを特徴とする請求項11に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項13】
前記第2導電膜は、CVD、または、PVD法により形成されることを特徴とする請求項12に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項14】
前記第1導電膜は、前記第4ステップの完了後に露出した前記活性領域の上部の高さ以上の厚さで形成されることを特徴とする請求項に11記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項15】
前記第1導電膜は、前記活性領域の上に300〜1500Åの厚さの前記第1導電膜が残存するように平坦化されることを特徴とする請求項11に記載のDRAMメモリ素子のトランジスタの製造方法。
【請求項16】
前記第1導電膜は、CMPによって平坦化されることを特徴とする請求項11に記載のDRAMメモリ素子のトランジスタの製造方法。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図6】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図6】
【公開番号】特開2012−209572(P2012−209572A)
【公開日】平成24年10月25日(2012.10.25)
【国際特許分類】
【出願番号】特願2012−139562(P2012−139562)
【出願日】平成24年6月21日(2012.6.21)
【分割の表示】特願2005−188007(P2005−188007)の分割
【原出願日】平成17年6月28日(2005.6.28)
【出願人】(310024033)エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】SK hynix Inc.
【住所又は居所原語表記】2091, Gyeongchung−daero,Bubal−eub,Icheon−si,Gyeonggi−do,Korea
【Fターム(参考)】
【公開日】平成24年10月25日(2012.10.25)
【国際特許分類】
【出願日】平成24年6月21日(2012.6.21)
【分割の表示】特願2005−188007(P2005−188007)の分割
【原出願日】平成17年6月28日(2005.6.28)
【出願人】(310024033)エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】SK hynix Inc.
【住所又は居所原語表記】2091, Gyeongchung−daero,Bubal−eub,Icheon−si,Gyeonggi−do,Korea
【Fターム(参考)】
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