半導体装置の製造方法
【課題】ゲート絶縁膜に劣化が生じることを抑制する。
【解決手段】ハードマスクを用いて素子分離溝１０２を形成した後、素子分離溝１０２に素子分離膜２０を埋め込む。次いで、ハードマスクの窒化シリコン膜２１０を除去する。次いで、ハードマスクの表面酸化膜２００を薄くする。その後、シリコン基板１００を熱酸化することにより、表面酸化膜を厚くして再酸化膜２０２を形成する。次いで、第１素子形成領域１０１及び第２素子形成領域１０３に位置するシリコン基板に、再酸化膜２０２を介してチャネル不純物を注入する。次いで、再酸化膜２０２を除去する。次いで、第１素子形成領域１０１に位置するシリコン基板１００に、ゲート絶縁膜１１０及びゲート電極１２０を形成する。
【解決手段】ハードマスクを用いて素子分離溝１０２を形成した後、素子分離溝１０２に素子分離膜２０を埋め込む。次いで、ハードマスクの窒化シリコン膜２１０を除去する。次いで、ハードマスクの表面酸化膜２００を薄くする。その後、シリコン基板１００を熱酸化することにより、表面酸化膜を厚くして再酸化膜２０２を形成する。次いで、第１素子形成領域１０１及び第２素子形成領域１０３に位置するシリコン基板に、再酸化膜２０２を介してチャネル不純物を注入する。次いで、再酸化膜２０２を除去する。次いで、第１素子形成領域１０１に位置するシリコン基板１００に、ゲート絶縁膜１１０及びゲート電極１２０を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＩ（Shallow Trench Isolation）構造の素子分離膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の素子分離膜の構造に、ＳＴＩ構造がある。ＳＴＩ構造の素子分離膜は、半導体装置に素子分離溝を形成し、この素子分離溝に絶縁膜を埋め込むことにより、形成される。例えば特許文献１には、素子分離溝のハードマスクの一部となる表面酸化膜を再酸化することにより、ゲート絶縁膜として使用することが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１３５０７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者が検討した結果、素子分離溝のハードマスクの一部となる表面酸化膜の表層に不純物や結晶欠陥が含まれていると、その後のゲート絶縁膜を形成する工程において、ゲート絶縁膜に劣化が生じやすくなることが判明した。
【課題を解決するための手段】
【０００５】
本発明によれば、シリコン基板上に表面酸化膜、及びハードマスク膜を形成する工程と、
前記表面酸化膜及び前記ハードマスク膜を選択的に除去することにより、素子形成領域上にハードマスクを形成する工程と、
前記ハードマスクをマスクとして前記シリコン基板をエッチングすることにより、素子分離溝を形成する工程と、
前記素子分離溝に素子分離膜を埋め込む工程と、
前記ハードマスクの前記ハードマスク膜を除去する工程と、
前記ハードマスクの前記表面酸化膜を薄くする工程と、
前記シリコン基板を熱酸化することにより、前記表面酸化膜を厚くする工程と、
前記素子形成領域に位置する前記シリコン基板に、前記表面酸化膜を介してチャネル領域用の不純物を注入し、かつ熱処理する工程と、
前記表面酸化膜を除去する工程と、
前記素子形成領域に位置する前記シリコン基板に、ゲート絶縁膜及びゲート電極を形成する工程と、
を備える半導体装置の製造方法が提供される。
【０００６】
トランジスタの閾値電圧を調整するためには、素子形成領域に位置するシリコン基板にチャネル領域用の不純物を注入する必要がある。本発明者が検討した結果、ハードマスクの一部となる表面酸化膜の表層に不純物や結晶欠陥が含まれていると、チャネル領域用の不純物を注入した後の熱処理によって、ゲート絶縁膜に劣化が生じやすくなることが判明した。さらに本発明者が検討した結果、表面酸化膜の不純物や結晶欠陥は、ハードマスク膜を除去する工程において生じることが判明した。本発明では、ハードマスク膜を除去した後、チャネル領域用の不純物を注入する前に、表面酸化膜を薄くし、その後、表面酸化膜を再び厚くしている。従って、ゲート絶縁膜に劣化が生じることを抑制できる。
【発明の効果】
【０００７】
本発明によれば、ゲート絶縁膜に劣化が生じることを抑制できる。
【図面の簡単な説明】
【０００８】
【図１】（ａ）は実施形態によって製造される半導体装置の構成を示す平面図であり、（ｂ）は（ａ）に示した半導体装置のＡ−Ａ´断面図である。
【図２】図１に示した半導体装置の製造方法を説明するための断面図である。
【図３】図１に示した半導体装置の製造方法を説明するための断面図である。
【図４】図１に示した半導体装置の製造方法を説明するための断面図である。
【図５】図１に示した半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
図１（ａ）は、実施形態によって製造される半導体装置の構成を示す平面図である。図１（ｂ）は、図１（ａ）に示した半導体装置のＡ−Ａ´断面図である。この半導体装置は、シリコン基板１００、第１トランジスタ１０、及び第２トランジスタ１２を有している。第１トランジスタ１０は、シリコン基板１００の第１素子形成領域１０１に形成されており、第２トランジスタ１２はシリコン基板１００の第２素子形成領域１０３に形成されている。第１素子形成領域１０１及び第２素子形成領域１０３は、素子分離膜２０によって他の領域から分離されている。素子分離膜２０は、ＳＴＩ構造を有しており、シリコン基板１００に形成された素子分離溝１０２に埋め込まれている。
【００１１】
第１トランジスタ１０は、ゲート絶縁膜１１０、ゲート電極１２０、及びソースドレイン領域１３０を備えている。第２トランジスタ１２は、ゲート絶縁膜１１２、ゲート電極１２２、及びソースドレイン領域１３２を備えている。ゲート絶縁膜１１２はゲート絶縁膜１１０よりも薄い。
【００１２】
図２〜図５の各図は、図１に示した半導体装置の製造方法を説明するための断面図である。この半導体装置の製造方法は、以下の工程を有している。まず、シリコン基板１００上に、表面酸化膜２００及び窒化シリコン膜２１０（ハードマスク膜）を形成する。ついで、表面酸化膜２００及び窒化シリコン膜２１０を選択的に除去することにより、第１素子形成領域１０１及び第２素子形成領域１０３の上にハードマスクを形成する。次いで、ハードマスクをマスクとしてシリコン基板１００をエッチングすることにより、素子分離溝１０２を形成する。次いで、素子分離溝１０２に素子分離膜２０を埋め込む。次いで、ハードマスクの窒化シリコン膜２１０を除去する。次いで、表面酸化膜２００を薄くする。その後、シリコン基板１００を熱酸化することにより、表面酸化膜を厚くして再酸化膜２０２を形成する。次いで、第１素子形成領域１０１及び第２素子形成領域１０３に位置するシリコン基板に、再酸化膜２０２を介してチャネル不純物を注入する。次いで、再酸化膜２０２を除去する。次いで、第１素子形成領域１０１に位置するシリコン基板１００に、ゲート絶縁膜１１０及びゲート電極１２０を形成するとともに、第２素子形成領域１０３に位置するシリコン基板１００に、ゲート絶縁膜１１２及びゲート電極１２２を形成する。以下、詳細に説明する。
【００１３】
まず図２（ａ）に示すように、シリコン基板１００の表面を熱酸化することにより、表面酸化膜２００を形成する。表面酸化膜２００の厚さは、例えば１０ｎｍである。次いで、表面酸化膜２００上に窒化シリコン膜２１０を、例えばＣＶＤ法により形成する。窒化シリコン膜２１０の厚さは、例えば１５００ｎｍである。
【００１４】
次いで図２（ｂ）に示すように、窒化シリコン膜２１０上にレジストパターン５０を形成する。次いで、レジストパターン５０をマスクとして、窒化シリコン膜２１０及び表面酸化膜２００を選択的に除去する。これにより、窒化シリコン膜２１０及び表面酸化膜２００には、開口が形成される。この開口は、シリコン基板１００のうち素子分離膜２０が形成される領域の上に位置している。
【００１５】
その後、レジストパターン５０を除去する。次いで図２（ｃ）に示すように、窒化シリコン膜２１０をマスクとしてシリコン基板１００をエッチングする。これにより、シリコン基板１００には素子分離溝１０２が形成される。
【００１６】
次いで図２（ｄ）に示すように、素子分離溝１０２及び窒化シリコン膜２１０上に絶縁膜２２を、例えばＣＶＤ法により形成する。絶縁膜２２は、例えば酸化シリコン膜である。
【００１７】
次いで図３（ａ）に示すように、ＣＭＰ法を用いて、絶縁膜２２を平坦化するとともに、窒化シリコン膜２１０上に位置する絶縁膜２２を除去する。これにより、素子分離溝１０２に素子分離膜２０が埋め込まれる。
【００１８】
次いで図３（ｂ）に示すように、窒化シリコン膜２１０を除去する。窒化シリコン膜２１０は、例えば熱燐酸によるウェットエッチング法により、除去される。
【００１９】
次いで図３（ｃ）に示すように、表面酸化膜２００をウェットエッチングして薄くする。ここでのエッチング液には、例えばフッ化水素アンモニウムとフッ化アンモニウムの混合水溶液が用いられる。この工程において、表面酸化膜２００は、例えば表層の３ｎｍ以上５ｎｍ以下の部分が除去される。なお、この工程において、素子分離膜２０の表面も除去される。
【００２０】
次いで図３（ｄ）に示すように、シリコン基板１００を熱酸化する。これにより、表面酸化膜２００は厚くなり、再酸化膜２０２になる。
【００２１】
次いで図４（ａ）に示すように、再酸化膜２０２を介してシリコン基板１００にチャネル領域用の不純物、すなわち閾値調整用の不純物を注入する。その後、シリコン基板１００を熱処理する。
【００２２】
次いで図４（ｂ）に示すように、再酸化膜２０２をウェットエッチング法により除去する。この工程において、素子分離膜２０の周縁部の表層には、凹部２１が形成される。
【００２３】
次いで図４（ｃ）に示すように、シリコン基板１００を熱酸化する。これにより、第１素子形成領域１０１に位置するシリコン基板１００にはゲート絶縁膜１１０が形成される。この工程において、ゲート絶縁膜１１０は必要な厚さを有していない。またこの工程において、第２素子形成領域１０３に位置するシリコン基板１００にも、熱酸化膜１１１が形成される。
【００２４】
次いで図４（ｄ）に示すように、ゲート絶縁膜１１０をレジストパターン５２で覆った後、熱酸化膜１１１を、ウェットエッチング法を用いて除去する。この工程において、第２素子形成領域１０３の周囲に位置する凹部２１は深くなる。
【００２５】
次いで図５（ａ）に示すように、レジストパターン５２を除去する。次いで、シリコン基板１００を熱酸化する。これにより、第２素子形成領域１０３に位置するシリコン基板１００にはゲート絶縁膜１１２が形成される。また第１素子形成領域１０１に位置するゲート絶縁膜１１０も厚くなり、必要な厚さになる。
【００２６】
次いで図５（ｂ）に示すように、ゲート絶縁膜１１０上、ゲート絶縁膜１１２上、及び素子分離膜２０上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート電極１２０及びゲート電極１２２が形成される。
【００２７】
次いで、ソースドレイン領域１３０のエクステンション領域及びソースドレイン領域１３２のエクステンション領域（図示せず）、並びにゲート電極１２０及びゲート電極１２２の側壁に位置するサイドウォール（図示せず）を形成した後、シリコン基板１００に不純物を注入する。これにより、図１（ａ）に示したソースドレイン領域１３０，１３２が形成される。このようにして、図１に示した半導体装置が形成される。
【００２８】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、窒化シリコン膜２１０を除去した後、チャネル領域用の不純物を注入する前に、表面酸化膜２００を薄くし、その後、シリコン基板１００を熱酸化して表面酸化膜２００を厚くしている。このため、表面酸化膜２００の表層に、窒化シリコン膜２１０を除去するときのエッチングに起因して不純物や結晶欠陥が形成されていても、これら不純物及び結晶欠陥は、チャネル領域用の不純物を注入する前に除去される。従って、ゲート絶縁膜１１０，１１２に劣化が生じることを抑制できる。これにより、第１トランジスタ１０及び第２トランジスタ１２の閾値電圧の調整が容易になる。
【００２９】
また、素子分離膜２０を形成した後、チャネル領域用の不純物を注入する前に、表面酸化膜２００を薄くしている。すなわち、このエッチング時に、表面酸化膜２００の全部を除去しているわけではない。このため、凹部２１が大きくなることを抑制できる。これにより、第２トランジスタ１２に、凹部２１に起因した寄生トランジスタが生じることを抑制でき、この結果、第２トランジスタ１２にハンプが生じることを抑制できる。
【００３０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３１】
１０ 第１トランジスタ
１２ 第２トランジスタ
２０ 素子分離膜
２１ 凹部
２２ 絶縁膜
５０ レジストパターン
５２ レジストパターン
１００ シリコン基板
１０１ 第１素子形成領域
１０２ 素子分離溝
１０３ 第２素子形成領域
１１０ ゲート絶縁膜
１１１ 熱酸化膜
１１２ ゲート絶縁膜
１２０ ゲート電極
１２２ ゲート電極
１３０ ソースドレイン領域
１３２ ソースドレイン領域
２００ 表面酸化膜
２０２ 再酸化膜
２１０ 窒化シリコン膜
【技術分野】
【０００１】
本発明は、ＳＴＩ（Shallow Trench Isolation）構造の素子分離膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の素子分離膜の構造に、ＳＴＩ構造がある。ＳＴＩ構造の素子分離膜は、半導体装置に素子分離溝を形成し、この素子分離溝に絶縁膜を埋め込むことにより、形成される。例えば特許文献１には、素子分離溝のハードマスクの一部となる表面酸化膜を再酸化することにより、ゲート絶縁膜として使用することが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１３５０７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者が検討した結果、素子分離溝のハードマスクの一部となる表面酸化膜の表層に不純物や結晶欠陥が含まれていると、その後のゲート絶縁膜を形成する工程において、ゲート絶縁膜に劣化が生じやすくなることが判明した。
【課題を解決するための手段】
【０００５】
本発明によれば、シリコン基板上に表面酸化膜、及びハードマスク膜を形成する工程と、
前記表面酸化膜及び前記ハードマスク膜を選択的に除去することにより、素子形成領域上にハードマスクを形成する工程と、
前記ハードマスクをマスクとして前記シリコン基板をエッチングすることにより、素子分離溝を形成する工程と、
前記素子分離溝に素子分離膜を埋め込む工程と、
前記ハードマスクの前記ハードマスク膜を除去する工程と、
前記ハードマスクの前記表面酸化膜を薄くする工程と、
前記シリコン基板を熱酸化することにより、前記表面酸化膜を厚くする工程と、
前記素子形成領域に位置する前記シリコン基板に、前記表面酸化膜を介してチャネル領域用の不純物を注入し、かつ熱処理する工程と、
前記表面酸化膜を除去する工程と、
前記素子形成領域に位置する前記シリコン基板に、ゲート絶縁膜及びゲート電極を形成する工程と、
を備える半導体装置の製造方法が提供される。
【０００６】
トランジスタの閾値電圧を調整するためには、素子形成領域に位置するシリコン基板にチャネル領域用の不純物を注入する必要がある。本発明者が検討した結果、ハードマスクの一部となる表面酸化膜の表層に不純物や結晶欠陥が含まれていると、チャネル領域用の不純物を注入した後の熱処理によって、ゲート絶縁膜に劣化が生じやすくなることが判明した。さらに本発明者が検討した結果、表面酸化膜の不純物や結晶欠陥は、ハードマスク膜を除去する工程において生じることが判明した。本発明では、ハードマスク膜を除去した後、チャネル領域用の不純物を注入する前に、表面酸化膜を薄くし、その後、表面酸化膜を再び厚くしている。従って、ゲート絶縁膜に劣化が生じることを抑制できる。
【発明の効果】
【０００７】
本発明によれば、ゲート絶縁膜に劣化が生じることを抑制できる。
【図面の簡単な説明】
【０００８】
【図１】（ａ）は実施形態によって製造される半導体装置の構成を示す平面図であり、（ｂ）は（ａ）に示した半導体装置のＡ−Ａ´断面図である。
【図２】図１に示した半導体装置の製造方法を説明するための断面図である。
【図３】図１に示した半導体装置の製造方法を説明するための断面図である。
【図４】図１に示した半導体装置の製造方法を説明するための断面図である。
【図５】図１に示した半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
図１（ａ）は、実施形態によって製造される半導体装置の構成を示す平面図である。図１（ｂ）は、図１（ａ）に示した半導体装置のＡ−Ａ´断面図である。この半導体装置は、シリコン基板１００、第１トランジスタ１０、及び第２トランジスタ１２を有している。第１トランジスタ１０は、シリコン基板１００の第１素子形成領域１０１に形成されており、第２トランジスタ１２はシリコン基板１００の第２素子形成領域１０３に形成されている。第１素子形成領域１０１及び第２素子形成領域１０３は、素子分離膜２０によって他の領域から分離されている。素子分離膜２０は、ＳＴＩ構造を有しており、シリコン基板１００に形成された素子分離溝１０２に埋め込まれている。
【００１１】
第１トランジスタ１０は、ゲート絶縁膜１１０、ゲート電極１２０、及びソースドレイン領域１３０を備えている。第２トランジスタ１２は、ゲート絶縁膜１１２、ゲート電極１２２、及びソースドレイン領域１３２を備えている。ゲート絶縁膜１１２はゲート絶縁膜１１０よりも薄い。
【００１２】
図２〜図５の各図は、図１に示した半導体装置の製造方法を説明するための断面図である。この半導体装置の製造方法は、以下の工程を有している。まず、シリコン基板１００上に、表面酸化膜２００及び窒化シリコン膜２１０（ハードマスク膜）を形成する。ついで、表面酸化膜２００及び窒化シリコン膜２１０を選択的に除去することにより、第１素子形成領域１０１及び第２素子形成領域１０３の上にハードマスクを形成する。次いで、ハードマスクをマスクとしてシリコン基板１００をエッチングすることにより、素子分離溝１０２を形成する。次いで、素子分離溝１０２に素子分離膜２０を埋め込む。次いで、ハードマスクの窒化シリコン膜２１０を除去する。次いで、表面酸化膜２００を薄くする。その後、シリコン基板１００を熱酸化することにより、表面酸化膜を厚くして再酸化膜２０２を形成する。次いで、第１素子形成領域１０１及び第２素子形成領域１０３に位置するシリコン基板に、再酸化膜２０２を介してチャネル不純物を注入する。次いで、再酸化膜２０２を除去する。次いで、第１素子形成領域１０１に位置するシリコン基板１００に、ゲート絶縁膜１１０及びゲート電極１２０を形成するとともに、第２素子形成領域１０３に位置するシリコン基板１００に、ゲート絶縁膜１１２及びゲート電極１２２を形成する。以下、詳細に説明する。
【００１３】
まず図２（ａ）に示すように、シリコン基板１００の表面を熱酸化することにより、表面酸化膜２００を形成する。表面酸化膜２００の厚さは、例えば１０ｎｍである。次いで、表面酸化膜２００上に窒化シリコン膜２１０を、例えばＣＶＤ法により形成する。窒化シリコン膜２１０の厚さは、例えば１５００ｎｍである。
【００１４】
次いで図２（ｂ）に示すように、窒化シリコン膜２１０上にレジストパターン５０を形成する。次いで、レジストパターン５０をマスクとして、窒化シリコン膜２１０及び表面酸化膜２００を選択的に除去する。これにより、窒化シリコン膜２１０及び表面酸化膜２００には、開口が形成される。この開口は、シリコン基板１００のうち素子分離膜２０が形成される領域の上に位置している。
【００１５】
その後、レジストパターン５０を除去する。次いで図２（ｃ）に示すように、窒化シリコン膜２１０をマスクとしてシリコン基板１００をエッチングする。これにより、シリコン基板１００には素子分離溝１０２が形成される。
【００１６】
次いで図２（ｄ）に示すように、素子分離溝１０２及び窒化シリコン膜２１０上に絶縁膜２２を、例えばＣＶＤ法により形成する。絶縁膜２２は、例えば酸化シリコン膜である。
【００１７】
次いで図３（ａ）に示すように、ＣＭＰ法を用いて、絶縁膜２２を平坦化するとともに、窒化シリコン膜２１０上に位置する絶縁膜２２を除去する。これにより、素子分離溝１０２に素子分離膜２０が埋め込まれる。
【００１８】
次いで図３（ｂ）に示すように、窒化シリコン膜２１０を除去する。窒化シリコン膜２１０は、例えば熱燐酸によるウェットエッチング法により、除去される。
【００１９】
次いで図３（ｃ）に示すように、表面酸化膜２００をウェットエッチングして薄くする。ここでのエッチング液には、例えばフッ化水素アンモニウムとフッ化アンモニウムの混合水溶液が用いられる。この工程において、表面酸化膜２００は、例えば表層の３ｎｍ以上５ｎｍ以下の部分が除去される。なお、この工程において、素子分離膜２０の表面も除去される。
【００２０】
次いで図３（ｄ）に示すように、シリコン基板１００を熱酸化する。これにより、表面酸化膜２００は厚くなり、再酸化膜２０２になる。
【００２１】
次いで図４（ａ）に示すように、再酸化膜２０２を介してシリコン基板１００にチャネル領域用の不純物、すなわち閾値調整用の不純物を注入する。その後、シリコン基板１００を熱処理する。
【００２２】
次いで図４（ｂ）に示すように、再酸化膜２０２をウェットエッチング法により除去する。この工程において、素子分離膜２０の周縁部の表層には、凹部２１が形成される。
【００２３】
次いで図４（ｃ）に示すように、シリコン基板１００を熱酸化する。これにより、第１素子形成領域１０１に位置するシリコン基板１００にはゲート絶縁膜１１０が形成される。この工程において、ゲート絶縁膜１１０は必要な厚さを有していない。またこの工程において、第２素子形成領域１０３に位置するシリコン基板１００にも、熱酸化膜１１１が形成される。
【００２４】
次いで図４（ｄ）に示すように、ゲート絶縁膜１１０をレジストパターン５２で覆った後、熱酸化膜１１１を、ウェットエッチング法を用いて除去する。この工程において、第２素子形成領域１０３の周囲に位置する凹部２１は深くなる。
【００２５】
次いで図５（ａ）に示すように、レジストパターン５２を除去する。次いで、シリコン基板１００を熱酸化する。これにより、第２素子形成領域１０３に位置するシリコン基板１００にはゲート絶縁膜１１２が形成される。また第１素子形成領域１０１に位置するゲート絶縁膜１１０も厚くなり、必要な厚さになる。
【００２６】
次いで図５（ｂ）に示すように、ゲート絶縁膜１１０上、ゲート絶縁膜１１２上、及び素子分離膜２０上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート電極１２０及びゲート電極１２２が形成される。
【００２７】
次いで、ソースドレイン領域１３０のエクステンション領域及びソースドレイン領域１３２のエクステンション領域（図示せず）、並びにゲート電極１２０及びゲート電極１２２の側壁に位置するサイドウォール（図示せず）を形成した後、シリコン基板１００に不純物を注入する。これにより、図１（ａ）に示したソースドレイン領域１３０，１３２が形成される。このようにして、図１に示した半導体装置が形成される。
【００２８】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、窒化シリコン膜２１０を除去した後、チャネル領域用の不純物を注入する前に、表面酸化膜２００を薄くし、その後、シリコン基板１００を熱酸化して表面酸化膜２００を厚くしている。このため、表面酸化膜２００の表層に、窒化シリコン膜２１０を除去するときのエッチングに起因して不純物や結晶欠陥が形成されていても、これら不純物及び結晶欠陥は、チャネル領域用の不純物を注入する前に除去される。従って、ゲート絶縁膜１１０，１１２に劣化が生じることを抑制できる。これにより、第１トランジスタ１０及び第２トランジスタ１２の閾値電圧の調整が容易になる。
【００２９】
また、素子分離膜２０を形成した後、チャネル領域用の不純物を注入する前に、表面酸化膜２００を薄くしている。すなわち、このエッチング時に、表面酸化膜２００の全部を除去しているわけではない。このため、凹部２１が大きくなることを抑制できる。これにより、第２トランジスタ１２に、凹部２１に起因した寄生トランジスタが生じることを抑制でき、この結果、第２トランジスタ１２にハンプが生じることを抑制できる。
【００３０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３１】
１０ 第１トランジスタ
１２ 第２トランジスタ
２０ 素子分離膜
２１ 凹部
２２ 絶縁膜
５０ レジストパターン
５２ レジストパターン
１００ シリコン基板
１０１ 第１素子形成領域
１０２ 素子分離溝
１０３ 第２素子形成領域
１１０ ゲート絶縁膜
１１１ 熱酸化膜
１１２ ゲート絶縁膜
１２０ ゲート電極
１２２ ゲート電極
１３０ ソースドレイン領域
１３２ ソースドレイン領域
２００ 表面酸化膜
２０２ 再酸化膜
２１０ 窒化シリコン膜
【特許請求の範囲】
【請求項１】
シリコン基板上に表面酸化膜、及びハードマスク膜を形成する工程と、
前記表面酸化膜及び前記ハードマスク膜を選択的に除去することにより、素子形成領域上にハードマスクを形成する工程と、
前記ハードマスクをマスクとして前記シリコン基板をエッチングすることにより、素子分離溝を形成する工程と、
前記素子分離溝に素子分離膜を埋め込む工程と、
前記ハードマスクの前記ハードマスク膜を除去する工程と、
前記ハードマスクの前記表面酸化膜を薄くする工程と、
前記シリコン基板を熱酸化することにより、前記表面酸化膜を厚くする工程と、
前記素子形成領域に位置する前記シリコン基板に、前記表面酸化膜を介してチャネル領域用の不純物を注入する工程と、
前記表面酸化膜を除去する工程と、
前記素子形成領域に位置する前記シリコン基板に、ゲート絶縁膜及びゲート電極を形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記ハードマスク膜は窒化シリコン膜であり、
前記ハードマスクの前記ハードマスク膜を除去する工程において、熱燐酸により前記ハードマスク膜を除去する半導体装置の製造方法。
【請求項１】
シリコン基板上に表面酸化膜、及びハードマスク膜を形成する工程と、
前記表面酸化膜及び前記ハードマスク膜を選択的に除去することにより、素子形成領域上にハードマスクを形成する工程と、
前記ハードマスクをマスクとして前記シリコン基板をエッチングすることにより、素子分離溝を形成する工程と、
前記素子分離溝に素子分離膜を埋め込む工程と、
前記ハードマスクの前記ハードマスク膜を除去する工程と、
前記ハードマスクの前記表面酸化膜を薄くする工程と、
前記シリコン基板を熱酸化することにより、前記表面酸化膜を厚くする工程と、
前記素子形成領域に位置する前記シリコン基板に、前記表面酸化膜を介してチャネル領域用の不純物を注入する工程と、
前記表面酸化膜を除去する工程と、
前記素子形成領域に位置する前記シリコン基板に、ゲート絶縁膜及びゲート電極を形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記ハードマスク膜は窒化シリコン膜であり、
前記ハードマスクの前記ハードマスク膜を除去する工程において、熱燐酸により前記ハードマスク膜を除去する半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−２２７２７９（Ｐ２０１２−２２７２７９Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９２３７３（Ｐ２０１１−９２３７３）
【出願日】平成２３年４月１８日（２０１１．４．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月１８日（２０１１．４．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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