【課題】界面準位を低減しつつ、電荷トラップに起因するヒステリシスを抑制できる半導体装置の構造およびその製造方法を提供する。
【解決手段】半導体装置２００は、ＧａＮを含む半導体層１０１を表面の少なくとも一部に有する基板（半導体基板１００）と、半導体層１０１と接するように半導体基板１００上に設けられており、窒素を含まず、Ａｌを含む酸化金属層からなる第１のゲート絶縁層（Ａｌ_２Ｏ_３膜１１４）と、Ａｌ_２Ｏ_３膜１１４上に設けられており、ＳｉおよびＯを含む第２のゲート絶縁層（ＳｉＯ_２膜１１６）と、ＳｉＯ_２膜１１６上に設けられたゲート電極１１８と、を備え、ゲート電極１１８の下面は、ＳｉＯ_２膜１１６に接しており、Ａｌ_２Ｏ_３膜１１４の膜厚は、ＳｉＯ_２膜１１６の膜厚より薄い。 （もっと読む）

【課題】接合リーク電流が低減されるとともに、セル容量への書き込み・読み出しに十分な電流駆動能力を確保することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１に形成された複数の埋め込みゲート型ＭＯＳトランジスタ２を有し、半導体基板１には素子分離領域と活性領域とが形成されており、ゲートトレンチの内部に形成され、少なくとも一部がワード線として設けられるとともに、その他の残部が、活性領域を複数の素子領域に分離する素子分離として設けられる埋め込みゲート電極３１Ａ、３１Ｂと、ソース・ドレイン拡散層１５、４５とが備えられ、埋め込みゲート電極３１Ａ、３１Ｂは、上部電極３１ａと下部電極３１ｂとの積層構造とされ、且つ、半導体基板１の上面側のソース・ドレイン拡散層１５、４５側に配置される上部電極３１ａが、下部電極３１ｂに比べて、仕事関数の低いゲート材料からなる。 （もっと読む）

【課題】ポリシリコンゲート電極の意図しないフルシリサイド化を防止する。
【解決手段】基板１７上に、ゲート絶縁膜１２およびシリコン層１０をこの順に積層した積層体（１０、１２）を形成する工程と、積層体（１０、１２）の側壁沿いにＳｉＮ膜を有するオフセットスペーサ１３を形成する工程と、その後、シリコン層１０の上面を、薬液を用いて洗浄する工程と、その後、少なくともシリコン層１０の上面を覆う金属膜１９を形成する工程と、その後、加熱する工程と、を有し、オフセットスペーサ１３が有するＳｉＮ膜は、ＡＬＤ法を用いて４５０℃以上で成膜されたＳｉＮ膜、または、１Ｇｐａ以上の引張／圧縮応力を有するＳｉＮ膜であり、前記薬液は、重量比率で、ＨＦ／Ｈ_２Ｏ＝１／１００以上であるＤＨＦ、または、バッファードフッ酸である半導体装置の製造方法を提供する。 （もっと読む）

【課題】 フィン型ＭＩＳトランジスタ、プレーナ型ＭＩＳトランジスタ及び抵抗素子を集積化した半導体装置において、的確な製造方法を提供する。
【解決手段】 フィン部１０ａを形成する工程と、フィン部の側面に第１のゲート絶縁膜１４及び第１のゲート電極膜１５を形成する工程と、フィン部並びにフィン部の側面に形成された第１のゲート絶縁膜及び第１のゲート電極膜を囲み、第１のゲート電極膜に接する半導体導電部１６ａを形成する工程と、半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、第２のゲート絶縁膜２０及び第２のゲート電極膜２１を形成する工程と、半導体導電部上及び抵抗素子形成領域に形成された第２のゲート絶縁膜及び第２のゲート電極膜を除去する工程と、半導体導電部上並びにプレーナ型ＭＩＳトランジスタ形成領域及び抵抗素子形成領域に、抵抗素子用の半導体膜を形成する工程とを備える。 （もっと読む）

【課題】メタルゲート電極内に基板面に対して平行な金属とシリコンなどとの境界又はシリサイドとシリコンなどとの境界を含むメタルゲート電極において、トランジスタの接続抵抗が小さく、高速動作時のトランジスタの遅延又はトランジスタ特性のばらつきなどの特性劣化の懸念がなく、且つ、低コストな構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１上に、ゲート絶縁膜１０５と、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１と、ゲート電極材料１１２と、ゲート側壁メタル層１２２とを備えている。 （もっと読む）

【課題】ＤＲＡＭ素子のような半導体装置において、半導体基板の溝部におけるゲート電極の埋設状態が良好となり、配線抵抗が低減され、素子特性に優れた半導体装置の製造方法を提供する。
【解決手段】シリコン基板１の表面にゲート電極溝１３を形成する工程と、ゲート電極溝１３の内面に第１のバリア膜１６ａを形成する工程と、第１のバリア膜１６ａをエッチバックして、ゲート電極溝１３の底面に第１のバリア膜１６ａの一部を残存させながら除去する工程と、ゲート電極溝１３の内面と残存した第１のバリア膜１６ａの表面に第２のバリア膜１６ｂを形成する工程と、第２のバリア膜１６ａの表面にタングステン膜を形成する工程と、このタングステン膜及び第２のバリア膜１６ｂをエッチバックしてゲート電極溝１３内にそれぞれ一部を残存させながら各膜を一括除去する工程と、を具備する。 （もっと読む）

【課題】バリアメタルの膜厚を抑制しながらメタルゲートの拡散性材料が高誘電率誘電体に拡散することを防ぐ。
【解決手段】半導体装置がゲート積層体構造を含む。ゲート積層体構造は、半導体基板５の上に形成された界面層４と、界面層４の上に形成された高誘電率誘電体３と、拡散性材料と不純物金属を含み、高誘電率誘電体の上方に形成されたシリサイドゲート１と、拡散性材料に対するバリア効果を持ち、高誘電率誘電体３とシリサイドゲート１の間に形成されたバリアメタル２とを備えている。不純物金属は、シリサイドゲート１の拡散性材料が高誘電率誘電体に導入されることを防ぐことができるような、拡散性材料に対するバリア効果を有している。 （もっと読む）

【課題】マイクロローディング効果を防止しながら、上層配線となる金属配線のレイアウト制約のない構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３の上に形成されたゲート電極４と、半導体基板１に形成された拡散層５と、半導体基板１の上に形成された絶縁膜７及び絶縁膜８と、絶縁膜及び絶縁膜８を貫通するホール９Ｄに埋め込まれ、側面を絶縁膜１１で覆われた金属材料からなるプラグ１２と、絶縁膜８を貫通しないホール１０Ｂに埋め込まれ、絶縁膜１１からなる絶縁体１０Ｃと、絶縁膜８の上に形成され、プラグ１２と電気的に接続する金属配線１３Ｂとを備えている。 （もっと読む）

【課題】オン動作時には電子移動の抵抗が低く、かつオフ動作時にはゲート電極と２次元電子ガスとのゲートリーク電流が発生しにくいＩＩＩ族窒化物系へテロ電界効果トランジスタを提供する。
【解決手段】本発明のＩＩＩ族窒化物系へテロ電界効果トランジスタは、基板と、該基板の上に設けられるキャリア走行層と、該キャリア走行層上に、ヘテロ界面を形成するように設けられる障壁層と、該障壁層上の一部からキャリア走行層の内部まで掘り込まれたリセス構造と、該リセス構造上に設けられる絶縁層と、該絶縁層上に設けられるゲート電極とを含み、キャリア走行層および障壁層はいずれも、ＩＩＩ族窒化物半導体からなり、絶縁層は、リセス構造の側面上に形成される側面絶縁層と、リセス構造の底面上に形成される底面絶縁層とからなり、側面絶縁層の厚みは、前記底面絶縁層の厚みよりも厚いことを特徴とする。 （もっと読む）

【課題】適切な仕事関数を有する金属ゲート電極を備え、トランジスタ特性のばらつきが抑えられた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１００１と、半導体基板１００１内に形成された第１導電型の第１の活性領域１００３と、第１の活性領域１００３上に形成された第１のゲート絶縁膜１０３０ａと第１のゲート電極１０３２ａとを有し、第１の活性領域１００３上に形成された第１チャネル型の第１のＭＩＳＦＥＴ１０５０とを備える。第１のゲート電極１０３２ａは、第１のゲート絶縁膜１０３０ａ上に形成され、金属原子を含む第１の下部ゲート電極１０１１ａと、炭素の単体を含む材料、または分子中に炭素を含む材料からなる第１の酸化防止膜１０１２ａと、第１の上部ゲート電極１０１３ａとを有している。 （もっと読む）

【課題】ＭＩＳトランジスタに適当なしきい値電圧が与えられる一方、抵抗素子はシリコン膜からなる抵抗体層の異常成長を抑制して、シリコン膜の膜厚を安定化する。
【解決手段】半導体装置は、半導体基板１０の上部に形成された素子分離領域１２によって囲まれた第１の活性領域１０ａ、第１の活性領域の上に形成された第１の高誘電体膜１４ａを有する第１のゲート絶縁膜２７ａ、及び第１のゲート絶縁膜の上に形成された第１のゲート電極２８ａとを有する第１導電型の第１のＭＩＳトランジスタ１ａと、素子分離領域の上に形成された第２の高誘電体膜１４ｘ、及び該第２の高誘電体膜の上に形成されたシリコンからなる抵抗体層２０ｘを有する抵抗素子１ｘとを備えている。第１の高誘電体膜と第２の高誘電体膜とは、互いに同一の高誘電体材料からなり、第１の高誘電体膜は第１の調整用金属を含み、第２の高誘電体膜は第１の調整用金属を含まない。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得るとともに、ここに提示される更なる構造及び方法は、更なる利益を生み出すように単独あるいはＤＤＣとともに使用され得る。
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【課題】第１のＭＩＳトランジスタの閾値電圧が高くなることを防止する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタＴｒ１，Ｔｒ２を備えている。第１，第２のＭＩＳトランジスタは、第１，第２の活性領域１０ａ，１０ｂ上に形成され、第１，第２の高誘電率膜１３ａ，１３ｂを有する第１，第２のゲート絶縁膜１３Ａ，１４Ｂと、第１，第２のゲート絶縁膜上に形成された第１，第２のゲート電極１８Ａ，１８Ｂとを備えている。第１のゲート絶縁膜１３Ａと第２のゲート絶縁膜１４Ｂとは、第１の素子分離領域１１Ｌ上において分離されている。第１の素子分離領域１１Ｌを挟んで対向する第１の活性領域１０ａの一端と第２の活性領域１０ｂの一端との距離をｓとし、第１の活性領域１０ａの一端から第１の素子分離領域１１Ｌ上に位置する第１のゲート絶縁膜１３Ａの一端までの突き出し量をｄ１としたとき、ｄ１＜０．５ｓの関係式が成り立っている。 （もっと読む）

【課題】 置換ゲート工程で発生する不良を防止できる半導体装置の製造方法を提供する。
【解決手段】本発明による半導体装置の製造方法は、半導体基板上にゲート絶縁膜および犠牲ゲート電極を含むゲートパターンを形成する段階、前記半導体基板および前記ゲートパターン上にエッチング停止層および絶縁層を形成する段階、前記エッチング停止層が露出するまで前記絶縁層を除去する段階、前記犠牲ゲート電極が露出するまで前記エッチング停止層をエッチバックする段階、前記犠牲ゲート電極を除去し、結果物の全体構造の上面に金属層を形成する段階、前記絶縁層が露出するまで前記金属層を除去する段階、および前記金属層を所定の深さでエッチバックする段階を含む。 （もっと読む）

【課題】ピッティング不良が抑制され、簡単な工程を通じて形成することができる高性能の半導体素子の製造方法を提供する。
【解決手段】半導体基板にゲート電極を形成する段階と、ゲート電極に側壁スペーサを形成する段階と、側壁スペーサの両側の半導体基板を一部エッチングしてトレンチを形成する段階と、トレンチ内にＳｉＧｅ混晶層を形成する段階と、ＳｉＧｅ混晶層上にシリコン層を形成する段階と、シリコン層の面の結晶方向に従って、エッチング率が異なるエッチング液を利用してシリコン層の一部をエッチチングすることによって１１１傾斜面を有するシリコンファセット（Ｓｉ ｆａｃｅｔ）を含むキャッピング層を形成する段階と、を有する。キャッピング層を含むことによって半導体素子でホールの移動度が高まる。キャッピング層内のピッティング不良が減少することによって半導体素子の特性が良好になる。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置において、逆短チャネル効果の発生を防止して高性能化を実現する。
【課題手段】半導体装置は、半導体基板１０１の上に形成されたランタンを含有する高誘電率ゲート絶縁膜１０２と、高誘電率ゲート絶縁膜１０２の上に形成されたキャップ膜１０３と、キャップ膜１０３の上に形成されたメタル膜１０４と、メタル膜１０４の上に形成されたポリシリコン膜１０５と、高誘電率ゲート絶縁膜１０２、キャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５それぞれの両側面に形成されたランタンを含有するゲート側壁絶縁膜１０６とを備えている。 （もっと読む）

【課題】チャネル領域に応力を印加しつつ、基板やソース／ドレイン領域においてリーク電流の発生が効果的に抑制された半導体装置を提供する。
【解決手段】半導体装置は、第１導電型の不純物を含み、素子形成領域１７０を有する半導体基板１０１と、素子形成領域１７０上にゲート絶縁膜１３２を挟んで形成されたゲート電極１２５と、ゲート電極１２５の両側方に形成され、第２導電型の不純物を含むソース／ドレイン領域１５０とを備える。素子形成領域１７０のうちゲート電極の両側方に位置する領域には、半導体基板１０１の主面に対して傾いた半導体単結晶のファセット面を露出させる側壁を有し、コーナー部が丸められたリセス１３０が形成されており、ソース／ドレイン領域１５０は、リセス１３０に埋め込まれたシリコン混晶で構成されている。 （もっと読む）

【課題】 各膜の組成が異なる積層膜を、極めて効率よく、しかも酸化等の不都合が生じることなく形成することができる積層膜の形成方法を提供すること。
【解決手段】 処理室内に基板１を配置し、処理室に、少なくとも、金属カルボニルを含有する原料を含む成膜原料を導入し、ＣＶＤにより基板１上に金属カルボニル中の金属を含む複数の膜６ａ、６ｂを含む積層膜を形成する積層膜の形成方法であって、上記積層膜に含まれる膜は、同一処理室内で、原料種および／または成膜条件を異ならせて連続成膜され、上記膜の組成が異なる積層膜を形成する。 （もっと読む）

【課題】nチャネルおよびp型チャネルトランジスタに用いられる層構造を提供する。
【解決手段】nチャネルトランジスタを製作するのに用いる層構造を含む。層構造は、伝導帯底E_C1を有する第１の半導体層、離散正孔準位H₀を有する第２の半導体層、第１と第２の半導体層との間に配置された広バンドギャップ半導体バリア層、第１の半導体層の上方に配置されたゲート誘電体層、およびゲート誘電体層の上方に配置されたゲート金属層を含み、離散正孔準位H₀は、伝導帯底E_C1の下方に位置され、ゲート金属層にゼロバイアスが供給される。 （もっと読む）