マスキング材料、例えば、フォトレジストを除去するための方法、およびマスキング材料を除去することによって形成される電子デバイスが示される。例えば、マスキング材料を除去するための方法は、マスキング材料を、セリウムおよび少なくとも１つの追加的な酸化剤を含む溶液と接触させる工程を含む。セリウムは塩に含まれてもよい。塩は硝酸セリウムアンモニウムであってもよい。少なくとも１つの追加的な酸化剤は、マンガン、ルテニウムおよび／またはオスミウム含有化合物であってもよい。
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量子井戸型半導体装置、および量子井戸型半導体装置を形成する方法について示した。本方法は、基板の上部に配置され、量子井戸チャネル領域を有するヘテロ構造を提供するステップを有する。また、この方法は、ソースおよびドレイン材料領域を形成するステップを有する。また、この方法は、ソースおよびドレイン材料領域に溝を形成するステップを有し、ドレイン領域から分離されたソース領域が提供される。また、この方法は、溝内のソース領域とドレイン領域の間に、ゲート誘電体層を形成するステップと、溝内のゲート誘電体層の上部に、ゲート電極を形成するステップとを有する。
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【課題】ＩＩＩ−Ｖ族チャネルとＩＶ族ソース−ドレインとを有する半導体デバイス及びその製造方法を提供する。
【解決手段】ＩＩＩ−Ｖ族材料のエネルギーレベルの密度とドーピング濃度をＩＩＩ−Ｖ族材料とＩＶ族材料のヘテロエピタキシと素子の構造設計によって高める。本発明の方法は、基板１００上にダミーゲート材料層を堆積し、フォトリソグラフィでダミーゲート材料層にダミーゲートを区画することと、ダミーゲートをマスクとして使用し、セルフアライン型イオン注入によってドーピングを行い、高温で活性化を行い、ソース−ドレイン１０８を形成することと、ダミーゲートを除去することと、ソース−ドレインのペアの間の基板にエッチングで凹陥部を形成することと、凹陥部にエピタキシャル法によりチャネル含有スタック素子１１２を形成することと、チャネル含有スタック素子上にゲート１２０を形成することと、を含む。 （もっと読む）

【課題】フィン電界効果トランジスタのソース／ドレイン構造を提供する。
【解決手段】基板上のフィンチャネル本体１１０ａ、１１０ｂ、フィンチャネル本体１１０ａ、１１０ｂ、上に配置されたゲート電極１１５、およびフィンチャネル本体１１０ａ、１１０ｂ、に隣接して配置され、どのフィン構造も実質的に含まない、少なくとも１つのソース／ドレイン（Ｓ／Ｄ）領域１２０ａ，１２０ｂ及び１２５ａ，１２５ｂを含むフィン電界効果トランジスタ（ＦｉｎＦＥＴ）。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法のうちの一部は、大部分が既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法のうちの一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより一層正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】 高誘電体ゲート絶縁膜およびシリコン基板との界面を高品質化して、ＭＩＳＦＥＴの特性向上を図る。
【解決手段】 シリコン基板１１上にｈｉｇｈ−ｋ膜２１とゲート電極２４を形成する半導体装置の製造方法において、ｈｉｇｈ−ｋ膜形成後にフッ素雰囲気でアニール処理２３を施し、その後のプロセス温度を６００℃以下で行う、半導体装置の製造方法。 （もっと読む）

【課題】製造工程中にピラー径の変動が小さいピラー型ＭＯＳトランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基板対して垂直に立設する第１のピラー及び第２のピラーの側面にゲート絶縁膜を介して形成されたゲート電極と、第１のピラーの先端部及び基端周囲領域に形成された上部拡散層及び下部拡散層と、を備え、第２のピラーのゲート電極と隣接する第１のピラーのゲート電極とは接続されており、第１のピラーのゲート電極には第２のピラーのゲート電極を介して電位が供給され、第１のピラーと、該第１のピラーに隣接する第２のピラーの少なくとも一部とは平面視して、第１のピラー及び第２のピラーの側面を構成する面のうち、熱酸化速度及び／又はエッチング速度が最大の面に対して４５°の方向に沿って配置されていることを特徴とする。 （もっと読む）

【課題】ＭＩＰＳ構造等のゲート電極と同時形成が可能であり且つ抵抗が高い抵抗素子を有する半導体装置及びその製造方法を提供する。
【解決手段】基板上に金属含有膜１０８及びポリシリコン膜１０９を順次形成する工程と、前記金属含有膜及び前記ポリシリコン膜を抵抗素子形状にパターニングする工程と、前記金属含有膜の少なくとも一部分を除去することにより、前記ポリシリコン膜の下に中空領域１１９を形成する工程とを備えている。 （もっと読む）

【課題】本発明は、微細半導体素子の加工方法にかかわり、特に、通常high-k/メタルゲートと呼ばれる構造の素子の微細化に適した加工方法に関する。
【解決手段】Si基板上に形成されたHfあるいはZrを含む絶縁膜とその上層あるいは下層あるいは膜中に存在するMg,YあるいはAlとを含む堆積膜の除去を、ドライエッチングとウエットエッチングを、ウエットエッチングを先にして少なくとも1回繰り返して行う。 （もっと読む）

【課題】トランジスタのゲート電極上に第１の誘電体層を形成し、かつ金属層と接合したダマシン構造を形成する方法を提供する。
【解決手段】トランジスタのゲート電極上に第１の誘電体層を形成し、第１の誘電体層上にエッチストップ層を形成し、第１の誘電体層およびエッチストップ層を貫通する開口を形成し、トランジスタのソース／ドレイン（Ｓ／Ｄ）領域を露出し、開口内に、エッチストップ層の第１の上面と少なくとも部分的に実質的に同じ高さである表面を有する金属層を形成して、トランジスタのＳ／Ｄ領域に接触させ、さらに金属層と接合したダマシン構造を形成する。 （もっと読む）

【課題】縦型ＭＯＳトランジスタを備えた半導体装置を形成する際のゲート電極とコンタクトプラグとの短絡を防止することが可能な半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、前記半導体基板上にシリコン窒化膜（ＳｉＮ膜）からなるマスク窒化膜のパターンを形成したのちに、溝および半導体ピラーを前記半導体基板に形成する第一工程と、前記マスク窒化膜を残存させたまま、前記溝を覆うゲート絶縁膜を形成したのちに前記半導体ピラーよりも低い高さのゲート電極を形成する第二工程と、前記溝を覆うように、シリコン酸窒化膜（ＳｉＯＮ膜）からなるライナー膜を形成したのちに、前記ライナー膜上を覆い、かつ、前記溝内を充填するように層間膜（ＳＯＤ膜）を形成する第三工程と、前記マスク窒化膜をエッチングにより選択的に除去する第四工程と、を採用する。 （もっと読む）

【課題】ゲート電極とプラグとの接続信頼性を向上することができる技術を提供する。
【解決手段】本発明では、ＭＩＳＦＥＴのゲート電極Ｇ１を金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜から構成するＭＩＰＳ電極を前提とする。そして、このＭＩＰＳ電極から構成されるゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点により、さらなるゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。 （もっと読む）

【課題】ＭＭＩＣのＳＰＤＴスイッチなど、半導体デバイスとして用いるのに適したＭＯＳ−ＰＨＥＭＴの構造及びその製造方法を開示する。
【解決手段】ＭＯＳ−ＰＨＥＭＴ構造は、Ａｌ_２Ｏ_３、ＨｆＯ_２、Ｌａ_２Ｏ_３及びＺｒＯ_２からなる群から選ばれる材料からなるゲート誘電体層107を有することを特徴とし、これにより、このＭＯＳ−ＰＨＥＭＴの構造を含む、高周波スイッチデバイスなどの半導体構造が、直流電流の損失及び挿入損失の低下を防ぎ、隔絶性を向上させることができる。 （もっと読む）

【課題】オン抵抗が低いＩＩＩ族窒化物系電界効果トランジスタおよびその製造方法を提供する。
【解決手段】本発明のＩＩＩ族窒化物系電界効果トランジスタは、下地半導体層上に第１窒化物半導体層および第２窒化物半導体層が順次積層された窒化物半導体積層体と、窒化物半導体積層体の上面に接する、ソース電極およびドレイン電極と、ソース電極およびドレイン電極の間の窒化物半導体積層体における、第１窒化物半導体層の一部および第２窒化物半導体層が形成されていない領域であるリセス領域と、リセス領域上に形成された窒化物半導体膜と、リセス領域の内壁面、および第２窒化物半導体層の上面に形成された絶縁膜と、絶縁膜上に形成されたゲート電極とを有し、第２窒化物半導体層は、第１窒化物半導体層に比べて広い禁制帯幅を有し、窒化物半導体膜の上面は、第１窒化物半導体層の上面よりも低いことを特徴とする。 （もっと読む）

【課題】高誘電率ゲート絶縁膜およびメタルゲート電極を有するＭＩＳＦＥＴを備えた半導体装置の信頼性向上を図る。
【解決手段】ｎチャネル型ＭＩＳＦＥＴ用の高誘電率ゲート絶縁膜としてＨｆとＬａとＯとを主成分として含有するＨｆ含有絶縁膜４ａを形成し、ｐチャネル型ＭＩＳＦＥＴ用の高誘電率ゲート絶縁膜としてＨｆとＡｌとＯとを主成分として含有するＨｆ含有絶縁膜４ｂを形成する。それから、金属膜７とシリコン膜８を形成し、これらをドライエッチングでパターニングしてゲート電極ＧＥ１，ＧＥ２を形成する。その後、ゲート電極ＧＥ１，ＧＥ２で覆われない部分のＨｆ含有絶縁膜４ａ，４ｂをウェットエッチングで除去するが、この際、フッ酸を含有しない酸性溶液でのウェット処理とアルカリ性溶液でのウェット処理とを行ってから、フッ酸を含有する酸性溶液でのウェット処理を行う。 （もっと読む）

【課題】高電圧を印加しても壊れにくい電界効果トランジスタを提供する。
【解決手段】電界効果トランジスタは、基板１、チャネル層３及びバリア層４と、バリア層４上にこの順で離間して設けられたソース電極６、ゲート電極７およびドレイン電極８とを備え、ソース電極６の直下に第１のｎ型不純物拡散領域１２が設けられ、ドレイン電極８の直下に第２のｎ型不純物拡散領域１３が設けられ、第２のｎ型不純物拡散領域の下側の前記チャネル層３および第２のｎ型不純物拡散領域の前記ゲート電極側の前記チャネル層３および前記バリア層４に第３のｎ型不純物拡散領域１５が設けられる。第３のｎ型不純物拡散領域１５は第２のｎ型不純物拡散領域１３よりも低いｎ型不純物濃度を有し、ゲート電極とドレイン電極との間に電圧が印加されたときバリア層４およびチャネル層３においてその絶縁破壊強度を超える電界集中が生じることを抑制する。 （もっと読む）

【課題】金属ゲートとストレッサーを有するゲルマニウムフィンFETを提供する。
【解決手段】集積回路構造は、n型フィン電界効果トランジスタ（fin field effect transistor、FinFET)とp型FinFETからなる。n型FinFETは、基板上の第一ゲルマニウムフィン、第一ゲルマニウムフィンの上面と側壁上の第一ゲート誘電体、及び、第一ゲート誘電体上の第一ゲート電極からなる。p型FinFETは、基板上の第二ゲルマニウムフィン、第二ゲルマニウムフィンの上面と側壁上の第二ゲート誘電体、及び、第二ゲート誘電体上の第二ゲート電極からなる。第一ゲート電極と第二ゲート電極は、ゲルマニウムの固有エネルギーレベルに近い仕事関数を有する同一材料で形成される。 （もっと読む）

【課題】ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を形成し、形成したゲート絶縁膜３の上に、ＴｉＮ膜４及びポリシリコン膜５を順次形成する。続いて、ポリシリコン膜５にＴｉＮ膜４を露出するコンタクトホール５ａを形成する。続いて、ポリシリコン膜５における第１のコンタクトホール５ａの少なくとも底面及び壁面上に金属膜７を形成する。 （もっと読む）

【課題】
幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。一部の構造及び方法は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。一部の構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得る。
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【課題】ナローチャネル特性の劣化を抑制する。
【解決手段】素子分離領域ＳＴＩは、半導体基板１００に形成されたトレンチ１０４内に設けられており、トレンチ１０４の側壁上に形成された下地絶縁膜１０５を有している。素子形成領域１００ａ上にはゲート絶縁膜１１２が形成されており、ゲート絶縁膜１１２は高誘電率膜１１０を有している。高誘電率膜１１０の第１の部分１１０ａは、素子形成領域１００ａにおける上面上に形成されており、高誘電率膜１１０の第２の部分１１０ｂは、素子形成領域における上部側面１０４ａ上に下地絶縁膜１０５を介して形成されている。第２の部分１１０ｂと下地絶縁膜１０５との間には、ＭＩＳトランジスタの閾値電圧を変更する金属を含有する第１のキャップ膜１０６が設けられている。 （もっと読む）