【課題】 信頼性が向上する半導体素子、及びその形成方法を提供する。
【解決手段】 半導体素子の形成方法は、半導体基板１００の上にゲート電極１２０及びゲート電極１２０の両側にスペーサー１１０を形成する段階、ゲート電極１２０の上にキャッピングパターン１７０を形成する段階、ゲート電極１２０の間にメタルコンタクト１９５を形成する段階を含み、キャッピングパターン１７０の幅はゲート電極１２０の幅より大きく形成される。これにより、形成された半導体素子は、メタルコンタクト１９５とゲート電極１２０との間での電気的な短絡を效果的に防止することができる。 （もっと読む）

【課題】工数を大幅に増加せず且つ高誘電体からなるゲート絶縁膜にダメージを与えることがない、仕事関数変更用金属不純物膜の効果を有する半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０１と、半導体基板１０１の上部に形成されたｐ型活性領域１１０と、ｐ型活性領域１１０の上に形成されたゲート絶縁膜１５０と、ゲート絶縁膜１５０の上に形成されたゲート電極１０６とを有している。ゲート絶縁膜１５０は、二酸化シリコンよりも大きい誘電率を有する高誘電体膜１０３と、高誘電体膜１０３の上に形成され、炭素を含む炭素含有膜１０４とを有している。高誘電体膜１０３及び炭素含有膜１０４は、第１の金属としてランタン又はマグネシウムを含み、ゲート電極１０６は、第２の金属を含む。 （もっと読む）

【課題】本発明は、特性の安定したトランジスタを得ることが可能で、かつ複数の縦型トランジスタ間の特性のばらつきを抑制可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成され、縦壁面となる第１及び第２の側面２６ａ，２６ｂを含む内面によって区画された第２の溝２６と、第２の溝２６の第１及び第２の側面２６ａ，２６ｂを覆うゲート絶縁膜３２と、ゲート絶縁膜３２上に形成され、上端面３７ａ，３８ａが半導体基板１１の表面１１ａより低い位置にある第１の導電膜３４、及び第１の導電膜３４に形成され、上端面３５ａが第１の導電膜３４の上端面３４ａより低い位置にある第２の導電膜３５よりなるゲート電極３３と、第２の溝２６内に、半導体基板１１の表面１１ａより低い位置に配置され、第２の導電膜３５の上端面３５ａを覆う第１の絶縁膜１７と、を有する。 （もっと読む）

【課題】微細化が進んだ場合であっても、適切なしきい値電圧を有するｐチャネルＭＯＳＦＥＴを含む半導体装置を製造する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１０１上に、ＳｉＯ₂またはＳｉＯＮを含む第１ゲート絶縁層１０４を形成する第１ゲート絶縁層形成ステップと、第１ゲート絶縁層１０４上に、金属酸化物を含む第２ゲート絶縁層１０５を形成する第２ゲート絶縁層形成ステップと、第２ゲート絶縁層１０５上に、金属を含む第１電極１０６ａを形成する第１電極形成ステップと、形成された積層構造に、複数回のミリセカンドアニール処理を行うことで、第２ゲート絶縁層１０５および第１電極１０６ａの少なくとも一方に含まれる４族、５族または１３族の元素を、第１ゲート絶縁層１０４と第２ゲート絶縁層１０５との界面に拡散させるアニールステップとを含む。 （もっと読む）

【課題】リフトオフ法を用いずに、簡易な手法で化合物半導体装置のゲート電極、ソース電極、及びドレイン電極を各種パターンに欠陥を生ぜしめることなく形成する。
【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを製造する際に、化合物半導体層上に保護絶縁膜８を形成し、保護絶縁膜８に開口を形成し、開口を埋め込む導電材料を保護絶縁膜８上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてゲート電極１５（又はソース電極４５及びドレイン４６）を形成し、その後、保護絶縁膜８上に保護絶縁膜１６を形成し、保護絶縁膜８，１６に開口を形成し、開口を埋め込む導電材料を保護絶縁膜１６上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてソース電極２２及びドレイン２３（又はゲート電極５３）を形成する。 （もっと読む）

【課題】キャップ材料を使用した半導体装置のウェハ面内における閾値電圧Vtのバラツキを抑制することを目的とする。
【解決手段】まず、半導体基板１００１の上に、高誘電率ゲート絶縁膜１００６及び第１のキャップ膜１００８を順に形成する。次に、熱処理を行って、第１のキャップ膜１００８中の第１の金属を高誘電体膜１００６に拡散させる。その後、高誘電体膜１００６に拡散せずに高誘電体膜１００６の上に残存した第１のキャップ膜１００８を除去して、第１の金属が拡散した高誘電率ゲート絶縁膜１００６Ａの上に金属電極１０１０を形成する。 （もっと読む）

【課題】本発明は、不純物拡散層と半導体基板との間に形成される空乏層中におけるＧＩＤＬを抑制することのできる半導体装置を提供することを課題とする。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成された第２の溝３２と、少なくとも第２の溝３２の側面３２ａを覆うゲート絶縁膜３８と、ゲート絶縁膜３８を介して、第２の溝３２の側面３２ａに形成され、その上端面４５ａが半導体基板１１の表面１１ａより低い位置にあってゲート電極３９となる第１の導電膜４５と、第１の導電膜４５に形成され、その上端面４６ａが第１の導電膜４５の上端面４５ｂよりも高く、かつ半導体基板１１の表面１１ａより低い位置にあってゲート電極３９となる第２の導電膜４６と、第１の導電膜４５の上端面４５ｂ、及び第１の導電膜４５の上端面４５ｂから突出した第２の導電膜４６を覆うように、第２の溝３２内に設けられた第２の絶縁膜と、を有する。 （もっと読む）

【課題】ダミーシリコンピラーを用いてゲート電極を延長する場合の、シリコンピラーにおける反り変形の発生を抑制する。
【解決手段】半導体装置の製造方法は、第１及び第２のシリコンピラー３，４の側周面３ａ，４ａに形成されたゲート絶縁膜９を覆うゲート電極材料を成膜する工程を備え、ゲート電極材料の成膜量は、ゲート絶縁膜９を介して側周面３ａを覆う第１の部分と、ゲート絶縁膜９を介して側周面４ａを覆う第２の部分とが接触しないよう制御され、第１及び第２の部分を覆うとともに第１の部分と第２の部分の間の領域を埋めるマスク絶縁膜を形成する工程と、マスク絶縁膜をマスクとして用いてゲート電極材料をエッチングすることにより、ゲート絶縁膜９を介してそれぞれ側周面３ａ，４ａを覆うゲート電極１０_１，１０_２と、ゲート電極１０_１，１０_２とを電気的に接続する導体膜１１とを形成する工程とをさら備える。 （もっと読む）

【課題】低閾値動作が可能な電界効果トランジスタを提供する。
【解決手段】ｎ型半導体領域２と、半導体領域に離間して形成されたソース領域およびドレイン領域１２ａ、１２ｂと、ソース領域１２ａとドレイン領域１２ｂとの間の半導体領域上に形成され、シリコンと酸素を含む第１絶縁膜４と、第１絶縁膜上に形成され、Ｈｆ、Ｚｒ、Ｔｉから選ばれた少なくとも１つの物質と酸素を含む第２絶縁膜８と、第２絶縁膜上に形成されたゲート電極１０と、を備え、第１絶縁膜と第２絶縁膜との界面７ａを含む界面領域７に、Ｇｅが導入されており、Ｇｅの面密度が、界面領域７内の第１絶縁膜４側においてピークを有している。 （もっと読む）

【課題】ＳＯＩ構造の縦型のＭＩＳＦＥＴの提供
【解決手段】Ｓｉ基板１上に、一部に空孔４を有する絶縁膜２が設けられ、空孔４上及び絶縁膜２の一部上に横方向半導体層６が設けられ、半導体層６の側面の一部に導電膜３が接して設けられ、絶縁膜２により素子分離されている。半導体層６上の、空孔４直上部に縦方向半導体層７が設けられ、半導体層７の上部にドレイン領域（１０，９）が設けられ、離間し、相対して下部にソース領域８が設けられ、ソース領域８は延在して、半導体層６全体に設けられている。半導体層７の全側面には、ゲート酸化膜１１を介してゲート電極１２が設けられ、ドレイン領域１０、ゲート電極１１及び導電膜３を介したソース領域８には、バリアメタル１８を有する導電プラグ１９を介してバリアメタル２１を有する配線２２が接続されている縦型のＭＩＳＦＥＴ。 （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成されたゲート絶縁膜２０と、ゲート絶縁膜上に形成されたキャップ膜２２と、キャップ膜上に形成されたシリコン酸化膜２３と、シリコン酸化膜上に形成された金属ゲート電極２４と、金属ゲート電極の両側の半導体基板内に形成されたソース／ドレイン拡散層４８とを有している。 （もっと読む）

【課題】エッチング量を少なくしても素子分離膜の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残ることを抑制できるようにする。
【解決手段】素子分離膜１０２はＳＴＩ構造を有しており、基板１０１に埋め込まれており、かつトランジスタが形成される素子形成領域を分離している。素子分離膜１０２の側面の上端は、トランジスタのチャネル形成層よりも上に位置しており、かつチャネル形成層の表面から素子分離膜１０２の側面の最上部までの高さｈが３５ｎｍ以下である。また素子分離膜１０２のうちチャネル形成層よりも上に位置している部分の側面は、基板の表面に対する角度θが８０度以下である。 （もっと読む）

【課題】電界効果トランジスタにおけるゲート電極の汚染を防止し、かつゲート電極上に形成されるマスク膜の膜厚を薄くする。
【解決手段】基板１０上にゲート絶縁膜１００を形成する。次いでゲート絶縁膜１００上にゲート電極膜１２０を形成する。ゲート電極膜１２０の一部上にマスク膜２３０を形成する。マスク膜２３０をマスクとしたエッチングによりゲート電極膜１２０を選択的に除去する。そして、マスク膜２３０とゲート電極膜１２０の側面に接するようゲート側壁膜１３０を形成する。マスク膜２３０は少なくとも第１膜２００、第２膜２１０、及び第３膜２２０をこの順に積層した積層膜により構成される。第２膜２１０は、ゲート側壁膜１３０に対して第３膜２２０よりも高いエッチング選択比を有する。第３膜２２０は、ゲート電極膜１２０に対して第２膜２１０よりも高いエッチング選択比を有する。 （もっと読む）

【課題】電界効果型トランジスタの閾値電圧を精度よく制御することができ、かつその範囲を広くする。
【解決手段】この半導体装置は、ゲート絶縁膜１２０及びゲート電極１３０を有する電界効果型トランジスタ１０１を備える。ゲート絶縁膜１２０は、界面層１１０と高誘電率膜１１２とを積層した構成を有している。高誘電率膜１１２は、酸化シリコンより誘電率が高い金属酸化物からなる。そしてゲート絶縁膜１２０は、高誘電率膜１１２と界面層１１０の界面近傍に、窒素を含有する窒素含有層を有している。窒素含有層は高誘電率膜１１２から界面層１１０に渡って形成されている。窒素含有層において、窒素の濃度は高誘電率膜１１２と界面層１１０の界面が最も高い。 （もっと読む）

【課題】 高密度で、構造部寸法がより小さく、より正確な形状の半導体構造体及び電子デバイスを提供する。
【解決手段】 炭素ベース材料の上面上に配置された少なくとも一層の界面誘電体材料を含む、半導体構造体及び電子デバイスが提供される。少なくとも一層の界面誘電体材料は、炭素ベース材料のものと同じである、典型的には六方晶短距離結晶結合構造を有し、従って、少なくとも一層の界面誘電体材料が、炭素ベース材料の電子構造を変えることはない。炭素ベース材料のものと同じ短距離結晶結合構造を有する少なくとも一層の界面誘電体材料の存在により、炭素ベース材料と、誘電体材料、導電性材料、又は誘電体材料及び導電性材料の組み合わせを含む、上にある任意の材料層との間の界面結合が改善される。その結果、改善された界面結合が、炭素ベース材料を含むデバイスの形成を容易にする。 （もっと読む）

【課題】ゲート電極が金属窒化膜により構成されるＭＯＳＦＥＴにおいて、電流駆動能力の向上を図る。
【解決手段】基板１０に、素子形成領域２０を分離する素子分離領域５０を設ける。次に素子形成領域２０上にゲート絶縁膜１００を形成する。その後ゲート絶縁膜１００上に金属窒化膜により構成される下部ゲート電極膜２００を形成する。さらに下部ゲート電極膜２００を熱処理する。そして下部ゲート電極膜２００上に上部ゲート電極膜２２０を形成する。 （もっと読む）

【課題】所望の実効仕事関数（例えば、高い実効仕事関数）を実現し、かつ、ＥＯＴが変化しない、またはＥＯＴの変化を低減した金属窒化膜、金属窒化膜を用いた半導体装置、および半導体装置の製造方法を提供すること。
【解決手段】本発明の一実施形態に係る金属窒化膜は、ＴｉとＡｌとＮを含有し、該金属窒化膜のＴｉとＡｌとＮのモル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））が０．５３以上であり、かつ、上記金属窒化物層のＴｉとＡｌとＮのモル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））が０．３２以下であり、かつ上記金属窒化物層のＴｉとＡｌとＮのモル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））が０．１５以下である。 （もっと読む）

本願は、半導体デバイス及びその製造方法に関するものである。本発明の半導体デバイスの製造方法は、半導体基板を提供する工程と、半導体基板に、該半導体基板に形成されたゲート絶縁層及び該ゲート絶縁層に形成された犠牲ゲートを含むゲート領域と、ソース／ドレイン領域とを含むトランジスタ構造を形成する工程と、第１の層間絶縁層を堆積し、犠牲ゲートを露出させるように該第１の層間絶縁層に対して平坦化を行う工程と、犠牲ゲートを除去して、リプレースメントゲートホールを形成する工程と、第１の層間絶縁層におけるソース／ドレイン領域に対応する位置に、第１のコンタクトホールを形成する工程と、第１のコンタクトホール及びリプレースメントゲートホールに第１の導電材料を充填して、ソース／ドレイン領域に接触する第１のコンタクト部と、リプレースメントゲートとを形成する工程とを含む。本発明によれば、リプレースメントゲートと第１のコンタクト部は、同一の工程で同じ材料を堆積して形成することができるため、製造プロセスを簡単化できた。
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【課題】界面準位を低減しつつ、電荷トラップに起因するヒステリシスを抑制できる半導体装置の構造およびその製造方法を提供する。
【解決手段】半導体装置２００は、ＧａＮを含む半導体層１０１を表面の少なくとも一部に有する基板（半導体基板１００）と、半導体層１０１と接するように半導体基板１００上に設けられており、窒素を含まず、Ａｌを含む酸化金属層からなる第１のゲート絶縁層（Ａｌ_２Ｏ_３膜１１４）と、Ａｌ_２Ｏ_３膜１１４上に設けられており、ＳｉおよびＯを含む第２のゲート絶縁層（ＳｉＯ_２膜１１６）と、ＳｉＯ_２膜１１６上に設けられたゲート電極１１８と、を備え、ゲート電極１１８の下面は、ＳｉＯ_２膜１１６に接しており、Ａｌ_２Ｏ_３膜１１４の膜厚は、ＳｉＯ_２膜１１６の膜厚より薄い。 （もっと読む）