半導体素子、及びその形成方法
【課題】 信頼性が向上する半導体素子、及びその形成方法を提供する。
【解決手段】 半導体素子の形成方法は、半導体基板１００の上にゲート電極１２０及びゲート電極１２０の両側にスペーサー１１０を形成する段階、ゲート電極１２０の上にキャッピングパターン１７０を形成する段階、ゲート電極１２０の間にメタルコンタクト１９５を形成する段階を含み、キャッピングパターン１７０の幅はゲート電極１２０の幅より大きく形成される。これにより、形成された半導体素子は、メタルコンタクト１９５とゲート電極１２０との間での電気的な短絡を效果的に防止することができる。
【解決手段】 半導体素子の形成方法は、半導体基板１００の上にゲート電極１２０及びゲート電極１２０の両側にスペーサー１１０を形成する段階、ゲート電極１２０の上にキャッピングパターン１７０を形成する段階、ゲート電極１２０の間にメタルコンタクト１９５を形成する段階を含み、キャッピングパターン１７０の幅はゲート電極１２０の幅より大きく形成される。これにより、形成された半導体素子は、メタルコンタクト１９５とゲート電極１２０との間での電気的な短絡を效果的に防止することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子、及びその形成方法に関し、より詳細にはメタルコンタクトを有する半導体素子、及びその形成方法に関する。
【背景技術】
【０００２】
小型化、多機能化、及び低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する記憶素子、論理データを演算処理する論理素子等で区分され得る。
【０００３】
論理素子が小型化されることによって高集積化に対する要求が増加されている。論理素子の高集積化は既存の製造工程で発生しない色々な問題点が発生している。このような問題点を解決する方案が研究されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国公開特許第１０−２００５−０１１７３８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は信頼性が向上する半導体素子、及びその形成方法を提供するものである。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明によると、半導体素子の形成方法は半導体基板の上にゲート電極及びゲート電極の両側にスペーサーを形成する段階と、ゲート電極の上にキャッピングパターンを形成する段階と、ゲート電極の間にメタルコンタクトを形成する段階とを含み、キャッピングパターンの幅はゲート電極の幅より大きく形成される。
【０００７】
請求項２に記載の発明によると、ゲート電極及びゲート電極の両側にスペーサーを形成する段階は、半導体基板の上にダミーゲートパターンを形成する段階と、ダミーゲートパターンの側面の上にスペーサーを形成する段階と、ダミーゲートパターンを除去して第１開口部を形成する段階とをさらに含み、ゲート電極は第１開口部に形成される。
【０００８】
請求項３に記載の発明によると、ゲート電極を形成する前に、第１開口部の内にゲート絶縁膜を形成する段階をさらに含むことができる。
【０００９】
請求項５に記載の発明によると、キャッピングパターンの側面はゲート電極の側面とオフセットされることができる。
【００１０】
請求項６に記載の発明によると、キャッピングパターンはゲート電極を覆い、スペーサーの少なくとも一部を覆うように形成されることができる。
【００１１】
請求項４に記載の発明によると、ゲート電極が形成された後、ゲート電極の上部面は露出され、キャッピングパターンの下部面はゲート電極の上部面と接触できる。
【００１２】
請求項７に記載の発明によると、キャッピングパターンを形成する段階は、スペーサーの間に配置される第１絶縁膜を形成する段階と、第１絶縁膜及びゲート電極を覆う第２絶縁膜を形成する段階と、第２絶縁膜の上に、第２開口部を有する第１マスクパターンを形成する段階とを含み、第１マスクパターンの幅はゲート電極の幅より大きく形成される。
【００１３】
請求項８に記載の発明によると、第１マスクパターン各々の幅はゲート電極各々の幅とゲート電極の両側面のスペーサー各々の幅の合計と同じ、又は大きく形成される。
【００１４】
請求項９に記載の発明によると、キャッピングパターンを形成する段階は、第１マスクパターンの上に、第２開口部より幅が大きく第２開口部を露出する第３開口部を有する２マスクパターンを形成する段階をさらに含み、第２開口部はライン形態に形成され、第３開口部はホール、又はバー形態に形成される。
【００１５】
請求項１０に記載の発明によると、キャッピングパターンを形成する段階は、第１マスクパターンを形成した後、第２開口部を満たす第３絶縁膜を形成する段階をさらに含むことができる。
【００１６】
請求項１１に記載の発明によると、キャッピングパターンを形成する段階は、第１、第２マスクパターンをマスクとして使用して第２絶縁膜をエッチングする段階をさらに含むことができる。
【００１７】
請求項１２に記載の発明によると、第２絶縁膜をエッチングする段階は第１絶縁膜及び第３絶縁膜をエッチングする段階を含むことができる。
【００１８】
請求項１３に記載の発明によると、半導体素子の形成方法は第１、２、３絶縁膜をエッチングした後、第２マスクパターンを除去する段階と、第１マスクパターン、キャッピングパターン、及びスペーサーを覆う補助絶縁膜を形成する段階とをさらに含むことができる。
【００１９】
請求項１４に記載の発明によると、半導体素子の形成方法は第１マスクパターンの一部及び補助絶縁膜をエッチングして半導体基板の上部面を露出させる段階をさらに含むことができる。
【００２０】
請求項１５に記載の発明によると、半導体素子の形成方法は第１絶縁膜を形成する前に、スペーサー及び半導体基板を覆うエッチング阻止膜を形成する段階をさらに含むことができる。
【００２１】
請求項１６に記載の発明によると、半導体基板を露出させる段階は、半導体基板を覆うエッチング阻止膜をエッチングしてスペーサーの上にエッチング阻止パターンを形成する段階を含むことができる。
【００２２】
請求項１７に記載の発明によると、半導体素子の形成方法は露出された半導体基板の上にシリサイド膜を形成する段階をさらに含み、メタルコンタクトはシリサイド膜の上に形成される。
【００２３】
請求項１８に記載の発明によると、メタルコンタクトを形成する段階は、ゲート電極の間を満たす金属膜を形成し、金属膜の一部及び第１マスクパターンをリセスしてキャッピングパターンを露出させる段階を含むことができる。
【００２４】
請求項２０に記載の発明によると、キャッピングパターンはシリコン酸化膜で形成することができる。
【００２５】
請求項１９に記載の発明によると、ゲート電極は金属又は金属化合物で形成することができる。
【００２６】
請求項２１に記載の発明によると、ゲート電極はアルミニウム、窒化チタン、又は窒化タンタルで形成することができる。
【００２７】
請求項２２に記載の発明によると、キャッピングパターンを形成する段階は、第１マスクパターンの上に、第２開口部より幅が大きく第２開口部を露出する第３開口部を有する２マスクパターンを形成する段階をさらに含み、第２開口部はライン形態に形成され、第３開口部はホール、又はバー形態に形成され、第３開口部は延長され、互に隣接する第２開口部を同時に露出する拡張された開口部を含むことができる。
【００２８】
請求項２３に記載の発明によると、キャッピングパターンを形成する段階は拡張された開口部によって露出された第１マスクパターンの少なくとも一部をエッチングしてリセスパターンを形成する段階を含むことができる。
【００２９】
請求項２４に記載の発明によると、メタルコンタクトを形成する段階はゲート電極の間を満たす金属膜を形成し、金属膜の一部をエッチングして、少なくとも１つの第１マスクパターンを露出させる段階を含むことができる。
【００３０】
請求項２５に記載の発明によると、メタルコンタクトはリセスパターンの上で互に連結される。
【００３１】
請求項２６に記載の発明によると、半導体素子の形成方法は半導体基板の上にダミーゲートパターンを形成する段階と、ダミーゲートパターン側壁にスペーサーを形成する段階と、ダミーゲート及びスペーサーを覆うエッチング阻止膜を形成する段階と、エッチング阻止膜の上に第１絶縁膜を形成する段階と、第１絶縁膜及びエッチング阻止膜に平坦化工程を進行してダミーゲートパターンの上部面を露出させる段階と、ダミーゲートパターンを除去する段階と、ダミーゲートパターンが除去された部分にゲート電極を形成する段階と、ゲート電極の上にキャッピングパターンを形成する段階と、ゲート電極の間にメタルコンタクトを形成する段階とを含み、キャッピングパターンの幅はゲート電極の幅より大きく形成される。
【００３２】
請求項２７に記載の発明によると、半導体素子の形成方法は半導体基板の上にダミーゲートパターンを形成する前に、半導体基板の上に犠牲酸化膜を形成する段階をさらに含むことができる。
【００３３】
請求項２８に記載の発明によると、半導体素子の形成方法はダミーゲートパターンを除去した後、半導体基板を露出するように犠牲酸化膜を除去する段階をさらに含むことができる。
【００３４】
請求項２９に記載の発明によると、半導体素子の形成方法はゲート電極を形成する前に、露出された半導体基板にゲート絶縁膜を形成する段階をさらに含むことができる。
【００３５】
請求項３０に記載の発明によると、半導体素子は半導体基板上のゲート電極と、ゲート電極側面の上のスペーサーと、ゲート電極上のキャッピングパターンと、ゲート電極の間のメタルコンタクトとを含み、キャッピングパターンの幅はゲート電極の幅より大きい。
【００３６】
請求項３１に記載の発明によると、半導体素子は半導体基板とゲート電極との間に配置されるゲート絶縁膜をさらに含むことができる。
【００３７】
請求項３２に記載の発明によると、キャッピングパターンはゲート電極の上部面及びスペーサーの一部を覆うことができる。
【００３８】
請求項３３に記載の発明によると、半導体素子はスペーサーを覆い、スペーサーとメタルコンタクトとの間に配置されるエッチング阻止パターンをさらに含むことができる。
【００３９】
請求項３４に記載の発明によると、ゲート電極はアルミニウム、窒化チタン、又は窒化タンタルを含むことができる。
【００４０】
請求項３５に記載の発明によると、キャッピングパターンはシリコン酸化膜を含むことができる。
【００４１】
請求項３６に記載の発明によると、半導体素子は半導体基板とメタルコンタクトとの間のシリサイド膜をさらに含む。
【００４２】
請求項３７に記載の発明によると、半導体素子はキャッピングパターン上のマスクパターンをさらに含み、マスクパターンは一方向に延長されてキャッピングパターンを覆い、キャッピングパターンの幅より大きい幅を有することができる。
【００４３】
請求項３９に記載の発明によると、キャッピングパターンを形成する段階は拡張された開口部によって露出された第１マスクパターンの少なくとも一部をエッチングしてリセスパターンを形成する段階を含むことができる。
【００４４】
請求項４０に記載の発明によると、リセスパターンの両側に配置されたメタルコンタクトは、リセスパターンの上で互に連結することができる。
【００４５】
請求項４１に記載の発明によると、ゲートパターンはアルミニウム膜及びアルミニウム膜の上のアルミニウム酸化膜を含むことができる。
【００４６】
請求項４２に記載の発明によると、ゲート電極の一側面に配置されたスペーサーはその上部がリセスされた形状を有することができる。
【発明の効果】
【００４７】
本発明によれば、ゲート電極の間に自己整列コンタクトが形成される。ゲート電極の上に、ゲート電極より大きい幅を有するキャッピングパターンが形成されることによって、メタルコンタクトとゲート電極との間での電気的な短絡を效果的に防止できる。したがって、半導体素子の信頼性が向上され得る。
【図面の簡単な説明】
【００４８】
【図１Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図１Ｂ】図１Ａの切断線（Ｉ−Ｉ’）に沿って切断された断面図である
【図２Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図２Ｂ】図２Ａの切断線（ＩＩ−ＩＩ’）に沿って切断された断面図である
【図３Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図３Ｂ】図３Ａの切断線（ＩＩＩ−ＩＩＩ’）に沿って切断された断面図である
【図４Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図４Ｂ】図４Ａの切断線（ＩＶ−ＩＶ’）に沿って切断された断面図である。
【図５Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図５Ｂ】図５Ａの切断線（Ｖ−Ｖ’）に沿って切断された断面図である。
【図６Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図６Ｂ】図６Ａの切断線（ＶＩ−ＶＩ’）に沿って切断された断面図である。
【図７Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図７Ｂ】図７Ａの切断線（ＶＩＩ−ＶＩＩ’）に沿って切断された断面図である。
【図８Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図８Ｂ】図８Ａの切断線（ＶＩＩＩ−ＶＩＩＩ’）に沿って切断された断面図である。
【図９Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図９Ｂ】図９Ａの切断線（ＩＸ−ＩＸ’）に沿って切断された断面図である。
【図１０Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図１０Ｂ】図１０Ａの切断線（Ｘ−Ｘ’）に沿って切断された断面図である。
【図１１】本発明の第１実施形態における半導体素子の変形例の形成方法を説明するための図面である。
【図１２Ａ】本発明の第２実施形態による半導体素子の形成方法を説明するための平面図等である。
【図１２Ｂ】図１２Ａの切断線（ＸＩ−ＸＩ’）に沿って切断された断面図等である。
【図１３Ａ】本発明の第２実施形態による半導体素子の形成方法を説明するための平面図等である。
【図１３Ｂ】図１３Ａの切断線（ＸＩＩ−ＸＩＩ’）に沿って切断された断面図等である。
【図１４Ａ】本発明の第２実施形態による半導体素子の形成方法を説明するための平面図等である。
【図１４Ｂ】図１４Ａの切断線（ＸＩＩＩ−ＸＩＩＩ’）に沿って切断された断面図等である。
【図１５Ａ】本発明の第２実施形態による半導体素子の形成方法を説明するための平面図等である。
【図１５Ｂ】図１５Ａの切断線（ＸＩＶ−ＸＩＶ’）に沿って切断された断面図等である。
【図１６Ａ】本発明の第２実施形態による半導体素子の形成方法を説明するための平面図等である。
【図１６Ｂ】図１６Ａの切断線（ＸＶ−ＸＶ’）に沿って切断された断面図等である。
【図１７Ａ】本発明の第２実施形態による半導体素子の形成方法を説明するための平面図等である。
【図１７Ｂ】図１７Ａの切断線（ＸＶＩ−ＸＶＩ’）に沿って切断された断面図等である。
【図１８】本発明の第１実施形態の変形例による半導体素子を説明するための断面図である。
【図１９】本発明の第２実施形態の変形例による半導体素子を説明するための断面図である。
【図２０】本発明の形成方法によって形成された半導体素子を含むメモリーシステムを示す概略ブロック図である。
【発明を実施するための形態】
【００４９】
以上の本発明の目的、他の目的、特徴、及び長所は添付された図面と関連した以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化され得る。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になり得るようにそして、当業者に本発明の思想が十分に伝達できるようにするために提供されるものである。
【００５０】
本明細書で、所定の構成要素が異なる構成要素の上にいると言及される場合にそれは他の構成要素の上に直接形成されることができるか、又はそれらの間に第３の構成要素が介在され得るということを意味する。また、図面において、構成要素等の厚さは技術的内容の効果的な説明のために誇張されたものである。明細書全体にわたって同一の参照番号に表示された部分は同一の構成要素を示す。
【００５１】
本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参考にして説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたのである。したがって、製造技術及び／又は許容誤差等によって例示図の形態が変形できる。したがって、本発明の実施形態は図示された特定形態に制限されることでなく製造工程によって生成される形態の変化も含む。例えば、直角に図示されたエッチング領域はラウンドになるか、又は所定の曲律を有する形態であり得る。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのことであり、発明の範疇を制限するためのことではない。本明細書の多様な実施形態で第１、第２、第３等の用語が多様な構成要素を説明するために使われたが、これらの構成要素がこのような用語によって限定されてはならない。これらの用語は単なるいずれかの構成要素を他の構成要素と区別させるために使われる。ここに説明されて例示される実施形態はその相補的な実施形態等も含む。
【００５２】
本明細書で使われた用語は実施形態を説明するためのことであり、本発明を制限しようとするのではない。本明細書で、単数型は文句で特別に言及しない限り複数型も含む。明細書で使われる「含む（ｃｏｍｐｒｉｓｅｓ）」及び／又は「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素は１つ以上の他の構成要素の存在、又は追加を排除しない。
【００５３】
（第１実施形態）
図１Ａから図１０Ｂまでは本発明の第１実施形態による半導体素子の形成方法を説明するための図面である。図１Ａ、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａおよび図１０Ａは本発明の第１実施形態による半導体素子の形成方法を説明するための平面図等であり、図１Ｂ、図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂおよび図１０Ｂはそれぞれ図１Ａ、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａおよび図１０Ａまでの切断線（Ｉ−Ｉ’〜Ｘ−Ｘ’）に沿って切断された断面図である。
【００５４】
図１Ａ及び１Ｂを参照すれば、半導体基板１００の上に犠牲酸化膜１０１が形成される。犠牲酸化膜１０１はシリコン酸化膜で形成されることができる。犠牲酸化膜１０１は熱酸化工程、又は化学気相蒸着方法で形成されることができる。ダミーゲートパターン（ｄｕｍｍｙ ｐａｔｔｅｒｎ）１０５が形成される。ダミーゲートパターン１０５はポーリシリコンで形成されることができる。ダミーゲートパターン１０５の側壁の上にスペーサー１１０が形成される。スペーサー１１０はシリコン窒化膜で形成されることができる。ダミーゲートパターン１０５を形成した後、ソース／ドレーン領域１０２が形成されることができる。また、ソース／ドレーン領域１０２は低濃度ソース／ドレーン領域及び高農度ソース／ドレーン領域を含むことができる。本発明の実施形態によれば、ソース／ドレーン領域１０２を形成した後、以下で説明されるゲート電極が形成されることができる。これはソース／ドレーン領域１０２を形成する拡散工程の温度がゲート電極に使われる金属物質の溶融点より高いからであり得る。
【００５５】
図２Ａ及び２Ｂを参照すれば、スペーサー１１０及び半導体基板１００を覆うエッチング阻止膜（ｅｔｃｈ ｓｔｏｐｐｅｒ）１２５が形成される。エッチング阻止膜１２５はシリコン窒化膜で形成されることができる。スペーサー１１０の間を満たす第１絶縁膜１３０が形成される。第１絶縁膜１３０はシリコン酸化膜で形成されることができる。エッチング阻止膜１２５はダミーゲートパターン１０５とスペーサー１１０とを覆う図示しない予備エッチング阻止膜を形成し、予備エッチング阻止膜を覆う図示しない絶縁膜を形成し、平坦化工程を進行してダミーゲートパターン１０５の上部面を露出することによって形成されることができる。平坦化工程によって絶縁膜がエッチングされて第１絶縁膜１３０が形成されることができる。犠牲酸化膜１０１及びダミーゲートパターン１０５を除去して第１開口部１０７が形成されることができる。犠牲酸化膜１０１及びダミーゲートパターン１０５が除去されて半導体基板１００が露出できる。
【００５６】
図３Ａ及び３Ｂを参照すれば、第１開口部１０７にゲート電極１２０が形成されることができる。ゲート電極１２０はその上部面を露出させることができる。ゲート電極１２０は金属、又は金属化合物で形成されることができる。具体的に、ゲート電極１２０は金属物質、例えばアルミニウムで形成されることができる。又は、ゲート電極１２０は窒化チタン、又は窒化タンタルで形成されることができる。ゲート電極１２０が形成される前に、ゲート絶縁膜１１５が半導体基板１００に形成される。
【００５７】
ゲート電極１２０の中でいずれか１つはＰＭＯＳトランジスター（ＰＭＯＳ ｔｒａｎｓｉｓｔｏｒ）のゲートとして使われることができ、ゲート電極１２０の他の１つはＮＭＯＳトランジスター（ＮＭＯＳ ｔｒａｎｓｉｓｔｏｒ）のゲートとして使われることができる。この場合、ＰＭＯＳトランジスターのゲート電極１２０はＰＭＯＳに適合する仕事関数を有するように形成されることができ、ＮＭＯＳトランジスターのゲート電極１２０はＮＭＯＳに適合する仕事関数を有するように形成されることができる。その上、ＰＭＯＳトランジスターのゲート電極１２０とＮＭＯＳトランジスターのゲート電極１２０とは同時に、又は別途の工程で形成されることができる。
【００５８】
第１絶縁膜１３０及びゲート電極１２０を覆う第２絶縁膜１４０が形成される。第２絶縁膜１４０は上部面が露出されたゲート電極１２０と接触できる。第２絶縁膜１４０は、例えば、シリコン酸化膜で形成されることができる。第２絶縁膜１４０の上に第２開口部１５２を有する第１マスクパターン１５０が形成される。第１マスクパターン１５０は例えば、シリコン窒化膜で形成されることができる。第１マスクパターン１５０の幅Ｗ１はゲート電極１２０の幅Ｗ２より大きく形成されることができる。また、第１マスクパターン１５０の幅Ｗ１はゲート電極１２０の幅Ｗ２とゲート電極との両側面の上のスペーサー１１０の各々の幅Ｗ３の合計と同じ、又は大きく形成されることができる。即ち、幅Ｗ１≧幅Ｗ２＋２×幅Ｗ３である関係が成立できる。
【００５９】
図４Ａ及び４Ｂを参照すれば、第２開口部１５２を満たす第３絶縁膜１５５が形成される。第３絶縁膜１５５は、例えばシリコン酸化膜で形成されることができる。第３絶縁膜１５５は第２開口部１５２を満たしながら、同時に第１マスクパターン１５０の上に形成されることができる。第１マスクパターン１５０の上に、第２開口部１５２より幅が大きく第２開口部１５２を露出する第３開口部１６２を有する第２マスクパターン１６０が形成される。第２マスクパターン１６０は、例えば、シリコンカーバイド（ＳｉＣ）で形成されることができる。第２開口部１５２は、図３Ａに示したように、ライン形態に形成されることができ、第３開口部１６２は、図４Ａに示したようにホール、又はバー（Ｂａｒ）形態に形成されることができる。
【００６０】
図５Ａ及び５Ｂを参照すれば、第１マスクパターン１５０及び第２マスクパターン１６０をマスクとして使用し、第２絶縁膜１４０をエッチングしてキャッピングパターン１７０が形成される。キャッピングパターン１７０の側面はゲート電極１２０の側面とオフセット（ｏｆｆｓｅｔ）されて形成されることができる。即ち、キャッピングパターン１７０の側面はゲート電極１２０の側面と共面を形成しないことができる。キャッピングパターン１７０はゲート電極１２０の幅より大きく形成されることができる。又は、キャッピングパターン１７０は第１マスクパターン１５０の幅Ｗ１と実質的に同一の幅を有することができる。
【００６１】
キャッピングパターン１７０を形成する工程は自己整列（ｓｅｌｆ−ａｌｉｇｎ）させるためのコンタクトホール１２４を形成する工程である。このような自己整列されたコンタクトホール（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ ｈｏｌｅ）は第２開口部１５２を有する第１マスクパターン１５０と第３開口部１６２を有する第２マスクパターン１６０とを利用して実行できる。
【００６２】
第２絶縁膜１４０をエッチングすることは第１絶縁膜１３０及び第３絶縁膜１５５をエッチングすることを含むことができる。即ち、第２絶縁膜１４０がエッチングされながら、同時に第１絶縁膜１３０及び第３絶縁膜１５５がエッチングできる。第１絶縁膜１３０、第２絶縁膜１４０、及び第３絶縁膜１５５をエッチングする工程で、エッチング阻止膜１２５は過度なエッチングを防止できる。言い換えれば、エッチング阻止膜１２５によって、半導体基板１００がエッチングされることを防止できる。さらに、図５Ｂに示したようにキャッピングパターン１７０を形成する過程で、第１マスクパターン１５０の一部がエッチングされ得る。
【００６３】
図６Ａ及び６Ｂを参照すれば、キャッピングパターン１７０を形成した後、第２マスクパターン１６０を除去する。第２マスクパターン１６０を除去する時、キャッピングパターン１７０の一部がエッチングでき、残存する第１絶縁膜１３０が除去できる。
【００６４】
図７Ａ及び７Ｂを参照すれば、第１マスクパターン１５０、キャッピングパターン１７０、及びスペーサー１１０を覆う補助絶縁膜１７５が形成される。補助絶縁膜１７５は、例えば、シリコン酸化膜で形成されることができる。補助絶縁膜１７５は全面的に形成され、モホロジー（ｍｏｒｐｏｌｏｇｙ）を改善させることができる。即ち、補助絶縁膜１７５は第１マスクパターン１５０とキャッピングパターン１７０との間の段差、及びキャッピングパターン１７０とエッチング阻止膜１２５との間の段差の間に満たされ得る。
【００６５】
図８Ａ及び８Ｂを参照すれば、補助絶縁膜１７５を全面エッチングする。補助絶縁膜１７５をエッチングしながら、同時に半導体基板１００を覆うエッチング阻止膜１２５をエッチングし、スペーサー１１０の上にエッチング阻止パターン１２７が形成されることができる。補助絶縁膜１７５の一部がキャッピングパターン１７０の側面に残存し、補助スペーサー１７５ａが形成されることができる。補助スペーサー１７５ａはゲート電極１２０の電気的絶縁を補助できる。補助絶縁膜１７５が全てエッチングされる場合、補助スペーサー１７５ａは形成されないこともあり得る。
【００６６】
図９Ａ及び９Ｂを参照すれば、補助スペーサー１７５ａの間、又はエッチング阻止パターン１２７の間に露出された半導体基板１００の上にシリサイド膜１８０が形成される。シリサイド膜１８０はニッケルシリサイド膜、又は白金シリサイド膜で形成されることができる。シリサイド膜１８０を形成することは、半導体基板１００全面の上に金属膜を形成し、熱処理工程を進行して半導体基板１００と金属膜とを反応させた後、反応しなかった金属膜を除去することを含むことができる。シリサイド膜１８０の上の、ゲート電極１２０の間に予備メタルコンタクト１９０が形成される。予備メタルコンタクト１９０はタングステン、チタニウム、又は窒化チタンで形成されることができる。
【００６７】
図１０Ａ及び１０Ｂを参照すれば、予備メタルコンタクト１９０及び第１マスクパターン１５０をリセスしてキャッピングパターン１７０を露出させてメタルコンタクト１９５が形成される。予備メタルコンタクト１９０及び第１マスクパターン１５０は乾式エッチング工程を進行してリセスされ得る。乾式エッチング工程は終了点検出（ｅｎｄｐｏｉｎｔ ｄｅｔｅｃｔｉｏｎ）を通じて終了できる。又は予備メタルコンタクト１９０及び第１マスクパターン１５０は平坦化工程、例えば化学的機械的錬磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を実行してリセスされ得る。メタルコンタクト１９５とシリサイド膜１８０とは自己整列コンタクト（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）２００を構成できる。
【００６８】
自己整列コンタクト２００が誤整列（ｍｉｓ−ａｌｉｇｎｍｅｎｔ）されてキャッピングパターン１７０の一部がエッチングされても、キャッピングパターン１７０の幅はゲート電極１２０の幅より大きいために工程マージン（ｍａｒｇｉｎ）を確保することができる。また、自己整列コンタクト２００が工程マージンの内で誤整列が発生する場合、ゲート電極１２０の中心を仮想の基準線として設定する時、スペーサー１１０とキャッピングパターン１７０とが非対称的で形成されることができる。工程マージンの内で誤整列が発生しても自己整列コンタクト２００はゲート電極１２０と電気的短絡が発生しないことができる。本発明の第１実施形態で説明したように、自己整列コンタクト２００が正確に整列された場合のみでなく、工程マージンの内で誤整列された自己整列コンタクト２００と非対称的で形成されたスペーサー１１０、エッチング阻止パターン１２７、キャッピングパターン１７０を含む半導体素子も本発明の技術的思想に含まれる。
【００６９】
本発明の第１実施形態によれば、ゲート電極１２０の間に自己整列コンタクト２００が形成される。ゲート電極１２０の上に、ゲート電極１２０より大きい幅を有するキャッピングパターン１７０が形成されることによって、メタルコンタクト１９５とゲート電極１２０との間での電気的短絡を效果的に防止できる。
【００７０】
以下で、本発明の第１実施形態による半導体素子を説明する。
図１０Ａ及び１０Ｂを再び参照すれば、半導体基板１００の上のゲート電極１２０が配置される。ゲート電極１２０と半導体基板１００との間にゲート絶縁膜１１５が配置される。ゲート絶縁膜１１５はシリコン酸化膜等の多様な絶縁物質で形成され得る。ゲート電極１２０はアルミニウム、窒化チタン、又は窒化タンタルを含むことができる。ゲート電極１２０の側面の上にスペーサー１１０が配置される。スペーサー１１０はシリコン窒化膜を含むことができる。
【００７１】
ゲート電極１２０の上にキャッピングパターン１７０が配置される。キャッピングパターン１７０はシリコン酸化膜を含むことができる。キャッピングパターン１７０とスペーサー１１０との側面の上に補助スペーサー１７５ａが配置されることができる。補助スペーサー１７５ａはシリコン酸化膜を含むことができる。キャッピングパターン１７０の幅Ｗ４はゲート電極１２０の幅Ｗ２より大きい。キャッピングパターン１７０はゲート電極１２０の上部面及びスペーサー１１０の一部を覆うことができる。ゲート電極１２０の間にメタルコンタクト１９５が配置される。メタルコンタクト１９５はタングステン、チタニウム、又は窒化チタンを含むことができる。
【００７２】
スペーサー１１０を覆い、スペーサー１１０とメタルコンタクト１９５との間にエッチング阻止パターン１２７が配置されることができる。エッチング阻止パターン１２７はシリコン窒化膜を含むことができる。半導体基板１００とメタルコンタクト１９５との間にシリサイド膜１８０が配置されることができる。シリサイド膜１８０はニッケルシリサイド膜、又は白金シリサイド膜を含むことができる。メタルコンタクト１９５とシリサイド膜１８０とは自己整列コンタクト（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）２００を構成できる。ゲート電極１２０より大きい幅を有するキャッピングパターン１７０によって、自己整列コンタクト２００はゲート電極１２０と電気的に短絡しない。
【００７３】
図１１は本発明の第１実施形態における半導体素子の変形例を説明するための図面である。図１０Ｂで説明された技術的特徴は説明を簡略にするために省略される。
図１１を参照すれば、ゲート電極１２０の一側面に配置された第１スペーサー１１０ａはその上部がリセスされた形状を有する。キャッピングパターン１７０が整列マージンの内でゲート電極１２０に完全に整列できない場合、第１スペーサー１１０ａは上部がリセスされた形状を有することができる。キャッピングパターン１７０はゲート電極１２０の幅Ｗ２より大きい幅Ｗ４を有するので、キャッピングパターン１７０が整列マージン内でゲート電極１２０に完全に整列できなくても電気的短絡が発生しない。
【００７４】
ゲート電極１２０の一側面に配置された第１スペーサー１１０ａはゲート電極１２０の他の側面に配置された第２スペーサー１１０ｂと互に異なる形状を有することができる。即ち、第２スペーサー１１０ｂはキャッピングパターン１７０によって完全に覆い、その上部がリセスされないことができる。第１スペーサー１１０ａ、第２スペーサー１１０ｂはゲート電極１２０を基準として非対称的である形状を有すると解析できる。
【００７５】
キャッピングパターン１７０がゲート電極１２０に完全に整列されないことは図３Ｂを参照して説明することができる。第１マスクパターン１５０がゲート電極１２０に完全に整列しなければ、キャッピングパターン１７０は図１１に示したように形成することができる。本発明の第１実施形態による半導体素子は電気的短絡が発生しない整列マージンを十分に確保することができる。図１１を参照して説明した変形例は以下で説明される他の実施形態にも同様に適用され得る。
【００７６】
（第２実施形態）
図１２Ａから図１７Ｂまでは本発明の第２実施形態による半導体素子の形成方法を説明するための図面である。図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａおよび図１７Ａは本発明の第２実施形態による半導体素子の形成方法を説明するための平面図であり、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂおよび図１７Ｂは図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａおよび図１７Ａの切断線（ＸＩ―ＸＩ’〜ＸＶＩ―ＸＶＩ’）に沿って切断された断面図である。
図１Ａから図３Ｂまでを参照して説明した本発明の第１実施形態と実質的に同一であり重複する技術的特徴に対する詳細な説明は省略する。
【００７７】
図１２Ａ及び１２Ｂを参照すれば、図３Ａ及び図３Ｂを参照して説明した第２開口部１５２を満たす第３絶縁膜１５５が形成される。第３絶縁膜１５５は、例えばシリコン酸化膜で形成されることができる。第１マスクパターン１５０の上に、第２開口部１５２より幅が大きく第２開口部１５２を露出する第３開口部１６２を有する第２マスクパターン１６０が形成される。第２マスクパターン１６０は、例えば、シリコンカーバイド（ＳｉＣ）で形成されることができる。第２開口部１５２は、図３Ａに示したようにライン形態に形成されることができ、第３開口部１６２は、図１２Ａに示したようにホール、又はバー形態に形成されることができる。
【００７８】
本発明の第２実施形態によれば、本発明の第１実施形態とは異なり、第２マスクパターン１６０は第３開口部１６２が延長され、互に隣接する第２開口部１５２を露出する拡張された開口部１６６を含むことができる。拡張された開口部１６６によって少なくとも１つの第１マスクパターン１５０が露出できる。
【００７９】
図１３Ａ及び１３Ｂを参照すれば、第１マスクパターン１５０及び第２マスクパターン１６０をマスクとして使用して、第２絶縁膜１４０をエッチングしてキャッピングパターン１７０が形成される。キャッピングパターン１７０の側面はゲート電極１２０の側面と互に異なる平面に形成されることができる。即ち、キャッピングパターン１７０の側面とゲート電極１２０の側面とは共面を形成しないことができる。キャッピングパターン１７０はゲート電極１２０の幅より大きく形成されることができる。又は、キャッピングパターン１７０は第１マスクパターン１５０の幅Ｗ１と実質的に同一の幅を有することができる。キャッピングパターン１７０を形成することは拡張された開口部１６６によって露出された第１マスクパターン１５０の少なくとも一部をエッチングしてリセスパターン１５７を形成することを含むことができる。
【００８０】
キャッピングパターン１７０を形成する工程は自己整列（ｓｅｌｆ−ａｌｉｇｎ）のため第１コンタクトホール１６４ａ、第２コンタクトホール１６４ｂの形成工程と解釈できる。このような自己整列された第１コンタクトホール１６４ａ、第２コンタクトホール１６４ｂは第２開口部１５２を有する第１マスクパターン１５０と第３開口部１６２とを有する第２マスクパターン１６０を利用して実行できる。第２コンタクトホール１６４ｂは拡張された開口部１６６を有する第２マスクパターン１６０を利用して形成されることができる。
【００８１】
第２絶縁膜１４０をエッチングすることは第１絶縁膜１３０及び第３絶縁膜１５５をエッチングすることを含むことができる。即ち、第２絶縁膜１４０がエッチングにされながら、同時に第１絶縁膜１３０及び第３絶縁膜１５５がエッチングできる。第１絶縁膜１３０、第２絶縁膜１４０、及び第３絶縁膜１５５をエッチングする工程で、エッチング阻止膜１２５は過度なエッチングを防止できる。言い換えれば、エッチング阻止膜１２５によって、半導体基板１００がエッチングされることを防止できる。さらに、図１３Ｂに示したようにキャッピングパターン１７０を形成する過程で、第１マスクパターン１５０の一部がエッチングできる。
【００８２】
図１４Ａ及び１４Ｂを参照すれば、キャッピングパターン１７０を形成した後、第２マスクパターン１６０を除去する。第２マスクパターン１６０を除去する時、キャッピングパターン１７０の一部がエッチングでき、残存する第１絶縁膜１３０が除去できる。
【００８３】
図１５Ａ及び１５Ｂを参照すれば、第１マスクパターン１５０、キャッピングパターン１７０、及びスペーサー１１０を覆う補助絶縁膜１７５が形成される。補助絶縁膜１７５は、例えば、シリコン酸化膜で形成されることができる。補助絶縁膜１７５は全面的に形成され、モルホロジー（ｍｏｒｐｏｌｏｇｙ）を改善させることができる。即ち、補助絶縁膜１７５は第１マスクパターン１５０とキャッピングパターン１７０との間の段差と、キャッピングパターン１７０とエッチング阻止膜１２５との間の段差との間に満たされ得る。
【００８４】
図１６Ａ及び１６Ｂを参照すれば、補助絶縁膜１７５を全面エッチングする。補助絶縁膜１７５をエッチングしながら、同時に半導体基板１００を覆うエッチング阻止膜１２５をエッチングし、スペーサー１１０の上にエッチング阻止パターン１２７が形成されることができる。補助絶縁膜１７５の一部がキャッピングパターン１７０の側面に残存して補助スペーサー１７５ａを形成できる。補助絶縁膜１７５が全てエッチングされる場合、補助スペーサー１７５ａは形成されないこともあり得る。
【００８５】
図１７Ａ及び１７Ｂを参照すれば、露出された半導体基板１００の上にシリサイド膜１８０が形成される。シリサイド膜１８０はニッケルシリサイド膜、又は白金シリサイド膜で形成されることができる。シリサイド膜１８０を形成することは、半導体基板１００全面の上に金属膜を形成し、熱処理工程を進行して半導体基板１００と金属膜とを反応させた後、反応されなかった金属膜を除去することを含むことができる。シリサイド膜１８０の上のゲート電極１２０の間にメタルコンタクト１９７が形成される。メタルコンタクト１９７はタングステン、チタニウム、又は窒化チタンで形成されることができる。
【００８６】
メタルコンタクト１９７を形成することはゲート電極１２０の間を満たす金属膜を形成し、金属膜の一部をエッチングして少なくとも１つの第１マスクパターン１５０を露出させることを含むことができる。メタルコンタクト１９７はリセスパターン１５７の上で互に連結して金属配線２１０が形成されることができる。
【００８７】
本発明の第２実施形態によれば、本発明の第１実施形態と異なり、第１マスクパターン１５０が除去されないこともあり得る。第１マスクパターン１５０は少なくとも１つのリセスパターン１５７を含み、リセスパターン１５７の上に金属配線２１０が形成されることができる。また、ゲート電極１２０の間に自己整列コンタクト２００が形成される。
【００８８】
キャッピングパターン１７０の幅Ｗ４はゲート電極１２０の幅Ｗ２より大きく形成され、第１マスクパターン１５０の幅Ｗ５はキャッピングパターン１７０の幅Ｗ４より大きく形成されることができる。ゲート電極１２０の上に、ゲート電極１２０より大きい幅を有するキャッピングパターン１７０及び第１マスクパターン１５０が形成されることによって、メタルコンタクト１９７とゲート電極１２０との間での電気的な短絡を效果的に防止できる。
【００８９】
本発明の第２実施形態による半導体素子を説明する。
図１７Ａ及び１７Ｂを参照すれば、半導体基板１００の上のゲート電極１２０が配置される。ゲート電極１２０に隣接された半導体基板１００にソース／ドレーン領域１０２が配置される。ゲート電極１２０はアルミニウム、窒化チタン、又は窒化タンタルを含むことができる。ゲート電極１２０の側面の上にスペーサー１１０が配置される。スペーサー１１０はシリコン窒化膜を含むことができる。
【００９０】
ゲート電極１２０の上にキャッピングパターン１７０が配置される。キャッピングパターン１７０はシリコン酸化膜を含むことができる。キャッピングパターン１７０とスペーサー１１０の側面の上に補助スペーサー１７５ａが配置されることができる。補助スペーサー１７５ａはシリコン酸化膜を含むことができる。キャッピングパターン１７０の幅Ｗ４はゲート電極１２０の幅Ｗ２より大きい。キャッピングパターン１７０はゲート電極１２０の上部面及びスペーサー１１０の一部を覆うことができる。ゲート電極１２０の間にメタルコンタクト１９７が配置される。メタルコンタクト１９７はタングステン、チタニウム、又は窒化チタンを含むことができる。
【００９１】
キャッピングパターン１７０の上にマスクパターン１５０が配置される。マスクパターン１５０は一方向に延長されてゲート電極１２０を覆うことができる。マスクパターン１５０はゲート電極の幅Ｗ２より大きい幅Ｗ５を有することができる。
【００９２】
スペーサー１１０を覆い、スペーサー１１０とメタルコンタクト１９７との間にエッチング阻止パターン１２７が配置されることができる。エッチング阻止パターン１２７はシリコン窒化膜を含むことができる。半導体基板１００とメタルコンタクト１９７との間にシリサイド膜１８０が配置されることができる。シリサイド膜１８０はニッケルシリサイド膜、又は白金シリサイド膜を含むことができる。メタルコンタクト１９７とシリサイド膜１８０は自己整列コンタクト２２０（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）を構成できる。
【００９３】
ゲート電極１２０より大きい幅を有するキャッピングパターン１７０によって、自己整列コンタクト２２０はゲート電極１２０と電気的に短絡しない。また、ゲート電極１２０の幅Ｗ２より大きい幅Ｗ５を有するマスクパターン２５０によって、自己整列コンタクト２２０はゲート電極１２０と電気的に短絡しない。
【００９４】
メタルコンタクト１９７の上部面はマスクパターン２５０の少なくとも一部の上部面と実質的に同一であり得る。マスクパターン２５０はメタルコンタクト１９７の上部面より低い上部面を有するリセスパターン１５７を含むことができる。リセスパターン１５７の厚さは隣接するマスクパターン２５０の厚さより薄いこともある。リセスパターン１５７の両側に配置されたメタルコンタクト１９７はリセスパターン１５７の上で互に連結して金属配線２１０を構成できる。
【００９５】
図１８は本発明の第１実施形態の変形例による半導体素子を説明するための断面図である。
図１８を参照すれば、半導体基板１００の上のゲートパターン１２３が配置される。ゲート電極１２０に隣接した半導体基板１００にソース／ドレーン領域１０２が配置される。ゲートパターン１２３と半導体基板１００との間にゲート絶縁膜１１５が配置される。ゲート絶縁膜１１５はシリコン酸化膜等多様な絶縁物質で形成され得る。ゲートパターン１２３は導電パターン１２１及び導電パターン１２１の上のキャッピング絶縁膜１２２を含むことができる。導電パターン１２１はアルミニウム膜を含むことができる。キャッピング絶縁膜１２２はアルミニウム酸化膜を含むことができる。アルミニウム酸化膜はアルミニウム膜を酸化させて形成されることができる。図３Ａ及び３Ｂを参照して説明された一実施形態による半導体素子の形成方法で、アルミニウムを含むゲート電極を形成し、ゲート電極を酸化させてアルミニウムで構成された導電パターン１２１及びアルミニウム酸化膜で構成されたキャッピング絶縁膜１２２を形成できる。
【００９６】
ゲートパターン１２３の側面の上にスペーサー１１０が配置される。スペーサー１１０はシリコン窒化膜を含むことができる。ゲートパターン１２３の上にキャッピングパターン１７０が配置される。キャッピングパターン１７０はシリコン酸化膜を含むことができる。キャッピングパターン１７０とスペーサー１１０の側面の上に補助スペーサー１７５ａが配置されることができる。補助スペーサー１７５ａはシリコン酸化膜を含むことができる。キャッピングパターン１７０の幅Ｗ４はゲートパターン１２３の幅Ｗ２より大きいこともあり得る。キャッピングパターン１７０はゲートパターン１２３の上部面及びスペーサー１１０の一部を覆うことができる。ゲートパターン１２３の間にメタルコンタクト１９５が配置される。メタルコンタクト１９５はタングステン、チタニウム、又は窒化チタンを含むことができる。
【００９７】
スペーサー１１０を覆い、スペーサー１１０とメタルコンタクト１９５との間にエッチング阻止パターン１２７が配置されることができる。エッチング阻止パターン１２７はシリコン窒化膜を含むことができる。半導体基板１００とメタルコンタクト１９５との間にシリサイド膜１８０が配置されることができる。シリサイド膜１８０はニッケルシリサイド膜、又は白金シリサイド膜を含むことができる。メタルコンタクト１９５とシリサイド膜１８０とは自己整列コンタクト（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）２００を構成できる。ゲートパターン１２３より大きい幅を有するキャッピングパターン１７０によって、自己整列コンタクト２００はゲート電極１２０と電気的に短絡しない。
【００９８】
図１９は本発明の第２実施形態の変形例による半導体素子を説明するための断面図である。
図１９を参照すれば、半導体基板１００上のゲートパターン１２３が配置される。ゲート電極１２０に隣接した半導体基板１００にソース／ドレーン領域１０２が配置される。ゲートパターン１２３と半導体基板１００の間にゲート絶縁膜１１５が配置される。ゲートパターン１２３は導電パターン１２１及び導電パターン１２１の上のキャッピング絶縁膜１２２を含むことができる。導電パターン１２１はアルミニウム膜を含むことができる。キャッピング絶縁膜１２２はアルミニウム酸化膜を含むことができる。アルミニウム酸化膜はアルミニウム膜を酸化させて形成されることができる。変形実施形態で説明された通り、図３Ａ及び３Ｂを参照して説明された一実施形態による半導体素子の形成方法で、アルミニウムを含むゲート電極を形成し、ゲート電極を酸化させてアルミニウムで構成された導電パターン１２１及びアルミニウム酸化膜で構成されたキャッピング絶縁膜１２２を形成できる。
【００９９】
ゲートパターン１２３の側面の上にスペーサー１１０が配置される。スペーサー１１０はシリコン窒化膜を含むことができる。ゲートパターン１２３の上にキャッピングパターン１７０が配置される。キャッピングパターン１７０はシリコン酸化膜を含むことができる。キャッピングパターン１７０とスペーサー１１０の側面の上に補助スペーサー１７５ａが配置されることができる。補助スペーサー１７５ａはシリコン酸化膜を含むことができる。キャッピングパターン１７０の幅Ｗ４はゲートパターン１２３の幅Ｗ２より大きいこともあり得る。キャッピングパターン１７０はゲートパターン１２３の上部面及びスペーサー１１０の一部を覆うことができる。ゲートパターン１２３の間にメタルコンタクト１９７が配置される。メタルコンタクト１９７はタングステン、チタニウム、又は窒化チタンを含むことができる。
【０１００】
キャッピングパターン１７０の上にマスクパターン２５０が配置される。マスクパターン２５０は一方向に延長されてゲートパターン１２３を覆うことができる（図１９参照）。マスクパターン２５０はゲートパターン１２３の幅Ｗ２より大きい幅Ｗ５を有することができる。
【０１０１】
スペーサー１１０を覆い、スペーサー１１０とメタルコンタクト１９７の間にエッチング阻止パターン１２７が配置されることができる。エッチング阻止パターン１２７はシリコン窒化膜を含むことができる。半導体基板１００とメタルコンタクト１９７との間にシリサイド膜１８０が配置されることができる。シリサイド膜１８０はニッケルシリサイド膜、又は白金シリサイド膜を含むことができる。メタルコンタクト１９７とシリサイド膜１８０は自己整列コンタクト（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）２２０を構成できる。
【０１０２】
ゲートパターン１２３より大きい幅を有するキャッピングパターン１７０によって、自己整列コンタクト２２０はゲートパターン１２３と電気的に短絡しない。また、ゲートパターン１２３の幅Ｗ２より大きい幅Ｗ５を有するマスクパターン２５０によって、自己整列コンタクト２２０はゲートパターン１２３と電気的に短絡しない。
【０１０３】
メタルコンタクト１９７の上部面はマスクパターン２５０の少なくとも一部の上部面と実質的に同一であり得る。マスクパターン２５０はメタルコンタクト１９７の上部面より低い上部面を有するリセスパターン１５７を含むことができる。リセスパターン１５７の厚さは隣接するマスクパターン２５０の厚さより薄いこともあり得る。リセスパターン１５７の両側に配置されたメタルコンタクト１９７はリセスパターン１５７の上で互に連結して金属配線２１０を構成できる。
【０１０４】
図２０は本発明の実施形態等の形成方法によって形成された半導体素子を含むメモリーシステムの一例を示す概略ブロック図である。
上述した実施形態による半導体素子は論理データを年産処理する論理素子で具現されることができる。これとは異なりに、上述された実施形態による半導体素子はデータを格納する記憶素子で具現されることができる。上述された半導体素子が記憶素子で具現される場合にはメタルコンタクトの上にデータを格納するデータ格納要素が形成されることができる。データ格納要素はキャパシター、又は可変抵抗体等であり得る。
【０１０５】
図２０を参照すれば、メモリーシステム３００はＰＤＡ、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリーカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信することができるあらゆる素子に適用されることができる。
【０１０６】
メモリーシステム３００はコントローラー３１０、キーパッド（ｋｅｙｐａｄ）、キーボード、及びディスプレーのような入出力装置３２０、メモリー３３０、インターフェース３４０、及びバス３５０を含む。メモリー３３０とインターフェース３４０はバス３５０を通じて相互通信される。
【０１０７】
コントローラー３１０は本発明の実施形態によって具現された論理素子を含む。論理素子は論理データを演算処理できる。具体的に、コントローラー３１０は少なくとも１つのマイクロプロセッサー、デジタルシグナルプロセッサー、マイクロコントローラー、又はそれと類似の他のプロセス装置を含むことができる。メモリー３３０はコントローラーによって実行された命令を格納するために使われることができる。入出力装置３２０はシステム３００外部からデータ、又は信号を受信するか受信するか、又はシステム３００外部にデータ、又は信号を出力できる。例えば、入出力装置３２０はキーパッド、キーボード、又はディスプレー素子を含むことができる。
【０１０８】
メモリー３３０は本発明の実施形態によって具現された記憶素子を含む。メモリー３３０はまた他の種類のメモリー、任意の随時接近が可能な揮発性メモリー、その他多様な種類のメモリーをさらに含むことができる。インターフェース３４０はデータを通信ネットワークに送出するか、或いはネットワークからデータを受ける役割をする。
【符号の説明】
【０１０９】
１００ 半導体基板、
１０５ ダミーゲートパターン、
１１０ スペーサー、
１２０ ゲート電極、
１２７ エッチング阻止パターン、
１７０ キャッピングパターン、
１５０ 第１マスクパターン、
１６０ 第２マスクパターン、
１８０ シリサイド膜、
１９５ メタルコンタクト、
２００ 自己整列コンタクト。
【技術分野】
【０００１】
本発明は半導体素子、及びその形成方法に関し、より詳細にはメタルコンタクトを有する半導体素子、及びその形成方法に関する。
【背景技術】
【０００２】
小型化、多機能化、及び低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する記憶素子、論理データを演算処理する論理素子等で区分され得る。
【０００３】
論理素子が小型化されることによって高集積化に対する要求が増加されている。論理素子の高集積化は既存の製造工程で発生しない色々な問題点が発生している。このような問題点を解決する方案が研究されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国公開特許第１０−２００５−０１１７３８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は信頼性が向上する半導体素子、及びその形成方法を提供するものである。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明によると、半導体素子の形成方法は半導体基板の上にゲート電極及びゲート電極の両側にスペーサーを形成する段階と、ゲート電極の上にキャッピングパターンを形成する段階と、ゲート電極の間にメタルコンタクトを形成する段階とを含み、キャッピングパターンの幅はゲート電極の幅より大きく形成される。
【０００７】
請求項２に記載の発明によると、ゲート電極及びゲート電極の両側にスペーサーを形成する段階は、半導体基板の上にダミーゲートパターンを形成する段階と、ダミーゲートパターンの側面の上にスペーサーを形成する段階と、ダミーゲートパターンを除去して第１開口部を形成する段階とをさらに含み、ゲート電極は第１開口部に形成される。
【０００８】
請求項３に記載の発明によると、ゲート電極を形成する前に、第１開口部の内にゲート絶縁膜を形成する段階をさらに含むことができる。
【０００９】
請求項５に記載の発明によると、キャッピングパターンの側面はゲート電極の側面とオフセットされることができる。
【００１０】
請求項６に記載の発明によると、キャッピングパターンはゲート電極を覆い、スペーサーの少なくとも一部を覆うように形成されることができる。
【００１１】
請求項４に記載の発明によると、ゲート電極が形成された後、ゲート電極の上部面は露出され、キャッピングパターンの下部面はゲート電極の上部面と接触できる。
【００１２】
請求項７に記載の発明によると、キャッピングパターンを形成する段階は、スペーサーの間に配置される第１絶縁膜を形成する段階と、第１絶縁膜及びゲート電極を覆う第２絶縁膜を形成する段階と、第２絶縁膜の上に、第２開口部を有する第１マスクパターンを形成する段階とを含み、第１マスクパターンの幅はゲート電極の幅より大きく形成される。
【００１３】
請求項８に記載の発明によると、第１マスクパターン各々の幅はゲート電極各々の幅とゲート電極の両側面のスペーサー各々の幅の合計と同じ、又は大きく形成される。
【００１４】
請求項９に記載の発明によると、キャッピングパターンを形成する段階は、第１マスクパターンの上に、第２開口部より幅が大きく第２開口部を露出する第３開口部を有する２マスクパターンを形成する段階をさらに含み、第２開口部はライン形態に形成され、第３開口部はホール、又はバー形態に形成される。
【００１５】
請求項１０に記載の発明によると、キャッピングパターンを形成する段階は、第１マスクパターンを形成した後、第２開口部を満たす第３絶縁膜を形成する段階をさらに含むことができる。
【００１６】
請求項１１に記載の発明によると、キャッピングパターンを形成する段階は、第１、第２マスクパターンをマスクとして使用して第２絶縁膜をエッチングする段階をさらに含むことができる。
【００１７】
請求項１２に記載の発明によると、第２絶縁膜をエッチングする段階は第１絶縁膜及び第３絶縁膜をエッチングする段階を含むことができる。
【００１８】
請求項１３に記載の発明によると、半導体素子の形成方法は第１、２、３絶縁膜をエッチングした後、第２マスクパターンを除去する段階と、第１マスクパターン、キャッピングパターン、及びスペーサーを覆う補助絶縁膜を形成する段階とをさらに含むことができる。
【００１９】
請求項１４に記載の発明によると、半導体素子の形成方法は第１マスクパターンの一部及び補助絶縁膜をエッチングして半導体基板の上部面を露出させる段階をさらに含むことができる。
【００２０】
請求項１５に記載の発明によると、半導体素子の形成方法は第１絶縁膜を形成する前に、スペーサー及び半導体基板を覆うエッチング阻止膜を形成する段階をさらに含むことができる。
【００２１】
請求項１６に記載の発明によると、半導体基板を露出させる段階は、半導体基板を覆うエッチング阻止膜をエッチングしてスペーサーの上にエッチング阻止パターンを形成する段階を含むことができる。
【００２２】
請求項１７に記載の発明によると、半導体素子の形成方法は露出された半導体基板の上にシリサイド膜を形成する段階をさらに含み、メタルコンタクトはシリサイド膜の上に形成される。
【００２３】
請求項１８に記載の発明によると、メタルコンタクトを形成する段階は、ゲート電極の間を満たす金属膜を形成し、金属膜の一部及び第１マスクパターンをリセスしてキャッピングパターンを露出させる段階を含むことができる。
【００２４】
請求項２０に記載の発明によると、キャッピングパターンはシリコン酸化膜で形成することができる。
【００２５】
請求項１９に記載の発明によると、ゲート電極は金属又は金属化合物で形成することができる。
【００２６】
請求項２１に記載の発明によると、ゲート電極はアルミニウム、窒化チタン、又は窒化タンタルで形成することができる。
【００２７】
請求項２２に記載の発明によると、キャッピングパターンを形成する段階は、第１マスクパターンの上に、第２開口部より幅が大きく第２開口部を露出する第３開口部を有する２マスクパターンを形成する段階をさらに含み、第２開口部はライン形態に形成され、第３開口部はホール、又はバー形態に形成され、第３開口部は延長され、互に隣接する第２開口部を同時に露出する拡張された開口部を含むことができる。
【００２８】
請求項２３に記載の発明によると、キャッピングパターンを形成する段階は拡張された開口部によって露出された第１マスクパターンの少なくとも一部をエッチングしてリセスパターンを形成する段階を含むことができる。
【００２９】
請求項２４に記載の発明によると、メタルコンタクトを形成する段階はゲート電極の間を満たす金属膜を形成し、金属膜の一部をエッチングして、少なくとも１つの第１マスクパターンを露出させる段階を含むことができる。
【００３０】
請求項２５に記載の発明によると、メタルコンタクトはリセスパターンの上で互に連結される。
【００３１】
請求項２６に記載の発明によると、半導体素子の形成方法は半導体基板の上にダミーゲートパターンを形成する段階と、ダミーゲートパターン側壁にスペーサーを形成する段階と、ダミーゲート及びスペーサーを覆うエッチング阻止膜を形成する段階と、エッチング阻止膜の上に第１絶縁膜を形成する段階と、第１絶縁膜及びエッチング阻止膜に平坦化工程を進行してダミーゲートパターンの上部面を露出させる段階と、ダミーゲートパターンを除去する段階と、ダミーゲートパターンが除去された部分にゲート電極を形成する段階と、ゲート電極の上にキャッピングパターンを形成する段階と、ゲート電極の間にメタルコンタクトを形成する段階とを含み、キャッピングパターンの幅はゲート電極の幅より大きく形成される。
【００３２】
請求項２７に記載の発明によると、半導体素子の形成方法は半導体基板の上にダミーゲートパターンを形成する前に、半導体基板の上に犠牲酸化膜を形成する段階をさらに含むことができる。
【００３３】
請求項２８に記載の発明によると、半導体素子の形成方法はダミーゲートパターンを除去した後、半導体基板を露出するように犠牲酸化膜を除去する段階をさらに含むことができる。
【００３４】
請求項２９に記載の発明によると、半導体素子の形成方法はゲート電極を形成する前に、露出された半導体基板にゲート絶縁膜を形成する段階をさらに含むことができる。
【００３５】
請求項３０に記載の発明によると、半導体素子は半導体基板上のゲート電極と、ゲート電極側面の上のスペーサーと、ゲート電極上のキャッピングパターンと、ゲート電極の間のメタルコンタクトとを含み、キャッピングパターンの幅はゲート電極の幅より大きい。
【００３６】
請求項３１に記載の発明によると、半導体素子は半導体基板とゲート電極との間に配置されるゲート絶縁膜をさらに含むことができる。
【００３７】
請求項３２に記載の発明によると、キャッピングパターンはゲート電極の上部面及びスペーサーの一部を覆うことができる。
【００３８】
請求項３３に記載の発明によると、半導体素子はスペーサーを覆い、スペーサーとメタルコンタクトとの間に配置されるエッチング阻止パターンをさらに含むことができる。
【００３９】
請求項３４に記載の発明によると、ゲート電極はアルミニウム、窒化チタン、又は窒化タンタルを含むことができる。
【００４０】
請求項３５に記載の発明によると、キャッピングパターンはシリコン酸化膜を含むことができる。
【００４１】
請求項３６に記載の発明によると、半導体素子は半導体基板とメタルコンタクトとの間のシリサイド膜をさらに含む。
【００４２】
請求項３７に記載の発明によると、半導体素子はキャッピングパターン上のマスクパターンをさらに含み、マスクパターンは一方向に延長されてキャッピングパターンを覆い、キャッピングパターンの幅より大きい幅を有することができる。
【００４３】
請求項３９に記載の発明によると、キャッピングパターンを形成する段階は拡張された開口部によって露出された第１マスクパターンの少なくとも一部をエッチングしてリセスパターンを形成する段階を含むことができる。
【００４４】
請求項４０に記載の発明によると、リセスパターンの両側に配置されたメタルコンタクトは、リセスパターンの上で互に連結することができる。
【００４５】
請求項４１に記載の発明によると、ゲートパターンはアルミニウム膜及びアルミニウム膜の上のアルミニウム酸化膜を含むことができる。
【００４６】
請求項４２に記載の発明によると、ゲート電極の一側面に配置されたスペーサーはその上部がリセスされた形状を有することができる。
【発明の効果】
【００４７】
本発明によれば、ゲート電極の間に自己整列コンタクトが形成される。ゲート電極の上に、ゲート電極より大きい幅を有するキャッピングパターンが形成されることによって、メタルコンタクトとゲート電極との間での電気的な短絡を效果的に防止できる。したがって、半導体素子の信頼性が向上され得る。
【図面の簡単な説明】
【００４８】
【図１Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図１Ｂ】図１Ａの切断線（Ｉ−Ｉ’）に沿って切断された断面図である
【図２Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図２Ｂ】図２Ａの切断線（ＩＩ−ＩＩ’）に沿って切断された断面図である
【図３Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図３Ｂ】図３Ａの切断線（ＩＩＩ−ＩＩＩ’）に沿って切断された断面図である
【図４Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図４Ｂ】図４Ａの切断線（ＩＶ−ＩＶ’）に沿って切断された断面図である。
【図５Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図５Ｂ】図５Ａの切断線（Ｖ−Ｖ’）に沿って切断された断面図である。
【図６Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図６Ｂ】図６Ａの切断線（ＶＩ−ＶＩ’）に沿って切断された断面図である。
【図７Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図７Ｂ】図７Ａの切断線（ＶＩＩ−ＶＩＩ’）に沿って切断された断面図である。
【図８Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図８Ｂ】図８Ａの切断線（ＶＩＩＩ−ＶＩＩＩ’）に沿って切断された断面図である。
【図９Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図９Ｂ】図９Ａの切断線（ＩＸ−ＩＸ’）に沿って切断された断面図である。
【図１０Ａ】本発明の第１実施形態による半導体素子の形成方法を説明するための平面図である。
【図１０Ｂ】図１０Ａの切断線（Ｘ−Ｘ’）に沿って切断された断面図である。
【図１１】本発明の第１実施形態における半導体素子の変形例の形成方法を説明するための図面である。
【図１２Ａ】本発明の第２実施形態による半導体素子の形成方法を説明するための平面図等である。
【図１２Ｂ】図１２Ａの切断線（ＸＩ−ＸＩ’）に沿って切断された断面図等である。
【図１３Ａ】本発明の第２実施形態による半導体素子の形成方法を説明するための平面図等である。
【図１３Ｂ】図１３Ａの切断線（ＸＩＩ−ＸＩＩ’）に沿って切断された断面図等である。
【図１４Ａ】本発明の第２実施形態による半導体素子の形成方法を説明するための平面図等である。
【図１４Ｂ】図１４Ａの切断線（ＸＩＩＩ−ＸＩＩＩ’）に沿って切断された断面図等である。
【図１５Ａ】本発明の第２実施形態による半導体素子の形成方法を説明するための平面図等である。
【図１５Ｂ】図１５Ａの切断線（ＸＩＶ−ＸＩＶ’）に沿って切断された断面図等である。
【図１６Ａ】本発明の第２実施形態による半導体素子の形成方法を説明するための平面図等である。
【図１６Ｂ】図１６Ａの切断線（ＸＶ−ＸＶ’）に沿って切断された断面図等である。
【図１７Ａ】本発明の第２実施形態による半導体素子の形成方法を説明するための平面図等である。
【図１７Ｂ】図１７Ａの切断線（ＸＶＩ−ＸＶＩ’）に沿って切断された断面図等である。
【図１８】本発明の第１実施形態の変形例による半導体素子を説明するための断面図である。
【図１９】本発明の第２実施形態の変形例による半導体素子を説明するための断面図である。
【図２０】本発明の形成方法によって形成された半導体素子を含むメモリーシステムを示す概略ブロック図である。
【発明を実施するための形態】
【００４９】
以上の本発明の目的、他の目的、特徴、及び長所は添付された図面と関連した以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化され得る。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になり得るようにそして、当業者に本発明の思想が十分に伝達できるようにするために提供されるものである。
【００５０】
本明細書で、所定の構成要素が異なる構成要素の上にいると言及される場合にそれは他の構成要素の上に直接形成されることができるか、又はそれらの間に第３の構成要素が介在され得るということを意味する。また、図面において、構成要素等の厚さは技術的内容の効果的な説明のために誇張されたものである。明細書全体にわたって同一の参照番号に表示された部分は同一の構成要素を示す。
【００５１】
本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参考にして説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたのである。したがって、製造技術及び／又は許容誤差等によって例示図の形態が変形できる。したがって、本発明の実施形態は図示された特定形態に制限されることでなく製造工程によって生成される形態の変化も含む。例えば、直角に図示されたエッチング領域はラウンドになるか、又は所定の曲律を有する形態であり得る。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのことであり、発明の範疇を制限するためのことではない。本明細書の多様な実施形態で第１、第２、第３等の用語が多様な構成要素を説明するために使われたが、これらの構成要素がこのような用語によって限定されてはならない。これらの用語は単なるいずれかの構成要素を他の構成要素と区別させるために使われる。ここに説明されて例示される実施形態はその相補的な実施形態等も含む。
【００５２】
本明細書で使われた用語は実施形態を説明するためのことであり、本発明を制限しようとするのではない。本明細書で、単数型は文句で特別に言及しない限り複数型も含む。明細書で使われる「含む（ｃｏｍｐｒｉｓｅｓ）」及び／又は「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素は１つ以上の他の構成要素の存在、又は追加を排除しない。
【００５３】
（第１実施形態）
図１Ａから図１０Ｂまでは本発明の第１実施形態による半導体素子の形成方法を説明するための図面である。図１Ａ、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａおよび図１０Ａは本発明の第１実施形態による半導体素子の形成方法を説明するための平面図等であり、図１Ｂ、図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂおよび図１０Ｂはそれぞれ図１Ａ、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａおよび図１０Ａまでの切断線（Ｉ−Ｉ’〜Ｘ−Ｘ’）に沿って切断された断面図である。
【００５４】
図１Ａ及び１Ｂを参照すれば、半導体基板１００の上に犠牲酸化膜１０１が形成される。犠牲酸化膜１０１はシリコン酸化膜で形成されることができる。犠牲酸化膜１０１は熱酸化工程、又は化学気相蒸着方法で形成されることができる。ダミーゲートパターン（ｄｕｍｍｙ ｐａｔｔｅｒｎ）１０５が形成される。ダミーゲートパターン１０５はポーリシリコンで形成されることができる。ダミーゲートパターン１０５の側壁の上にスペーサー１１０が形成される。スペーサー１１０はシリコン窒化膜で形成されることができる。ダミーゲートパターン１０５を形成した後、ソース／ドレーン領域１０２が形成されることができる。また、ソース／ドレーン領域１０２は低濃度ソース／ドレーン領域及び高農度ソース／ドレーン領域を含むことができる。本発明の実施形態によれば、ソース／ドレーン領域１０２を形成した後、以下で説明されるゲート電極が形成されることができる。これはソース／ドレーン領域１０２を形成する拡散工程の温度がゲート電極に使われる金属物質の溶融点より高いからであり得る。
【００５５】
図２Ａ及び２Ｂを参照すれば、スペーサー１１０及び半導体基板１００を覆うエッチング阻止膜（ｅｔｃｈ ｓｔｏｐｐｅｒ）１２５が形成される。エッチング阻止膜１２５はシリコン窒化膜で形成されることができる。スペーサー１１０の間を満たす第１絶縁膜１３０が形成される。第１絶縁膜１３０はシリコン酸化膜で形成されることができる。エッチング阻止膜１２５はダミーゲートパターン１０５とスペーサー１１０とを覆う図示しない予備エッチング阻止膜を形成し、予備エッチング阻止膜を覆う図示しない絶縁膜を形成し、平坦化工程を進行してダミーゲートパターン１０５の上部面を露出することによって形成されることができる。平坦化工程によって絶縁膜がエッチングされて第１絶縁膜１３０が形成されることができる。犠牲酸化膜１０１及びダミーゲートパターン１０５を除去して第１開口部１０７が形成されることができる。犠牲酸化膜１０１及びダミーゲートパターン１０５が除去されて半導体基板１００が露出できる。
【００５６】
図３Ａ及び３Ｂを参照すれば、第１開口部１０７にゲート電極１２０が形成されることができる。ゲート電極１２０はその上部面を露出させることができる。ゲート電極１２０は金属、又は金属化合物で形成されることができる。具体的に、ゲート電極１２０は金属物質、例えばアルミニウムで形成されることができる。又は、ゲート電極１２０は窒化チタン、又は窒化タンタルで形成されることができる。ゲート電極１２０が形成される前に、ゲート絶縁膜１１５が半導体基板１００に形成される。
【００５７】
ゲート電極１２０の中でいずれか１つはＰＭＯＳトランジスター（ＰＭＯＳ ｔｒａｎｓｉｓｔｏｒ）のゲートとして使われることができ、ゲート電極１２０の他の１つはＮＭＯＳトランジスター（ＮＭＯＳ ｔｒａｎｓｉｓｔｏｒ）のゲートとして使われることができる。この場合、ＰＭＯＳトランジスターのゲート電極１２０はＰＭＯＳに適合する仕事関数を有するように形成されることができ、ＮＭＯＳトランジスターのゲート電極１２０はＮＭＯＳに適合する仕事関数を有するように形成されることができる。その上、ＰＭＯＳトランジスターのゲート電極１２０とＮＭＯＳトランジスターのゲート電極１２０とは同時に、又は別途の工程で形成されることができる。
【００５８】
第１絶縁膜１３０及びゲート電極１２０を覆う第２絶縁膜１４０が形成される。第２絶縁膜１４０は上部面が露出されたゲート電極１２０と接触できる。第２絶縁膜１４０は、例えば、シリコン酸化膜で形成されることができる。第２絶縁膜１４０の上に第２開口部１５２を有する第１マスクパターン１５０が形成される。第１マスクパターン１５０は例えば、シリコン窒化膜で形成されることができる。第１マスクパターン１５０の幅Ｗ１はゲート電極１２０の幅Ｗ２より大きく形成されることができる。また、第１マスクパターン１５０の幅Ｗ１はゲート電極１２０の幅Ｗ２とゲート電極との両側面の上のスペーサー１１０の各々の幅Ｗ３の合計と同じ、又は大きく形成されることができる。即ち、幅Ｗ１≧幅Ｗ２＋２×幅Ｗ３である関係が成立できる。
【００５９】
図４Ａ及び４Ｂを参照すれば、第２開口部１５２を満たす第３絶縁膜１５５が形成される。第３絶縁膜１５５は、例えばシリコン酸化膜で形成されることができる。第３絶縁膜１５５は第２開口部１５２を満たしながら、同時に第１マスクパターン１５０の上に形成されることができる。第１マスクパターン１５０の上に、第２開口部１５２より幅が大きく第２開口部１５２を露出する第３開口部１６２を有する第２マスクパターン１６０が形成される。第２マスクパターン１６０は、例えば、シリコンカーバイド（ＳｉＣ）で形成されることができる。第２開口部１５２は、図３Ａに示したように、ライン形態に形成されることができ、第３開口部１６２は、図４Ａに示したようにホール、又はバー（Ｂａｒ）形態に形成されることができる。
【００６０】
図５Ａ及び５Ｂを参照すれば、第１マスクパターン１５０及び第２マスクパターン１６０をマスクとして使用し、第２絶縁膜１４０をエッチングしてキャッピングパターン１７０が形成される。キャッピングパターン１７０の側面はゲート電極１２０の側面とオフセット（ｏｆｆｓｅｔ）されて形成されることができる。即ち、キャッピングパターン１７０の側面はゲート電極１２０の側面と共面を形成しないことができる。キャッピングパターン１７０はゲート電極１２０の幅より大きく形成されることができる。又は、キャッピングパターン１７０は第１マスクパターン１５０の幅Ｗ１と実質的に同一の幅を有することができる。
【００６１】
キャッピングパターン１７０を形成する工程は自己整列（ｓｅｌｆ−ａｌｉｇｎ）させるためのコンタクトホール１２４を形成する工程である。このような自己整列されたコンタクトホール（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ ｈｏｌｅ）は第２開口部１５２を有する第１マスクパターン１５０と第３開口部１６２を有する第２マスクパターン１６０とを利用して実行できる。
【００６２】
第２絶縁膜１４０をエッチングすることは第１絶縁膜１３０及び第３絶縁膜１５５をエッチングすることを含むことができる。即ち、第２絶縁膜１４０がエッチングされながら、同時に第１絶縁膜１３０及び第３絶縁膜１５５がエッチングできる。第１絶縁膜１３０、第２絶縁膜１４０、及び第３絶縁膜１５５をエッチングする工程で、エッチング阻止膜１２５は過度なエッチングを防止できる。言い換えれば、エッチング阻止膜１２５によって、半導体基板１００がエッチングされることを防止できる。さらに、図５Ｂに示したようにキャッピングパターン１７０を形成する過程で、第１マスクパターン１５０の一部がエッチングされ得る。
【００６３】
図６Ａ及び６Ｂを参照すれば、キャッピングパターン１７０を形成した後、第２マスクパターン１６０を除去する。第２マスクパターン１６０を除去する時、キャッピングパターン１７０の一部がエッチングでき、残存する第１絶縁膜１３０が除去できる。
【００６４】
図７Ａ及び７Ｂを参照すれば、第１マスクパターン１５０、キャッピングパターン１７０、及びスペーサー１１０を覆う補助絶縁膜１７５が形成される。補助絶縁膜１７５は、例えば、シリコン酸化膜で形成されることができる。補助絶縁膜１７５は全面的に形成され、モホロジー（ｍｏｒｐｏｌｏｇｙ）を改善させることができる。即ち、補助絶縁膜１７５は第１マスクパターン１５０とキャッピングパターン１７０との間の段差、及びキャッピングパターン１７０とエッチング阻止膜１２５との間の段差の間に満たされ得る。
【００６５】
図８Ａ及び８Ｂを参照すれば、補助絶縁膜１７５を全面エッチングする。補助絶縁膜１７５をエッチングしながら、同時に半導体基板１００を覆うエッチング阻止膜１２５をエッチングし、スペーサー１１０の上にエッチング阻止パターン１２７が形成されることができる。補助絶縁膜１７５の一部がキャッピングパターン１７０の側面に残存し、補助スペーサー１７５ａが形成されることができる。補助スペーサー１７５ａはゲート電極１２０の電気的絶縁を補助できる。補助絶縁膜１７５が全てエッチングされる場合、補助スペーサー１７５ａは形成されないこともあり得る。
【００６６】
図９Ａ及び９Ｂを参照すれば、補助スペーサー１７５ａの間、又はエッチング阻止パターン１２７の間に露出された半導体基板１００の上にシリサイド膜１８０が形成される。シリサイド膜１８０はニッケルシリサイド膜、又は白金シリサイド膜で形成されることができる。シリサイド膜１８０を形成することは、半導体基板１００全面の上に金属膜を形成し、熱処理工程を進行して半導体基板１００と金属膜とを反応させた後、反応しなかった金属膜を除去することを含むことができる。シリサイド膜１８０の上の、ゲート電極１２０の間に予備メタルコンタクト１９０が形成される。予備メタルコンタクト１９０はタングステン、チタニウム、又は窒化チタンで形成されることができる。
【００６７】
図１０Ａ及び１０Ｂを参照すれば、予備メタルコンタクト１９０及び第１マスクパターン１５０をリセスしてキャッピングパターン１７０を露出させてメタルコンタクト１９５が形成される。予備メタルコンタクト１９０及び第１マスクパターン１５０は乾式エッチング工程を進行してリセスされ得る。乾式エッチング工程は終了点検出（ｅｎｄｐｏｉｎｔ ｄｅｔｅｃｔｉｏｎ）を通じて終了できる。又は予備メタルコンタクト１９０及び第１マスクパターン１５０は平坦化工程、例えば化学的機械的錬磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を実行してリセスされ得る。メタルコンタクト１９５とシリサイド膜１８０とは自己整列コンタクト（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）２００を構成できる。
【００６８】
自己整列コンタクト２００が誤整列（ｍｉｓ−ａｌｉｇｎｍｅｎｔ）されてキャッピングパターン１７０の一部がエッチングされても、キャッピングパターン１７０の幅はゲート電極１２０の幅より大きいために工程マージン（ｍａｒｇｉｎ）を確保することができる。また、自己整列コンタクト２００が工程マージンの内で誤整列が発生する場合、ゲート電極１２０の中心を仮想の基準線として設定する時、スペーサー１１０とキャッピングパターン１７０とが非対称的で形成されることができる。工程マージンの内で誤整列が発生しても自己整列コンタクト２００はゲート電極１２０と電気的短絡が発生しないことができる。本発明の第１実施形態で説明したように、自己整列コンタクト２００が正確に整列された場合のみでなく、工程マージンの内で誤整列された自己整列コンタクト２００と非対称的で形成されたスペーサー１１０、エッチング阻止パターン１２７、キャッピングパターン１７０を含む半導体素子も本発明の技術的思想に含まれる。
【００６９】
本発明の第１実施形態によれば、ゲート電極１２０の間に自己整列コンタクト２００が形成される。ゲート電極１２０の上に、ゲート電極１２０より大きい幅を有するキャッピングパターン１７０が形成されることによって、メタルコンタクト１９５とゲート電極１２０との間での電気的短絡を效果的に防止できる。
【００７０】
以下で、本発明の第１実施形態による半導体素子を説明する。
図１０Ａ及び１０Ｂを再び参照すれば、半導体基板１００の上のゲート電極１２０が配置される。ゲート電極１２０と半導体基板１００との間にゲート絶縁膜１１５が配置される。ゲート絶縁膜１１５はシリコン酸化膜等の多様な絶縁物質で形成され得る。ゲート電極１２０はアルミニウム、窒化チタン、又は窒化タンタルを含むことができる。ゲート電極１２０の側面の上にスペーサー１１０が配置される。スペーサー１１０はシリコン窒化膜を含むことができる。
【００７１】
ゲート電極１２０の上にキャッピングパターン１７０が配置される。キャッピングパターン１７０はシリコン酸化膜を含むことができる。キャッピングパターン１７０とスペーサー１１０との側面の上に補助スペーサー１７５ａが配置されることができる。補助スペーサー１７５ａはシリコン酸化膜を含むことができる。キャッピングパターン１７０の幅Ｗ４はゲート電極１２０の幅Ｗ２より大きい。キャッピングパターン１７０はゲート電極１２０の上部面及びスペーサー１１０の一部を覆うことができる。ゲート電極１２０の間にメタルコンタクト１９５が配置される。メタルコンタクト１９５はタングステン、チタニウム、又は窒化チタンを含むことができる。
【００７２】
スペーサー１１０を覆い、スペーサー１１０とメタルコンタクト１９５との間にエッチング阻止パターン１２７が配置されることができる。エッチング阻止パターン１２７はシリコン窒化膜を含むことができる。半導体基板１００とメタルコンタクト１９５との間にシリサイド膜１８０が配置されることができる。シリサイド膜１８０はニッケルシリサイド膜、又は白金シリサイド膜を含むことができる。メタルコンタクト１９５とシリサイド膜１８０とは自己整列コンタクト（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）２００を構成できる。ゲート電極１２０より大きい幅を有するキャッピングパターン１７０によって、自己整列コンタクト２００はゲート電極１２０と電気的に短絡しない。
【００７３】
図１１は本発明の第１実施形態における半導体素子の変形例を説明するための図面である。図１０Ｂで説明された技術的特徴は説明を簡略にするために省略される。
図１１を参照すれば、ゲート電極１２０の一側面に配置された第１スペーサー１１０ａはその上部がリセスされた形状を有する。キャッピングパターン１７０が整列マージンの内でゲート電極１２０に完全に整列できない場合、第１スペーサー１１０ａは上部がリセスされた形状を有することができる。キャッピングパターン１７０はゲート電極１２０の幅Ｗ２より大きい幅Ｗ４を有するので、キャッピングパターン１７０が整列マージン内でゲート電極１２０に完全に整列できなくても電気的短絡が発生しない。
【００７４】
ゲート電極１２０の一側面に配置された第１スペーサー１１０ａはゲート電極１２０の他の側面に配置された第２スペーサー１１０ｂと互に異なる形状を有することができる。即ち、第２スペーサー１１０ｂはキャッピングパターン１７０によって完全に覆い、その上部がリセスされないことができる。第１スペーサー１１０ａ、第２スペーサー１１０ｂはゲート電極１２０を基準として非対称的である形状を有すると解析できる。
【００７５】
キャッピングパターン１７０がゲート電極１２０に完全に整列されないことは図３Ｂを参照して説明することができる。第１マスクパターン１５０がゲート電極１２０に完全に整列しなければ、キャッピングパターン１７０は図１１に示したように形成することができる。本発明の第１実施形態による半導体素子は電気的短絡が発生しない整列マージンを十分に確保することができる。図１１を参照して説明した変形例は以下で説明される他の実施形態にも同様に適用され得る。
【００７６】
（第２実施形態）
図１２Ａから図１７Ｂまでは本発明の第２実施形態による半導体素子の形成方法を説明するための図面である。図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａおよび図１７Ａは本発明の第２実施形態による半導体素子の形成方法を説明するための平面図であり、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂおよび図１７Ｂは図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａおよび図１７Ａの切断線（ＸＩ―ＸＩ’〜ＸＶＩ―ＸＶＩ’）に沿って切断された断面図である。
図１Ａから図３Ｂまでを参照して説明した本発明の第１実施形態と実質的に同一であり重複する技術的特徴に対する詳細な説明は省略する。
【００７７】
図１２Ａ及び１２Ｂを参照すれば、図３Ａ及び図３Ｂを参照して説明した第２開口部１５２を満たす第３絶縁膜１５５が形成される。第３絶縁膜１５５は、例えばシリコン酸化膜で形成されることができる。第１マスクパターン１５０の上に、第２開口部１５２より幅が大きく第２開口部１５２を露出する第３開口部１６２を有する第２マスクパターン１６０が形成される。第２マスクパターン１６０は、例えば、シリコンカーバイド（ＳｉＣ）で形成されることができる。第２開口部１５２は、図３Ａに示したようにライン形態に形成されることができ、第３開口部１６２は、図１２Ａに示したようにホール、又はバー形態に形成されることができる。
【００７８】
本発明の第２実施形態によれば、本発明の第１実施形態とは異なり、第２マスクパターン１６０は第３開口部１６２が延長され、互に隣接する第２開口部１５２を露出する拡張された開口部１６６を含むことができる。拡張された開口部１６６によって少なくとも１つの第１マスクパターン１５０が露出できる。
【００７９】
図１３Ａ及び１３Ｂを参照すれば、第１マスクパターン１５０及び第２マスクパターン１６０をマスクとして使用して、第２絶縁膜１４０をエッチングしてキャッピングパターン１７０が形成される。キャッピングパターン１７０の側面はゲート電極１２０の側面と互に異なる平面に形成されることができる。即ち、キャッピングパターン１７０の側面とゲート電極１２０の側面とは共面を形成しないことができる。キャッピングパターン１７０はゲート電極１２０の幅より大きく形成されることができる。又は、キャッピングパターン１７０は第１マスクパターン１５０の幅Ｗ１と実質的に同一の幅を有することができる。キャッピングパターン１７０を形成することは拡張された開口部１６６によって露出された第１マスクパターン１５０の少なくとも一部をエッチングしてリセスパターン１５７を形成することを含むことができる。
【００８０】
キャッピングパターン１７０を形成する工程は自己整列（ｓｅｌｆ−ａｌｉｇｎ）のため第１コンタクトホール１６４ａ、第２コンタクトホール１６４ｂの形成工程と解釈できる。このような自己整列された第１コンタクトホール１６４ａ、第２コンタクトホール１６４ｂは第２開口部１５２を有する第１マスクパターン１５０と第３開口部１６２とを有する第２マスクパターン１６０を利用して実行できる。第２コンタクトホール１６４ｂは拡張された開口部１６６を有する第２マスクパターン１６０を利用して形成されることができる。
【００８１】
第２絶縁膜１４０をエッチングすることは第１絶縁膜１３０及び第３絶縁膜１５５をエッチングすることを含むことができる。即ち、第２絶縁膜１４０がエッチングにされながら、同時に第１絶縁膜１３０及び第３絶縁膜１５５がエッチングできる。第１絶縁膜１３０、第２絶縁膜１４０、及び第３絶縁膜１５５をエッチングする工程で、エッチング阻止膜１２５は過度なエッチングを防止できる。言い換えれば、エッチング阻止膜１２５によって、半導体基板１００がエッチングされることを防止できる。さらに、図１３Ｂに示したようにキャッピングパターン１７０を形成する過程で、第１マスクパターン１５０の一部がエッチングできる。
【００８２】
図１４Ａ及び１４Ｂを参照すれば、キャッピングパターン１７０を形成した後、第２マスクパターン１６０を除去する。第２マスクパターン１６０を除去する時、キャッピングパターン１７０の一部がエッチングでき、残存する第１絶縁膜１３０が除去できる。
【００８３】
図１５Ａ及び１５Ｂを参照すれば、第１マスクパターン１５０、キャッピングパターン１７０、及びスペーサー１１０を覆う補助絶縁膜１７５が形成される。補助絶縁膜１７５は、例えば、シリコン酸化膜で形成されることができる。補助絶縁膜１７５は全面的に形成され、モルホロジー（ｍｏｒｐｏｌｏｇｙ）を改善させることができる。即ち、補助絶縁膜１７５は第１マスクパターン１５０とキャッピングパターン１７０との間の段差と、キャッピングパターン１７０とエッチング阻止膜１２５との間の段差との間に満たされ得る。
【００８４】
図１６Ａ及び１６Ｂを参照すれば、補助絶縁膜１７５を全面エッチングする。補助絶縁膜１７５をエッチングしながら、同時に半導体基板１００を覆うエッチング阻止膜１２５をエッチングし、スペーサー１１０の上にエッチング阻止パターン１２７が形成されることができる。補助絶縁膜１７５の一部がキャッピングパターン１７０の側面に残存して補助スペーサー１７５ａを形成できる。補助絶縁膜１７５が全てエッチングされる場合、補助スペーサー１７５ａは形成されないこともあり得る。
【００８５】
図１７Ａ及び１７Ｂを参照すれば、露出された半導体基板１００の上にシリサイド膜１８０が形成される。シリサイド膜１８０はニッケルシリサイド膜、又は白金シリサイド膜で形成されることができる。シリサイド膜１８０を形成することは、半導体基板１００全面の上に金属膜を形成し、熱処理工程を進行して半導体基板１００と金属膜とを反応させた後、反応されなかった金属膜を除去することを含むことができる。シリサイド膜１８０の上のゲート電極１２０の間にメタルコンタクト１９７が形成される。メタルコンタクト１９７はタングステン、チタニウム、又は窒化チタンで形成されることができる。
【００８６】
メタルコンタクト１９７を形成することはゲート電極１２０の間を満たす金属膜を形成し、金属膜の一部をエッチングして少なくとも１つの第１マスクパターン１５０を露出させることを含むことができる。メタルコンタクト１９７はリセスパターン１５７の上で互に連結して金属配線２１０が形成されることができる。
【００８７】
本発明の第２実施形態によれば、本発明の第１実施形態と異なり、第１マスクパターン１５０が除去されないこともあり得る。第１マスクパターン１５０は少なくとも１つのリセスパターン１５７を含み、リセスパターン１５７の上に金属配線２１０が形成されることができる。また、ゲート電極１２０の間に自己整列コンタクト２００が形成される。
【００８８】
キャッピングパターン１７０の幅Ｗ４はゲート電極１２０の幅Ｗ２より大きく形成され、第１マスクパターン１５０の幅Ｗ５はキャッピングパターン１７０の幅Ｗ４より大きく形成されることができる。ゲート電極１２０の上に、ゲート電極１２０より大きい幅を有するキャッピングパターン１７０及び第１マスクパターン１５０が形成されることによって、メタルコンタクト１９７とゲート電極１２０との間での電気的な短絡を效果的に防止できる。
【００８９】
本発明の第２実施形態による半導体素子を説明する。
図１７Ａ及び１７Ｂを参照すれば、半導体基板１００の上のゲート電極１２０が配置される。ゲート電極１２０に隣接された半導体基板１００にソース／ドレーン領域１０２が配置される。ゲート電極１２０はアルミニウム、窒化チタン、又は窒化タンタルを含むことができる。ゲート電極１２０の側面の上にスペーサー１１０が配置される。スペーサー１１０はシリコン窒化膜を含むことができる。
【００９０】
ゲート電極１２０の上にキャッピングパターン１７０が配置される。キャッピングパターン１７０はシリコン酸化膜を含むことができる。キャッピングパターン１７０とスペーサー１１０の側面の上に補助スペーサー１７５ａが配置されることができる。補助スペーサー１７５ａはシリコン酸化膜を含むことができる。キャッピングパターン１７０の幅Ｗ４はゲート電極１２０の幅Ｗ２より大きい。キャッピングパターン１７０はゲート電極１２０の上部面及びスペーサー１１０の一部を覆うことができる。ゲート電極１２０の間にメタルコンタクト１９７が配置される。メタルコンタクト１９７はタングステン、チタニウム、又は窒化チタンを含むことができる。
【００９１】
キャッピングパターン１７０の上にマスクパターン１５０が配置される。マスクパターン１５０は一方向に延長されてゲート電極１２０を覆うことができる。マスクパターン１５０はゲート電極の幅Ｗ２より大きい幅Ｗ５を有することができる。
【００９２】
スペーサー１１０を覆い、スペーサー１１０とメタルコンタクト１９７との間にエッチング阻止パターン１２７が配置されることができる。エッチング阻止パターン１２７はシリコン窒化膜を含むことができる。半導体基板１００とメタルコンタクト１９７との間にシリサイド膜１８０が配置されることができる。シリサイド膜１８０はニッケルシリサイド膜、又は白金シリサイド膜を含むことができる。メタルコンタクト１９７とシリサイド膜１８０は自己整列コンタクト２２０（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）を構成できる。
【００９３】
ゲート電極１２０より大きい幅を有するキャッピングパターン１７０によって、自己整列コンタクト２２０はゲート電極１２０と電気的に短絡しない。また、ゲート電極１２０の幅Ｗ２より大きい幅Ｗ５を有するマスクパターン２５０によって、自己整列コンタクト２２０はゲート電極１２０と電気的に短絡しない。
【００９４】
メタルコンタクト１９７の上部面はマスクパターン２５０の少なくとも一部の上部面と実質的に同一であり得る。マスクパターン２５０はメタルコンタクト１９７の上部面より低い上部面を有するリセスパターン１５７を含むことができる。リセスパターン１５７の厚さは隣接するマスクパターン２５０の厚さより薄いこともある。リセスパターン１５７の両側に配置されたメタルコンタクト１９７はリセスパターン１５７の上で互に連結して金属配線２１０を構成できる。
【００９５】
図１８は本発明の第１実施形態の変形例による半導体素子を説明するための断面図である。
図１８を参照すれば、半導体基板１００の上のゲートパターン１２３が配置される。ゲート電極１２０に隣接した半導体基板１００にソース／ドレーン領域１０２が配置される。ゲートパターン１２３と半導体基板１００との間にゲート絶縁膜１１５が配置される。ゲート絶縁膜１１５はシリコン酸化膜等多様な絶縁物質で形成され得る。ゲートパターン１２３は導電パターン１２１及び導電パターン１２１の上のキャッピング絶縁膜１２２を含むことができる。導電パターン１２１はアルミニウム膜を含むことができる。キャッピング絶縁膜１２２はアルミニウム酸化膜を含むことができる。アルミニウム酸化膜はアルミニウム膜を酸化させて形成されることができる。図３Ａ及び３Ｂを参照して説明された一実施形態による半導体素子の形成方法で、アルミニウムを含むゲート電極を形成し、ゲート電極を酸化させてアルミニウムで構成された導電パターン１２１及びアルミニウム酸化膜で構成されたキャッピング絶縁膜１２２を形成できる。
【００９６】
ゲートパターン１２３の側面の上にスペーサー１１０が配置される。スペーサー１１０はシリコン窒化膜を含むことができる。ゲートパターン１２３の上にキャッピングパターン１７０が配置される。キャッピングパターン１７０はシリコン酸化膜を含むことができる。キャッピングパターン１７０とスペーサー１１０の側面の上に補助スペーサー１７５ａが配置されることができる。補助スペーサー１７５ａはシリコン酸化膜を含むことができる。キャッピングパターン１７０の幅Ｗ４はゲートパターン１２３の幅Ｗ２より大きいこともあり得る。キャッピングパターン１７０はゲートパターン１２３の上部面及びスペーサー１１０の一部を覆うことができる。ゲートパターン１２３の間にメタルコンタクト１９５が配置される。メタルコンタクト１９５はタングステン、チタニウム、又は窒化チタンを含むことができる。
【００９７】
スペーサー１１０を覆い、スペーサー１１０とメタルコンタクト１９５との間にエッチング阻止パターン１２７が配置されることができる。エッチング阻止パターン１２７はシリコン窒化膜を含むことができる。半導体基板１００とメタルコンタクト１９５との間にシリサイド膜１８０が配置されることができる。シリサイド膜１８０はニッケルシリサイド膜、又は白金シリサイド膜を含むことができる。メタルコンタクト１９５とシリサイド膜１８０とは自己整列コンタクト（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）２００を構成できる。ゲートパターン１２３より大きい幅を有するキャッピングパターン１７０によって、自己整列コンタクト２００はゲート電極１２０と電気的に短絡しない。
【００９８】
図１９は本発明の第２実施形態の変形例による半導体素子を説明するための断面図である。
図１９を参照すれば、半導体基板１００上のゲートパターン１２３が配置される。ゲート電極１２０に隣接した半導体基板１００にソース／ドレーン領域１０２が配置される。ゲートパターン１２３と半導体基板１００の間にゲート絶縁膜１１５が配置される。ゲートパターン１２３は導電パターン１２１及び導電パターン１２１の上のキャッピング絶縁膜１２２を含むことができる。導電パターン１２１はアルミニウム膜を含むことができる。キャッピング絶縁膜１２２はアルミニウム酸化膜を含むことができる。アルミニウム酸化膜はアルミニウム膜を酸化させて形成されることができる。変形実施形態で説明された通り、図３Ａ及び３Ｂを参照して説明された一実施形態による半導体素子の形成方法で、アルミニウムを含むゲート電極を形成し、ゲート電極を酸化させてアルミニウムで構成された導電パターン１２１及びアルミニウム酸化膜で構成されたキャッピング絶縁膜１２２を形成できる。
【００９９】
ゲートパターン１２３の側面の上にスペーサー１１０が配置される。スペーサー１１０はシリコン窒化膜を含むことができる。ゲートパターン１２３の上にキャッピングパターン１７０が配置される。キャッピングパターン１７０はシリコン酸化膜を含むことができる。キャッピングパターン１７０とスペーサー１１０の側面の上に補助スペーサー１７５ａが配置されることができる。補助スペーサー１７５ａはシリコン酸化膜を含むことができる。キャッピングパターン１７０の幅Ｗ４はゲートパターン１２３の幅Ｗ２より大きいこともあり得る。キャッピングパターン１７０はゲートパターン１２３の上部面及びスペーサー１１０の一部を覆うことができる。ゲートパターン１２３の間にメタルコンタクト１９７が配置される。メタルコンタクト１９７はタングステン、チタニウム、又は窒化チタンを含むことができる。
【０１００】
キャッピングパターン１７０の上にマスクパターン２５０が配置される。マスクパターン２５０は一方向に延長されてゲートパターン１２３を覆うことができる（図１９参照）。マスクパターン２５０はゲートパターン１２３の幅Ｗ２より大きい幅Ｗ５を有することができる。
【０１０１】
スペーサー１１０を覆い、スペーサー１１０とメタルコンタクト１９７の間にエッチング阻止パターン１２７が配置されることができる。エッチング阻止パターン１２７はシリコン窒化膜を含むことができる。半導体基板１００とメタルコンタクト１９７との間にシリサイド膜１８０が配置されることができる。シリサイド膜１８０はニッケルシリサイド膜、又は白金シリサイド膜を含むことができる。メタルコンタクト１９７とシリサイド膜１８０は自己整列コンタクト（ｓｅｌｆ−ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）２２０を構成できる。
【０１０２】
ゲートパターン１２３より大きい幅を有するキャッピングパターン１７０によって、自己整列コンタクト２２０はゲートパターン１２３と電気的に短絡しない。また、ゲートパターン１２３の幅Ｗ２より大きい幅Ｗ５を有するマスクパターン２５０によって、自己整列コンタクト２２０はゲートパターン１２３と電気的に短絡しない。
【０１０３】
メタルコンタクト１９７の上部面はマスクパターン２５０の少なくとも一部の上部面と実質的に同一であり得る。マスクパターン２５０はメタルコンタクト１９７の上部面より低い上部面を有するリセスパターン１５７を含むことができる。リセスパターン１５７の厚さは隣接するマスクパターン２５０の厚さより薄いこともあり得る。リセスパターン１５７の両側に配置されたメタルコンタクト１９７はリセスパターン１５７の上で互に連結して金属配線２１０を構成できる。
【０１０４】
図２０は本発明の実施形態等の形成方法によって形成された半導体素子を含むメモリーシステムの一例を示す概略ブロック図である。
上述した実施形態による半導体素子は論理データを年産処理する論理素子で具現されることができる。これとは異なりに、上述された実施形態による半導体素子はデータを格納する記憶素子で具現されることができる。上述された半導体素子が記憶素子で具現される場合にはメタルコンタクトの上にデータを格納するデータ格納要素が形成されることができる。データ格納要素はキャパシター、又は可変抵抗体等であり得る。
【０１０５】
図２０を参照すれば、メモリーシステム３００はＰＤＡ、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリーカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信することができるあらゆる素子に適用されることができる。
【０１０６】
メモリーシステム３００はコントローラー３１０、キーパッド（ｋｅｙｐａｄ）、キーボード、及びディスプレーのような入出力装置３２０、メモリー３３０、インターフェース３４０、及びバス３５０を含む。メモリー３３０とインターフェース３４０はバス３５０を通じて相互通信される。
【０１０７】
コントローラー３１０は本発明の実施形態によって具現された論理素子を含む。論理素子は論理データを演算処理できる。具体的に、コントローラー３１０は少なくとも１つのマイクロプロセッサー、デジタルシグナルプロセッサー、マイクロコントローラー、又はそれと類似の他のプロセス装置を含むことができる。メモリー３３０はコントローラーによって実行された命令を格納するために使われることができる。入出力装置３２０はシステム３００外部からデータ、又は信号を受信するか受信するか、又はシステム３００外部にデータ、又は信号を出力できる。例えば、入出力装置３２０はキーパッド、キーボード、又はディスプレー素子を含むことができる。
【０１０８】
メモリー３３０は本発明の実施形態によって具現された記憶素子を含む。メモリー３３０はまた他の種類のメモリー、任意の随時接近が可能な揮発性メモリー、その他多様な種類のメモリーをさらに含むことができる。インターフェース３４０はデータを通信ネットワークに送出するか、或いはネットワークからデータを受ける役割をする。
【符号の説明】
【０１０９】
１００ 半導体基板、
１０５ ダミーゲートパターン、
１１０ スペーサー、
１２０ ゲート電極、
１２７ エッチング阻止パターン、
１７０ キャッピングパターン、
１５０ 第１マスクパターン、
１６０ 第２マスクパターン、
１８０ シリサイド膜、
１９５ メタルコンタクト、
２００ 自己整列コンタクト。
【特許請求の範囲】
【請求項１】
半導体基板の上にゲート電極、及び前記ゲート電極の両側にスペーサーを形成する段階と、
前記ゲート電極の上にキャッピングパターンを形成する段階と、
前記ゲート電極の間にメタルコンタクトを形成する段階と、
を含み、
前記キャッピングパターンの幅は前記ゲート電極の幅より大きく形成されることを特徴とする半導体素子の形成方法。
【請求項２】
前記ゲート電極、及び前記ゲート電極の両側に前記スペーサーを形成する段階は、
前記半導体基板の上にダミーゲートパターンを形成する段階と、
前記ダミーゲートパターンの側面に前記スペーサーを形成する段階と、
前記ダミーゲートパターンを除去して第１開口部を形成する段階と、
をさらに含み、
前記ゲート電極は前記第１開口部に形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記ゲート電極を形成する前に、
前記第１開口部にゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項２に記載の半導体素子の形成方法。
【請求項４】
前記ゲート電極が形成された後、前記ゲート電極の上面は露出され、
前記キャッピングパターンの下面は前記ゲート電極の上面と接触することを特徴とする請求項２に記載の半導体素子の形成方法。
【請求項５】
前記キャッピングパターンの側面は前記ゲート電極の側面とオフセットして形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項６】
前記キャッピングパターンは前記ゲート電極を覆い、前記スペーサーの少なくとも一部を覆うように形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項７】
前記キャッピングパターンを形成する段階は、
前記スペーサーの間に配置される第１絶縁膜を形成する段階と、
前記第１絶縁膜及び前記ゲート電極を覆う第２絶縁膜を形成する段階と、
前記第２絶縁膜の上に、第２開口部を有する第１マスクパターンを形成する段階と、
を含み、
前記第１マスクパターンの幅は前記ゲート電極の幅より大きく形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項８】
前記第１マスクパターン各々の幅は前記ゲート電極各々の幅と前記ゲート電極の両側面にあるスペーサー各々の幅との合計と同じ、又は大きく形成されることを特徴とする請求項７に記載の半導体素子の形成方法。
【請求項９】
前記キャッピングパターンを形成する段階は、
前記第１マスクパターンの上に前記第２開口部より幅が大きく前記第２開口部を露出する第３開口部を有する第２マスクパターンを形成する段階をさらに含み、
前記第２開口部はライン形態に形成され、前記第３開口部はホール、又はバー形態に形成されることを特徴とする請求項７に記載の半導体素子の形成方法。
【請求項１０】
前記キャッピングパターンを形成する段階は、
前記第１マスクパターンを形成した後、前記第２開口部を満たす第３絶縁膜を形成する段階をさらに含むことを特徴とする請求項９に記載の半導体素子の形成方法。
【請求項１１】
前記キャッピングパターンを形成する段階は、
前記第１マスクパターンおよび前記第２マスクパターンをマスクとして使用して前記第２絶縁膜をエッチングする段階をさらに含むことを特徴とする請求項９に記載の半導体素子の形成方法。
【請求項１２】
前記第２絶縁膜をエッチングする段階は前記第１絶縁膜及び前記第３絶縁膜をエッチングする段階を含むことを特徴とする請求項１１に記載の半導体素子の形成方法。
【請求項１３】
前記第１絶縁膜、前記第２絶縁膜、及び前記第３絶縁膜をエッチングした後、
前記第２マスクパターンを除去する段階と、
前記第１マスクパターン、前記キャッピングパターン、及び前記スペーサーを覆う補助絶縁膜を形成する段階と、
をさらに含むことを特徴とする請求項１２に記載の半導体素子の形成方法。
【請求項１４】
前記第１マスクパターンの一部及び前記補助絶縁膜をエッチングして前記半導体基板の上面を露出させる段階をさらに含むことを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１５】
前記第１絶縁膜を形成する前に、
前記スペーサー及び前記半導体基板を覆うエッチング阻止膜を形成する段階をさらに含むことを特徴とする請求項１４に記載の半導体素子の形成方法。
【請求項１６】
前記半導体基板を露出させる段階は、
前記半導体基板を覆う前記エッチング阻止膜をエッチングして前記スペーサーの上にエッチング阻止パターンを形成する段階を含むことを特徴とする請求項１５に記載の半導体素子の形成方法。
【請求項１７】
露出した前記半導体基板の上にシリサイド膜を形成する段階をさらに含み、
前記メタルコンタクトは前記シリサイド膜の上に形成されることを特徴とする請求項１４に記載の半導体素子の形成方法。
【請求項１８】
前記メタルコンタクトを形成する段階は、
前記ゲート電極の間を満たす金属膜を形成し、前記金属膜の一部及び前記第１マスクパターンをリセスして前記キャッピングパターンを露出させる段階を含むことを特徴とする請求項１７に記載の半導体素子の形成方法。
【請求項１９】
前記ゲート電極は金属、又は金属化合物で形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項２０】
前記キャッピングパターンはシリコン酸化膜で形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項２１】
前記ゲート電極はアルミニウム、窒化チタン、又は窒化タンタルで形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項２２】
前記キャッピングパターンを形成する段階は、
前記第１マスクパターンの上に、前記第２開口部より幅が大きく前記第２開口部を露出する第３開口部を有する第２マスクパターンを形成する段階をさらに含み、
前記第２開口部はライン形態に形成され、前記第３開口部はホール、又はバー形態に形成され、
前記第３開口部は延長され、互に隣接する前記第２開口部を同時に露出する拡張された開口部を含むことを特徴とする請求項９に記載の半導体素子の形成方法。
【請求項２３】
前記キャッピングパターンを形成する段階は、
前記拡張された開口部によって露出された前記第１マスクパターンの少なくとも一部をエッチングしてリセスパターンを形成する段階を含むことを特徴とする請求項２２に記載の半導体素子の形成方法。
【請求項２４】
前記メタルコンタクトを形成する段階は、
前記ゲート電極の間を満たす金属膜を形成し、前記金属膜の一部をエッチングして、少なくとも１つの前記第１マスクパターンを露出させる段階を含むことを特徴とする請求項２３に記載の半導体素子の形成方法。
【請求項２５】
前記メタルコンタクトは前記リセスパターンの上で互に連結されることを特徴とする請求項２４に記載の半導体素子の形成方法。
【請求項２６】
半導体基板の上にダミーゲートパターンを形成する段階と、
前記ダミーゲートパターンの側壁にスペーサーを形成する段階と、
前記ダミーゲートパターン及び前記スペーサーを覆うエッチング阻止膜を形成する段階と、
前記エッチング阻止膜の上に第１絶縁膜を形成する段階と、
前記第１絶縁膜及び前記エッチング阻止膜に平坦化工程を進行して前記ダミーゲートパターンの上面を露出させる段階と、
前記ダミーゲートパターンを除去する段階と、
前記ダミーゲートパターンが除去された部分にゲート電極を形成する段階と、
前記ゲート電極の上にキャッピングパターンを形成する段階と、
前記ゲート電極の間にメタルコンタクトを形成する段階と、
を含み、
前記キャッピングパターンの幅は前記ゲート電極の幅より大きく形成されることを特徴とする半導体素子の形成方法。
【請求項２７】
前記半導体基板の上に前記ダミーゲートパターンを形成する前に、
前記半導体基板の上に犠牲酸化膜を形成する段階をさらに含むことを特徴とする請求項２６に記載の半導体素子の形成方法。
【請求項２８】
前記ダミーゲートパターンを除去した後、
前記半導体基板を露出するように前記犠牲酸化膜を除去する段階をさらに含むことを特徴とする請求項２７に記載の半導体素子の形成方法。
【請求項２９】
前記ゲート電極を形成する前に、
露出した前記半導体基板にゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項２８に記載の半導体素子の形成方法。
【請求項３０】
半導体基板上のゲート電極と、
前記ゲート電極の側面のスペーサーと、
前記ゲート電極上のキャッピングパターンと、
前記ゲート電極の間のメタルコンタクトと
を含み、
前記キャッピングパターンの幅は前記ゲート電極の幅より大きいことを特徴とする半導体素子。
【請求項３１】
前記半導体基板と前記ゲート電極との間に配置されるゲート絶縁膜をさらに含むことを特徴とする請求項３０に記載の半導体素子。
【請求項３２】
前記キャッピングパターンは前記ゲート電極の上面及び前記スペーサーの少なくとも一部を覆うことを特徴とする請求項３０に記載の半導体素子。
【請求項３３】
前記スペーサーを覆い、前記スペーサーと前記メタルコンタクトとの間に配置されるエッチング阻止パターンをさらに含むことを特徴とする請求項３０に記載の半導体素子。
【請求項３４】
前記ゲート電極はアルミニウム、窒化チタン、又は窒化タンタルを含むことを特徴とする請求項３０に記載の半導体素子。
【請求項３５】
前記キャッピングパターンはシリコン酸化膜を含むことを特徴とする請求項３０に記載の半導体素子。
【請求項３６】
前記半導体基板と前記メタルコンタクトとの間のシリサイド膜をさらに含むことを特徴とする請求項３０に記載の半導体素子。
【請求項３７】
前記キャッピングパターン上のマスクパターンをさらに含み、
前記マスクパターンは一方向に延長されて前記キャッピングパターンを覆い、前記キャッピングパターンの幅より大きい幅を有することを特徴とする請求項３０に記載の半導体素子。
【請求項３８】
前記メタルコンタクトの上面は前記マスクパターンの少なくとも一部の上面と同一であることを特徴とする請求項３７に記載の半導体素子。
【請求項３９】
前記マスクパターンは前記メタルコンタクトの上面より低い上面を有するリセスパターンを含むことを特徴とする請求項３８に記載の半導体素子。
【請求項４０】
前記リセスパターンの両側に配置された前記メタルコンタクトは、前記リセスパターンの上で互に連結されることを特徴とする請求項３９に記載の半導体素子。
【請求項４１】
前記ゲートパターンはアルミニウム膜及び前記アルミニウム膜の上のアルミニウム酸化膜を含むことを特徴とする請求項３０に記載の半導体素子。
【請求項４２】
前記ゲート電極の一側面に配置された前記スペーサーはその上部がリセスされた形状を有することを特徴とする請求項３０に記載の半導体素子。
【請求項４３】
半導体基板の上に犠牲酸化膜を形成する段階と、
前記犠牲酸化膜の上にダミーゲートパターンを形成する段階と、
前記ダミーゲートパターンの側壁にスペーサーを形成する段階と、
前記ダミーゲートパターン及び前記スペーサーを覆うエッチング阻止膜を形成する段階と、
前記エッチング阻止膜の上に第１絶縁膜を形成する段階と、
前記第１絶縁膜及び前記エッチング阻止膜に平坦化工程を進行して前記ダミーゲートパターンの上面を露出させる段階と、
前記ダミーゲートパターンを除去する段階と、
前記犠牲酸化膜を除去して前記半導体基板を露出させる段階と、
露出した前記半導体基板の上にゲート絶縁膜を形成する段階と、
前記ダミーゲートパターンが除去された領域にゲート電極を形成する段階と、
前記ゲート電極の上にキャッピングパターンを形成する段階であって、前記スペーサーの間に配置された第２絶縁膜を形成する段階と、
前記第２絶縁膜及び前記ゲート電極を覆う第３絶縁膜を形成する段階と、
前記第３絶縁膜の上に第２開口部を有する第１マスクパターンを形成する段階と、
を含み、
前記第１マスクパターンの幅は前記ゲート電極の幅より大きくなるように形成され、前記キャッピングパターン各々の幅が前記ゲート電極の幅より大きくなるように形成され、
前記ゲート電極の間にメタルコンタクトを形成する段階と、
を含むことを特徴とする半導体素子の形成方法。
【請求項４４】
前記第１マスクパターン各々の幅は、前記ゲート電極各々の幅と前記ゲート電極各々の両側面の前記スペーサーの幅との合計と同じ、又は大きいことを特徴とする請求項４３に記載の半導体素子の形成方法。
【請求項４５】
前記第１マスクパターンの上に前記第２開口部より幅が大きい第３開口部を有する第２マスクパターンを形成する段階をさらに含むことを特徴とする請求項４３に記載の半導体素子の形成方法。
【請求項４６】
露出した前記半導体基板の上にシリサイド膜を形成する段階をさらに含み、前記メタルコンタクトは前記シリサイド膜の上に形成されることを特徴とする請求項４３に記載の半導体素子の形成方法。
【請求項４７】
前記ゲート電極は金属及び金属化合物の中で少なくとも１つを含むことを特徴とする請求項４３に記載の半導体素子の形成方法。
【請求項４８】
前記キャッピングパターンはシリコン酸化膜を含むことを特徴とする請求項４３に記載の半導体素子の形成方法。
【請求項４９】
前記ゲート電極はアルミニウム、窒化チタン、及び窒化タンタルの中で少なくとも１つを含むことを特徴とする請求項４３に記載の半導体素子の形成方法。
【請求項５０】
前記メタルコンタクトを形成する段階は、前記ゲート電極の間の空間を満たす金属膜を形成する段階、及び前記金属膜の一部をエッチングする段階を含むことを特徴とする請求項４３に記載の半導体素子の形成方法。
【請求項１】
半導体基板の上にゲート電極、及び前記ゲート電極の両側にスペーサーを形成する段階と、
前記ゲート電極の上にキャッピングパターンを形成する段階と、
前記ゲート電極の間にメタルコンタクトを形成する段階と、
を含み、
前記キャッピングパターンの幅は前記ゲート電極の幅より大きく形成されることを特徴とする半導体素子の形成方法。
【請求項２】
前記ゲート電極、及び前記ゲート電極の両側に前記スペーサーを形成する段階は、
前記半導体基板の上にダミーゲートパターンを形成する段階と、
前記ダミーゲートパターンの側面に前記スペーサーを形成する段階と、
前記ダミーゲートパターンを除去して第１開口部を形成する段階と、
をさらに含み、
前記ゲート電極は前記第１開口部に形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記ゲート電極を形成する前に、
前記第１開口部にゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項２に記載の半導体素子の形成方法。
【請求項４】
前記ゲート電極が形成された後、前記ゲート電極の上面は露出され、
前記キャッピングパターンの下面は前記ゲート電極の上面と接触することを特徴とする請求項２に記載の半導体素子の形成方法。
【請求項５】
前記キャッピングパターンの側面は前記ゲート電極の側面とオフセットして形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項６】
前記キャッピングパターンは前記ゲート電極を覆い、前記スペーサーの少なくとも一部を覆うように形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項７】
前記キャッピングパターンを形成する段階は、
前記スペーサーの間に配置される第１絶縁膜を形成する段階と、
前記第１絶縁膜及び前記ゲート電極を覆う第２絶縁膜を形成する段階と、
前記第２絶縁膜の上に、第２開口部を有する第１マスクパターンを形成する段階と、
を含み、
前記第１マスクパターンの幅は前記ゲート電極の幅より大きく形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項８】
前記第１マスクパターン各々の幅は前記ゲート電極各々の幅と前記ゲート電極の両側面にあるスペーサー各々の幅との合計と同じ、又は大きく形成されることを特徴とする請求項７に記載の半導体素子の形成方法。
【請求項９】
前記キャッピングパターンを形成する段階は、
前記第１マスクパターンの上に前記第２開口部より幅が大きく前記第２開口部を露出する第３開口部を有する第２マスクパターンを形成する段階をさらに含み、
前記第２開口部はライン形態に形成され、前記第３開口部はホール、又はバー形態に形成されることを特徴とする請求項７に記載の半導体素子の形成方法。
【請求項１０】
前記キャッピングパターンを形成する段階は、
前記第１マスクパターンを形成した後、前記第２開口部を満たす第３絶縁膜を形成する段階をさらに含むことを特徴とする請求項９に記載の半導体素子の形成方法。
【請求項１１】
前記キャッピングパターンを形成する段階は、
前記第１マスクパターンおよび前記第２マスクパターンをマスクとして使用して前記第２絶縁膜をエッチングする段階をさらに含むことを特徴とする請求項９に記載の半導体素子の形成方法。
【請求項１２】
前記第２絶縁膜をエッチングする段階は前記第１絶縁膜及び前記第３絶縁膜をエッチングする段階を含むことを特徴とする請求項１１に記載の半導体素子の形成方法。
【請求項１３】
前記第１絶縁膜、前記第２絶縁膜、及び前記第３絶縁膜をエッチングした後、
前記第２マスクパターンを除去する段階と、
前記第１マスクパターン、前記キャッピングパターン、及び前記スペーサーを覆う補助絶縁膜を形成する段階と、
をさらに含むことを特徴とする請求項１２に記載の半導体素子の形成方法。
【請求項１４】
前記第１マスクパターンの一部及び前記補助絶縁膜をエッチングして前記半導体基板の上面を露出させる段階をさらに含むことを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１５】
前記第１絶縁膜を形成する前に、
前記スペーサー及び前記半導体基板を覆うエッチング阻止膜を形成する段階をさらに含むことを特徴とする請求項１４に記載の半導体素子の形成方法。
【請求項１６】
前記半導体基板を露出させる段階は、
前記半導体基板を覆う前記エッチング阻止膜をエッチングして前記スペーサーの上にエッチング阻止パターンを形成する段階を含むことを特徴とする請求項１５に記載の半導体素子の形成方法。
【請求項１７】
露出した前記半導体基板の上にシリサイド膜を形成する段階をさらに含み、
前記メタルコンタクトは前記シリサイド膜の上に形成されることを特徴とする請求項１４に記載の半導体素子の形成方法。
【請求項１８】
前記メタルコンタクトを形成する段階は、
前記ゲート電極の間を満たす金属膜を形成し、前記金属膜の一部及び前記第１マスクパターンをリセスして前記キャッピングパターンを露出させる段階を含むことを特徴とする請求項１７に記載の半導体素子の形成方法。
【請求項１９】
前記ゲート電極は金属、又は金属化合物で形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項２０】
前記キャッピングパターンはシリコン酸化膜で形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項２１】
前記ゲート電極はアルミニウム、窒化チタン、又は窒化タンタルで形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項２２】
前記キャッピングパターンを形成する段階は、
前記第１マスクパターンの上に、前記第２開口部より幅が大きく前記第２開口部を露出する第３開口部を有する第２マスクパターンを形成する段階をさらに含み、
前記第２開口部はライン形態に形成され、前記第３開口部はホール、又はバー形態に形成され、
前記第３開口部は延長され、互に隣接する前記第２開口部を同時に露出する拡張された開口部を含むことを特徴とする請求項９に記載の半導体素子の形成方法。
【請求項２３】
前記キャッピングパターンを形成する段階は、
前記拡張された開口部によって露出された前記第１マスクパターンの少なくとも一部をエッチングしてリセスパターンを形成する段階を含むことを特徴とする請求項２２に記載の半導体素子の形成方法。
【請求項２４】
前記メタルコンタクトを形成する段階は、
前記ゲート電極の間を満たす金属膜を形成し、前記金属膜の一部をエッチングして、少なくとも１つの前記第１マスクパターンを露出させる段階を含むことを特徴とする請求項２３に記載の半導体素子の形成方法。
【請求項２５】
前記メタルコンタクトは前記リセスパターンの上で互に連結されることを特徴とする請求項２４に記載の半導体素子の形成方法。
【請求項２６】
半導体基板の上にダミーゲートパターンを形成する段階と、
前記ダミーゲートパターンの側壁にスペーサーを形成する段階と、
前記ダミーゲートパターン及び前記スペーサーを覆うエッチング阻止膜を形成する段階と、
前記エッチング阻止膜の上に第１絶縁膜を形成する段階と、
前記第１絶縁膜及び前記エッチング阻止膜に平坦化工程を進行して前記ダミーゲートパターンの上面を露出させる段階と、
前記ダミーゲートパターンを除去する段階と、
前記ダミーゲートパターンが除去された部分にゲート電極を形成する段階と、
前記ゲート電極の上にキャッピングパターンを形成する段階と、
前記ゲート電極の間にメタルコンタクトを形成する段階と、
を含み、
前記キャッピングパターンの幅は前記ゲート電極の幅より大きく形成されることを特徴とする半導体素子の形成方法。
【請求項２７】
前記半導体基板の上に前記ダミーゲートパターンを形成する前に、
前記半導体基板の上に犠牲酸化膜を形成する段階をさらに含むことを特徴とする請求項２６に記載の半導体素子の形成方法。
【請求項２８】
前記ダミーゲートパターンを除去した後、
前記半導体基板を露出するように前記犠牲酸化膜を除去する段階をさらに含むことを特徴とする請求項２７に記載の半導体素子の形成方法。
【請求項２９】
前記ゲート電極を形成する前に、
露出した前記半導体基板にゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項２８に記載の半導体素子の形成方法。
【請求項３０】
半導体基板上のゲート電極と、
前記ゲート電極の側面のスペーサーと、
前記ゲート電極上のキャッピングパターンと、
前記ゲート電極の間のメタルコンタクトと
を含み、
前記キャッピングパターンの幅は前記ゲート電極の幅より大きいことを特徴とする半導体素子。
【請求項３１】
前記半導体基板と前記ゲート電極との間に配置されるゲート絶縁膜をさらに含むことを特徴とする請求項３０に記載の半導体素子。
【請求項３２】
前記キャッピングパターンは前記ゲート電極の上面及び前記スペーサーの少なくとも一部を覆うことを特徴とする請求項３０に記載の半導体素子。
【請求項３３】
前記スペーサーを覆い、前記スペーサーと前記メタルコンタクトとの間に配置されるエッチング阻止パターンをさらに含むことを特徴とする請求項３０に記載の半導体素子。
【請求項３４】
前記ゲート電極はアルミニウム、窒化チタン、又は窒化タンタルを含むことを特徴とする請求項３０に記載の半導体素子。
【請求項３５】
前記キャッピングパターンはシリコン酸化膜を含むことを特徴とする請求項３０に記載の半導体素子。
【請求項３６】
前記半導体基板と前記メタルコンタクトとの間のシリサイド膜をさらに含むことを特徴とする請求項３０に記載の半導体素子。
【請求項３７】
前記キャッピングパターン上のマスクパターンをさらに含み、
前記マスクパターンは一方向に延長されて前記キャッピングパターンを覆い、前記キャッピングパターンの幅より大きい幅を有することを特徴とする請求項３０に記載の半導体素子。
【請求項３８】
前記メタルコンタクトの上面は前記マスクパターンの少なくとも一部の上面と同一であることを特徴とする請求項３７に記載の半導体素子。
【請求項３９】
前記マスクパターンは前記メタルコンタクトの上面より低い上面を有するリセスパターンを含むことを特徴とする請求項３８に記載の半導体素子。
【請求項４０】
前記リセスパターンの両側に配置された前記メタルコンタクトは、前記リセスパターンの上で互に連結されることを特徴とする請求項３９に記載の半導体素子。
【請求項４１】
前記ゲートパターンはアルミニウム膜及び前記アルミニウム膜の上のアルミニウム酸化膜を含むことを特徴とする請求項３０に記載の半導体素子。
【請求項４２】
前記ゲート電極の一側面に配置された前記スペーサーはその上部がリセスされた形状を有することを特徴とする請求項３０に記載の半導体素子。
【請求項４３】
半導体基板の上に犠牲酸化膜を形成する段階と、
前記犠牲酸化膜の上にダミーゲートパターンを形成する段階と、
前記ダミーゲートパターンの側壁にスペーサーを形成する段階と、
前記ダミーゲートパターン及び前記スペーサーを覆うエッチング阻止膜を形成する段階と、
前記エッチング阻止膜の上に第１絶縁膜を形成する段階と、
前記第１絶縁膜及び前記エッチング阻止膜に平坦化工程を進行して前記ダミーゲートパターンの上面を露出させる段階と、
前記ダミーゲートパターンを除去する段階と、
前記犠牲酸化膜を除去して前記半導体基板を露出させる段階と、
露出した前記半導体基板の上にゲート絶縁膜を形成する段階と、
前記ダミーゲートパターンが除去された領域にゲート電極を形成する段階と、
前記ゲート電極の上にキャッピングパターンを形成する段階であって、前記スペーサーの間に配置された第２絶縁膜を形成する段階と、
前記第２絶縁膜及び前記ゲート電極を覆う第３絶縁膜を形成する段階と、
前記第３絶縁膜の上に第２開口部を有する第１マスクパターンを形成する段階と、
を含み、
前記第１マスクパターンの幅は前記ゲート電極の幅より大きくなるように形成され、前記キャッピングパターン各々の幅が前記ゲート電極の幅より大きくなるように形成され、
前記ゲート電極の間にメタルコンタクトを形成する段階と、
を含むことを特徴とする半導体素子の形成方法。
【請求項４４】
前記第１マスクパターン各々の幅は、前記ゲート電極各々の幅と前記ゲート電極各々の両側面の前記スペーサーの幅との合計と同じ、又は大きいことを特徴とする請求項４３に記載の半導体素子の形成方法。
【請求項４５】
前記第１マスクパターンの上に前記第２開口部より幅が大きい第３開口部を有する第２マスクパターンを形成する段階をさらに含むことを特徴とする請求項４３に記載の半導体素子の形成方法。
【請求項４６】
露出した前記半導体基板の上にシリサイド膜を形成する段階をさらに含み、前記メタルコンタクトは前記シリサイド膜の上に形成されることを特徴とする請求項４３に記載の半導体素子の形成方法。
【請求項４７】
前記ゲート電極は金属及び金属化合物の中で少なくとも１つを含むことを特徴とする請求項４３に記載の半導体素子の形成方法。
【請求項４８】
前記キャッピングパターンはシリコン酸化膜を含むことを特徴とする請求項４３に記載の半導体素子の形成方法。
【請求項４９】
前記ゲート電極はアルミニウム、窒化チタン、及び窒化タンタルの中で少なくとも１つを含むことを特徴とする請求項４３に記載の半導体素子の形成方法。
【請求項５０】
前記メタルコンタクトを形成する段階は、前記ゲート電極の間の空間を満たす金属膜を形成する段階、及び前記金属膜の一部をエッチングする段階を含むことを特徴とする請求項４３に記載の半導体素子の形成方法。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８】
【図１９】
【図２０】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−２４３９８４（Ｐ２０１１−２４３９８４Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１１−１０８５３４（Ｐ２０１１−１０８５３４）
【出願日】平成２３年５月１３日（２０１１．５．１３）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２３年５月１３日（２０１１．５．１３）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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