半導体装置及びその製造方法
【課題】工数を大幅に増加せず且つ高誘電体からなるゲート絶縁膜にダメージを与えることがない、仕事関数変更用金属不純物膜の効果を有する半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０１と、半導体基板１０１の上部に形成されたｐ型活性領域１１０と、ｐ型活性領域１１０の上に形成されたゲート絶縁膜１５０と、ゲート絶縁膜１５０の上に形成されたゲート電極１０６とを有している。ゲート絶縁膜１５０は、二酸化シリコンよりも大きい誘電率を有する高誘電体膜１０３と、高誘電体膜１０３の上に形成され、炭素を含む炭素含有膜１０４とを有している。高誘電体膜１０３及び炭素含有膜１０４は、第１の金属としてランタン又はマグネシウムを含み、ゲート電極１０６は、第２の金属を含む。
【解決手段】半導体装置は、半導体基板１０１と、半導体基板１０１の上部に形成されたｐ型活性領域１１０と、ｐ型活性領域１１０の上に形成されたゲート絶縁膜１５０と、ゲート絶縁膜１５０の上に形成されたゲート電極１０６とを有している。ゲート絶縁膜１５０は、二酸化シリコンよりも大きい誘電率を有する高誘電体膜１０３と、高誘電体膜１０３の上に形成され、炭素を含む炭素含有膜１０４とを有している。高誘電体膜１０３及び炭素含有膜１０４は、第１の金属としてランタン又はマグネシウムを含み、ゲート電極１０６は、第２の金属を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特にメタルゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に対して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現する方法として、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート容量を大きくして、該ＭＩＳＦＥＴの駆動電流を増大させる方法が知られている。
【０００３】
ゲート容量を大きくするには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極との間）の距離を短くする必要がある。現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、シリコン酸窒化（ＳｉＯＮ）膜を用いた場合、約２ｎｍ程度にまで薄膜化されている。
【０００４】
一方、ゲート絶縁膜の薄膜化に伴い、ゲートリークの増大が課題となってきている。このゲートリークの増大を防ぐために、従来から使用されてきたシリコン酸化物（ＳｉＯ２）系材料の代わりに、ハフニウム（Ｈｆ）を含む金属酸化物等の誘電率が高い材料（以下、高誘電体膜と呼ぶ。）をゲート絶縁膜として使用することも検討されている。
【０００５】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極の空乏化によりゲート容量が低下することも問題となっている。ゲート容量の低下量は、例えばシリコン酸化物（ＳｉＯ２）からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート絶縁膜の薄膜化は、必然的にゲートリークの増大を伴うが、ゲート電極の空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ＳｉＯ２の場合には、膜厚を０．１ｎｍだけ薄くすると、薄膜化する前と比べて１０倍以上にリーク電流が増大してしまうため、ゲート電極の空乏化を抑制する効果は極めて大きい。
【０００６】
そこで、ゲート電極の空乏化を回避するため、ゲート電極材料を多結晶シリコンから空乏化が生じない金属に置き換える検討が行われている。しかしながら、多結晶シリコンは、不純物の注入により不純物準位を形成して、ｐ−ＭＩＳＦＥＴ用電極とｎ−ＭＩＳＦＥＴ用電極とを作り分けることができる。これに対し、金属電極の場合は、このようなｐ−ＭＩＳＦＥＴ用電極とｎ−ＭＩＳＦＥＴ用電極とを作り分けることはできない。
【０００７】
現在の半導体装置は、より高速な動作が要求されるため、低閾値電圧（Ｖｔ）化が不可欠である。低Ｖｔ化のためには、ｐ−ＭＩＳＦＥＴ用電極及びｎ−ＭＩＳＦＥＴ用電極のそれぞれが、シリコン（Ｓｉ）のバンドエッジに近い仕事関数（ＷＦ：Work Function）値を有することが必要となる。
【０００８】
ｐ−ＭＩＳＦＥＴ用電極においては、シリコンの価電子帯の上部（トップエッジ）の仕事関数値（約５．２ｅＶ）に近い高ＷＦが必要となる。一方、ｎ−ＭＩＳＦＥＴ用電極においては、シリコンの伝導帯の底部（ボトムエッジ）の仕事関数値（約４．１ｅＶ）に近い低ＷＦが必要となる。
【０００９】
このような要求に応える理想的な金属材料がないため、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属を用いることが検討されている。これにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとが同一のＶｔ値を持つようにすることができるものの、低Ｖｔ化の要求が進むに従い、このような半導体装置は実用的でなくなってきている。
【００１０】
ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴの各電極に使用できる金属材料の探索が盛んに行われており、近年、いくつかの有力候補が見出されている。ｎ−ＭＩＳＦＥＴ電極用の有力候補としては、炭化タンタル（ＴａＣ）電極又は窒化タンタル（ＴａＮ）等のＴａ系電極とランタン（Ｌａ）等のランタノイド系材料を含むゲート絶縁膜との組み合わせがある。さらに、ランタノイド系材料をゲート絶縁膜のキャップ膜として用いる方法もある。また、ｐ−ＭＩＳＦＥＴ電極の有力候補としては、白金（Ｐｔ）又はイリジウム（Ｉｒ）等の貴金属又は酸化モリブデン（ＭｏＯ）等がある。しかしながら、ゲート材料がｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとで異なるため、ゲート加工が難しいという課題がある。また、ｎ−ＭＩＳＦＥＴ領域に堆積されたｐ−ＭＩＳＦＥＴ用金属の除去と、ｐ−ＭＩＳＦＥＴ領域に堆積されたｎ−ＭＩＳＦＥＴ用金属の除去とを行うために２回のリソグラフィ工程を設ける必要がある。このため、マスクの合わせずれの増大が発生して、チップサイズを縮小できないという課題もある。
【００１１】
さらに、最近では、プロセス簡略化の方向として、ｐ−ＭＩＳＦＥＴのゲート電極とｎ−ＭＩＳＦＥＴのゲート電極とを同一の金属材料により形成することが試みられている。すなわち、ｐ−ＭＩＳＦＥＴ又はｎ−ＭＩＳＦＥＴにおいて、ゲート絶縁膜とゲート電極との間に厚さが１ｎｍ程度の仕事関数変更用金属不純物膜（キャップ膜）を設けることにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとのそれぞれに要求される最適な実効仕事関数（ｅＷＦ）を得ることができる。また、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴのそれぞれにおいて、互いに異なるキャップ膜を用いることも検討されている。（例えば、特許文献１及び非特許文献１を参照。）。この構造の場合、ｐ−ＭＩＳＦＥＴのゲート電極とｎ−ＭＩＳＦＥＴのゲート電極とは同一の材料からなるため、ゲートエッチング等の加工は大幅に簡略化される。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第７４２５４９７号明細書
【非特許文献】
【００１３】
【非特許文献１】N.Mise et al., IEDM 2007, pp.527-530
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記従来の仕事関数変更用金属不純物膜を用いた半導体装置には、以下のような問題がある。
【００１５】
仕事関数変更用金属不純物膜に含まれる金属原子を熱拡散等によって絶縁膜中に拡散させる場合に、仕事関数変更用金属不純物膜は閾値電圧を変動させる効果が非常に高い。このため、仕事関数変更用金属不純物膜には、０．１ｎｍ〜０．２ｎｍ程度の非常に薄い膜が必要となる。これらの薄い膜を均一に形成することは困難である。従って、あらかじめ仕事関数変更用金属不純物膜を厚く形成し、熱拡散により絶縁膜中に拡散させ、さらにその後、仕事関数変更用金属不純物膜、すなわち余剰の金属原子を除去することが望ましい。しかしながら、余剰の金属原子を除去する際に、金属原子が拡散した絶縁膜がダメージを受けるという問題が生じる。
【００１６】
さらには、ｐ−ＭＩＳＦＥＴ又はｎ−ＭＩＳＦＥＴの一方だけにキャップ膜を形成したり、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴのそれぞれに組成が異なるキャップ膜を形成したりすることは、プロセス上極めて困難である。
【００１７】
例えば、ｎ−ＭＩＳＦＥＴにのみキャップ膜を形成する場合は、まず、厚さが１ｎｍ程度のキャップ膜を全面に形成した後、ｐ−ＭＩＳＦＥＴ側のキャップ膜だけを除去する必要がある。薄いキャップ膜に対して選択的な除去を精度良く行うことは困難である。キャップ膜の膜厚がｅＷＦに与える影響は非常に大きいため、キャップ膜の膜減り又は膜残りが生じるとｅＷＦが大きくばらつき、ひいては閾値電圧が大きく変化してしまう。また、これらの工程において、キャップ膜及びゲート絶縁膜にダメージが生じてしまうという問題もある。
【００１８】
本発明は、前記の問題を解決し、工数を大幅に増加することなく、仕事関数変更用金属不純物膜の効果を有する半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１９】
前記の目的を達成するため、本発明は、半導体装置を、ゲート絶縁膜を構成する絶縁膜と仕事関数変更用金属不純物膜との間に炭素を含む膜を設けて絶縁膜の上部に炭素を拡散させるか又は絶縁膜の上部に炭素を直接に拡散させる構成とする。
【００２０】
具体的に、本発明に係る半導体装置は、半導体基板と、半導体基板の上部に形成された活性領域と、活性領域の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備え、ゲート絶縁膜は、二酸化シリコンよりも大きい誘電率を有する第１の誘電体膜と、第１の誘電体膜の上に形成され、炭素を含む第２の誘電体膜とを有し、第１の誘電体膜及び第２の誘電体膜は、第１の金属としてランタン又はマグネシウムを含み、ゲート電極は第２の金属を含む。
【００２１】
本発明の半導体装置によると、第１の誘電体膜の上に炭素を含む第２の誘電体膜を設けているため、第２の誘電体膜の上に形成された第１の金属を含む第３の誘電体膜を加熱して第１の金属を熱拡散により第１の誘電体膜中に拡散させた後に、該第３の誘電体膜を除去しても、第１の誘電体膜及び第２の誘電体膜にダメージを与えることがない。従って、工数を大幅に増加させることなく、仕事関数変更用金属不純物膜である第３の誘電体膜の第１の金属の効果により、最適な実効仕事関数を有する半導体装置を形成することができる。
【００２２】
本発明の半導体装置において、ゲート絶縁膜は、活性領域と第１の誘電体膜との間に形成され、シリコン酸化膜及びシリコン窒化膜の少なくとも一方を含む下地膜を有していてもよい。
【００２３】
本発明の半導体装置において、第１の誘電体膜は、ハフニウム、酸化ハフニウム若しくはハフニウムシリケート、又はこれらの混合物を含んでいてもよい。
【００２４】
本発明の半導体装置において、第１の誘電体膜は、ジルコニウムを含んでいてもよい。
【００２５】
本発明の半導体装置において、第２の誘電体膜の膜厚は、２ｎｍ以下であってもよい。
【００２６】
本発明に係る第１の半導体装置の製造方法は、活性領域を有する半導体基板の上に、誘電率が二酸化シリコンよりも大きい第１の誘電体膜を形成する工程（ａ）と、第１の誘電体膜の上に、炭素を含む第２の誘電体膜を形成する工程（ｂ）と、第２の誘電体膜の上に、第１の金属を含む第３の誘電体膜を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板を加熱することにより、第３の誘電体膜から第１の金属を第２の誘電体膜を通して第１の誘電体膜に拡散する工程（ｄ）と、工程（ｄ）よりも後に、第３の誘電体膜を除去する工程（ｅ）と、工程（ｅ）よりも後に、第２の誘電体膜の上に、第２の金属を含むゲート電極を形成する工程（ｆ）とを備えている。
【００２７】
第１の半導体装置の製造方法によると、第１の誘電体膜の上に、炭素を含む第２の誘電体膜を形成し、続いて、第２の誘電体膜の上に、第１の金属を含む第３の誘電体膜を形成する。このため、第３の誘電体膜に含まれる第１の金属を熱拡散により第２の誘電体膜を通して第１の誘電体膜に拡散させた後に、第３の誘電体膜を除去しても、第１の誘電体膜及び第２の誘電体膜にダメージを与えることがない。従って、工数を大幅に増加することなく、仕事関数変更用金属不純物膜である第３の誘電体膜の第１の金属の効果により、最適な実効仕事関数を有する半導体装置を形成することができる。
【００２８】
第１の半導体装置の製造方法は、工程（ｂ）において、第２の誘電体膜を濃度が２％以下の酸素雰囲気中で堆積してもよい。
【００２９】
第１の半導体装置の製造方法は、工程（ｂ）において、第２の誘電体膜を、分子中に炭素を含み且つ酸素を含まない材料によって形成してもよい。
【００３０】
第１の半導体装置の製造方法は、工程（ｂ）において、第２の誘電体膜を、第１の誘電体膜の上に有機溶材を常温下で塗布することによって形成してもよい。
【００３１】
第１の半導体装置の製造方法は、工程（ｂ）において、第２の誘電体膜を、第１の誘電体膜の上面を分子中に炭素を含む有機溶媒で処理することにより形成してもよい。
【００３２】
第１の半導体装置の製造方法において、工程（ｂ）は、炭素の単体を含む材料又は分子中に炭素を含む材料からなる炭素含有膜を形成する第１工程と、炭素含有膜をウェットエッチングによって所定の厚さにまで薄膜化することにより、炭素含有膜から第２の誘電体膜を形成する第２工程とを含んでいてもよい。
【００３３】
本発明に係る第２の半導体装置の製造方法は、活性領域を有する半導体基板の上に、誘電率が二酸化シリコンよりも大きい第１の誘電体膜を形成する工程（ａ）と、第１の誘電体膜に、炭素、又は炭素を含む分子をイオン注入することにより、第１の誘電体膜の上部に炭素含有層を形成する工程（ｂ）と、工程（ｂ）よりも後に、炭素含有層の上に、第１の金属を含む第３の誘電体膜を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板を加熱することにより、第３の誘電体膜から第１の金属を炭素含有層を通して第１の誘電体膜に拡散する工程（ｄ）と、工程（ｄ）よりも後に、第３の誘電体膜を除去する工程（ｅ）と、工程（ｅ）よりも後に、炭素含有層の上に、第２の金属を含むゲート電極を形成する工程（ｆ）とを備えている。
【００３４】
第２の半導体装置の製造方法によると、半導体基板の上に形成された第１の誘電体膜に、炭素、又は炭素を含む分子をイオン注入して炭素含有層を形成し、続いて、炭素含有層の上に、第１の金属を含む第３の誘電体膜を形成する。このため、第３の誘電体膜に含まれる第１の金属を熱拡散により炭素含有層を通して第１の誘電体膜に拡散させた後に、第３の誘電体膜を除去しても、第１の誘電体膜にダメージを与えることがない。従って、工数を大幅に増加することなく、仕事関数変更用金属不純物膜である第３の誘電体膜の第１の金属の効果により、最適な実効仕事関数を有する半導体装置を形成することができる。
【００３５】
第２の半導体装置の製造方法は、工程（ｂ）において、炭素の濃度を１×１０１３ａｔｏｍ／ｃｍ３以上且つ１×１０１７ａｔｏｍ／ｃｍ３以下に設定してもよい。
【発明の効果】
【００３６】
本発明に係る半導体装置及びその製造方法によると、工数を大幅に増加せず且つ高誘電体からなるゲート絶縁膜にダメージを与えることがない、仕事関数変更用金属不純物膜の効果を有する半導体装置を実現できる。
【図面の簡単な説明】
【００３７】
【図１】図１は本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】図２（ａ）〜図２（ｆ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図３】図３は本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図４】図４（ａ）〜図４（ｆ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【発明を実施するための形態】
【００３８】
（第１の実施形態）
本発明の第１の実施形態について図１を参照しながら説明する。
【００３９】
図１は第１の実施形態に係る半導体装置であって、ｎ−ＭＩＳＦＥＴの断面構成を示している。通常、相補型ＭＩＳ（ＣＭＩＳ）トランジスタは、ｎ−ＭＩＳＦＥＴとｐ−ＭＩＳＦＥＴとが素子分離領域によって互いに分離されて形成されるが、本願明細書においては、ｎ−ＭＩＳＦＥＴのみを示す。
【００４０】
図１に示すように、本実施形態に係るｎ−ＭＩＳＦＥＴは、シリコン（Ｓｉ）からなる半導体基板１０１のｐ型活性領域１１０に形成されている。半導体基板１０１の主面上には、膜厚が１ｎｍの酸化シリコン（ＳｉＯ２）からなる下地膜１０２と、例えば膜厚が２．５ｎｍの酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）からなる高誘電体膜１０３、膜厚が２ｎｍ以下の炭素（Ｃ）を含む炭素含有膜１０４とから構成されるゲート絶縁膜１５０が形成されている。なお、下地膜１０２は必ずしも設ける必要はないが、Ｓｉからなる半導体基板１０１の主面上に高誘電体膜１０３を直接に設けるよりも、高誘電体膜１０３を安定して形成できるため好ましい。また、高誘電体膜１０３は、ＨｆＳｉＯＮに限られず、ハフニウム（Ｈｆ）、酸化ハフニウム（ＨｆＯ）若しくはハフニウムシリケート（ＨｆＳｉＯ）又はこれらの混合物を用いることができる。また、高誘電体膜１０３は、ジルコニウム（Ｚｒ）を含んでいてもよい。
【００４１】
ゲート絶縁膜１５０の上には、例えば厚さが１０ｎｍの窒化チタン（ＴｉＮ）からなるゲート電極１０６が形成されている。なお、ゲート電極１０６をメタルゲートに代えて、金属挿入ポリシリコンゲート（ＭＩＰＳ：Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ-Ｓｉ）構造とする場合には、ゲート電極１０６の上に、厚さが６０ｎｍ程度のポリシリコン膜を形成すればよい。
【００４２】
半導体基板１０１におけるゲート電極１０６の両側方の領域には、ｎ型のドーパントである、例えば砒素（Ａｓ）又は燐（Ｐ）が注入されてなるソースドレイン領域が形成されている。なお、図示はしていないが、ゲート電極１０６及びゲート絶縁膜１５０の側面上には、公知のサイドウォール絶縁膜が形成されていてもよい。
【００４３】
第１の実施形態においては、後述する製造方法において、炭素含有膜１０４の上に形成される酸化ランタンからなるキャップ膜１０５からのＬａ原子、ここではＬａＯが炭素含有膜１０４及び高誘電体膜１０３に熱拡散しており、その結果、炭素含有膜１０４及び高誘電体膜１０３はＬａＯを含んでいる。
【００４４】
これにより、ｎ−ＭＩＳＦＥＴに要求される最適な実効仕事関数（ｅＷＦ）を有するゲート電極１０６を工程数を増やすことなく得ることができる。
【００４５】
以下、前記のように構成された第１の実施形態に係る半導体装置の製造方法について図２（ａ）〜（ｆ）を参照しながら説明する。
【００４６】
まず、図２（ａ）に示すように、Ｓｉからなる半導体基板１０１に対して、酸素ガスを用いた急速熱酸化（ＲＴＯ：Rapid Thermal Oxidation）処理を施すことにより、半導体基板１０１の主面上に、膜厚が１ｎｍ程度のＳｉＯ２からなる下地膜１０２を形成する。なお、ＲＴＯに代えて、加熱炉を用いた熱処理を用いてもよく、酸素ガス以外の他のガス種を用いてもよい。さらには、下地膜１０２は、熱酸化膜に代えてケミカルオキサイド膜等としてもよく、シリコン酸窒化（ＳｉＯＮ）膜等としてもよい。
【００４７】
続いて、有機金属気相堆積（ＭＯＣＶＤ：Ｍetal Organic Chemical Vapor Deposition）法、又は原子層堆積（ＡＬＤ：Atomic Layer Deposition）法等により、下地膜１０２の上に、膜厚が２．５ｎｍ程度のＨｆＳｉＯＮからなる高誘電体膜１０３を形成する。
【００４８】
次に、図２（ｂ）に示すように、スピナを用いた塗布法により、高誘電体膜１０３の上に、炭素（Ｃ）の単体を含む材料、又は分子中に炭素（Ｃ）を含む材料からなる炭素含有膜１０４を、その表面の炭素濃度が１ａｔｏｍｉｃ％程度となるように形成する。例えば、ここでは、分子中に炭素を含む有機溶剤を、常温で高誘電体膜１０３の上に塗布する。有機溶剤は常温処理が可能であればよく、例えば水酸基（ＯＨ基）を含まない、すなわち分子中に酸素（Ｏ）を含まなければ、高誘電体膜１０３を酸化させることがないため、より好ましい。また、炭素含有膜１０４を成膜する際には、成膜雰囲気中の酸素濃度を２％以下とすることが好ましい。
【００４９】
なお、表面の炭素濃度が高いと、後工程の仕事関数変更用金属であるランタン（Ｌａ）等の拡散が阻害されやすくなる。このため、炭素含有膜１０４の炭素濃度は、０．１ａｔｏｍｉｃ％以上且つ５ａｔｏｍｉｃ％以下程度であることが望ましい。炭素濃度を調整するには、炭素を含む有機溶剤をスピナで比較的に厚く塗布した後、塗布された有機溶剤を溶解する薬液で洗浄し、且つその洗浄時間を調整する等の方法によって可能である。例えば、半導体製造のリソグラフィ工程で使用されるレジスト剤を塗布し、露光を行なった後に現像液の処理時間を調整することにより、炭素含有膜１０４の炭素濃度を調整することができる。
【００５０】
一例として、シンナ（Thinner）又はＴＭＡＨ（Tetra Methyl Ammonium Hydroxide）等の有機溶媒を高誘電体膜１０３の上面に塗布することにより、該高誘電体膜１０３の表面のダングリングボンドを、酸素（Ｏ）及び水酸（ＯＨ）基以外の水素等の元素又は置換基で置換することにより、高誘電体膜１０３の上面の炭素濃度を調整してもよい。
【００５１】
次に、図２（ｃ）に示すように、例えば物理的気相堆積（ＰＶＤ：Physical Vapor Deposition）法により、炭素含有膜１０４の上に、膜厚が１ｎｍ程度のＬａＯからなるキャップ膜１０５を形成する。なお、キャップ膜１０５は、ランタン（Ｌａ）及びマグネシウム（Ｍｇ）及びその酸化物に限られず、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）及びルテチウム（Ｌｕ）からなるランタノイド系元素のうちの少なくとも１つを含む元素、又はその酸化物を用いてもよい。また、ＰＶＤ法に代えて、ＣＶＤ（Chemical Vapor Deposition）法又はＭＯＣＶＤ法等の他の堆積法を用いてもよい。
【００５２】
次に、図２（ｄ）に示すように、キャップ膜１０５が形成された半導体基板１０１に対して、８００℃の温度で１０分間の熱処理を行う。これにより、キャップ膜１０５からＬａＯが熱拡散して、炭素含有膜１０４及び高誘電体膜１０３はＬａＯを含むようになる。
【００５３】
次に、図２（ｅ）に示すように、炭素含有膜１０４の上に残存するキャップ膜１０５を除去する。該キャップ膜１０５にＬａＯ膜を用いた場合には、希塩酸（ｄＨＣｌ）を用いて除去する。希塩酸に代えて、過酸化水素水（Ｈ２Ｏ２）、硫酸−過酸化水素水（ＳＰＭ）又はアンモニア−過酸化水素水（ＡＰＭ）等を用いることができる。
【００５４】
ところで、第１の実施形態に係る製造方法のように、高誘電体膜１０３の上に炭素含有膜１０４を設けない場合には、キャップ膜１０５を除去する際の薬液処理によって、高誘電体膜１０３は、０．０５ｎｍから０．２ｎｍ程度の膜減りが見られていたが、炭素含有膜１０４を設けることにより、高誘電体膜１０３の膜減りはほとんど見られなくなる。
【００５５】
次に、図２（ｆ）に示すように、例えばＰＶＤ法により、炭素含有膜１０４の上に、ゲート電極形成用の膜厚が１０ｎｍのＴｉＮ膜を堆積する。なお、ゲート電極形成用材料はＴｉＮに限られず、金（Ａｕ）、白金（Ｐｔ）、銀（Ａｇ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）及びオスミウム（Ｏｓ）等の貴金属、並びにチタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）及びモリブデン（Ｍｏ）のうちから選ばれた少なくとも１つの金属を含んでいてもよい。
【００５６】
また、前述したように、ゲート電極１０６をＭＩＰＳ構造とするのであれば、該ゲート電極１０６の上に、厚さが６０ｎｍのポリシリコンを堆積すればよい（図示せず）。
【００５７】
その後は、公知の技術により、メタルゲートのパターニング、サイドウォール絶縁膜の形成及びイオン注入によるソースドレイン領域１１１の形成等を行って、図１に示すｎ−ＭＩＳＦＥＴを形成することができる。
【００５８】
このように、本実施形態の第１の製造方法によると、仕事関数変更用金属不純物膜であるキャップ膜１０５を除去する際に、該キャップ膜１０５と高誘電体膜１０３との間に炭素含有膜１０４を設けているため、図２（ｅ）に示す、余剰のキャップ膜１０５を除去する際に、高誘電体膜１０３に膜減り等のダメージを与えることがなくなる。
【００５９】
（第２の実施形態）
以下、本発明の第２の実施形態について図３を参照しながら説明する。図３において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６０】
図３に示すように、第２の実施形態に係るｎ−ＭＩＳＦＥＴは、高誘電体膜１０３の上部、すなわち、ゲート電極１０６との界面に、炭素（Ｃ）を含む炭素含有層１０３ａが形成されていることを特徴とする。ここでも、炭素含有層１０３ａの厚さは２ｎｍ以下が好ましい。
【００６１】
なお、図示はしていないが、ゲート電極１０６及びゲート絶縁膜１５０の側面上には、公知のサイドウォール絶縁膜が形成されていてもよい。
【００６２】
第２の実施形態においては、後述するように、余剰のランタン（Ｌａ）を含むキャップ膜１０５が除去されて、ゲート絶縁膜１５０を下地膜１０２、高誘電体膜１０３及びその上部の炭素含有層１０３ａにより構成している。従って、キャップ膜１０５からのＬａ原子、ここではＬａＯが炭素含有層１０３ａ及び高誘電体膜１０３に熱拡散しており、その結果、炭素含有層１０３ａ及び高誘電体膜１０３はＬａＯを含んでいる。
【００６３】
これにより、第１の実施形態と同様に、キャップ膜１０５から拡散するＬａを高誘電体膜１０３に透過させると共に、高誘電体膜１０３の上面を保護することができる。その結果、ｎ−ＭＩＳＦＥＴに要求される最適な実効仕事関数（ｅＷＦ）を有するゲート電極１０６を工程数を増やすことなく得ることができる。
【００６４】
以下、第２の実施形態に係る半導体装置の第２の製造方法について図４（ａ）〜（ｆ）を参照しながら説明する。
【００６５】
まず、図４（ａ）に示すように、Ｓｉからなる半導体基板１０１に対して、酸素ガスを用いた急速熱酸化（ＲＴＯ）処理を施すことにより、半導体基板１０１の主面上に、膜厚が１ｎｍ程度のＳｉＯ２からなる下地膜１０２を形成する。なお、ＲＴＯに代えて、加熱炉を用いた熱処理を用いてもよく、酸素ガス以外の他のガス種を用いてもよい。さらには、下地膜１０２は、熱酸化膜に代えてケミカルオキサイド膜等としてもよく、ＳｉＯＮ膜等としてもよい。
【００６６】
続いて、ＭＯＣＶＤ法又はＡＬＤ法等により、下地膜１０２の上に、膜厚が２．５ｎｍ程度のＨｆＳｉＯＮからなる高誘電体膜１０３を形成する。
【００６７】
次に、図４（ｂ）に示すように、イオン注入装置を用いて、高誘電体膜１０３に炭素（Ｃ）イオンを注入することにより、高誘電体膜１０３の上部に、炭素含有層１０３ａを形成する。ここで、Ｃイオンの注入条件は、例えば、加速エネルギーを２ｋｅＶとし、ドーズ量を１×１０１４ａｔｏｍ／ｃｍ２としている。また、イオン注入は、高誘電体膜１０３及び下地膜１０２にダメージを与えるため、極力低エネルギーで行なうことはいうまでもない。なお、炭素の注入は、イオン注入法に代えて、炭素プラズマを用いたドーピング法を用いることもできる。ここで、注入された炭素の濃度は、１×１０１３ａｔｏｍ／ｃｍ３以上且つ１×１０１７ａｔｏｍ／ｃｍ３以下程度が好ましい。
【００６８】
次に、図４（ｃ）に示すように、例えばＰＶＤ法により、炭素含有層１０３ａの上に、膜厚が１ｎｍ程度のＬａＯからなるキャップ膜１０５を形成する。なお、キャップ膜１０５は、ランタン（Ｌａ）及びマグネシウム（Ｍｇ）及びその酸化物に限られず、上述したランタノイド系元素のうちの少なくとも１つを含む元素、又はその酸化物を用いてもよい。また、ＰＶＤ法に代えて、ＣＶＤ法又はＭＯＣＶＤ法等の他の堆積法を用いることもできる。
【００６９】
次に、図４（ｄ）に示すように、キャップ膜１０５が形成された半導体基板１０１に対して、８００℃の温度で１０分間の熱処理を行う。これにより、キャップ膜１０５からＬａＯが熱拡散して、炭素含有層１０３ａ及び高誘電体膜１０３はＬａＯを含むようになる。
【００７０】
次に、図４（ｅ）に示すように、炭素含有層１０３ａの上に残存するキャップ膜１０５を除去する。該キャップ膜１０５にＬａＯ膜を用いた場合には、希塩酸（ｄＨＣｌ）を用いて除去する。希塩酸に代えて、過酸化水素水（Ｈ２Ｏ２）、硫酸−過酸化水素水（ＳＰＭ）又はアンモニア−過酸化水素水（ＡＰＭ）等を用いることができる。
【００７１】
ところで、第２の実施形態に係る製造方法のように、高誘電体膜１０３の上に炭素含有層１０３ａを形成しない場合には、キャップ膜１０５を除去する際の薬液処理によって、高誘電体膜１０３は、０．０５ｎｍから０．２ｎｍ程度の膜減りが見られていたが、炭素含有層１０３ａを形成することにより、高誘電体膜１０３の膜減りはほとんど見られなくなる。
【００７２】
次に、図４（ｆ）に示すように、例えばＰＶＤ法により、炭素含有層１０３ａの上に、ゲート電極形成用の膜厚が１０ｎｍのＴｉＮ膜を堆積する。なお、ゲート電極形成用材料はＴｉＮに限られず、Ａｕ、Ｐｔ、Ａｇ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ及びＯｓ等の貴金属、並びにＴｉ、Ｗ、Ｔａ、Ｌａ、Ａｌ及びＭｏのうちから選ばれた少なくとも１つの金属を含んでいてもよい。
【００７３】
また、ゲート電極１０６をＭＩＰＳ構造とするのであれば、該ゲート電極１０６の上に、厚さが６０ｎｍのポリシリコンを堆積すればよい（図示せず）。
【００７４】
その後は、公知の技術により、メタルゲートのパターニング、サイドウォール絶縁膜の形成及びイオン注入によるソースドレイン領域１１１の形成等を行って、図３に示すｎ−ＭＩＳＦＥＴを形成することができる。
【００７５】
このように、第２の実施形態の製造方法によると、仕事関数変更用金属不純物膜であるキャップ膜１０５を除去する際に、該キャップ膜１０５の下側に位置する高誘電体膜１０３の上部に炭素含有層１０３ａを形成しているため、図４（ｅ）に示す、余剰のキャップ膜１０５を除去する際に、高誘電体膜１０３に膜減り等のダメージを与えることがなくなる。
【００７６】
なお、第１及び第２の実施形態においては、いずれもｎ−ＭＩＳＦＥＴの場合を説明したが、ｐ−ＭＩＳＦＥＴの場合には、仕事関数変更用金属不純物膜であるキャップ膜として、例えばアルミニウム（Ａｌ）を含む誘電体膜、すなわち酸化アルミニウム（Ａｌ２Ｏ３）を用いると、ｐ−ＭＩＳＦＥＴに要求される最適な実効仕事関数（ｅＷＦ）を有するゲート電極を得ることができる。このように、ｐ−ＭＩＳＦＥＴの場合においても、炭素含有膜１０４及び炭素含有層１０３ａは、メタルゲートと高誘電体からなるゲート絶縁膜を有するＭＩＳＦＥＴに有効である。
【産業上の利用可能性】
【００７７】
本発明に係る半導体装置及びその製造方法によると、工数を大幅に増加することなく、仕事関数変更用金属不純物膜の効果を有する半導体装置を実現でき、特にメタルゲート電極を有する半導体装置及びその製造方法等に有用である。
【符号の説明】
【００７８】
１０１ 半導体基板
１０２ 下地膜
１０３ 高誘電体膜（第１の誘電体膜）
１０３ａ 炭素含有層
１０４ 炭素含有膜（第２の誘電体膜）
１０５ キャップ膜（仕事関数変更用金属不純物膜／第３の誘電体膜）
１０６ ゲート電極（メタルゲート）
１１０ ｐ型活性領域
１１１ ソースドレイン領域
１５０ ゲート絶縁膜
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特にメタルゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に対して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現する方法として、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート容量を大きくして、該ＭＩＳＦＥＴの駆動電流を増大させる方法が知られている。
【０００３】
ゲート容量を大きくするには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極との間）の距離を短くする必要がある。現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、シリコン酸窒化（ＳｉＯＮ）膜を用いた場合、約２ｎｍ程度にまで薄膜化されている。
【０００４】
一方、ゲート絶縁膜の薄膜化に伴い、ゲートリークの増大が課題となってきている。このゲートリークの増大を防ぐために、従来から使用されてきたシリコン酸化物（ＳｉＯ２）系材料の代わりに、ハフニウム（Ｈｆ）を含む金属酸化物等の誘電率が高い材料（以下、高誘電体膜と呼ぶ。）をゲート絶縁膜として使用することも検討されている。
【０００５】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極の空乏化によりゲート容量が低下することも問題となっている。ゲート容量の低下量は、例えばシリコン酸化物（ＳｉＯ２）からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート絶縁膜の薄膜化は、必然的にゲートリークの増大を伴うが、ゲート電極の空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ＳｉＯ２の場合には、膜厚を０．１ｎｍだけ薄くすると、薄膜化する前と比べて１０倍以上にリーク電流が増大してしまうため、ゲート電極の空乏化を抑制する効果は極めて大きい。
【０００６】
そこで、ゲート電極の空乏化を回避するため、ゲート電極材料を多結晶シリコンから空乏化が生じない金属に置き換える検討が行われている。しかしながら、多結晶シリコンは、不純物の注入により不純物準位を形成して、ｐ−ＭＩＳＦＥＴ用電極とｎ−ＭＩＳＦＥＴ用電極とを作り分けることができる。これに対し、金属電極の場合は、このようなｐ−ＭＩＳＦＥＴ用電極とｎ−ＭＩＳＦＥＴ用電極とを作り分けることはできない。
【０００７】
現在の半導体装置は、より高速な動作が要求されるため、低閾値電圧（Ｖｔ）化が不可欠である。低Ｖｔ化のためには、ｐ−ＭＩＳＦＥＴ用電極及びｎ−ＭＩＳＦＥＴ用電極のそれぞれが、シリコン（Ｓｉ）のバンドエッジに近い仕事関数（ＷＦ：Work Function）値を有することが必要となる。
【０００８】
ｐ−ＭＩＳＦＥＴ用電極においては、シリコンの価電子帯の上部（トップエッジ）の仕事関数値（約５．２ｅＶ）に近い高ＷＦが必要となる。一方、ｎ−ＭＩＳＦＥＴ用電極においては、シリコンの伝導帯の底部（ボトムエッジ）の仕事関数値（約４．１ｅＶ）に近い低ＷＦが必要となる。
【０００９】
このような要求に応える理想的な金属材料がないため、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属を用いることが検討されている。これにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとが同一のＶｔ値を持つようにすることができるものの、低Ｖｔ化の要求が進むに従い、このような半導体装置は実用的でなくなってきている。
【００１０】
ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴの各電極に使用できる金属材料の探索が盛んに行われており、近年、いくつかの有力候補が見出されている。ｎ−ＭＩＳＦＥＴ電極用の有力候補としては、炭化タンタル（ＴａＣ）電極又は窒化タンタル（ＴａＮ）等のＴａ系電極とランタン（Ｌａ）等のランタノイド系材料を含むゲート絶縁膜との組み合わせがある。さらに、ランタノイド系材料をゲート絶縁膜のキャップ膜として用いる方法もある。また、ｐ−ＭＩＳＦＥＴ電極の有力候補としては、白金（Ｐｔ）又はイリジウム（Ｉｒ）等の貴金属又は酸化モリブデン（ＭｏＯ）等がある。しかしながら、ゲート材料がｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとで異なるため、ゲート加工が難しいという課題がある。また、ｎ−ＭＩＳＦＥＴ領域に堆積されたｐ−ＭＩＳＦＥＴ用金属の除去と、ｐ−ＭＩＳＦＥＴ領域に堆積されたｎ−ＭＩＳＦＥＴ用金属の除去とを行うために２回のリソグラフィ工程を設ける必要がある。このため、マスクの合わせずれの増大が発生して、チップサイズを縮小できないという課題もある。
【００１１】
さらに、最近では、プロセス簡略化の方向として、ｐ−ＭＩＳＦＥＴのゲート電極とｎ−ＭＩＳＦＥＴのゲート電極とを同一の金属材料により形成することが試みられている。すなわち、ｐ−ＭＩＳＦＥＴ又はｎ−ＭＩＳＦＥＴにおいて、ゲート絶縁膜とゲート電極との間に厚さが１ｎｍ程度の仕事関数変更用金属不純物膜（キャップ膜）を設けることにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとのそれぞれに要求される最適な実効仕事関数（ｅＷＦ）を得ることができる。また、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴのそれぞれにおいて、互いに異なるキャップ膜を用いることも検討されている。（例えば、特許文献１及び非特許文献１を参照。）。この構造の場合、ｐ−ＭＩＳＦＥＴのゲート電極とｎ−ＭＩＳＦＥＴのゲート電極とは同一の材料からなるため、ゲートエッチング等の加工は大幅に簡略化される。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第７４２５４９７号明細書
【非特許文献】
【００１３】
【非特許文献１】N.Mise et al., IEDM 2007, pp.527-530
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記従来の仕事関数変更用金属不純物膜を用いた半導体装置には、以下のような問題がある。
【００１５】
仕事関数変更用金属不純物膜に含まれる金属原子を熱拡散等によって絶縁膜中に拡散させる場合に、仕事関数変更用金属不純物膜は閾値電圧を変動させる効果が非常に高い。このため、仕事関数変更用金属不純物膜には、０．１ｎｍ〜０．２ｎｍ程度の非常に薄い膜が必要となる。これらの薄い膜を均一に形成することは困難である。従って、あらかじめ仕事関数変更用金属不純物膜を厚く形成し、熱拡散により絶縁膜中に拡散させ、さらにその後、仕事関数変更用金属不純物膜、すなわち余剰の金属原子を除去することが望ましい。しかしながら、余剰の金属原子を除去する際に、金属原子が拡散した絶縁膜がダメージを受けるという問題が生じる。
【００１６】
さらには、ｐ−ＭＩＳＦＥＴ又はｎ−ＭＩＳＦＥＴの一方だけにキャップ膜を形成したり、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴのそれぞれに組成が異なるキャップ膜を形成したりすることは、プロセス上極めて困難である。
【００１７】
例えば、ｎ−ＭＩＳＦＥＴにのみキャップ膜を形成する場合は、まず、厚さが１ｎｍ程度のキャップ膜を全面に形成した後、ｐ−ＭＩＳＦＥＴ側のキャップ膜だけを除去する必要がある。薄いキャップ膜に対して選択的な除去を精度良く行うことは困難である。キャップ膜の膜厚がｅＷＦに与える影響は非常に大きいため、キャップ膜の膜減り又は膜残りが生じるとｅＷＦが大きくばらつき、ひいては閾値電圧が大きく変化してしまう。また、これらの工程において、キャップ膜及びゲート絶縁膜にダメージが生じてしまうという問題もある。
【００１８】
本発明は、前記の問題を解決し、工数を大幅に増加することなく、仕事関数変更用金属不純物膜の効果を有する半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１９】
前記の目的を達成するため、本発明は、半導体装置を、ゲート絶縁膜を構成する絶縁膜と仕事関数変更用金属不純物膜との間に炭素を含む膜を設けて絶縁膜の上部に炭素を拡散させるか又は絶縁膜の上部に炭素を直接に拡散させる構成とする。
【００２０】
具体的に、本発明に係る半導体装置は、半導体基板と、半導体基板の上部に形成された活性領域と、活性領域の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備え、ゲート絶縁膜は、二酸化シリコンよりも大きい誘電率を有する第１の誘電体膜と、第１の誘電体膜の上に形成され、炭素を含む第２の誘電体膜とを有し、第１の誘電体膜及び第２の誘電体膜は、第１の金属としてランタン又はマグネシウムを含み、ゲート電極は第２の金属を含む。
【００２１】
本発明の半導体装置によると、第１の誘電体膜の上に炭素を含む第２の誘電体膜を設けているため、第２の誘電体膜の上に形成された第１の金属を含む第３の誘電体膜を加熱して第１の金属を熱拡散により第１の誘電体膜中に拡散させた後に、該第３の誘電体膜を除去しても、第１の誘電体膜及び第２の誘電体膜にダメージを与えることがない。従って、工数を大幅に増加させることなく、仕事関数変更用金属不純物膜である第３の誘電体膜の第１の金属の効果により、最適な実効仕事関数を有する半導体装置を形成することができる。
【００２２】
本発明の半導体装置において、ゲート絶縁膜は、活性領域と第１の誘電体膜との間に形成され、シリコン酸化膜及びシリコン窒化膜の少なくとも一方を含む下地膜を有していてもよい。
【００２３】
本発明の半導体装置において、第１の誘電体膜は、ハフニウム、酸化ハフニウム若しくはハフニウムシリケート、又はこれらの混合物を含んでいてもよい。
【００２４】
本発明の半導体装置において、第１の誘電体膜は、ジルコニウムを含んでいてもよい。
【００２５】
本発明の半導体装置において、第２の誘電体膜の膜厚は、２ｎｍ以下であってもよい。
【００２６】
本発明に係る第１の半導体装置の製造方法は、活性領域を有する半導体基板の上に、誘電率が二酸化シリコンよりも大きい第１の誘電体膜を形成する工程（ａ）と、第１の誘電体膜の上に、炭素を含む第２の誘電体膜を形成する工程（ｂ）と、第２の誘電体膜の上に、第１の金属を含む第３の誘電体膜を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板を加熱することにより、第３の誘電体膜から第１の金属を第２の誘電体膜を通して第１の誘電体膜に拡散する工程（ｄ）と、工程（ｄ）よりも後に、第３の誘電体膜を除去する工程（ｅ）と、工程（ｅ）よりも後に、第２の誘電体膜の上に、第２の金属を含むゲート電極を形成する工程（ｆ）とを備えている。
【００２７】
第１の半導体装置の製造方法によると、第１の誘電体膜の上に、炭素を含む第２の誘電体膜を形成し、続いて、第２の誘電体膜の上に、第１の金属を含む第３の誘電体膜を形成する。このため、第３の誘電体膜に含まれる第１の金属を熱拡散により第２の誘電体膜を通して第１の誘電体膜に拡散させた後に、第３の誘電体膜を除去しても、第１の誘電体膜及び第２の誘電体膜にダメージを与えることがない。従って、工数を大幅に増加することなく、仕事関数変更用金属不純物膜である第３の誘電体膜の第１の金属の効果により、最適な実効仕事関数を有する半導体装置を形成することができる。
【００２８】
第１の半導体装置の製造方法は、工程（ｂ）において、第２の誘電体膜を濃度が２％以下の酸素雰囲気中で堆積してもよい。
【００２９】
第１の半導体装置の製造方法は、工程（ｂ）において、第２の誘電体膜を、分子中に炭素を含み且つ酸素を含まない材料によって形成してもよい。
【００３０】
第１の半導体装置の製造方法は、工程（ｂ）において、第２の誘電体膜を、第１の誘電体膜の上に有機溶材を常温下で塗布することによって形成してもよい。
【００３１】
第１の半導体装置の製造方法は、工程（ｂ）において、第２の誘電体膜を、第１の誘電体膜の上面を分子中に炭素を含む有機溶媒で処理することにより形成してもよい。
【００３２】
第１の半導体装置の製造方法において、工程（ｂ）は、炭素の単体を含む材料又は分子中に炭素を含む材料からなる炭素含有膜を形成する第１工程と、炭素含有膜をウェットエッチングによって所定の厚さにまで薄膜化することにより、炭素含有膜から第２の誘電体膜を形成する第２工程とを含んでいてもよい。
【００３３】
本発明に係る第２の半導体装置の製造方法は、活性領域を有する半導体基板の上に、誘電率が二酸化シリコンよりも大きい第１の誘電体膜を形成する工程（ａ）と、第１の誘電体膜に、炭素、又は炭素を含む分子をイオン注入することにより、第１の誘電体膜の上部に炭素含有層を形成する工程（ｂ）と、工程（ｂ）よりも後に、炭素含有層の上に、第１の金属を含む第３の誘電体膜を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板を加熱することにより、第３の誘電体膜から第１の金属を炭素含有層を通して第１の誘電体膜に拡散する工程（ｄ）と、工程（ｄ）よりも後に、第３の誘電体膜を除去する工程（ｅ）と、工程（ｅ）よりも後に、炭素含有層の上に、第２の金属を含むゲート電極を形成する工程（ｆ）とを備えている。
【００３４】
第２の半導体装置の製造方法によると、半導体基板の上に形成された第１の誘電体膜に、炭素、又は炭素を含む分子をイオン注入して炭素含有層を形成し、続いて、炭素含有層の上に、第１の金属を含む第３の誘電体膜を形成する。このため、第３の誘電体膜に含まれる第１の金属を熱拡散により炭素含有層を通して第１の誘電体膜に拡散させた後に、第３の誘電体膜を除去しても、第１の誘電体膜にダメージを与えることがない。従って、工数を大幅に増加することなく、仕事関数変更用金属不純物膜である第３の誘電体膜の第１の金属の効果により、最適な実効仕事関数を有する半導体装置を形成することができる。
【００３５】
第２の半導体装置の製造方法は、工程（ｂ）において、炭素の濃度を１×１０１３ａｔｏｍ／ｃｍ３以上且つ１×１０１７ａｔｏｍ／ｃｍ３以下に設定してもよい。
【発明の効果】
【００３６】
本発明に係る半導体装置及びその製造方法によると、工数を大幅に増加せず且つ高誘電体からなるゲート絶縁膜にダメージを与えることがない、仕事関数変更用金属不純物膜の効果を有する半導体装置を実現できる。
【図面の簡単な説明】
【００３７】
【図１】図１は本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】図２（ａ）〜図２（ｆ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図３】図３は本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図４】図４（ａ）〜図４（ｆ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【発明を実施するための形態】
【００３８】
（第１の実施形態）
本発明の第１の実施形態について図１を参照しながら説明する。
【００３９】
図１は第１の実施形態に係る半導体装置であって、ｎ−ＭＩＳＦＥＴの断面構成を示している。通常、相補型ＭＩＳ（ＣＭＩＳ）トランジスタは、ｎ−ＭＩＳＦＥＴとｐ−ＭＩＳＦＥＴとが素子分離領域によって互いに分離されて形成されるが、本願明細書においては、ｎ−ＭＩＳＦＥＴのみを示す。
【００４０】
図１に示すように、本実施形態に係るｎ−ＭＩＳＦＥＴは、シリコン（Ｓｉ）からなる半導体基板１０１のｐ型活性領域１１０に形成されている。半導体基板１０１の主面上には、膜厚が１ｎｍの酸化シリコン（ＳｉＯ２）からなる下地膜１０２と、例えば膜厚が２．５ｎｍの酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）からなる高誘電体膜１０３、膜厚が２ｎｍ以下の炭素（Ｃ）を含む炭素含有膜１０４とから構成されるゲート絶縁膜１５０が形成されている。なお、下地膜１０２は必ずしも設ける必要はないが、Ｓｉからなる半導体基板１０１の主面上に高誘電体膜１０３を直接に設けるよりも、高誘電体膜１０３を安定して形成できるため好ましい。また、高誘電体膜１０３は、ＨｆＳｉＯＮに限られず、ハフニウム（Ｈｆ）、酸化ハフニウム（ＨｆＯ）若しくはハフニウムシリケート（ＨｆＳｉＯ）又はこれらの混合物を用いることができる。また、高誘電体膜１０３は、ジルコニウム（Ｚｒ）を含んでいてもよい。
【００４１】
ゲート絶縁膜１５０の上には、例えば厚さが１０ｎｍの窒化チタン（ＴｉＮ）からなるゲート電極１０６が形成されている。なお、ゲート電極１０６をメタルゲートに代えて、金属挿入ポリシリコンゲート（ＭＩＰＳ：Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ-Ｓｉ）構造とする場合には、ゲート電極１０６の上に、厚さが６０ｎｍ程度のポリシリコン膜を形成すればよい。
【００４２】
半導体基板１０１におけるゲート電極１０６の両側方の領域には、ｎ型のドーパントである、例えば砒素（Ａｓ）又は燐（Ｐ）が注入されてなるソースドレイン領域が形成されている。なお、図示はしていないが、ゲート電極１０６及びゲート絶縁膜１５０の側面上には、公知のサイドウォール絶縁膜が形成されていてもよい。
【００４３】
第１の実施形態においては、後述する製造方法において、炭素含有膜１０４の上に形成される酸化ランタンからなるキャップ膜１０５からのＬａ原子、ここではＬａＯが炭素含有膜１０４及び高誘電体膜１０３に熱拡散しており、その結果、炭素含有膜１０４及び高誘電体膜１０３はＬａＯを含んでいる。
【００４４】
これにより、ｎ−ＭＩＳＦＥＴに要求される最適な実効仕事関数（ｅＷＦ）を有するゲート電極１０６を工程数を増やすことなく得ることができる。
【００４５】
以下、前記のように構成された第１の実施形態に係る半導体装置の製造方法について図２（ａ）〜（ｆ）を参照しながら説明する。
【００４６】
まず、図２（ａ）に示すように、Ｓｉからなる半導体基板１０１に対して、酸素ガスを用いた急速熱酸化（ＲＴＯ：Rapid Thermal Oxidation）処理を施すことにより、半導体基板１０１の主面上に、膜厚が１ｎｍ程度のＳｉＯ２からなる下地膜１０２を形成する。なお、ＲＴＯに代えて、加熱炉を用いた熱処理を用いてもよく、酸素ガス以外の他のガス種を用いてもよい。さらには、下地膜１０２は、熱酸化膜に代えてケミカルオキサイド膜等としてもよく、シリコン酸窒化（ＳｉＯＮ）膜等としてもよい。
【００４７】
続いて、有機金属気相堆積（ＭＯＣＶＤ：Ｍetal Organic Chemical Vapor Deposition）法、又は原子層堆積（ＡＬＤ：Atomic Layer Deposition）法等により、下地膜１０２の上に、膜厚が２．５ｎｍ程度のＨｆＳｉＯＮからなる高誘電体膜１０３を形成する。
【００４８】
次に、図２（ｂ）に示すように、スピナを用いた塗布法により、高誘電体膜１０３の上に、炭素（Ｃ）の単体を含む材料、又は分子中に炭素（Ｃ）を含む材料からなる炭素含有膜１０４を、その表面の炭素濃度が１ａｔｏｍｉｃ％程度となるように形成する。例えば、ここでは、分子中に炭素を含む有機溶剤を、常温で高誘電体膜１０３の上に塗布する。有機溶剤は常温処理が可能であればよく、例えば水酸基（ＯＨ基）を含まない、すなわち分子中に酸素（Ｏ）を含まなければ、高誘電体膜１０３を酸化させることがないため、より好ましい。また、炭素含有膜１０４を成膜する際には、成膜雰囲気中の酸素濃度を２％以下とすることが好ましい。
【００４９】
なお、表面の炭素濃度が高いと、後工程の仕事関数変更用金属であるランタン（Ｌａ）等の拡散が阻害されやすくなる。このため、炭素含有膜１０４の炭素濃度は、０．１ａｔｏｍｉｃ％以上且つ５ａｔｏｍｉｃ％以下程度であることが望ましい。炭素濃度を調整するには、炭素を含む有機溶剤をスピナで比較的に厚く塗布した後、塗布された有機溶剤を溶解する薬液で洗浄し、且つその洗浄時間を調整する等の方法によって可能である。例えば、半導体製造のリソグラフィ工程で使用されるレジスト剤を塗布し、露光を行なった後に現像液の処理時間を調整することにより、炭素含有膜１０４の炭素濃度を調整することができる。
【００５０】
一例として、シンナ（Thinner）又はＴＭＡＨ（Tetra Methyl Ammonium Hydroxide）等の有機溶媒を高誘電体膜１０３の上面に塗布することにより、該高誘電体膜１０３の表面のダングリングボンドを、酸素（Ｏ）及び水酸（ＯＨ）基以外の水素等の元素又は置換基で置換することにより、高誘電体膜１０３の上面の炭素濃度を調整してもよい。
【００５１】
次に、図２（ｃ）に示すように、例えば物理的気相堆積（ＰＶＤ：Physical Vapor Deposition）法により、炭素含有膜１０４の上に、膜厚が１ｎｍ程度のＬａＯからなるキャップ膜１０５を形成する。なお、キャップ膜１０５は、ランタン（Ｌａ）及びマグネシウム（Ｍｇ）及びその酸化物に限られず、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）及びルテチウム（Ｌｕ）からなるランタノイド系元素のうちの少なくとも１つを含む元素、又はその酸化物を用いてもよい。また、ＰＶＤ法に代えて、ＣＶＤ（Chemical Vapor Deposition）法又はＭＯＣＶＤ法等の他の堆積法を用いてもよい。
【００５２】
次に、図２（ｄ）に示すように、キャップ膜１０５が形成された半導体基板１０１に対して、８００℃の温度で１０分間の熱処理を行う。これにより、キャップ膜１０５からＬａＯが熱拡散して、炭素含有膜１０４及び高誘電体膜１０３はＬａＯを含むようになる。
【００５３】
次に、図２（ｅ）に示すように、炭素含有膜１０４の上に残存するキャップ膜１０５を除去する。該キャップ膜１０５にＬａＯ膜を用いた場合には、希塩酸（ｄＨＣｌ）を用いて除去する。希塩酸に代えて、過酸化水素水（Ｈ２Ｏ２）、硫酸−過酸化水素水（ＳＰＭ）又はアンモニア−過酸化水素水（ＡＰＭ）等を用いることができる。
【００５４】
ところで、第１の実施形態に係る製造方法のように、高誘電体膜１０３の上に炭素含有膜１０４を設けない場合には、キャップ膜１０５を除去する際の薬液処理によって、高誘電体膜１０３は、０．０５ｎｍから０．２ｎｍ程度の膜減りが見られていたが、炭素含有膜１０４を設けることにより、高誘電体膜１０３の膜減りはほとんど見られなくなる。
【００５５】
次に、図２（ｆ）に示すように、例えばＰＶＤ法により、炭素含有膜１０４の上に、ゲート電極形成用の膜厚が１０ｎｍのＴｉＮ膜を堆積する。なお、ゲート電極形成用材料はＴｉＮに限られず、金（Ａｕ）、白金（Ｐｔ）、銀（Ａｇ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）及びオスミウム（Ｏｓ）等の貴金属、並びにチタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）及びモリブデン（Ｍｏ）のうちから選ばれた少なくとも１つの金属を含んでいてもよい。
【００５６】
また、前述したように、ゲート電極１０６をＭＩＰＳ構造とするのであれば、該ゲート電極１０６の上に、厚さが６０ｎｍのポリシリコンを堆積すればよい（図示せず）。
【００５７】
その後は、公知の技術により、メタルゲートのパターニング、サイドウォール絶縁膜の形成及びイオン注入によるソースドレイン領域１１１の形成等を行って、図１に示すｎ−ＭＩＳＦＥＴを形成することができる。
【００５８】
このように、本実施形態の第１の製造方法によると、仕事関数変更用金属不純物膜であるキャップ膜１０５を除去する際に、該キャップ膜１０５と高誘電体膜１０３との間に炭素含有膜１０４を設けているため、図２（ｅ）に示す、余剰のキャップ膜１０５を除去する際に、高誘電体膜１０３に膜減り等のダメージを与えることがなくなる。
【００５９】
（第２の実施形態）
以下、本発明の第２の実施形態について図３を参照しながら説明する。図３において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６０】
図３に示すように、第２の実施形態に係るｎ−ＭＩＳＦＥＴは、高誘電体膜１０３の上部、すなわち、ゲート電極１０６との界面に、炭素（Ｃ）を含む炭素含有層１０３ａが形成されていることを特徴とする。ここでも、炭素含有層１０３ａの厚さは２ｎｍ以下が好ましい。
【００６１】
なお、図示はしていないが、ゲート電極１０６及びゲート絶縁膜１５０の側面上には、公知のサイドウォール絶縁膜が形成されていてもよい。
【００６２】
第２の実施形態においては、後述するように、余剰のランタン（Ｌａ）を含むキャップ膜１０５が除去されて、ゲート絶縁膜１５０を下地膜１０２、高誘電体膜１０３及びその上部の炭素含有層１０３ａにより構成している。従って、キャップ膜１０５からのＬａ原子、ここではＬａＯが炭素含有層１０３ａ及び高誘電体膜１０３に熱拡散しており、その結果、炭素含有層１０３ａ及び高誘電体膜１０３はＬａＯを含んでいる。
【００６３】
これにより、第１の実施形態と同様に、キャップ膜１０５から拡散するＬａを高誘電体膜１０３に透過させると共に、高誘電体膜１０３の上面を保護することができる。その結果、ｎ−ＭＩＳＦＥＴに要求される最適な実効仕事関数（ｅＷＦ）を有するゲート電極１０６を工程数を増やすことなく得ることができる。
【００６４】
以下、第２の実施形態に係る半導体装置の第２の製造方法について図４（ａ）〜（ｆ）を参照しながら説明する。
【００６５】
まず、図４（ａ）に示すように、Ｓｉからなる半導体基板１０１に対して、酸素ガスを用いた急速熱酸化（ＲＴＯ）処理を施すことにより、半導体基板１０１の主面上に、膜厚が１ｎｍ程度のＳｉＯ２からなる下地膜１０２を形成する。なお、ＲＴＯに代えて、加熱炉を用いた熱処理を用いてもよく、酸素ガス以外の他のガス種を用いてもよい。さらには、下地膜１０２は、熱酸化膜に代えてケミカルオキサイド膜等としてもよく、ＳｉＯＮ膜等としてもよい。
【００６６】
続いて、ＭＯＣＶＤ法又はＡＬＤ法等により、下地膜１０２の上に、膜厚が２．５ｎｍ程度のＨｆＳｉＯＮからなる高誘電体膜１０３を形成する。
【００６７】
次に、図４（ｂ）に示すように、イオン注入装置を用いて、高誘電体膜１０３に炭素（Ｃ）イオンを注入することにより、高誘電体膜１０３の上部に、炭素含有層１０３ａを形成する。ここで、Ｃイオンの注入条件は、例えば、加速エネルギーを２ｋｅＶとし、ドーズ量を１×１０１４ａｔｏｍ／ｃｍ２としている。また、イオン注入は、高誘電体膜１０３及び下地膜１０２にダメージを与えるため、極力低エネルギーで行なうことはいうまでもない。なお、炭素の注入は、イオン注入法に代えて、炭素プラズマを用いたドーピング法を用いることもできる。ここで、注入された炭素の濃度は、１×１０１３ａｔｏｍ／ｃｍ３以上且つ１×１０１７ａｔｏｍ／ｃｍ３以下程度が好ましい。
【００６８】
次に、図４（ｃ）に示すように、例えばＰＶＤ法により、炭素含有層１０３ａの上に、膜厚が１ｎｍ程度のＬａＯからなるキャップ膜１０５を形成する。なお、キャップ膜１０５は、ランタン（Ｌａ）及びマグネシウム（Ｍｇ）及びその酸化物に限られず、上述したランタノイド系元素のうちの少なくとも１つを含む元素、又はその酸化物を用いてもよい。また、ＰＶＤ法に代えて、ＣＶＤ法又はＭＯＣＶＤ法等の他の堆積法を用いることもできる。
【００６９】
次に、図４（ｄ）に示すように、キャップ膜１０５が形成された半導体基板１０１に対して、８００℃の温度で１０分間の熱処理を行う。これにより、キャップ膜１０５からＬａＯが熱拡散して、炭素含有層１０３ａ及び高誘電体膜１０３はＬａＯを含むようになる。
【００７０】
次に、図４（ｅ）に示すように、炭素含有層１０３ａの上に残存するキャップ膜１０５を除去する。該キャップ膜１０５にＬａＯ膜を用いた場合には、希塩酸（ｄＨＣｌ）を用いて除去する。希塩酸に代えて、過酸化水素水（Ｈ２Ｏ２）、硫酸−過酸化水素水（ＳＰＭ）又はアンモニア−過酸化水素水（ＡＰＭ）等を用いることができる。
【００７１】
ところで、第２の実施形態に係る製造方法のように、高誘電体膜１０３の上に炭素含有層１０３ａを形成しない場合には、キャップ膜１０５を除去する際の薬液処理によって、高誘電体膜１０３は、０．０５ｎｍから０．２ｎｍ程度の膜減りが見られていたが、炭素含有層１０３ａを形成することにより、高誘電体膜１０３の膜減りはほとんど見られなくなる。
【００７２】
次に、図４（ｆ）に示すように、例えばＰＶＤ法により、炭素含有層１０３ａの上に、ゲート電極形成用の膜厚が１０ｎｍのＴｉＮ膜を堆積する。なお、ゲート電極形成用材料はＴｉＮに限られず、Ａｕ、Ｐｔ、Ａｇ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ及びＯｓ等の貴金属、並びにＴｉ、Ｗ、Ｔａ、Ｌａ、Ａｌ及びＭｏのうちから選ばれた少なくとも１つの金属を含んでいてもよい。
【００７３】
また、ゲート電極１０６をＭＩＰＳ構造とするのであれば、該ゲート電極１０６の上に、厚さが６０ｎｍのポリシリコンを堆積すればよい（図示せず）。
【００７４】
その後は、公知の技術により、メタルゲートのパターニング、サイドウォール絶縁膜の形成及びイオン注入によるソースドレイン領域１１１の形成等を行って、図３に示すｎ−ＭＩＳＦＥＴを形成することができる。
【００７５】
このように、第２の実施形態の製造方法によると、仕事関数変更用金属不純物膜であるキャップ膜１０５を除去する際に、該キャップ膜１０５の下側に位置する高誘電体膜１０３の上部に炭素含有層１０３ａを形成しているため、図４（ｅ）に示す、余剰のキャップ膜１０５を除去する際に、高誘電体膜１０３に膜減り等のダメージを与えることがなくなる。
【００７６】
なお、第１及び第２の実施形態においては、いずれもｎ−ＭＩＳＦＥＴの場合を説明したが、ｐ−ＭＩＳＦＥＴの場合には、仕事関数変更用金属不純物膜であるキャップ膜として、例えばアルミニウム（Ａｌ）を含む誘電体膜、すなわち酸化アルミニウム（Ａｌ２Ｏ３）を用いると、ｐ−ＭＩＳＦＥＴに要求される最適な実効仕事関数（ｅＷＦ）を有するゲート電極を得ることができる。このように、ｐ−ＭＩＳＦＥＴの場合においても、炭素含有膜１０４及び炭素含有層１０３ａは、メタルゲートと高誘電体からなるゲート絶縁膜を有するＭＩＳＦＥＴに有効である。
【産業上の利用可能性】
【００７７】
本発明に係る半導体装置及びその製造方法によると、工数を大幅に増加することなく、仕事関数変更用金属不純物膜の効果を有する半導体装置を実現でき、特にメタルゲート電極を有する半導体装置及びその製造方法等に有用である。
【符号の説明】
【００７８】
１０１ 半導体基板
１０２ 下地膜
１０３ 高誘電体膜（第１の誘電体膜）
１０３ａ 炭素含有層
１０４ 炭素含有膜（第２の誘電体膜）
１０５ キャップ膜（仕事関数変更用金属不純物膜／第３の誘電体膜）
１０６ ゲート電極（メタルゲート）
１１０ ｐ型活性領域
１１１ ソースドレイン領域
１５０ ゲート絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上部に形成された活性領域と、
前記活性領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
前記ゲート絶縁膜は、
二酸化シリコンよりも大きい誘電率を有する第１の誘電体膜と、
前記第１の誘電体膜の上に形成され、炭素を含む第２の誘電体膜とを有し、
前記第１の誘電体膜及び第２の誘電体膜は、第１の金属としてランタン又はマグネシウムを含み、
前記ゲート電極は、第２の金属を含むことを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜は、前記活性領域と前記第１の誘電体膜との間に形成され、シリコン酸化膜及びシリコン窒化膜の少なくとも一方を含む下地膜を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の誘電体膜は、ハフニウム、酸化ハフニウム若しくはハフニウムシリケート、又はこれらの混合物を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の誘電体膜は、ジルコニウムを含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の誘電体膜の膜厚は、２ｎｍ以下であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
活性領域を有する半導体基板の上に、誘電率が二酸化シリコンよりも大きい第１の誘電体膜を形成する工程（ａ）と、
前記第１の誘電体膜の上に、炭素を含む第２の誘電体膜を形成する工程（ｂ）と、
前記第２の誘電体膜の上に、第１の金属を含む第３の誘電体膜を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板を加熱することにより、前記第３の誘電体膜から前記第１の金属を前記第２の誘電体膜を通して前記第１の誘電体膜に拡散する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第３の誘電体膜を除去する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記第２の誘電体膜の上に、第２の金属を含むゲート電極を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項７】
前記工程（ｂ）において、前記第２の誘電体膜は、濃度が２％以下の酸素雰囲気中で堆積することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｂ）において、前記第２の誘電体膜は、分子中に炭素を含み且つ酸素を含まない材料によって形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｂ）において、前記第２の誘電体膜は、前記第１の誘電体膜の上に有機溶材を常温下で塗布することによって形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｂ）において、前記第２の誘電体膜は、前記第１の誘電体膜の上面を分子中に炭素を含む有機溶媒で処理することにより形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｂ）は、
炭素の単体を含む材料又は分子中に炭素を含む材料からなる炭素含有膜を形成する第１工程と、
前記炭素含有膜をウェットエッチングによって所定の厚さにまで薄膜化することにより、前記炭素含有膜から前記第２の誘電体膜を形成する第２工程とを含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１２】
活性領域を有する半導体基板の上に、誘電率が二酸化シリコンよりも大きい第１の誘電体膜を形成する工程（ａ）と、
前記第１の誘電体膜に、炭素、又は炭素を含む分子をイオン注入することにより、前記第１の誘電体膜の上部に炭素含有層を形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記炭素含有層の上に、第１の金属を含む第３の誘電体膜を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板を加熱することにより、前記第３の誘電体膜から前記第１の金属を前記炭素含有層を通して前記第１の誘電体膜に拡散する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第３の誘電体膜を除去する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記炭素含有層の上に、第２の金属を含むゲート電極を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
前記工程（ｂ）において、前記炭素の濃度は、１×１０１３ａｔｏｍ／ｃｍ３以上且つ１×１０１７ａｔｏｍ／ｃｍ３以下であることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の上部に形成された活性領域と、
前記活性領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
前記ゲート絶縁膜は、
二酸化シリコンよりも大きい誘電率を有する第１の誘電体膜と、
前記第１の誘電体膜の上に形成され、炭素を含む第２の誘電体膜とを有し、
前記第１の誘電体膜及び第２の誘電体膜は、第１の金属としてランタン又はマグネシウムを含み、
前記ゲート電極は、第２の金属を含むことを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜は、前記活性領域と前記第１の誘電体膜との間に形成され、シリコン酸化膜及びシリコン窒化膜の少なくとも一方を含む下地膜を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の誘電体膜は、ハフニウム、酸化ハフニウム若しくはハフニウムシリケート、又はこれらの混合物を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の誘電体膜は、ジルコニウムを含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の誘電体膜の膜厚は、２ｎｍ以下であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
活性領域を有する半導体基板の上に、誘電率が二酸化シリコンよりも大きい第１の誘電体膜を形成する工程（ａ）と、
前記第１の誘電体膜の上に、炭素を含む第２の誘電体膜を形成する工程（ｂ）と、
前記第２の誘電体膜の上に、第１の金属を含む第３の誘電体膜を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板を加熱することにより、前記第３の誘電体膜から前記第１の金属を前記第２の誘電体膜を通して前記第１の誘電体膜に拡散する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第３の誘電体膜を除去する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記第２の誘電体膜の上に、第２の金属を含むゲート電極を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項７】
前記工程（ｂ）において、前記第２の誘電体膜は、濃度が２％以下の酸素雰囲気中で堆積することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｂ）において、前記第２の誘電体膜は、分子中に炭素を含み且つ酸素を含まない材料によって形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｂ）において、前記第２の誘電体膜は、前記第１の誘電体膜の上に有機溶材を常温下で塗布することによって形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｂ）において、前記第２の誘電体膜は、前記第１の誘電体膜の上面を分子中に炭素を含む有機溶媒で処理することにより形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｂ）は、
炭素の単体を含む材料又は分子中に炭素を含む材料からなる炭素含有膜を形成する第１工程と、
前記炭素含有膜をウェットエッチングによって所定の厚さにまで薄膜化することにより、前記炭素含有膜から前記第２の誘電体膜を形成する第２工程とを含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１２】
活性領域を有する半導体基板の上に、誘電率が二酸化シリコンよりも大きい第１の誘電体膜を形成する工程（ａ）と、
前記第１の誘電体膜に、炭素、又は炭素を含む分子をイオン注入することにより、前記第１の誘電体膜の上部に炭素含有層を形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記炭素含有層の上に、第１の金属を含む第３の誘電体膜を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板を加熱することにより、前記第３の誘電体膜から前記第１の金属を前記炭素含有層を通して前記第１の誘電体膜に拡散する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第３の誘電体膜を除去する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記炭素含有層の上に、第２の金属を含むゲート電極を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
前記工程（ｂ）において、前記炭素の濃度は、１×１０１３ａｔｏｍ／ｃｍ３以上且つ１×１０１７ａｔｏｍ／ｃｍ３以下であることを特徴とする請求項１２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−２４３７９９（Ｐ２０１１−２４３７９９Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１０−１１５５３０（Ｐ２０１０−１１５５３０）
【出願日】平成２２年５月１９日（２０１０．５．１９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２２年５月１９日（２０１０．５．１９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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