半導体装置の製造方法、及び半導体装置
【課題】ゲート電極が金属窒化膜により構成されるＭＯＳＦＥＴにおいて、電流駆動能力の向上を図る。
【解決手段】基板１０に、素子形成領域２０を分離する素子分離領域５０を設ける。次に素子形成領域２０上にゲート絶縁膜１００を形成する。その後ゲート絶縁膜１００上に金属窒化膜により構成される下部ゲート電極膜２００を形成する。さらに下部ゲート電極膜２００を熱処理する。そして下部ゲート電極膜２００上に上部ゲート電極膜２２０を形成する。
【解決手段】基板１０に、素子形成領域２０を分離する素子分離領域５０を設ける。次に素子形成領域２０上にゲート絶縁膜１００を形成する。その後ゲート絶縁膜１００上に金属窒化膜により構成される下部ゲート電極膜２００を形成する。さらに下部ゲート電極膜２００を熱処理する。そして下部ゲート電極膜２００上に上部ゲート電極膜２２０を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを有する半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）において、ゲート絶縁膜をＳｉＯ２又はＳｉＯＮより高誘電率な絶縁層（Ｈｉｇｈ−ｋ材料）とし、ゲート電極を金属又は金属窒化物にする技術がある。これにより電流駆動能力の向上を図ることができる。
【０００３】
非特許文献１には、ゲート電極に、金属窒化膜にＳｉを積層したＳｉ／金属窒化膜を適用することが記載されている。非特許文献２には、ゲート電極に適用する金属窒化膜の膜厚を変化させることで、ゲート電極の見かけ上の仕事関数を制御することができると記載されている。具体的には、ゲート電極に適用する金属窒化膜の膜厚を厚くすると、ゲート電極の見かけ上の仕事関数は大きくなると記載されている。ゲート電極の見かけ上の仕事関数が大きくなると、ｐＭＯＳＦＥＴのしきい値電圧Ｖｔは低下（負のＶｔ値で絶対値が小さくなる）し、ｎＭＯＳＦＥＴのしきい値電圧Ｖｔは上昇（正のＶｔ値で絶対値が更に大きくなる）する。非特許文献２では、金属窒化膜の膜厚によりしきい値電圧Ｖｔを制御することで、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴが共に低い（Ｖｔ値の絶対値が小さい）しきい値電圧Ｖｔを有するＣＭＯＳＦＥＴが実現できるとしている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】H. Y. Yu 他著、IEEE Electron Device Letters, 25 巻、5 号、2004年、337〜339 頁
【非特許文献２】M. Kadoshima 他著、2008 Symposium on VLSI Technology Digest of Technical Papers、48〜49頁
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非特許文献１に記載の構造をゲート電極に適用し、ゲート電極を形成した後、ソース・ドレイン領域中に導入された不純物を高温の熱処理により電気的に活性化した場合、ゲート電極の見かけ上の仕事関数が変動してしまうという問題があった。また非特許文献２に記載の技術により、仕事関数の変動分を考慮して膜厚を制御することにより、上記した問題を解決することも考えられる。しかしこの場合、ウェハ面内においてゲート電極を構成する金属窒化膜の膜厚にばらつきが生じ、そのためウェハ面内におけるゲート電極のしきい値電圧Ｖｔにばらつきが生じる。そしてウェハ面内におけるしきい値電圧Ｖｔにばらつきが生じると、大口径半導体ウェハを用いて半導体集積回路素子を量産することが難しくなる。従って他の方法でしきい値電圧Ｖｔの変動を抑制できるようにする必要がある。
【課題を解決するための手段】
【０００６】
本発明によれば、基板に設けられた第１の素子形成領域上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に、金属窒化膜により構成される下部ゲート電極膜を形成する工程と、
前記下部ゲート電極膜を熱処理する工程と、
前記下部ゲート電極膜上に上部ゲート電極膜を形成する工程と、
を備える半導体装置の製造方法が提供される。
【０００７】
ｎＭＯＳＦＥＴにおいて金属窒化膜により構成されるゲート電極膜を開放状態で熱処理することで、ゲート電極のしきい値電圧が低下する。本発明によれば、上部ゲート電極膜の形成前に金属窒化膜により構成される下部ゲート電極膜を熱処理する。従って、ゲート電極が金属窒化膜により構成されるＭＯＳＦＥＴにおいて、ゲート電極の仕事関数の変動を抑制することができる。
【０００８】
本発明によれば、基板と、前記基板に設けられた第１の素子形成領域上に形成された第１のゲート絶縁膜と、前記基板に設けられた第２の素子形成領域上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上、及び前記第２のゲート絶縁膜上に形成され、金属窒化膜により構成される下部ゲート電極膜と、前記第２のゲート絶縁膜上に位置する前記下部ゲート電極膜上に形成されたマスク膜と、前記下部ゲート電極膜上及び前記マスク膜上に形成された上部ゲート電極膜と、を備える半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、ゲート電極が金属窒化膜により構成されるＭＯＳＦＥＴにおいて、電流駆動能力の向上を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】図１に示す製造方法により形成される半導体装置を示す断面図である。
【図３】図２に示す半導体装置の製造方法における、熱処理温度とゲート電極のしきい値電圧との相関図である。
【図４】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】図４に示す製造方法により形成される半導体装置を示す断面図である。
【図６】第３の実施形態に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
図１は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。図２は、図１に示す製造方法により形成される半導体装置を示す断面図である。この製造方法では、まず基板１０に設けられた素子形成領域２０上にゲート絶縁膜１００を形成する。次いでゲート絶縁膜１００上に下部ゲート電極膜２００を形成する。さらに下部ゲート電極膜２００を熱処理する。そして下部ゲート電極膜２００上に上部ゲート電極膜２２０を形成する。その後エッチング工程や、イオン注入工程を経て、図２に示す半導体装置が形成される。
【００１３】
以下図１及び図２を用いて、第１の実施形態に係る半導体装置の製造方法について詳細に説明する。まず図１（ａ）に示すように、基板１０に素子分離領域５０を形成する。これによりトランジスタが形成される素子形成領域２０が分離される。基板１０は、例えばＳｉ、Ｇｅ、又はＳｉとＧｅの混合物である。次いで、図１（ｂ）に示すように、素子形成領域２０上にゲート絶縁膜１００を成膜する。ゲート絶縁膜１００は、例えば１ｎｍ程度のＳｉＯ２又はＳｉＯＮ上に、ＨｆＯ２又はＨｆＺｒＯｘを数ｎｍ成長させ、８５０℃程度で加熱処理して形成される。基板１０が、Ｇｅ、又はＳｉとＧｅの混合物により構成される場合、ゲート絶縁膜１００として、ＣＶＤ法で形成したＳｉＯ２膜、ＧｅＯ２膜、ＧｅＯ２膜またはＣＶＤ−ＳｉＯ２膜とＨｉｇｈ−ｋ膜（ＨｆＯ２又はＨｆＺｒＯｘ）との積層膜、あるいは単層のＨｉｇｈ−ｋ膜（ＨｆＯ２又はＨｆＺｒＯｘ）などを用いてもよい。
【００１４】
次いで、図１（ｃ）に示すように、ゲート絶縁膜１００上に下部ゲート電極膜２００を成膜する。下部ゲート電極膜２００は、例えばＴｉＮ、ＴａＮ、ＷＮ、又はＭｏＮにより構成される。また下部ゲート電極膜２００は、例えば３〜１０ｎｍの膜厚を有する。
【００１５】
そして、図１（ｃ）に示すように、下部ゲート電極膜２００を露出した状態で熱処理する。下部ゲート電極膜２００の熱処理は、例えば６００℃以上の温度で行う。また下部ゲート電極膜２００の熱処理は、例えば真空中又は窒素雰囲気下で行う。
【００１６】
そして図１（ｄ）に示すように、下部ゲート電極膜２００上に上部ゲート電極膜２２０を成膜する。上部ゲート電極膜２２０は、例えばＳｉ、Ｇｅ、又はＳｉとＧｅの混合物により構成される。その後、下部ゲート電極膜２００及び上部ゲート電極膜２２０を選択的に除去して、図２に示すゲート電極２４０が形成される。
【００１７】
その後、図２に示すように素子分離領域５０、及びゲート電極２４０をマスクとして基板１０に不純物イオンを注入する。これにより、素子形成領域２０にソース・ドレインのエクステンション領域６０が形成される。次いでゲート電極２４０上、素子形成領域２０上、及び素子分離領域５０上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより図２に示すように、ゲート電極２４０の側壁にオフセットスペーサ２８０が形成される。
【００１８】
そして、ゲート電極２４０、オフセットスペーサ２８０、及び素子分離領域５０をマスクとして基板１０に不純物イオンを注入する。これにより図２に示すように、素子形成領域２０にソース・ドレイン領域７０が形成される。
【００１９】
次に本実施形態の効果を説明する。図３は上部ゲート電極２２０形成前の下部ゲート電極膜２００の熱処理工程における、熱処理温度とゲート電極のしきい値電圧との相関図である。ｎＭＯＳＦＥＴにおいて金属窒化膜により構成されるゲート電極膜を開放状態で、かつ６００℃以上で熱処理することにより、ｎＭＯＳＦＥＴのゲート電極のしきい値電圧Ｖｔが低下（正のＶｔ値で絶対値が小さくなる）する。ｎＭＯＳＦＥＴでは、仕事関数が小さくなるとしきい値電圧Ｖｔは低下し、同じドレイン電圧で高いオン電流が得られる。
【００２０】
本実施形態によれば、上部ゲート電極膜２２０の形成前に金属窒化膜により構成される下部ゲート電極膜２００を熱処理する。すなわち熱処理が行われるタイミングにおいて、下部ゲート電極膜２００は何にも覆われていない。このようにすると、図３に示すようにゲート電極が金属窒化膜により構成されるＭＯＳＦＥＴにおいて、ゲート電極の見かけ上の仕事関数の上昇を制御し、電流駆動能力の向上を図ることができる。
【００２１】
図４は、第２の実施形態に係る半導体装置の製造方法を示す断面図であり、第１の実施形態に係る図１に対応している。また図５は、図４に示す製造方法により形成される半導体装置を示す断面図であり、第１の実施形態に係る図２に対応している。図４に示す半導体装置の製造方法は、マスク膜２５０を形成及び除去する工程を備える点を除いて、図１に示す半導体装置の製造方法と同様である。図５に示す半導体装置は、トランジスタが複数ある点を除いて図２に示す半導体装置と同様の構成である。
【００２２】
以下図４及び図５を用いて第２の実施形態に係る半導体装置の製造方法について詳細に説明する。まず基板１０に素子分離領域５０を形成し、素子形成領域２０と素子形成領域３０を互いに分離する（図４（ａ））。そして素子形成領域２０上にゲート絶縁膜１００を、素子形成領域３０上にゲート絶縁膜１２０を形成する（図４（ｂ））。ゲート絶縁膜１００とゲート絶縁膜１２０の形成工程は、例えば同一工程で行われる。そして下部ゲート電極膜２００を形成する（図４（ｃ））。これらの形成方法は第１の実施形態と同様である。
【００２３】
次いで図４（ｄ）に示すように、下部ゲート電極膜２００を形成した後、マスク膜２５０を形成する。マスク膜２５０は、ゲート絶縁膜１２０上に位置する下部ゲート電極膜２００上に形成される。またマスク膜２５０は、例えばプラズマＣＶＤを用いてＳｉＯ２を成膜し、ゲート絶縁膜１００上に位置する下部ゲート電極膜２００上のマスク膜を選択的に除去することで形成される。そして下部ゲート電極膜２００を熱処理する。次いで下部ゲート電極膜２００上のマスク膜２５０を除去する。
【００２４】
そして下部ゲート電極膜２００上に上部ゲート電極膜２２０を成膜する（図４（ｅ））。その後ゲート電極２４０、エクステンション領域６０、オフセットスペーサ２８０、及びソース・ドレイン領域７０を形成する。形成方法は第１の実施形態と同様である。これにより、図５に示す半導体装置が形成される。
【００２５】
本実施形態においても、上部ゲート電極膜２２０の形成前に金属窒化膜により構成される下部ゲート電極膜２００を熱処理する。従って、第１の実施形態と同様の効果を得ることができる。
【００２６】
またｐＭＯＳＦＥＴにおいて金属窒化膜により構成されるゲート電極膜をマスク膜で覆った状態で熱処理することにより、ｐＭＯＳＦＥＴのゲート電極のしきい値電圧Ｖｔは低下（負のＶｔ値で絶対値が小さくなる）する。ｐＭＯＳＦＥＴでは、仕事関数が大きくなるとしきい値電圧Ｖｔは低下し、同じドレイン電圧で高いオン電流が得られる。
【００２７】
本実施形態によれば、ゲート絶縁膜１２０上に位置する下部ゲート電極膜２００上にマスク膜２５０を形成した後に、下部ゲート電極膜２００を熱処理する。すなわち熱処理が行われるタイミングにおいて、ゲート絶縁膜１２０上に位置する下部ゲート電極膜２００はマスク膜に覆われている。従って、基板に形成された複数のＭＯＳＦＥＴのうち、選択したｐＭＯＳＦＥＴにおけるゲート電極の見かけ上の仕事関数の低下を制御することができ、電流駆動能力の向上を図ることができる。
【００２８】
さらに、複数のＭＯＳＦＥＴのうち選択した一のｎＭＯＳＦＥＴにおいてのみ、熱処理によるしきい値電圧Ｖｔの低下を実現することができる。これにより基板への不純物導入をすることなしに、しきい値電圧の異なる一のｎＭＯＳＦＥＴと他のｎＭＯＳＦＥＴを同一基板に配置することが可能となる。
【００２９】
図６は、第３の実施形態に係る半導体装置を示す断面図であり、第２の実施形態に係る図５に対応している。図６に示す半導体装置の製造方法は、下部ゲート電極膜２００を熱処理する工程の後、マスク膜を除去しない点を除いて、図４に示す第２の実施形態に係る半導体装置の製造方法と同様である。また図６に示す半導体装置は、ゲート絶縁膜１２０上に位置する下部ゲート電極膜２００と上部ゲート電極膜２２０の間にマスク膜２５０が位置している点を除いて、図５に示す半導体装置の構成と同様である。
【００３０】
図６に示すマスク膜２５０は、例えばＳｉ、Ｇｅ、又はＳｉとＧｅの混合物により構成される。またマスク膜２５０は、例えばＰＶＤにより１０ｎｍ程度の膜厚に成膜される。
【００３１】
本実施形態においても、上部ゲート電極膜２２０の形成前に金属窒化膜により構成される下部ゲート電極膜２００を熱処理する。またゲート絶縁膜１２０上に位置する下部ゲート電極膜２００上にマスク膜２５０を形成した後に、下部ゲート電極膜２００の熱処理を行う。従って、第２の実施形態と同様の効果を得ることができる。
【００３２】
また、本実施形態ではマスク膜２５０を除去する工程を備えていない。従って、半導体装置の製造における、工程数を削減することができる。
【００３３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３４】
１０ 基板
２０ 素子形成領域
３０ 素子形成領域
５０ 素子分離領域
６０ エクステンション領域
７０ ソース・ドレイン領域
１００ ゲート絶縁膜
１２０ ゲート絶縁膜
２００ 下部ゲート電極膜
２２０ 上部ゲート電極膜
２４０ ゲート電極
２５０ マスク膜
２８０ オフセットスペーサ
【技術分野】
【０００１】
本発明は、電界効果トランジスタを有する半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）において、ゲート絶縁膜をＳｉＯ２又はＳｉＯＮより高誘電率な絶縁層（Ｈｉｇｈ−ｋ材料）とし、ゲート電極を金属又は金属窒化物にする技術がある。これにより電流駆動能力の向上を図ることができる。
【０００３】
非特許文献１には、ゲート電極に、金属窒化膜にＳｉを積層したＳｉ／金属窒化膜を適用することが記載されている。非特許文献２には、ゲート電極に適用する金属窒化膜の膜厚を変化させることで、ゲート電極の見かけ上の仕事関数を制御することができると記載されている。具体的には、ゲート電極に適用する金属窒化膜の膜厚を厚くすると、ゲート電極の見かけ上の仕事関数は大きくなると記載されている。ゲート電極の見かけ上の仕事関数が大きくなると、ｐＭＯＳＦＥＴのしきい値電圧Ｖｔは低下（負のＶｔ値で絶対値が小さくなる）し、ｎＭＯＳＦＥＴのしきい値電圧Ｖｔは上昇（正のＶｔ値で絶対値が更に大きくなる）する。非特許文献２では、金属窒化膜の膜厚によりしきい値電圧Ｖｔを制御することで、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴが共に低い（Ｖｔ値の絶対値が小さい）しきい値電圧Ｖｔを有するＣＭＯＳＦＥＴが実現できるとしている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】H. Y. Yu 他著、IEEE Electron Device Letters, 25 巻、5 号、2004年、337〜339 頁
【非特許文献２】M. Kadoshima 他著、2008 Symposium on VLSI Technology Digest of Technical Papers、48〜49頁
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非特許文献１に記載の構造をゲート電極に適用し、ゲート電極を形成した後、ソース・ドレイン領域中に導入された不純物を高温の熱処理により電気的に活性化した場合、ゲート電極の見かけ上の仕事関数が変動してしまうという問題があった。また非特許文献２に記載の技術により、仕事関数の変動分を考慮して膜厚を制御することにより、上記した問題を解決することも考えられる。しかしこの場合、ウェハ面内においてゲート電極を構成する金属窒化膜の膜厚にばらつきが生じ、そのためウェハ面内におけるゲート電極のしきい値電圧Ｖｔにばらつきが生じる。そしてウェハ面内におけるしきい値電圧Ｖｔにばらつきが生じると、大口径半導体ウェハを用いて半導体集積回路素子を量産することが難しくなる。従って他の方法でしきい値電圧Ｖｔの変動を抑制できるようにする必要がある。
【課題を解決するための手段】
【０００６】
本発明によれば、基板に設けられた第１の素子形成領域上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に、金属窒化膜により構成される下部ゲート電極膜を形成する工程と、
前記下部ゲート電極膜を熱処理する工程と、
前記下部ゲート電極膜上に上部ゲート電極膜を形成する工程と、
を備える半導体装置の製造方法が提供される。
【０００７】
ｎＭＯＳＦＥＴにおいて金属窒化膜により構成されるゲート電極膜を開放状態で熱処理することで、ゲート電極のしきい値電圧が低下する。本発明によれば、上部ゲート電極膜の形成前に金属窒化膜により構成される下部ゲート電極膜を熱処理する。従って、ゲート電極が金属窒化膜により構成されるＭＯＳＦＥＴにおいて、ゲート電極の仕事関数の変動を抑制することができる。
【０００８】
本発明によれば、基板と、前記基板に設けられた第１の素子形成領域上に形成された第１のゲート絶縁膜と、前記基板に設けられた第２の素子形成領域上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上、及び前記第２のゲート絶縁膜上に形成され、金属窒化膜により構成される下部ゲート電極膜と、前記第２のゲート絶縁膜上に位置する前記下部ゲート電極膜上に形成されたマスク膜と、前記下部ゲート電極膜上及び前記マスク膜上に形成された上部ゲート電極膜と、を備える半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、ゲート電極が金属窒化膜により構成されるＭＯＳＦＥＴにおいて、電流駆動能力の向上を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】図１に示す製造方法により形成される半導体装置を示す断面図である。
【図３】図２に示す半導体装置の製造方法における、熱処理温度とゲート電極のしきい値電圧との相関図である。
【図４】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】図４に示す製造方法により形成される半導体装置を示す断面図である。
【図６】第３の実施形態に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
図１は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。図２は、図１に示す製造方法により形成される半導体装置を示す断面図である。この製造方法では、まず基板１０に設けられた素子形成領域２０上にゲート絶縁膜１００を形成する。次いでゲート絶縁膜１００上に下部ゲート電極膜２００を形成する。さらに下部ゲート電極膜２００を熱処理する。そして下部ゲート電極膜２００上に上部ゲート電極膜２２０を形成する。その後エッチング工程や、イオン注入工程を経て、図２に示す半導体装置が形成される。
【００１３】
以下図１及び図２を用いて、第１の実施形態に係る半導体装置の製造方法について詳細に説明する。まず図１（ａ）に示すように、基板１０に素子分離領域５０を形成する。これによりトランジスタが形成される素子形成領域２０が分離される。基板１０は、例えばＳｉ、Ｇｅ、又はＳｉとＧｅの混合物である。次いで、図１（ｂ）に示すように、素子形成領域２０上にゲート絶縁膜１００を成膜する。ゲート絶縁膜１００は、例えば１ｎｍ程度のＳｉＯ２又はＳｉＯＮ上に、ＨｆＯ２又はＨｆＺｒＯｘを数ｎｍ成長させ、８５０℃程度で加熱処理して形成される。基板１０が、Ｇｅ、又はＳｉとＧｅの混合物により構成される場合、ゲート絶縁膜１００として、ＣＶＤ法で形成したＳｉＯ２膜、ＧｅＯ２膜、ＧｅＯ２膜またはＣＶＤ−ＳｉＯ２膜とＨｉｇｈ−ｋ膜（ＨｆＯ２又はＨｆＺｒＯｘ）との積層膜、あるいは単層のＨｉｇｈ−ｋ膜（ＨｆＯ２又はＨｆＺｒＯｘ）などを用いてもよい。
【００１４】
次いで、図１（ｃ）に示すように、ゲート絶縁膜１００上に下部ゲート電極膜２００を成膜する。下部ゲート電極膜２００は、例えばＴｉＮ、ＴａＮ、ＷＮ、又はＭｏＮにより構成される。また下部ゲート電極膜２００は、例えば３〜１０ｎｍの膜厚を有する。
【００１５】
そして、図１（ｃ）に示すように、下部ゲート電極膜２００を露出した状態で熱処理する。下部ゲート電極膜２００の熱処理は、例えば６００℃以上の温度で行う。また下部ゲート電極膜２００の熱処理は、例えば真空中又は窒素雰囲気下で行う。
【００１６】
そして図１（ｄ）に示すように、下部ゲート電極膜２００上に上部ゲート電極膜２２０を成膜する。上部ゲート電極膜２２０は、例えばＳｉ、Ｇｅ、又はＳｉとＧｅの混合物により構成される。その後、下部ゲート電極膜２００及び上部ゲート電極膜２２０を選択的に除去して、図２に示すゲート電極２４０が形成される。
【００１７】
その後、図２に示すように素子分離領域５０、及びゲート電極２４０をマスクとして基板１０に不純物イオンを注入する。これにより、素子形成領域２０にソース・ドレインのエクステンション領域６０が形成される。次いでゲート電極２４０上、素子形成領域２０上、及び素子分離領域５０上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより図２に示すように、ゲート電極２４０の側壁にオフセットスペーサ２８０が形成される。
【００１８】
そして、ゲート電極２４０、オフセットスペーサ２８０、及び素子分離領域５０をマスクとして基板１０に不純物イオンを注入する。これにより図２に示すように、素子形成領域２０にソース・ドレイン領域７０が形成される。
【００１９】
次に本実施形態の効果を説明する。図３は上部ゲート電極２２０形成前の下部ゲート電極膜２００の熱処理工程における、熱処理温度とゲート電極のしきい値電圧との相関図である。ｎＭＯＳＦＥＴにおいて金属窒化膜により構成されるゲート電極膜を開放状態で、かつ６００℃以上で熱処理することにより、ｎＭＯＳＦＥＴのゲート電極のしきい値電圧Ｖｔが低下（正のＶｔ値で絶対値が小さくなる）する。ｎＭＯＳＦＥＴでは、仕事関数が小さくなるとしきい値電圧Ｖｔは低下し、同じドレイン電圧で高いオン電流が得られる。
【００２０】
本実施形態によれば、上部ゲート電極膜２２０の形成前に金属窒化膜により構成される下部ゲート電極膜２００を熱処理する。すなわち熱処理が行われるタイミングにおいて、下部ゲート電極膜２００は何にも覆われていない。このようにすると、図３に示すようにゲート電極が金属窒化膜により構成されるＭＯＳＦＥＴにおいて、ゲート電極の見かけ上の仕事関数の上昇を制御し、電流駆動能力の向上を図ることができる。
【００２１】
図４は、第２の実施形態に係る半導体装置の製造方法を示す断面図であり、第１の実施形態に係る図１に対応している。また図５は、図４に示す製造方法により形成される半導体装置を示す断面図であり、第１の実施形態に係る図２に対応している。図４に示す半導体装置の製造方法は、マスク膜２５０を形成及び除去する工程を備える点を除いて、図１に示す半導体装置の製造方法と同様である。図５に示す半導体装置は、トランジスタが複数ある点を除いて図２に示す半導体装置と同様の構成である。
【００２２】
以下図４及び図５を用いて第２の実施形態に係る半導体装置の製造方法について詳細に説明する。まず基板１０に素子分離領域５０を形成し、素子形成領域２０と素子形成領域３０を互いに分離する（図４（ａ））。そして素子形成領域２０上にゲート絶縁膜１００を、素子形成領域３０上にゲート絶縁膜１２０を形成する（図４（ｂ））。ゲート絶縁膜１００とゲート絶縁膜１２０の形成工程は、例えば同一工程で行われる。そして下部ゲート電極膜２００を形成する（図４（ｃ））。これらの形成方法は第１の実施形態と同様である。
【００２３】
次いで図４（ｄ）に示すように、下部ゲート電極膜２００を形成した後、マスク膜２５０を形成する。マスク膜２５０は、ゲート絶縁膜１２０上に位置する下部ゲート電極膜２００上に形成される。またマスク膜２５０は、例えばプラズマＣＶＤを用いてＳｉＯ２を成膜し、ゲート絶縁膜１００上に位置する下部ゲート電極膜２００上のマスク膜を選択的に除去することで形成される。そして下部ゲート電極膜２００を熱処理する。次いで下部ゲート電極膜２００上のマスク膜２５０を除去する。
【００２４】
そして下部ゲート電極膜２００上に上部ゲート電極膜２２０を成膜する（図４（ｅ））。その後ゲート電極２４０、エクステンション領域６０、オフセットスペーサ２８０、及びソース・ドレイン領域７０を形成する。形成方法は第１の実施形態と同様である。これにより、図５に示す半導体装置が形成される。
【００２５】
本実施形態においても、上部ゲート電極膜２２０の形成前に金属窒化膜により構成される下部ゲート電極膜２００を熱処理する。従って、第１の実施形態と同様の効果を得ることができる。
【００２６】
またｐＭＯＳＦＥＴにおいて金属窒化膜により構成されるゲート電極膜をマスク膜で覆った状態で熱処理することにより、ｐＭＯＳＦＥＴのゲート電極のしきい値電圧Ｖｔは低下（負のＶｔ値で絶対値が小さくなる）する。ｐＭＯＳＦＥＴでは、仕事関数が大きくなるとしきい値電圧Ｖｔは低下し、同じドレイン電圧で高いオン電流が得られる。
【００２７】
本実施形態によれば、ゲート絶縁膜１２０上に位置する下部ゲート電極膜２００上にマスク膜２５０を形成した後に、下部ゲート電極膜２００を熱処理する。すなわち熱処理が行われるタイミングにおいて、ゲート絶縁膜１２０上に位置する下部ゲート電極膜２００はマスク膜に覆われている。従って、基板に形成された複数のＭＯＳＦＥＴのうち、選択したｐＭＯＳＦＥＴにおけるゲート電極の見かけ上の仕事関数の低下を制御することができ、電流駆動能力の向上を図ることができる。
【００２８】
さらに、複数のＭＯＳＦＥＴのうち選択した一のｎＭＯＳＦＥＴにおいてのみ、熱処理によるしきい値電圧Ｖｔの低下を実現することができる。これにより基板への不純物導入をすることなしに、しきい値電圧の異なる一のｎＭＯＳＦＥＴと他のｎＭＯＳＦＥＴを同一基板に配置することが可能となる。
【００２９】
図６は、第３の実施形態に係る半導体装置を示す断面図であり、第２の実施形態に係る図５に対応している。図６に示す半導体装置の製造方法は、下部ゲート電極膜２００を熱処理する工程の後、マスク膜を除去しない点を除いて、図４に示す第２の実施形態に係る半導体装置の製造方法と同様である。また図６に示す半導体装置は、ゲート絶縁膜１２０上に位置する下部ゲート電極膜２００と上部ゲート電極膜２２０の間にマスク膜２５０が位置している点を除いて、図５に示す半導体装置の構成と同様である。
【００３０】
図６に示すマスク膜２５０は、例えばＳｉ、Ｇｅ、又はＳｉとＧｅの混合物により構成される。またマスク膜２５０は、例えばＰＶＤにより１０ｎｍ程度の膜厚に成膜される。
【００３１】
本実施形態においても、上部ゲート電極膜２２０の形成前に金属窒化膜により構成される下部ゲート電極膜２００を熱処理する。またゲート絶縁膜１２０上に位置する下部ゲート電極膜２００上にマスク膜２５０を形成した後に、下部ゲート電極膜２００の熱処理を行う。従って、第２の実施形態と同様の効果を得ることができる。
【００３２】
また、本実施形態ではマスク膜２５０を除去する工程を備えていない。従って、半導体装置の製造における、工程数を削減することができる。
【００３３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３４】
１０ 基板
２０ 素子形成領域
３０ 素子形成領域
５０ 素子分離領域
６０ エクステンション領域
７０ ソース・ドレイン領域
１００ ゲート絶縁膜
１２０ ゲート絶縁膜
２００ 下部ゲート電極膜
２２０ 上部ゲート電極膜
２４０ ゲート電極
２５０ マスク膜
２８０ オフセットスペーサ
【特許請求の範囲】
【請求項１】
基板に設けられた第１の素子形成領域上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に、金属窒化膜により構成される下部ゲート電極膜を形成する工程と、
前記下部ゲート電極膜を熱処理する工程と、
前記下部ゲート電極膜上に上部ゲート電極膜を形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記下部ゲート電極膜を形成する工程の前に、前記基板に設けられた第２の素子形成領域上に第２のゲート絶縁膜を形成する工程を備え、
前記下部ゲート電極膜を形成する工程において、前記第２のゲート絶縁膜上にも前記下部ゲート電極膜を形成し、
前記下部ゲート電極膜を形成する工程と前記下部ゲート電極膜を熱処理する工程との間に、前記第２のゲート絶縁膜上に位置する前記下部ゲート電極膜上にマスク膜を形成する工程を有し、
前記上部ゲート電極膜を形成する工程において、前記第２のゲート絶縁膜上に位置する前記下部ゲート電極膜上にも前記上部ゲート電極膜を形成する半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記下部ゲート電極膜は窒化チタニウム、窒化タンタル、窒化タングステン、または窒化モリブデンのいずれかにより構成される半導体装置の製造方法。
【請求項４】
請求項１ないし３いずれか１項に記載の半導体装置の製造方法において、
前記上部ゲート電極膜はシリコン、ゲルマニウム、またはシリコンとゲルマニウムの混合物のいずれかにより構成される半導体装置の製造方法。
【請求項５】
請求項１ないし４いずれか１項に記載の半導体装置の製造方法において、
前記第１の素子形成領域に形成されるトランジスタがｎチャネル型である半導体装置の製造方法。
【請求項６】
請求項２ないし５いずれか１項に記載の半導体装置の製造方法において、
前記下部ゲート電極膜を熱処理する工程と前記上部ゲート電極膜を形成する工程との間に、前記マスク膜を除去する工程をさらに備える半導体装置の製造方法。
【請求項７】
請求項２ないし５いずれか１項に記載の半導体装置の製造方法において、
前記マスク膜はシリコン、ゲルマニウム、またはシリコンとゲルマニウムの混合物である半導体装置の製造方法。
【請求項８】
請求項２ないし６いずれか１項に記載の半導体装置の製造方法において、
前記マスク膜はシリコン酸化膜である半導体装置の製造方法。
【請求項９】
請求項１ないし８いずれか１項に記載の半導体装置の製造方法において、
前記下部ゲート電極膜を熱処理する工程における雰囲気は真空又は窒素雰囲気である半導体装置の製造方法。
【請求項１０】
基板と、
前記基板に設けられた第１の素子形成領域上に形成された第１のゲート絶縁膜と、
前記基板に設けられた第２の素子形成領域上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上、及び前記第２のゲート絶縁膜上に形成され、金属窒化膜により構成される下部ゲート電極膜と、
前記第２のゲート絶縁膜上に位置する前記下部ゲート電極膜上に形成されたマスク膜と、
前記下部ゲート電極膜上及び前記マスク膜上に形成された上部ゲート電極膜と、
を備える半導体装置。
【請求項１】
基板に設けられた第１の素子形成領域上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に、金属窒化膜により構成される下部ゲート電極膜を形成する工程と、
前記下部ゲート電極膜を熱処理する工程と、
前記下部ゲート電極膜上に上部ゲート電極膜を形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記下部ゲート電極膜を形成する工程の前に、前記基板に設けられた第２の素子形成領域上に第２のゲート絶縁膜を形成する工程を備え、
前記下部ゲート電極膜を形成する工程において、前記第２のゲート絶縁膜上にも前記下部ゲート電極膜を形成し、
前記下部ゲート電極膜を形成する工程と前記下部ゲート電極膜を熱処理する工程との間に、前記第２のゲート絶縁膜上に位置する前記下部ゲート電極膜上にマスク膜を形成する工程を有し、
前記上部ゲート電極膜を形成する工程において、前記第２のゲート絶縁膜上に位置する前記下部ゲート電極膜上にも前記上部ゲート電極膜を形成する半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記下部ゲート電極膜は窒化チタニウム、窒化タンタル、窒化タングステン、または窒化モリブデンのいずれかにより構成される半導体装置の製造方法。
【請求項４】
請求項１ないし３いずれか１項に記載の半導体装置の製造方法において、
前記上部ゲート電極膜はシリコン、ゲルマニウム、またはシリコンとゲルマニウムの混合物のいずれかにより構成される半導体装置の製造方法。
【請求項５】
請求項１ないし４いずれか１項に記載の半導体装置の製造方法において、
前記第１の素子形成領域に形成されるトランジスタがｎチャネル型である半導体装置の製造方法。
【請求項６】
請求項２ないし５いずれか１項に記載の半導体装置の製造方法において、
前記下部ゲート電極膜を熱処理する工程と前記上部ゲート電極膜を形成する工程との間に、前記マスク膜を除去する工程をさらに備える半導体装置の製造方法。
【請求項７】
請求項２ないし５いずれか１項に記載の半導体装置の製造方法において、
前記マスク膜はシリコン、ゲルマニウム、またはシリコンとゲルマニウムの混合物である半導体装置の製造方法。
【請求項８】
請求項２ないし６いずれか１項に記載の半導体装置の製造方法において、
前記マスク膜はシリコン酸化膜である半導体装置の製造方法。
【請求項９】
請求項１ないし８いずれか１項に記載の半導体装置の製造方法において、
前記下部ゲート電極膜を熱処理する工程における雰囲気は真空又は窒素雰囲気である半導体装置の製造方法。
【請求項１０】
基板と、
前記基板に設けられた第１の素子形成領域上に形成された第１のゲート絶縁膜と、
前記基板に設けられた第２の素子形成領域上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上、及び前記第２のゲート絶縁膜上に形成され、金属窒化膜により構成される下部ゲート電極膜と、
前記第２のゲート絶縁膜上に位置する前記下部ゲート電極膜上に形成されたマスク膜と、
前記下部ゲート電極膜上及び前記マスク膜上に形成された上部ゲート電極膜と、
を備える半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−２１０９９７（Ｐ２０１１−２１０９９７Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１０−７７９７５（Ｐ２０１０−７７９７５）
【出願日】平成２２年３月３０日（２０１０．３．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２２年３月３０日（２０１０．３．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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