半導体装置およびその製造方法
【課題】適切な仕事関数を有する金属ゲート電極を備え、トランジスタ特性のばらつきが抑えられた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１００１と、半導体基板１００１内に形成された第１導電型の第１の活性領域１００３と、第１の活性領域１００３上に形成された第１のゲート絶縁膜１０３０ａと第１のゲート電極１０３２ａとを有し、第１の活性領域１００３上に形成された第１チャネル型の第１のＭＩＳＦＥＴ１０５０とを備える。第１のゲート電極１０３２ａは、第１のゲート絶縁膜１０３０ａ上に形成され、金属原子を含む第１の下部ゲート電極１０１１ａと、炭素の単体を含む材料、または分子中に炭素を含む材料からなる第１の酸化防止膜１０１２ａと、第１の上部ゲート電極１０１３ａとを有している。
【解決手段】半導体装置は、半導体基板１００１と、半導体基板１００１内に形成された第１導電型の第１の活性領域１００３と、第１の活性領域１００３上に形成された第１のゲート絶縁膜１０３０ａと第１のゲート電極１０３２ａとを有し、第１の活性領域１００３上に形成された第１チャネル型の第１のＭＩＳＦＥＴ１０５０とを備える。第１のゲート電極１０３２ａは、第１のゲート絶縁膜１０３０ａ上に形成され、金属原子を含む第１の下部ゲート電極１０１１ａと、炭素の単体を含む材料、または分子中に炭素を含む材料からなる第１の酸化防止膜１０１２ａと、第１の上部ゲート電極１０１３ａとを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載された技術は、半導体装置および半導体装置の製造方法に関し、特にメタルゲート電極の形成方法に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現するために、ＭＩＳＦＥＴ（Ｍetal Insulator Semiconductor FieldEffect Transistor）のゲート容量を増加させることで駆動電流を増加させる方法が採られている。
【０００３】
ここで、ゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極間）の距離を短くする必要がある。この要求に応えるため、現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚（ゲート絶縁膜の実際の膜厚）は、シリコン酸窒化物（ＳｉＯＮ）を用いた場合、約２ｎｍ程度にまで薄膜化されている。しかしながら、ゲート絶縁膜の薄膜化に伴ってゲートリーク電流が増大するため、ゲートリーク電流の抑制が課題となってきている。この課題に対して、従来から使用されてきたシリコン酸化物（ＳｉＯ２）系の材料の代わりに、Ｈｆを含む酸化物などの高誘電率材料をゲート絶縁膜として使用することが検討されている。なお、本明細書中で「高誘電率材料」とは、少なくともシリコン窒化膜よりも高い誘電率を有する材料のことをいうものとする。
【０００４】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極の空乏化によりゲート容量が低下するため、ゲート電極の空乏化を抑制することも課題となっている。ゲート電極を多結晶シリコンで構成した場合のゲート容量の低下量は、例えばシリコン酸化物（ＳｉＯ２）からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート絶縁膜の薄膜化は必然的にゲートリークの増大を伴うが、空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ＳｉＯ２では膜厚を０．１ｎｍ薄くすると、薄膜化する前に比べて１０倍以上リーク電流が増大してしまうため、ゲート電極の空乏化を抑制する効果は非常に大きいと考えられる。
【０００５】
そこで、ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。しかしながら、多結晶シリコンを用いた場合には、不純物の注入により不純物準位を形成することで、ｐチャネル型ＭＩＳＦＥＴ（以下「ｐ型ＭＩＳＦＥＴ」と表記）用ゲート電極とｎチャネル型ＭＩＳＦＥＴ（以下「ｎ型ＭＩＳＦＥＴ」と表記）用ゲート電極とを作り分けることができる一方、金属を用いた場合ではこのような作り分けを行うことができない。また、半導体装置にはより高速な動作が要求されている。そのため、半導体装置の低閾値電圧（Ｖｔ）化が図られており、ｐ型ＭＩＳＦＥＴ用のゲート電極はシリコンのエネルギーバンドのうち、価電子帯の上端（トップエッジ；約５．２ｅＶ）に近い仕事関数（ＷＦ）値を有することが望まれており、ｎ型ＭＩＳＦＥＴ用のゲート電極はシリコンの伝導帯の下端（ボトムエッジ；約４．１ｅＶ）に近いＷＦ値を有することが望まれている。
【０００６】
したがって、従来の半導体装置では、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属をｐ型ＭＩＳＦＥＴ用ゲート電極およびｎ型ＭＩＳＦＥＴ用ゲート電極に共通の材料として用いることにより、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとが互いに同じＶｔ値を持つように設計されているが、このような半導体装置も実用的でなくなってきている。
【０００７】
このような背景を基に、現在では、ｐ型ＭＩＳＦＥＴに適したゲート電極材料とｎ型ＭＩＳＦＥＴに適したゲート電極材料のそれぞれの探索が盛んに行われており、近年、いくつかの有力候補が見出されている。
【０００８】
図１は、従来の半導体装置におけるｎ型ＭＩＳＦＥＴ用のゲート電極と、ｐ型ＭＩＳＦＥＴ用のゲート電極の形成方法を示す断面図である。
【０００９】
ｎ型ＭＩＳＦＥＴに適したＷＦ値を示すゲート電極の例としては、ＬａＯからなるキャップ膜上にメタル層を設けたものが挙げられ、ｐ型ＭＩＳＦＥＴに適したＷＦ値を示すゲート電極の例としては、アルミニウム（Ａｌ）やＡｌ２Ｏ３などからなるキャップ膜上にメタルを設けたものが検討されている（非特許文献１参照）。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】T.Schram et.al. , VLSI Thechnology ,2009,pp 44-45
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述のメタルゲート電極に用いられている電極材料の多くは金属材料そのものや金属窒化物や炭化物である。上記材料の多くは酸化されやすく、酸化された場合、当該物質に固有の仕事関数が変動する。メタルゲート電極を採用する場合、トランジスタのフラットバンド電圧が変動し、この変動がトランジスタ特性がばらつきに繋がり歩留り低下を引き起こすおそれがある。上記理由から、メタルゲート電極材料上に膜を堆積する際や、熱処理を行う際にメタルゲート電極材料の表面が酸化され、特性が変動するという不具合が生じる可能性がある。
【００１２】
本発明は、適切な仕事関数を有する金属ゲート電極を備え、トランジスタ特性のばらつきが抑えられた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明の実施形態の一例に係る半導体装置は、半導体基板と、前記半導体基板内に形成された第１導電型の第１の活性領域と、前記第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを有し、前記第１の活性領域上に形成された第１チャネル型の第１のＭＩＳＦＥＴとを備えている。また、前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成され、金属原子を含む第１の下部ゲート電極と、前記第１の下部ゲート電極上に形成され、炭素の単体を含む材料、または分子中に炭素を含む材料からなる第１の酸化防止膜と、前記第１の酸化防止膜上に形成された第１の上部ゲート電極とを有している。
【００１４】
この構成によれば、第１の酸化防止膜が設けられていることで、第１の下部ゲート電極を構成する膜を形成する際や、不純物イオンの活性化アニールをする際などに第１の酸化防止膜中の炭素原子が酸素と反応することで、第１の下部ゲート電極（またはこれを形成するための第１の電極径成膜）の上面での酸化膜の形成を抑えることができる。そのため、ＭＩＳＦＥＴのゲート電極におけるＷＦ値のばらつきを小さくすることができる。その結果、ＭＩＳＦＥＴのトランジスタ特性のばらつきを大きく低減することができる。
【００１５】
酸化防止膜は、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴの両方のゲート電極に設けることができ、いずれのＭＩＳＦＥＴにおいてもトランジスタ特性のばらつきを大きく低減することが可能となる。
【００１６】
なお、前記第１のゲート絶縁膜は、金属原子を含む第１のキャップ膜を有しており、前記第２のゲート絶縁膜は、金属原子を含む第２のキャップ膜を有していてもよい。第１のキャップ膜及び第２のキャップ膜は絶縁膜であってもよいが、ＷＦを調整することができる膜であれば絶縁膜に限られない。
【００１７】
本発明の実施形態の一例に係る半導体装置の製造方法は、半導体基板と、前記半導体基板内に形成された第１導電型の第１の活性領域と、前記第１の活性領域上に形成され、第１のゲート絶縁膜及び第１のゲート電極を有する第１チャネル型の第１のＭＩＳＦＥＴとを備えた半導体装置の製造方法である。すなわち、半導体装置の製造方法は、前記第１の活性領域上に前記第１のゲート絶縁膜を形成する工程（ａ）と、前記第１のゲート絶縁膜上に金属原子を含む第１の電極形成膜を形成する工程（ｂ）と、前記第１の電極形成膜上に炭素の単体を含む材料、または分子中に炭素を含む材料からなる酸化防止膜を形成する工程（ｃ）と、前記酸化防止膜上に第２の電極形成膜を形成する工程（ｄ）と、前記第１の電極形成膜、前記酸化防止膜、前記第２の電極形成膜、及び前記第１のゲート絶縁膜の一部を除去することで、前記第１の活性領域の所定の領域上に前記第１のゲート絶縁膜を残すとともに、前記第１のゲート絶縁膜上に、前記第１の電極形成膜の一部で構成された第１の下部ゲート電極、前記酸化防止膜の一部で構成された第１の酸化防止膜、及び前記第２の電極形成膜の一部で構成された第１の上部ゲート電極を有する前記第１のゲート電極を形成する工程（ｅ）とを備えている。
【００１８】
この方法によれば、工程（ｄ）で第２の電極形成膜を形成する際に、酸化防止膜中の炭素原子と雰囲気中あるいは第１の電極形成膜の上面部に含まれる酸素とが反応することで、酸素が除去される。反応した酸素はＣＯまたはＣＯ２となって雰囲気中に放出される。このため、第１の電極形成膜の上面に酸化膜が形成されるのを低減または防止できる。また、第１の下部ゲート電極の上面に酸化膜が形成された場合でも、不純物の活性化アニールの際に第１の酸化防止膜中の炭素（またはＣＯ）により、酸化膜を還元することができる。このため、第１の下部ゲート電極の上面が酸化されることによる第１のゲート電極の仕事関数の変動が抑えられる。従って、トランジスタ特性のばらつきが抑えられた半導体装置を製造することが可能となる。
【発明の効果】
【００１９】
本発明の一例に係る半導体装置によれば、ＭＩＳＦＥＴにおいて、下部ゲート電極と上部ゲート電極との間に炭素原子を含む酸化防止膜が設けられているので、製造工程中に酸化防止膜中の炭素と酸素が反応する。そのため、下部ゲート電極の上面部の酸化を効果的に低減または防止することができる。
【図面の簡単な説明】
【００２０】
【図１】従来の半導体装置を示す断面図である。
【図２】従来の半導体装置におけるウェハ面内でのフラットバンド電圧（ＶＦＢ）の変動量とメタルゲート電極中に含まれる酸素量とを示す図である。
【図３】（ａ）〜（ｄ）は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｄ）は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）、（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）〜（ｄ）は、本発明の実施形態の変形例に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００２１】
−トランジスタの特性変動の原因の究明−
本願発明者は、「メタルゲート電極表面の酸化がトランジスタ特性が変動する原因である」、との上記仮説の正しさを確認するため、非特許文献１に記載された半導体装置と同様の構成を有する半導体装置（ｎ型ＭＩＳＦＥＴ）を試作し、ウエハ中心からの距離（図２横軸）とトランジスタのしきい値の変動量、及びメタルゲート電極中の酸素量との関係を調べた。
【００２２】
図２は、従来の半導体装置におけるウェハ面内でのフラットバンド電圧（ＶＦＢ）の変動量（ΔＶＦＢ）とメタルゲート電極中に含まれる酸素量とを示す図である。同図に示すように、ウェハの周辺部では、メタルゲート電極中の酸素量が増加し、トランジスタのフラットバンド電圧も変動していた。
【００２３】
このことから、メタルゲート電極上にポリシリコンを堆積する際に、メタルゲート電極上面が酸化されてフラットバンド電圧が変動することが確認された。すなわち、ポリシリコン堆積時に微量の酸素によりメタルゲート電極が酸化され、後工程でその酸素が拡散しｎＭＩＳキャパシタのフラットバンド電圧がシフトしていることが分かった。なお、図２に示すフラットバンドの変化量は、その他の要因（キャップ膜の膜厚分布やＨｉｇｈ−ｋ膜の膜厚分布、メタルゲート電極の膜厚分布）により生じる以上の変動が生じていることを確認しており、メタルゲート電極内の酸素によってフラットバンドシフトが生じたものと考えられた。
【００２４】
以上の結果から得られた知見に基づき、本願発明者は、以下の実施形態で説明する方法に独自に想到し、メタルゲート電極の表面（上面）の酸化を抑えることで、メタルゲート電極を有するトランジスタの特性ばらつきを効果的に抑えることに成功した。以下、本願発明の実施形態を説明する。
【００２５】
（実施形態）
図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）、及び図５（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法を示す断面図である。最初に、図５（ｂ）を用いて本実施形態の半導体装置の構成を説明する。
【００２６】
図５（ｂ）に示すように、本実施形態の半導体装置は、例えばシリコンからなる半導体基板１００１と、半導体基板１００１内に形成されたｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを電気的に分離するための素子分離領域１００２とを備えている。ｐ型活性領域１００３上にはｎ型ＭＩＳＦＥＴ１０５０が形成され、ｎ型活性領域１００４上にはｐ型ＭＩＳＦＥＴ１０５２が形成されている。
【００２７】
ｎ型ＭＩＳＦＥＴ１０５０は、ｐ型活性領域１００３上に形成されたゲート絶縁膜１０３０ａと、ゲート絶縁膜１０３０ａ上に形成されたゲート電極１０３２ａと、ゲート絶縁膜１０３０ａ及びゲート電極１０３２ａの側面上に形成された絶縁体からなるサイドウォールスペーサ１０１４ａと、ｐ型活性領域１００３のうちゲート電極１０３２ａの両側方であってサイドウォールスペーサ１０１４ａの下に位置する部分に形成されたｎ型エクステンション領域１０１５ａと、ｐ型活性領域１００３のうちゲート電極１０３２ａの両側方であってｎ型エクステンション領域１０１５ａの外側に位置する部分に形成されたｎ型のソースまたはドレイン領域１０１６ａとを有している。
【００２８】
ゲート絶縁膜１０３０ａは、ＳｉＯ２などからなる下地絶縁膜１００５ａと、下地絶縁膜１００５ａ上に形成されたキャップ膜１００６と、ＨｆＳｉＯＮなどからなる高誘電率膜１００８ａとを有している。キャップ膜１００６は例えばランタン（Ｌａ）酸化物などのＬａ原子（金属原子）を含む絶縁体からなり、ＷＦを調節するために設けられている。なお、キャップ膜１００６はゲート電極のＷＦを調整できる材料で構成されていればよいので、必ずしも絶縁膜である必要はなく、導電膜などであってもよい。
【００２９】
ゲート電極１０３２ａは、金属原子を含む下部ゲート電極（メタルゲート電極）１０１１ａと、下部ゲート電極１０１１ａ上に形成され、炭素の単体を含む材料、または分子中に炭素を含む材料からなる酸化防止膜１０１２ａと、酸化防止膜１０１２ａ上に形成され、ポリシリコン等の導電体からなる上部ゲート電極１０１３ａとを有している。下部ゲート電極１０１１ａは、例えば金属や、窒化タンタル（ＴａＮ）等の導電性の金属化合物で構成される。
【００３０】
ｐ型ＭＩＳＦＥＴ１０５２は、ｎ型活性領域１００４上に形成されたゲート絶縁膜１０３０ｂと、ゲート絶縁膜１０３０ｂ上に形成されたゲート電極１０３２ｂと、ゲート絶縁膜１０３０ｂ及びゲート電極１０３２ｂの側面上に形成され、絶縁体からなるサイドウォールスペーサ１０１４ｂと、ｎ型活性領域１００４のうちゲート電極１０３２ｂの両側方であってサイドウォールスペーサ１０１４ｂの下に位置する部分に形成されたｐ型エクステンション領域１０１５ｂと、ｎ型活性領域１００４のうちゲート電極１０３２ｂの両側方であってｐ型エクステンション領域１０１５ｂの外側に位置する部分に形成されたｐ型のソースまたはドレイン領域１０１６ｂとを有している。
【００３１】
ゲート絶縁膜１０３０ｂは、ＳｉＯ２などからなる下地絶縁膜１００５ｂと、下地絶縁膜１００５ｂ上に形成され、ＨｆＳｉＯＮなどの高誘電率材料を含む高誘電率膜１００８ｂと、Ａｌ２Ｏ３など、Ａｌ原子（金属原子）を含む絶縁体からなるキャップ膜１００９とを有している。なお、キャップ膜１００９もキャップ膜１００６と同様に、必ずしも絶縁膜でなくてもよく、導電膜などであってもよい。
【００３２】
ゲート電極１０３２ｂは、金属原子を含む下部ゲート電極１０１１ｂと、下部ゲート電極１０１１ｂ上に形成され、炭素の単体を含む材料、または分子中に炭素を含む材料からなる酸化防止膜１０１２ｂと、酸化防止膜１０１２ｂ上に形成され、ポリシリコン等の導電体からなる上部ゲート電極１０１３ｂとを有している。下部ゲート電極１０１１ｂは、例えば金属や、ＴａＮ等の導電性の金属化合物で構成される。
【００３３】
下地絶縁膜１００５ａは下地絶縁膜１００５ｂと、高誘電率膜１００８ａは高誘電率膜１００８ｂと、下部ゲート電極１０１１ａは下部ゲート電極１０１１ｂと、酸化防止膜１０１２ａは酸化防止膜１０１２ｂと、上部ゲート電極１０１３ａは上部ゲート電極１０１３ｂと、それぞれ同じ材料、同じ膜厚で構成されている。
【００３４】
なお、酸化防止膜１０１２ａ、１０１２ｂの膜厚は特に限定されないが、厚くなり過ぎると下部ゲート電極と上部電極との界面抵抗が大きくなるため、２ｎｍ以下であることが好ましい。また、酸化防止効果を十分に得るために酸化防止膜１０１２ａ、１０１２ｂの膜厚は当該膜の形成時において０．２ｎｍ以上であることが好ましく、０．５ｎｍ以上であればより好ましい。ただし、半導体装置完成後の酸化防止膜１０１２ａ、１０１２ｂの膜厚は当該膜を形成した後に行われる酸素を含む処理の程度によって変わってくる。
【００３５】
本実施形態の半導体装置では、従来のメタルゲート電極を有する半導体装置と異なり、下部ゲート電極（メタルゲート電極）１０１１ａと上部ゲート電極１０１３ａとの間に酸化防止膜１０１２ａが設けられ、下部ゲート電極（メタルゲート電極）１０１１ｂと上部ゲート電極１０１３ｂとの間に酸化防止膜１０１２ｂが設けられている。
【００３６】
酸化防止膜１０１２ａ、１０１２ｂ中の炭素成分は、高温下で酸素や水と反応する。このため、半導体装置の製造工程において、下部ゲート電極１０１１ａ、１０１１ｂが空気中の酸素や水分と反応するのを抑え、下部ゲート電極１０１１ａ、１０１１ｂの上面に酸化膜が形成されるのを抑えることができる。
【００３７】
特に、酸化防止膜１０１２ａ、１０１２ｂが設けられていることにより、上部ゲート電極１０１３ａ、１０１３ｂの形成時に雰囲気中に存在する酸素や水分によって下部ゲート電極１０１１ａ、１０１１ｂの上面が酸化されるのを効果的に抑えることができる。
【００３８】
また、下部ゲート電極１０１１ａのうち酸化防止膜１０１２ａと接触する部分、及び下部ゲート電極１０１１ｂのうち酸化防止膜１０１２ｂと接触する部分では、下部ゲート電極１０１１ａのうちゲート絶縁膜１０３０ａとの界面部分、及び下部ゲート電極１０１１ｂのうちゲート絶縁膜１０３０ｂとの界面部分に比べて酸素濃度が大幅に低減されている。そのため、製造後の半導体装置においても、自然酸化によって下部ゲート電極１０１１ａ、１０１１ｂの上面に酸化膜が形成されにくくなっている。
【００３９】
また、酸化防止膜１０１２ａ、１０１２ｂは炭素の単体を含む材料、または有機物などの、分子中に炭素を含む材料で構成されているため、下部ゲート電極１０１１ａ、１０１１ｂの上面が既に酸化されていた場合であっても、後工程の熱処理の際などに炭素成分によって酸化膜を還元することができる。なお、酸素と反応した酸化防止膜１０１２ａ、１０１２ｂ中の炭素は、二酸化炭素または一酸化炭素となって半導体装置の外部へと放出される。
【００４０】
以上の効果により、下部ゲート電極１０１１ａ、１０１１ｂが酸化されることで生じるＷＦの変動を抑制することができるので、本実施形態の半導体装置では、ｎ型ＭＩＳＦＥＴ１０５０及びｐ型ＭＩＳＦＥＴ１０５２のいずれにおいても、しきい値電圧など、トランジスタ特性のばらつきを大幅に低減することが可能となる。特に、従来の半導体装置では、ウェハの周辺部に設けられたＭＩＳトランジスタでしきい値電圧等のトランジスタ特性の変動が大きくなっているが、本実施形態の半導体装置では、ウェハ周辺部に設けられたＭＩＳトランジスタとウェハ中心部に設けられたＭＩＳトランジスタとの特性ばらつきも小さくなっている。
【００４１】
なお、本実施形態の半導体装置において、ｎ型ＭＩＳＦＥＴ１０５０ではキャップ膜１００６上に高誘電率膜１００８ａが形成されており、ｐ型ＭＩＳＦＥＴ１０５２では、高誘電率膜１００８ｂ上にキャップ膜１００９が形成されているが、酸化防止膜１０１２ａ、１０１２ｂの効果はゲート絶縁膜とキャップ膜の位置の上下によらず得られ、ゲート絶縁膜の構造によって制限されるものではない。
【００４２】
また、本実施形態では、ｎ型ＭＩＳＦＥＴ１０５０とｐ型ＭＩＳＦＥＴ１０５２とで同一構成のゲート電極を用いた例を挙げて説明したが、ｎ型ＭＩＳＦＥＴ１０５０とｐ型ＭＩＳＦＥＴ１０５２とで異なる金属原子を含むゲート電極を用いた際においても、酸化防止膜によって上述の効果を得ることができ、トランジスタ特性のばらつきが少ないＭＩＳＦＥＴを備えた半導体装置を実現することができる。
【００４３】
なお、下部ゲート電極１０１１ａ、１０１１ｂの構成材料はＴａＮに限られず、金（Ａｕ）、白金（Ｐｔ）、銀（Ａｇ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）等の貴金属や、チタン（Ｔｉ）、タングステン（Ｗ）、Ｔａ、Ｌａ、Ａｌ、モリブデン（Ｍｏ）のうちから選ばれた少なくとも１つの金属原子を含んでいてもよい。より具体的に、下部ゲート電極１０１１ａ、１０１１ｂの構成材料は上述の金属の酸化物を除き、導電性の炭化物や窒化物であってもよい。
【００４４】
また、上部ゲート電極１０１３ａ、１０１３ｂの構成材料は、Ｓｉ（ポリシリコン）に限られず、上述の貴金属や、Ｔｉ、Ｗ、Ｔａ、Ｌａ、Ａｌ、Ｍｏのうちから選ばれた少なくとも１つの金属原子を含んでいてもよい。より具体的に、上部ゲート電極１０１３ａ、１０１３ｂの構成材料は上述の金属の単体の他、上述の金属の酸化物を除き、導電性の炭化物や窒化物であってもよい。
【００４５】
また、高誘電率膜１００８ａ、１００８ｂは、ＨｆＳｉＯＮに代えて、あるいはＨｆＳｉＯＮに加えて、ＨｆＯ２及びＨｆＳｉＯのうち少なくとも一方を含んでいてもよい。
【００４６】
次に、本実施形態に係る半導体装置の製造方法について図３〜図５を用いて説明する。
【００４７】
まず、図３（ａ）に示すように、半導体基板１００１内に、ｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを分離する素子分離領域１００２を形成する。次に、半導体基板１００１上に、例えばＳｉＯ２からなる下地絶縁膜１００５を、酸素ガスを用いてＲＴＯ（Rapid Thermal Oxidation）処理することにより、１ｎｍ程度の膜厚で形成させる。なお、ここでは、酸素ガス以外の他のガス種を用いて半導体基板１００１の上面を酸化してもよい。また、加熱炉を用いた熱処理や酸素ラジカルを用いた酸化により下地絶縁膜１００５を形成してもよい。下地絶縁膜１００５の材料としては、ＳｉＯＮやアンモニア過酸化水素等の薬液で処理した際に生じる酸化物（ケミカルオキサイド）などを用いてもよい。
【００４８】
続いて、ＰＶＤ（Physical Vapor Deposition）によりＬａ酸化物など、Ｌａを含む絶縁体からなるキャップ膜１００６を下地絶縁膜１００５上に形成する。
【００４９】
なお、キャップ膜としては、Ｌａ、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロビウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）およびルテチウム（Ｌｕ）からなるランタノイド系元素のうち少なくとも１つを含む材料を用いてもよい。これは、後に形成するキャップ膜１００９についても同様である。また、ＰＶＤ法の代わりに、ＣＶＤ（Chemical Vapor Deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などの他の成膜手法を用いてもよい。
【００５０】
次に、図３（ｂ）に示すように、キャップ膜１００６上にレジスト１００７を形成した後、リソグラフィー技術を用いて、レジスト１００７のうち、ｎ型活性領域１００４上に位置する部分に開口を形成する。
【００５１】
次に、図３（ｃ）に示すように、ｐ型活性領域１００３の上方に形成されたレジスト１００７をマスクとしてエッチングを行うことにより、キャップ膜１００６のうち、下地絶縁膜１００５を挟んでｎ型活性領域１００４上に形成された部分を除去する。
【００５２】
次に、図３（ｄ）に示すように、レジスト１００７を除去した後、ＭＯＣＶＤ法により、例えば高誘電率を有するＨｆＳｉＯ膜を２．０ｎｍの膜厚で堆積し、該ＨｆＳｉＯ膜をプラズマ窒化させることで、ＨｆＳｉＯ膜からなる高誘電率膜１００８を基板（作製中の半導体装置）の上面全体に形成する。
【００５３】
なお、高誘電率膜１００８の材料としては、Ａｌ２Ｏ３やＺｒＯ２、ＨｆＯ２、ＬａＯ、ＤｙＯ、ＳｃＯなどの他の高誘電率材料を用いてもよく、用途に応じてＳｉＯ２やＳｉＯＮを用いてもよい。またＭＯＣＶＤ法の代わりにＣＶＤ法やＰＶＤ法などの他の成膜方法を用いてもよい。
【００５４】
次に、図４（ａ）に示すように、ＰＶＤ法により、Ａｌを含むキャップ膜１００９を形成する。また、ＰＶＤ法の代わりに、ＣＶＤ法やＭＯＣＶＤ法などの他の成膜手法を用いてもよい。次に、キャップ膜１００９上にレジスト１０１０を形成した後、リソグラフィー技術を用いて、レジスト１０１０のうち、ｐ型活性領域１００３の上方に位置する部分に開口を形成する。
【００５５】
次に、図４（ｂ）に示すように、ｎ型活性領域１００４の上方に形成されたレジスト１０１０をマスクとしてエッチングを行うことにより、キャップ膜１００９のうち、ｐ型活性領域１００３の上方に設けられた部分を除去する。その後、レジスト１０１０を除去する。
【００５６】
なお、図４（ｂ）では便宜上、下地絶縁膜１００５のうちｐ型活性領域１００３上に形成された部分、キャップ膜１００６、及び高誘電率膜１００８のうちｐ型活性領域１００３上方に形成された部分を合わせて「ゲート絶縁膜１０３０ｎ」と表記する。また、下地絶縁膜１００５のうちｎ型活性領域１００４上に形成された部分、高誘電率膜１００８のうちｎ型活性領域１００４上方に形成された部分、及びキャップ膜１００９を合わせて「ゲート絶縁膜１０３０ｐ」と表記する。
【００５７】
次に、図４（ｃ）に示すように、高誘電率膜１００８上及びキャップ膜１００９上に、例えばＴａＮなどからなる第１の電極形成膜１０１１を例えば１５ｎｍの膜厚で堆積させる。第１の電極形成膜１０１１の膜厚は、材料や他の製造プロセスに応じて適宜変更することができるが、ＷＦ制御や加工の観点から５ｎｍ以上、且つ３０ｎｍ未満であることが実用上好ましい。
【００５８】
本実施形態では、ｎ型ＭＩＳＦＥＴ用のゲート電極とｐ型ＭＩＳＦＥＴ用のゲート電極を共通の電極形成膜から形成する例を説明しているが、しきい値をさらに低減させることを目的として、ｎ型ＭＩＳＦＥＴのゲート電極とｐ型ＭＩＳＦＥＴのゲート電極とを別種の電極形成膜から形成してもよい。
【００５９】
次に、第１の電極形成膜１０１１上に、炭素の単体を含む材料、または分子中に炭素を含む材料で構成された酸化防止膜１０１２をスピナーを用いた塗布により１ｎｍの膜厚で形成する。この際には、例えば炭素を分子中に含む有機溶剤を常温で第１の電極形成膜１０１１の上面に塗布する。有機溶剤は常温処理が可能なものであればよいが、例えばＯＨ基を含まないもの、すなわち分子中に酸素を含まないものであれば、酸化防止膜としての効果をより発揮することができるので好ましい。
【００６０】
本工程で形成される酸化防止膜１０１２の膜厚は、後で行われる熱処理や第１の電極形成膜１０１１（下部ゲート電極）上面の自然酸化量により適宜変更することができるが、酸化防止膜１０１２を厚く形成した場合、下部ゲート電極と上部ゲート電極間の界面抵抗が上昇する。そのため、酸化防止膜１０１２の膜厚は、０．２ｎｍ以上２ｎｍ以下であることが望ましい。
【００６１】
また、スピナーによる塗布以外の酸化防止膜１０１２の形成方法としては、３００℃以下の低温のプラズマＣＶＤ法や光ＣＶＤ法などを用いてもよく、可能であれば酸化防止膜１０１２の堆積中に雰囲気中の酸素量を低減できる減圧下の処理を行うことが望ましい。この場合、雰囲気中の酸素濃度は２％以下とすることが好ましい。この方法によれば、酸化防止膜１０１２の堆積処理中に第１の電極形成膜１０１１上面の酸化を抑制することができる。
【００６２】
また、酸化防止膜１０１２を非常に薄く形成する方法としては、第１の電極形成膜１０１１の上面にシンナーやＴＭＡＨ（Tetra Methyl Ammonium Hydroxide）などの有機溶媒を塗布し、第１の電極形成膜１０１１上面のダングリングボンドをＯやＯＨ以外の水素またはフッ素（Ｆ）などの元素、あるいは置換基で置換することで行ってもよい。
【００６３】
次に、図４（ｄ）に示すように、酸化防止膜１０１２を間に挟んで第１の電極形成膜１０１１上に、ポリシリコン等の導電体からなる第２の電極形成膜１０１３を１００ｎｍ程度堆積する。ここで、第２の電極形成膜１０１３の構成材料はポリシリコンに限定されるものではなく、Ｔｉ、Ｗ、Ｔａなどの高温でも安定で低抵抗である材料であってもよい。
【００６４】
第２の電極形成膜１０１３の形成時に、雰囲気中あるいは第１の電極形成膜１０１１中の酸素や水分が酸化防止膜１０１２中の炭素成分と反応してＣＯあるいはＣＯ２となり、放出されることで、第１の電極形成膜１０１１の上面に酸化膜が形成されるのが抑えられる。
【００６５】
次に、図５（ａ）に示すように、リソグラフィー法およびＲＩＥ（Reactive Ion Etching）法を用いて下地絶縁膜１００５、キャップ膜１００６、１００９、高誘電率膜１００８、第１の電極形成膜１０１１、酸化防止膜１０１２及び第２の電極形成膜１０１３の一部を除去し、ｐ型活性領域１００３及びｎ型活性領域１００４の所定領域上にこれらの膜をそれぞれ残す。
【００６６】
図５（ａ）では、下地絶縁膜１００５、高誘電率膜１００８、第１の電極形成膜１０１１、酸化防止膜１０１２及び第２の電極形成膜１０１３のうちｐ型活性領域１００３上に残された部分を、下地絶縁膜１００５ａ、高誘電率膜１００８ａ、下部ゲート電極１０１１ａ、酸化防止膜１０１２ａ、及び上部ゲート電極１０１３ａとそれぞれ表記する。さらに、下地絶縁膜１００５ａ、キャップ膜１００６、及び高誘電率膜１００８ａを合わせてゲート絶縁膜１０３０ａと表記し、下部ゲート電極１０１１ａ、酸化防止膜１０１２ａ、及び上部ゲート電極１０１３ａを合わせてゲート電極１０３２ａと表記する。
【００６７】
また、下地絶縁膜１００５、高誘電率膜１００８、第１の電極形成膜１０１１、酸化防止膜１０１２及び第２の電極形成膜１０１３のうちｎ型活性領域１００４上に残された部分を、下地絶縁膜１００５ｂ、高誘電率膜１００８ｂ、下部ゲート電極１０１１ｂ、酸化防止膜１０１２ｂ、及び上部ゲート電極１０１３ｂとそれぞれ表記する。さらに、下地絶縁膜１００５ｂ、高誘電率膜１００８ｂ、及びキャップ膜１００９を合わせてゲート絶縁膜１０３０ｂと表記し、下部ゲート電極１０１１ｂ、酸化防止膜１０１２ｂ、及び上部ゲート電極１０１３ｂを合わせてゲート電極１０３２ｂと表記する。
【００６８】
次に、図５（ｂ）に示すように、公知の技術を用いてｎ型エクステンション領域１０１５ａ、ｐ型エクステンション領域１０１５ｂの形成、サイドウォールスペーサ１０１４ａ、１０１４ｂの形成、ソースまたはドレイン領域１０１６ａ、１０１６ｂの形成、ソースまたはドレイン領域１０１６ａ、１０１６ｂに導入された不純物の活性化を行うことにより、ｐ型活性領域１００３上にｎ型ＭＩＳＦＥＴ１０５０を、ｎ型活性領域１００４上にｐ型ＭＩＳＦＥＴ１０５２をそれぞれ形成する。
【００６９】
ここで、ソースまたはドレイン領域１０１６ａ、１０１６ｂに含まれる不純物を活性化する目的で、例えば１０５０℃のスパイクアニールを行うと、下部ゲート電極１０１１ａ、１０１１ｂの上面に形成された薄い酸化膜層が、酸化防止膜１０１２ａ、１０１２ｂに含まれる炭素により還元される。少なくとも７５０℃以上の温度で熱処理を行えば、このような還元反応を生じさせることができる。このとき、下部ゲート電極１０１１ａ、１０１１ｂの上面部の酸素量が特に少ない状態となり、酸化防止膜１０１２ａ、１０１２ｂからは酸素と反応した炭素分が放出されるが、酸化防止膜１０１２ａ、１０１２ｂは非常に薄いため、ＷＦ値の制御に悪影響を及ぼすことはほとんどない。なお、図４（ｃ）に示す工程で形成された酸化防止膜１０１２は、その後上述の反応によって炭素成分が抜けるため、薄膜化する。このため、下部ゲート電極と上部ゲート電極との接触抵抗の上昇が抑えられる。
【００７０】
以上のように、本実施形態の半導体装置の製造方法によれば、第２の電極形成膜１０１３の形成時や熱処理工程の際に下部ゲート電極１０１１ａ、１０１１ｂ（または第１の電極形成膜１０１１）の上面に酸化膜が形成されるのを抑えることができるので、しきい値電圧などのトランジスタ特性のばらつきが抑えられた半導体装置を歩留まり良く製造することができる。
【００７１】
−実施形態の変形例−
次に、本実施形態の変形例に係る半導体装置の製造方法について説明する。図６（ａ）〜（ｄ）は、本発明の実施形態の変形例に係る半導体装置の製造方法を示す断面図である。本変形例は、酸化防止膜の形成方法が図４に示す方法と異なっているので、以下異なる点について重点的に説明する。
【００７２】
まず、図３（ａ）〜（ｄ）に示す工程と同様の工程により、半導体基板１００１上に下地絶縁膜１００５、キャップ膜１００６、高誘電率膜１００８を順次形成する。キャップ膜１００６は、ｐ型活性領域１００３の上方に選択的に形成する。
【００７３】
次に、図６（ａ）に示すように、ＰＶＤ法により、Ａｌを含む材料からなるキャップ膜１００９を形成する。また、ＰＶＤ法の代わりに、ＣＶＤ法やＭＯＣＶＤ法などの他の成膜手法を用いてもよい。次に、キャップ膜１００９上にレジスト１０１０を形成した後、リソグラフィー技術を用いて、レジスト１０１０のうち、ｐ型活性領域１００３の上方に位置する部分に開口を形成する。
【００７４】
次に、図６（ｂ）に示すように、ｎ型活性領域１００４の上方に形成されたレジスト１０１０をマスクとしてエッチングを行うことにより、キャップ膜１００９のうち、ｐ型活性領域１００３の上方に設けられた部分を除去する。その後、レジスト１０１０を除去する。
【００７５】
なお、図６（ｂ）では便宜上、下地絶縁膜１００５のうちｐ型活性領域１００３上に形成された部分、キャップ膜１００６、及び高誘電率膜１００８のうちｐ型活性領域１００３上方に形成された部分を合わせて「ゲート絶縁膜１０３０ｎ」と表記する。また、下地絶縁膜１００５のうちｎ型活性領域１００４上に形成された部分、高誘電率膜１００８のうちｎ型活性領域１００４上方に形成された部分、及びキャップ膜１００９を合わせて「ゲート絶縁膜１０３０ｐ」と表記する。
【００７６】
次に、図６（ｃ）に示すように、高誘電率膜１００８上及びキャップ膜１００９上に、例えばＴａＮなどからなる第１の電極形成膜１０１１を例えば１５ｎｍの膜厚で堆積させる。第１の電極形成膜１０１１の膜厚は、材料や他の製造プロセスに応じて適宜変更することができるが、５ｎｍ以上、且つ３０ｎｍ未満であることが実用上好ましい。
【００７７】
本変形例では、ｎ型ＭＩＳＦＥＴ用のゲート電極とｐ型ＭＩＳＦＥＴ用のゲート電極を共通の電極形成膜から形成する例を説明しているが、しきい値をさらに低減させることを目的として、ｎ型ＭＩＳＦＥＴのゲート電極とｐ型ＭＩＳＦＥＴのゲート電極とを別種の電極形成膜から形成してもよい。
【００７８】
次に、炭素の単体を含む材料、または分子中に炭素を含む材料で構成された酸化防止膜１０１２’をスピナーを用いた塗布により２０ｎｍの膜厚で形成する。本工程では、図４（ｃ）に示す工程と比べて酸化防止膜（１０１２’）を厚く形成している。
【００７９】
また、スピナーによる塗布以外の酸化防止膜１０１２’の形成方法としては、３００℃以下の低温のプラズマＣＶＤ法や光ＣＶＤ法などを用いてもよく、可能であれば酸化防止膜１０１２の堆積中に雰囲気中の酸素量を低減できる減圧下の処理を行うことが望ましい。この方法によれば、酸化防止膜１０１２’の堆積処理中に第１の電極形成膜１０１１上面の酸化を抑制することができる。
【００８０】
次に、図６（ｄ）に示すように、酸化防止膜１０１２’をエッチングして、所望の膜厚を有する酸化防止膜１０１２を形成する。ここでは、酸化防止膜１０１２の膜厚を例えば０．５ｎｍとする。酸化防止膜１０１２’の膜厚を調整するためのエッチングは適当な薬液を用いたウェットエッチングであってもよいし、ドライエッチングであってもよい。
【００８１】
なお、酸化防止膜１０１２の膜厚は、後で行われる熱処理や第１の電極形成膜１０１１（下部ゲート電極）上面の自然酸化量により適宜変更することができるが、酸化防止膜１０１２を厚く形成した場合、下部ゲート電極と上部ゲート電極間の界面抵抗が上昇する。そのため、酸化防止膜１０１２の膜厚は、０．２ｎｍ以上２ｎｍ以下であることが望ましい。
【００８２】
次に、酸化防止膜１０１２上にポリシリコンからなる第２の電極形成膜１０１３を１００ｎｍ堆積する。ここで、第２の電極形成膜１０１３の構成材料はポリシリコンに限定されるものではなく、Ｔｉ、Ｗ、Ｔａなどの高温でも安定で低抵抗である材料であってもよい。
【００８３】
次に、図５（ａ）、（ｂ）を用いて説明した工程により、ｐ型活性領域１００３上にｎ型ＭＩＳＦＥＴ１０５０を、ｎ型活性領域１００４上にｐ型ＭＩＳＦＥＴ１０５２をそれぞれ形成する。なお、本変形例に係る方法で作製された半導体装置は、図３〜図５に示す本実施形態に係る方法で作製された半導体装置と同様の構成を有している。
【００８４】
以上の方法によれば、酸化防止膜１０１２’を堆積した後に酸化防止膜１０１２’を薄膜化して所望の膜厚にするので、下部ゲート電極１０１１ａ、１０１１ｂの上面部の酸化をより確実に抑えることが可能となる。
【００８５】
なお、以上の説明で挙げた半導体装置の構成は実施形態の一例であって、各部材の材料、膜厚、成膜方法などは本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【００８６】
また、以上で説明した例では、酸化防止膜がｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴの両方に設けられているが、必要に応じていずれか一方のみに酸化防止膜が設けられていてもよい。
【産業上の利用可能性】
【００８７】
以上で説明したように、本発明は金属原子を含むゲート電極を有する半導体装置に有用である。
【符号の説明】
【００８８】
１００１ 半導体基板
１００２ 素子分離領域
１００３ ｐ型活性領域
１００４ ｎ型活性領域
１００５、１００５ａ、１００５ｂ 下地絶縁膜
１００６、１００９ キャップ膜
１００７、１０１０ レジスト
１００８、１００８ａ、１００８ｂ 高誘電率膜
１０１０ レジスト
１０１１ 第１の電極形成膜
１０１１ａ、１０１１ｂ 下部ゲート電極
１０１２、１０１２’、１０１２ａ、１０１２ｂ 酸化防止膜
１０１３ 第２の電極形成膜
１０１３ａ、１０１３ｂ 上部ゲート電極
１０１４ａ、１０１４ｂ サイドウォールスペーサ
１０１５ａ ｎ型エクステンション領域
１０１５ｂ ｐ型エクステンション領域
１０１６ａ、１０１６ｂ ソースまたはドレイン領域
１０３０ａ、１０３０ｂ ゲート絶縁膜
１０３２ａ、１０３２ｂ ゲート電極
１０５０ ｎ型ＭＩＳＦＥＴ
１０５２ ｐ型ＭＩＳＦＥＴ
【技術分野】
【０００１】
本明細書に記載された技術は、半導体装置および半導体装置の製造方法に関し、特にメタルゲート電極の形成方法に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現するために、ＭＩＳＦＥＴ（Ｍetal Insulator Semiconductor FieldEffect Transistor）のゲート容量を増加させることで駆動電流を増加させる方法が採られている。
【０００３】
ここで、ゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極間）の距離を短くする必要がある。この要求に応えるため、現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚（ゲート絶縁膜の実際の膜厚）は、シリコン酸窒化物（ＳｉＯＮ）を用いた場合、約２ｎｍ程度にまで薄膜化されている。しかしながら、ゲート絶縁膜の薄膜化に伴ってゲートリーク電流が増大するため、ゲートリーク電流の抑制が課題となってきている。この課題に対して、従来から使用されてきたシリコン酸化物（ＳｉＯ２）系の材料の代わりに、Ｈｆを含む酸化物などの高誘電率材料をゲート絶縁膜として使用することが検討されている。なお、本明細書中で「高誘電率材料」とは、少なくともシリコン窒化膜よりも高い誘電率を有する材料のことをいうものとする。
【０００４】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極の空乏化によりゲート容量が低下するため、ゲート電極の空乏化を抑制することも課題となっている。ゲート電極を多結晶シリコンで構成した場合のゲート容量の低下量は、例えばシリコン酸化物（ＳｉＯ２）からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート絶縁膜の薄膜化は必然的にゲートリークの増大を伴うが、空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ＳｉＯ２では膜厚を０．１ｎｍ薄くすると、薄膜化する前に比べて１０倍以上リーク電流が増大してしまうため、ゲート電極の空乏化を抑制する効果は非常に大きいと考えられる。
【０００５】
そこで、ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。しかしながら、多結晶シリコンを用いた場合には、不純物の注入により不純物準位を形成することで、ｐチャネル型ＭＩＳＦＥＴ（以下「ｐ型ＭＩＳＦＥＴ」と表記）用ゲート電極とｎチャネル型ＭＩＳＦＥＴ（以下「ｎ型ＭＩＳＦＥＴ」と表記）用ゲート電極とを作り分けることができる一方、金属を用いた場合ではこのような作り分けを行うことができない。また、半導体装置にはより高速な動作が要求されている。そのため、半導体装置の低閾値電圧（Ｖｔ）化が図られており、ｐ型ＭＩＳＦＥＴ用のゲート電極はシリコンのエネルギーバンドのうち、価電子帯の上端（トップエッジ；約５．２ｅＶ）に近い仕事関数（ＷＦ）値を有することが望まれており、ｎ型ＭＩＳＦＥＴ用のゲート電極はシリコンの伝導帯の下端（ボトムエッジ；約４．１ｅＶ）に近いＷＦ値を有することが望まれている。
【０００６】
したがって、従来の半導体装置では、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属をｐ型ＭＩＳＦＥＴ用ゲート電極およびｎ型ＭＩＳＦＥＴ用ゲート電極に共通の材料として用いることにより、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとが互いに同じＶｔ値を持つように設計されているが、このような半導体装置も実用的でなくなってきている。
【０００７】
このような背景を基に、現在では、ｐ型ＭＩＳＦＥＴに適したゲート電極材料とｎ型ＭＩＳＦＥＴに適したゲート電極材料のそれぞれの探索が盛んに行われており、近年、いくつかの有力候補が見出されている。
【０００８】
図１は、従来の半導体装置におけるｎ型ＭＩＳＦＥＴ用のゲート電極と、ｐ型ＭＩＳＦＥＴ用のゲート電極の形成方法を示す断面図である。
【０００９】
ｎ型ＭＩＳＦＥＴに適したＷＦ値を示すゲート電極の例としては、ＬａＯからなるキャップ膜上にメタル層を設けたものが挙げられ、ｐ型ＭＩＳＦＥＴに適したＷＦ値を示すゲート電極の例としては、アルミニウム（Ａｌ）やＡｌ２Ｏ３などからなるキャップ膜上にメタルを設けたものが検討されている（非特許文献１参照）。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】T.Schram et.al. , VLSI Thechnology ,2009,pp 44-45
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述のメタルゲート電極に用いられている電極材料の多くは金属材料そのものや金属窒化物や炭化物である。上記材料の多くは酸化されやすく、酸化された場合、当該物質に固有の仕事関数が変動する。メタルゲート電極を採用する場合、トランジスタのフラットバンド電圧が変動し、この変動がトランジスタ特性がばらつきに繋がり歩留り低下を引き起こすおそれがある。上記理由から、メタルゲート電極材料上に膜を堆積する際や、熱処理を行う際にメタルゲート電極材料の表面が酸化され、特性が変動するという不具合が生じる可能性がある。
【００１２】
本発明は、適切な仕事関数を有する金属ゲート電極を備え、トランジスタ特性のばらつきが抑えられた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明の実施形態の一例に係る半導体装置は、半導体基板と、前記半導体基板内に形成された第１導電型の第１の活性領域と、前記第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを有し、前記第１の活性領域上に形成された第１チャネル型の第１のＭＩＳＦＥＴとを備えている。また、前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成され、金属原子を含む第１の下部ゲート電極と、前記第１の下部ゲート電極上に形成され、炭素の単体を含む材料、または分子中に炭素を含む材料からなる第１の酸化防止膜と、前記第１の酸化防止膜上に形成された第１の上部ゲート電極とを有している。
【００１４】
この構成によれば、第１の酸化防止膜が設けられていることで、第１の下部ゲート電極を構成する膜を形成する際や、不純物イオンの活性化アニールをする際などに第１の酸化防止膜中の炭素原子が酸素と反応することで、第１の下部ゲート電極（またはこれを形成するための第１の電極径成膜）の上面での酸化膜の形成を抑えることができる。そのため、ＭＩＳＦＥＴのゲート電極におけるＷＦ値のばらつきを小さくすることができる。その結果、ＭＩＳＦＥＴのトランジスタ特性のばらつきを大きく低減することができる。
【００１５】
酸化防止膜は、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴの両方のゲート電極に設けることができ、いずれのＭＩＳＦＥＴにおいてもトランジスタ特性のばらつきを大きく低減することが可能となる。
【００１６】
なお、前記第１のゲート絶縁膜は、金属原子を含む第１のキャップ膜を有しており、前記第２のゲート絶縁膜は、金属原子を含む第２のキャップ膜を有していてもよい。第１のキャップ膜及び第２のキャップ膜は絶縁膜であってもよいが、ＷＦを調整することができる膜であれば絶縁膜に限られない。
【００１７】
本発明の実施形態の一例に係る半導体装置の製造方法は、半導体基板と、前記半導体基板内に形成された第１導電型の第１の活性領域と、前記第１の活性領域上に形成され、第１のゲート絶縁膜及び第１のゲート電極を有する第１チャネル型の第１のＭＩＳＦＥＴとを備えた半導体装置の製造方法である。すなわち、半導体装置の製造方法は、前記第１の活性領域上に前記第１のゲート絶縁膜を形成する工程（ａ）と、前記第１のゲート絶縁膜上に金属原子を含む第１の電極形成膜を形成する工程（ｂ）と、前記第１の電極形成膜上に炭素の単体を含む材料、または分子中に炭素を含む材料からなる酸化防止膜を形成する工程（ｃ）と、前記酸化防止膜上に第２の電極形成膜を形成する工程（ｄ）と、前記第１の電極形成膜、前記酸化防止膜、前記第２の電極形成膜、及び前記第１のゲート絶縁膜の一部を除去することで、前記第１の活性領域の所定の領域上に前記第１のゲート絶縁膜を残すとともに、前記第１のゲート絶縁膜上に、前記第１の電極形成膜の一部で構成された第１の下部ゲート電極、前記酸化防止膜の一部で構成された第１の酸化防止膜、及び前記第２の電極形成膜の一部で構成された第１の上部ゲート電極を有する前記第１のゲート電極を形成する工程（ｅ）とを備えている。
【００１８】
この方法によれば、工程（ｄ）で第２の電極形成膜を形成する際に、酸化防止膜中の炭素原子と雰囲気中あるいは第１の電極形成膜の上面部に含まれる酸素とが反応することで、酸素が除去される。反応した酸素はＣＯまたはＣＯ２となって雰囲気中に放出される。このため、第１の電極形成膜の上面に酸化膜が形成されるのを低減または防止できる。また、第１の下部ゲート電極の上面に酸化膜が形成された場合でも、不純物の活性化アニールの際に第１の酸化防止膜中の炭素（またはＣＯ）により、酸化膜を還元することができる。このため、第１の下部ゲート電極の上面が酸化されることによる第１のゲート電極の仕事関数の変動が抑えられる。従って、トランジスタ特性のばらつきが抑えられた半導体装置を製造することが可能となる。
【発明の効果】
【００１９】
本発明の一例に係る半導体装置によれば、ＭＩＳＦＥＴにおいて、下部ゲート電極と上部ゲート電極との間に炭素原子を含む酸化防止膜が設けられているので、製造工程中に酸化防止膜中の炭素と酸素が反応する。そのため、下部ゲート電極の上面部の酸化を効果的に低減または防止することができる。
【図面の簡単な説明】
【００２０】
【図１】従来の半導体装置を示す断面図である。
【図２】従来の半導体装置におけるウェハ面内でのフラットバンド電圧（ＶＦＢ）の変動量とメタルゲート電極中に含まれる酸素量とを示す図である。
【図３】（ａ）〜（ｄ）は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｄ）は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）、（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）〜（ｄ）は、本発明の実施形態の変形例に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００２１】
−トランジスタの特性変動の原因の究明−
本願発明者は、「メタルゲート電極表面の酸化がトランジスタ特性が変動する原因である」、との上記仮説の正しさを確認するため、非特許文献１に記載された半導体装置と同様の構成を有する半導体装置（ｎ型ＭＩＳＦＥＴ）を試作し、ウエハ中心からの距離（図２横軸）とトランジスタのしきい値の変動量、及びメタルゲート電極中の酸素量との関係を調べた。
【００２２】
図２は、従来の半導体装置におけるウェハ面内でのフラットバンド電圧（ＶＦＢ）の変動量（ΔＶＦＢ）とメタルゲート電極中に含まれる酸素量とを示す図である。同図に示すように、ウェハの周辺部では、メタルゲート電極中の酸素量が増加し、トランジスタのフラットバンド電圧も変動していた。
【００２３】
このことから、メタルゲート電極上にポリシリコンを堆積する際に、メタルゲート電極上面が酸化されてフラットバンド電圧が変動することが確認された。すなわち、ポリシリコン堆積時に微量の酸素によりメタルゲート電極が酸化され、後工程でその酸素が拡散しｎＭＩＳキャパシタのフラットバンド電圧がシフトしていることが分かった。なお、図２に示すフラットバンドの変化量は、その他の要因（キャップ膜の膜厚分布やＨｉｇｈ−ｋ膜の膜厚分布、メタルゲート電極の膜厚分布）により生じる以上の変動が生じていることを確認しており、メタルゲート電極内の酸素によってフラットバンドシフトが生じたものと考えられた。
【００２４】
以上の結果から得られた知見に基づき、本願発明者は、以下の実施形態で説明する方法に独自に想到し、メタルゲート電極の表面（上面）の酸化を抑えることで、メタルゲート電極を有するトランジスタの特性ばらつきを効果的に抑えることに成功した。以下、本願発明の実施形態を説明する。
【００２５】
（実施形態）
図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）、及び図５（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法を示す断面図である。最初に、図５（ｂ）を用いて本実施形態の半導体装置の構成を説明する。
【００２６】
図５（ｂ）に示すように、本実施形態の半導体装置は、例えばシリコンからなる半導体基板１００１と、半導体基板１００１内に形成されたｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを電気的に分離するための素子分離領域１００２とを備えている。ｐ型活性領域１００３上にはｎ型ＭＩＳＦＥＴ１０５０が形成され、ｎ型活性領域１００４上にはｐ型ＭＩＳＦＥＴ１０５２が形成されている。
【００２７】
ｎ型ＭＩＳＦＥＴ１０５０は、ｐ型活性領域１００３上に形成されたゲート絶縁膜１０３０ａと、ゲート絶縁膜１０３０ａ上に形成されたゲート電極１０３２ａと、ゲート絶縁膜１０３０ａ及びゲート電極１０３２ａの側面上に形成された絶縁体からなるサイドウォールスペーサ１０１４ａと、ｐ型活性領域１００３のうちゲート電極１０３２ａの両側方であってサイドウォールスペーサ１０１４ａの下に位置する部分に形成されたｎ型エクステンション領域１０１５ａと、ｐ型活性領域１００３のうちゲート電極１０３２ａの両側方であってｎ型エクステンション領域１０１５ａの外側に位置する部分に形成されたｎ型のソースまたはドレイン領域１０１６ａとを有している。
【００２８】
ゲート絶縁膜１０３０ａは、ＳｉＯ２などからなる下地絶縁膜１００５ａと、下地絶縁膜１００５ａ上に形成されたキャップ膜１００６と、ＨｆＳｉＯＮなどからなる高誘電率膜１００８ａとを有している。キャップ膜１００６は例えばランタン（Ｌａ）酸化物などのＬａ原子（金属原子）を含む絶縁体からなり、ＷＦを調節するために設けられている。なお、キャップ膜１００６はゲート電極のＷＦを調整できる材料で構成されていればよいので、必ずしも絶縁膜である必要はなく、導電膜などであってもよい。
【００２９】
ゲート電極１０３２ａは、金属原子を含む下部ゲート電極（メタルゲート電極）１０１１ａと、下部ゲート電極１０１１ａ上に形成され、炭素の単体を含む材料、または分子中に炭素を含む材料からなる酸化防止膜１０１２ａと、酸化防止膜１０１２ａ上に形成され、ポリシリコン等の導電体からなる上部ゲート電極１０１３ａとを有している。下部ゲート電極１０１１ａは、例えば金属や、窒化タンタル（ＴａＮ）等の導電性の金属化合物で構成される。
【００３０】
ｐ型ＭＩＳＦＥＴ１０５２は、ｎ型活性領域１００４上に形成されたゲート絶縁膜１０３０ｂと、ゲート絶縁膜１０３０ｂ上に形成されたゲート電極１０３２ｂと、ゲート絶縁膜１０３０ｂ及びゲート電極１０３２ｂの側面上に形成され、絶縁体からなるサイドウォールスペーサ１０１４ｂと、ｎ型活性領域１００４のうちゲート電極１０３２ｂの両側方であってサイドウォールスペーサ１０１４ｂの下に位置する部分に形成されたｐ型エクステンション領域１０１５ｂと、ｎ型活性領域１００４のうちゲート電極１０３２ｂの両側方であってｐ型エクステンション領域１０１５ｂの外側に位置する部分に形成されたｐ型のソースまたはドレイン領域１０１６ｂとを有している。
【００３１】
ゲート絶縁膜１０３０ｂは、ＳｉＯ２などからなる下地絶縁膜１００５ｂと、下地絶縁膜１００５ｂ上に形成され、ＨｆＳｉＯＮなどの高誘電率材料を含む高誘電率膜１００８ｂと、Ａｌ２Ｏ３など、Ａｌ原子（金属原子）を含む絶縁体からなるキャップ膜１００９とを有している。なお、キャップ膜１００９もキャップ膜１００６と同様に、必ずしも絶縁膜でなくてもよく、導電膜などであってもよい。
【００３２】
ゲート電極１０３２ｂは、金属原子を含む下部ゲート電極１０１１ｂと、下部ゲート電極１０１１ｂ上に形成され、炭素の単体を含む材料、または分子中に炭素を含む材料からなる酸化防止膜１０１２ｂと、酸化防止膜１０１２ｂ上に形成され、ポリシリコン等の導電体からなる上部ゲート電極１０１３ｂとを有している。下部ゲート電極１０１１ｂは、例えば金属や、ＴａＮ等の導電性の金属化合物で構成される。
【００３３】
下地絶縁膜１００５ａは下地絶縁膜１００５ｂと、高誘電率膜１００８ａは高誘電率膜１００８ｂと、下部ゲート電極１０１１ａは下部ゲート電極１０１１ｂと、酸化防止膜１０１２ａは酸化防止膜１０１２ｂと、上部ゲート電極１０１３ａは上部ゲート電極１０１３ｂと、それぞれ同じ材料、同じ膜厚で構成されている。
【００３４】
なお、酸化防止膜１０１２ａ、１０１２ｂの膜厚は特に限定されないが、厚くなり過ぎると下部ゲート電極と上部電極との界面抵抗が大きくなるため、２ｎｍ以下であることが好ましい。また、酸化防止効果を十分に得るために酸化防止膜１０１２ａ、１０１２ｂの膜厚は当該膜の形成時において０．２ｎｍ以上であることが好ましく、０．５ｎｍ以上であればより好ましい。ただし、半導体装置完成後の酸化防止膜１０１２ａ、１０１２ｂの膜厚は当該膜を形成した後に行われる酸素を含む処理の程度によって変わってくる。
【００３５】
本実施形態の半導体装置では、従来のメタルゲート電極を有する半導体装置と異なり、下部ゲート電極（メタルゲート電極）１０１１ａと上部ゲート電極１０１３ａとの間に酸化防止膜１０１２ａが設けられ、下部ゲート電極（メタルゲート電極）１０１１ｂと上部ゲート電極１０１３ｂとの間に酸化防止膜１０１２ｂが設けられている。
【００３６】
酸化防止膜１０１２ａ、１０１２ｂ中の炭素成分は、高温下で酸素や水と反応する。このため、半導体装置の製造工程において、下部ゲート電極１０１１ａ、１０１１ｂが空気中の酸素や水分と反応するのを抑え、下部ゲート電極１０１１ａ、１０１１ｂの上面に酸化膜が形成されるのを抑えることができる。
【００３７】
特に、酸化防止膜１０１２ａ、１０１２ｂが設けられていることにより、上部ゲート電極１０１３ａ、１０１３ｂの形成時に雰囲気中に存在する酸素や水分によって下部ゲート電極１０１１ａ、１０１１ｂの上面が酸化されるのを効果的に抑えることができる。
【００３８】
また、下部ゲート電極１０１１ａのうち酸化防止膜１０１２ａと接触する部分、及び下部ゲート電極１０１１ｂのうち酸化防止膜１０１２ｂと接触する部分では、下部ゲート電極１０１１ａのうちゲート絶縁膜１０３０ａとの界面部分、及び下部ゲート電極１０１１ｂのうちゲート絶縁膜１０３０ｂとの界面部分に比べて酸素濃度が大幅に低減されている。そのため、製造後の半導体装置においても、自然酸化によって下部ゲート電極１０１１ａ、１０１１ｂの上面に酸化膜が形成されにくくなっている。
【００３９】
また、酸化防止膜１０１２ａ、１０１２ｂは炭素の単体を含む材料、または有機物などの、分子中に炭素を含む材料で構成されているため、下部ゲート電極１０１１ａ、１０１１ｂの上面が既に酸化されていた場合であっても、後工程の熱処理の際などに炭素成分によって酸化膜を還元することができる。なお、酸素と反応した酸化防止膜１０１２ａ、１０１２ｂ中の炭素は、二酸化炭素または一酸化炭素となって半導体装置の外部へと放出される。
【００４０】
以上の効果により、下部ゲート電極１０１１ａ、１０１１ｂが酸化されることで生じるＷＦの変動を抑制することができるので、本実施形態の半導体装置では、ｎ型ＭＩＳＦＥＴ１０５０及びｐ型ＭＩＳＦＥＴ１０５２のいずれにおいても、しきい値電圧など、トランジスタ特性のばらつきを大幅に低減することが可能となる。特に、従来の半導体装置では、ウェハの周辺部に設けられたＭＩＳトランジスタでしきい値電圧等のトランジスタ特性の変動が大きくなっているが、本実施形態の半導体装置では、ウェハ周辺部に設けられたＭＩＳトランジスタとウェハ中心部に設けられたＭＩＳトランジスタとの特性ばらつきも小さくなっている。
【００４１】
なお、本実施形態の半導体装置において、ｎ型ＭＩＳＦＥＴ１０５０ではキャップ膜１００６上に高誘電率膜１００８ａが形成されており、ｐ型ＭＩＳＦＥＴ１０５２では、高誘電率膜１００８ｂ上にキャップ膜１００９が形成されているが、酸化防止膜１０１２ａ、１０１２ｂの効果はゲート絶縁膜とキャップ膜の位置の上下によらず得られ、ゲート絶縁膜の構造によって制限されるものではない。
【００４２】
また、本実施形態では、ｎ型ＭＩＳＦＥＴ１０５０とｐ型ＭＩＳＦＥＴ１０５２とで同一構成のゲート電極を用いた例を挙げて説明したが、ｎ型ＭＩＳＦＥＴ１０５０とｐ型ＭＩＳＦＥＴ１０５２とで異なる金属原子を含むゲート電極を用いた際においても、酸化防止膜によって上述の効果を得ることができ、トランジスタ特性のばらつきが少ないＭＩＳＦＥＴを備えた半導体装置を実現することができる。
【００４３】
なお、下部ゲート電極１０１１ａ、１０１１ｂの構成材料はＴａＮに限られず、金（Ａｕ）、白金（Ｐｔ）、銀（Ａｇ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）等の貴金属や、チタン（Ｔｉ）、タングステン（Ｗ）、Ｔａ、Ｌａ、Ａｌ、モリブデン（Ｍｏ）のうちから選ばれた少なくとも１つの金属原子を含んでいてもよい。より具体的に、下部ゲート電極１０１１ａ、１０１１ｂの構成材料は上述の金属の酸化物を除き、導電性の炭化物や窒化物であってもよい。
【００４４】
また、上部ゲート電極１０１３ａ、１０１３ｂの構成材料は、Ｓｉ（ポリシリコン）に限られず、上述の貴金属や、Ｔｉ、Ｗ、Ｔａ、Ｌａ、Ａｌ、Ｍｏのうちから選ばれた少なくとも１つの金属原子を含んでいてもよい。より具体的に、上部ゲート電極１０１３ａ、１０１３ｂの構成材料は上述の金属の単体の他、上述の金属の酸化物を除き、導電性の炭化物や窒化物であってもよい。
【００４５】
また、高誘電率膜１００８ａ、１００８ｂは、ＨｆＳｉＯＮに代えて、あるいはＨｆＳｉＯＮに加えて、ＨｆＯ２及びＨｆＳｉＯのうち少なくとも一方を含んでいてもよい。
【００４６】
次に、本実施形態に係る半導体装置の製造方法について図３〜図５を用いて説明する。
【００４７】
まず、図３（ａ）に示すように、半導体基板１００１内に、ｐ型活性領域１００３およびｎ型活性領域１００４と、ｐ型活性領域１００３とｎ型活性領域１００４とを分離する素子分離領域１００２を形成する。次に、半導体基板１００１上に、例えばＳｉＯ２からなる下地絶縁膜１００５を、酸素ガスを用いてＲＴＯ（Rapid Thermal Oxidation）処理することにより、１ｎｍ程度の膜厚で形成させる。なお、ここでは、酸素ガス以外の他のガス種を用いて半導体基板１００１の上面を酸化してもよい。また、加熱炉を用いた熱処理や酸素ラジカルを用いた酸化により下地絶縁膜１００５を形成してもよい。下地絶縁膜１００５の材料としては、ＳｉＯＮやアンモニア過酸化水素等の薬液で処理した際に生じる酸化物（ケミカルオキサイド）などを用いてもよい。
【００４８】
続いて、ＰＶＤ（Physical Vapor Deposition）によりＬａ酸化物など、Ｌａを含む絶縁体からなるキャップ膜１００６を下地絶縁膜１００５上に形成する。
【００４９】
なお、キャップ膜としては、Ｌａ、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロビウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）およびルテチウム（Ｌｕ）からなるランタノイド系元素のうち少なくとも１つを含む材料を用いてもよい。これは、後に形成するキャップ膜１００９についても同様である。また、ＰＶＤ法の代わりに、ＣＶＤ（Chemical Vapor Deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などの他の成膜手法を用いてもよい。
【００５０】
次に、図３（ｂ）に示すように、キャップ膜１００６上にレジスト１００７を形成した後、リソグラフィー技術を用いて、レジスト１００７のうち、ｎ型活性領域１００４上に位置する部分に開口を形成する。
【００５１】
次に、図３（ｃ）に示すように、ｐ型活性領域１００３の上方に形成されたレジスト１００７をマスクとしてエッチングを行うことにより、キャップ膜１００６のうち、下地絶縁膜１００５を挟んでｎ型活性領域１００４上に形成された部分を除去する。
【００５２】
次に、図３（ｄ）に示すように、レジスト１００７を除去した後、ＭＯＣＶＤ法により、例えば高誘電率を有するＨｆＳｉＯ膜を２．０ｎｍの膜厚で堆積し、該ＨｆＳｉＯ膜をプラズマ窒化させることで、ＨｆＳｉＯ膜からなる高誘電率膜１００８を基板（作製中の半導体装置）の上面全体に形成する。
【００５３】
なお、高誘電率膜１００８の材料としては、Ａｌ２Ｏ３やＺｒＯ２、ＨｆＯ２、ＬａＯ、ＤｙＯ、ＳｃＯなどの他の高誘電率材料を用いてもよく、用途に応じてＳｉＯ２やＳｉＯＮを用いてもよい。またＭＯＣＶＤ法の代わりにＣＶＤ法やＰＶＤ法などの他の成膜方法を用いてもよい。
【００５４】
次に、図４（ａ）に示すように、ＰＶＤ法により、Ａｌを含むキャップ膜１００９を形成する。また、ＰＶＤ法の代わりに、ＣＶＤ法やＭＯＣＶＤ法などの他の成膜手法を用いてもよい。次に、キャップ膜１００９上にレジスト１０１０を形成した後、リソグラフィー技術を用いて、レジスト１０１０のうち、ｐ型活性領域１００３の上方に位置する部分に開口を形成する。
【００５５】
次に、図４（ｂ）に示すように、ｎ型活性領域１００４の上方に形成されたレジスト１０１０をマスクとしてエッチングを行うことにより、キャップ膜１００９のうち、ｐ型活性領域１００３の上方に設けられた部分を除去する。その後、レジスト１０１０を除去する。
【００５６】
なお、図４（ｂ）では便宜上、下地絶縁膜１００５のうちｐ型活性領域１００３上に形成された部分、キャップ膜１００６、及び高誘電率膜１００８のうちｐ型活性領域１００３上方に形成された部分を合わせて「ゲート絶縁膜１０３０ｎ」と表記する。また、下地絶縁膜１００５のうちｎ型活性領域１００４上に形成された部分、高誘電率膜１００８のうちｎ型活性領域１００４上方に形成された部分、及びキャップ膜１００９を合わせて「ゲート絶縁膜１０３０ｐ」と表記する。
【００５７】
次に、図４（ｃ）に示すように、高誘電率膜１００８上及びキャップ膜１００９上に、例えばＴａＮなどからなる第１の電極形成膜１０１１を例えば１５ｎｍの膜厚で堆積させる。第１の電極形成膜１０１１の膜厚は、材料や他の製造プロセスに応じて適宜変更することができるが、ＷＦ制御や加工の観点から５ｎｍ以上、且つ３０ｎｍ未満であることが実用上好ましい。
【００５８】
本実施形態では、ｎ型ＭＩＳＦＥＴ用のゲート電極とｐ型ＭＩＳＦＥＴ用のゲート電極を共通の電極形成膜から形成する例を説明しているが、しきい値をさらに低減させることを目的として、ｎ型ＭＩＳＦＥＴのゲート電極とｐ型ＭＩＳＦＥＴのゲート電極とを別種の電極形成膜から形成してもよい。
【００５９】
次に、第１の電極形成膜１０１１上に、炭素の単体を含む材料、または分子中に炭素を含む材料で構成された酸化防止膜１０１２をスピナーを用いた塗布により１ｎｍの膜厚で形成する。この際には、例えば炭素を分子中に含む有機溶剤を常温で第１の電極形成膜１０１１の上面に塗布する。有機溶剤は常温処理が可能なものであればよいが、例えばＯＨ基を含まないもの、すなわち分子中に酸素を含まないものであれば、酸化防止膜としての効果をより発揮することができるので好ましい。
【００６０】
本工程で形成される酸化防止膜１０１２の膜厚は、後で行われる熱処理や第１の電極形成膜１０１１（下部ゲート電極）上面の自然酸化量により適宜変更することができるが、酸化防止膜１０１２を厚く形成した場合、下部ゲート電極と上部ゲート電極間の界面抵抗が上昇する。そのため、酸化防止膜１０１２の膜厚は、０．２ｎｍ以上２ｎｍ以下であることが望ましい。
【００６１】
また、スピナーによる塗布以外の酸化防止膜１０１２の形成方法としては、３００℃以下の低温のプラズマＣＶＤ法や光ＣＶＤ法などを用いてもよく、可能であれば酸化防止膜１０１２の堆積中に雰囲気中の酸素量を低減できる減圧下の処理を行うことが望ましい。この場合、雰囲気中の酸素濃度は２％以下とすることが好ましい。この方法によれば、酸化防止膜１０１２の堆積処理中に第１の電極形成膜１０１１上面の酸化を抑制することができる。
【００６２】
また、酸化防止膜１０１２を非常に薄く形成する方法としては、第１の電極形成膜１０１１の上面にシンナーやＴＭＡＨ（Tetra Methyl Ammonium Hydroxide）などの有機溶媒を塗布し、第１の電極形成膜１０１１上面のダングリングボンドをＯやＯＨ以外の水素またはフッ素（Ｆ）などの元素、あるいは置換基で置換することで行ってもよい。
【００６３】
次に、図４（ｄ）に示すように、酸化防止膜１０１２を間に挟んで第１の電極形成膜１０１１上に、ポリシリコン等の導電体からなる第２の電極形成膜１０１３を１００ｎｍ程度堆積する。ここで、第２の電極形成膜１０１３の構成材料はポリシリコンに限定されるものではなく、Ｔｉ、Ｗ、Ｔａなどの高温でも安定で低抵抗である材料であってもよい。
【００６４】
第２の電極形成膜１０１３の形成時に、雰囲気中あるいは第１の電極形成膜１０１１中の酸素や水分が酸化防止膜１０１２中の炭素成分と反応してＣＯあるいはＣＯ２となり、放出されることで、第１の電極形成膜１０１１の上面に酸化膜が形成されるのが抑えられる。
【００６５】
次に、図５（ａ）に示すように、リソグラフィー法およびＲＩＥ（Reactive Ion Etching）法を用いて下地絶縁膜１００５、キャップ膜１００６、１００９、高誘電率膜１００８、第１の電極形成膜１０１１、酸化防止膜１０１２及び第２の電極形成膜１０１３の一部を除去し、ｐ型活性領域１００３及びｎ型活性領域１００４の所定領域上にこれらの膜をそれぞれ残す。
【００６６】
図５（ａ）では、下地絶縁膜１００５、高誘電率膜１００８、第１の電極形成膜１０１１、酸化防止膜１０１２及び第２の電極形成膜１０１３のうちｐ型活性領域１００３上に残された部分を、下地絶縁膜１００５ａ、高誘電率膜１００８ａ、下部ゲート電極１０１１ａ、酸化防止膜１０１２ａ、及び上部ゲート電極１０１３ａとそれぞれ表記する。さらに、下地絶縁膜１００５ａ、キャップ膜１００６、及び高誘電率膜１００８ａを合わせてゲート絶縁膜１０３０ａと表記し、下部ゲート電極１０１１ａ、酸化防止膜１０１２ａ、及び上部ゲート電極１０１３ａを合わせてゲート電極１０３２ａと表記する。
【００６７】
また、下地絶縁膜１００５、高誘電率膜１００８、第１の電極形成膜１０１１、酸化防止膜１０１２及び第２の電極形成膜１０１３のうちｎ型活性領域１００４上に残された部分を、下地絶縁膜１００５ｂ、高誘電率膜１００８ｂ、下部ゲート電極１０１１ｂ、酸化防止膜１０１２ｂ、及び上部ゲート電極１０１３ｂとそれぞれ表記する。さらに、下地絶縁膜１００５ｂ、高誘電率膜１００８ｂ、及びキャップ膜１００９を合わせてゲート絶縁膜１０３０ｂと表記し、下部ゲート電極１０１１ｂ、酸化防止膜１０１２ｂ、及び上部ゲート電極１０１３ｂを合わせてゲート電極１０３２ｂと表記する。
【００６８】
次に、図５（ｂ）に示すように、公知の技術を用いてｎ型エクステンション領域１０１５ａ、ｐ型エクステンション領域１０１５ｂの形成、サイドウォールスペーサ１０１４ａ、１０１４ｂの形成、ソースまたはドレイン領域１０１６ａ、１０１６ｂの形成、ソースまたはドレイン領域１０１６ａ、１０１６ｂに導入された不純物の活性化を行うことにより、ｐ型活性領域１００３上にｎ型ＭＩＳＦＥＴ１０５０を、ｎ型活性領域１００４上にｐ型ＭＩＳＦＥＴ１０５２をそれぞれ形成する。
【００６９】
ここで、ソースまたはドレイン領域１０１６ａ、１０１６ｂに含まれる不純物を活性化する目的で、例えば１０５０℃のスパイクアニールを行うと、下部ゲート電極１０１１ａ、１０１１ｂの上面に形成された薄い酸化膜層が、酸化防止膜１０１２ａ、１０１２ｂに含まれる炭素により還元される。少なくとも７５０℃以上の温度で熱処理を行えば、このような還元反応を生じさせることができる。このとき、下部ゲート電極１０１１ａ、１０１１ｂの上面部の酸素量が特に少ない状態となり、酸化防止膜１０１２ａ、１０１２ｂからは酸素と反応した炭素分が放出されるが、酸化防止膜１０１２ａ、１０１２ｂは非常に薄いため、ＷＦ値の制御に悪影響を及ぼすことはほとんどない。なお、図４（ｃ）に示す工程で形成された酸化防止膜１０１２は、その後上述の反応によって炭素成分が抜けるため、薄膜化する。このため、下部ゲート電極と上部ゲート電極との接触抵抗の上昇が抑えられる。
【００７０】
以上のように、本実施形態の半導体装置の製造方法によれば、第２の電極形成膜１０１３の形成時や熱処理工程の際に下部ゲート電極１０１１ａ、１０１１ｂ（または第１の電極形成膜１０１１）の上面に酸化膜が形成されるのを抑えることができるので、しきい値電圧などのトランジスタ特性のばらつきが抑えられた半導体装置を歩留まり良く製造することができる。
【００７１】
−実施形態の変形例−
次に、本実施形態の変形例に係る半導体装置の製造方法について説明する。図６（ａ）〜（ｄ）は、本発明の実施形態の変形例に係る半導体装置の製造方法を示す断面図である。本変形例は、酸化防止膜の形成方法が図４に示す方法と異なっているので、以下異なる点について重点的に説明する。
【００７２】
まず、図３（ａ）〜（ｄ）に示す工程と同様の工程により、半導体基板１００１上に下地絶縁膜１００５、キャップ膜１００６、高誘電率膜１００８を順次形成する。キャップ膜１００６は、ｐ型活性領域１００３の上方に選択的に形成する。
【００７３】
次に、図６（ａ）に示すように、ＰＶＤ法により、Ａｌを含む材料からなるキャップ膜１００９を形成する。また、ＰＶＤ法の代わりに、ＣＶＤ法やＭＯＣＶＤ法などの他の成膜手法を用いてもよい。次に、キャップ膜１００９上にレジスト１０１０を形成した後、リソグラフィー技術を用いて、レジスト１０１０のうち、ｐ型活性領域１００３の上方に位置する部分に開口を形成する。
【００７４】
次に、図６（ｂ）に示すように、ｎ型活性領域１００４の上方に形成されたレジスト１０１０をマスクとしてエッチングを行うことにより、キャップ膜１００９のうち、ｐ型活性領域１００３の上方に設けられた部分を除去する。その後、レジスト１０１０を除去する。
【００７５】
なお、図６（ｂ）では便宜上、下地絶縁膜１００５のうちｐ型活性領域１００３上に形成された部分、キャップ膜１００６、及び高誘電率膜１００８のうちｐ型活性領域１００３上方に形成された部分を合わせて「ゲート絶縁膜１０３０ｎ」と表記する。また、下地絶縁膜１００５のうちｎ型活性領域１００４上に形成された部分、高誘電率膜１００８のうちｎ型活性領域１００４上方に形成された部分、及びキャップ膜１００９を合わせて「ゲート絶縁膜１０３０ｐ」と表記する。
【００７６】
次に、図６（ｃ）に示すように、高誘電率膜１００８上及びキャップ膜１００９上に、例えばＴａＮなどからなる第１の電極形成膜１０１１を例えば１５ｎｍの膜厚で堆積させる。第１の電極形成膜１０１１の膜厚は、材料や他の製造プロセスに応じて適宜変更することができるが、５ｎｍ以上、且つ３０ｎｍ未満であることが実用上好ましい。
【００７７】
本変形例では、ｎ型ＭＩＳＦＥＴ用のゲート電極とｐ型ＭＩＳＦＥＴ用のゲート電極を共通の電極形成膜から形成する例を説明しているが、しきい値をさらに低減させることを目的として、ｎ型ＭＩＳＦＥＴのゲート電極とｐ型ＭＩＳＦＥＴのゲート電極とを別種の電極形成膜から形成してもよい。
【００７８】
次に、炭素の単体を含む材料、または分子中に炭素を含む材料で構成された酸化防止膜１０１２’をスピナーを用いた塗布により２０ｎｍの膜厚で形成する。本工程では、図４（ｃ）に示す工程と比べて酸化防止膜（１０１２’）を厚く形成している。
【００７９】
また、スピナーによる塗布以外の酸化防止膜１０１２’の形成方法としては、３００℃以下の低温のプラズマＣＶＤ法や光ＣＶＤ法などを用いてもよく、可能であれば酸化防止膜１０１２の堆積中に雰囲気中の酸素量を低減できる減圧下の処理を行うことが望ましい。この方法によれば、酸化防止膜１０１２’の堆積処理中に第１の電極形成膜１０１１上面の酸化を抑制することができる。
【００８０】
次に、図６（ｄ）に示すように、酸化防止膜１０１２’をエッチングして、所望の膜厚を有する酸化防止膜１０１２を形成する。ここでは、酸化防止膜１０１２の膜厚を例えば０．５ｎｍとする。酸化防止膜１０１２’の膜厚を調整するためのエッチングは適当な薬液を用いたウェットエッチングであってもよいし、ドライエッチングであってもよい。
【００８１】
なお、酸化防止膜１０１２の膜厚は、後で行われる熱処理や第１の電極形成膜１０１１（下部ゲート電極）上面の自然酸化量により適宜変更することができるが、酸化防止膜１０１２を厚く形成した場合、下部ゲート電極と上部ゲート電極間の界面抵抗が上昇する。そのため、酸化防止膜１０１２の膜厚は、０．２ｎｍ以上２ｎｍ以下であることが望ましい。
【００８２】
次に、酸化防止膜１０１２上にポリシリコンからなる第２の電極形成膜１０１３を１００ｎｍ堆積する。ここで、第２の電極形成膜１０１３の構成材料はポリシリコンに限定されるものではなく、Ｔｉ、Ｗ、Ｔａなどの高温でも安定で低抵抗である材料であってもよい。
【００８３】
次に、図５（ａ）、（ｂ）を用いて説明した工程により、ｐ型活性領域１００３上にｎ型ＭＩＳＦＥＴ１０５０を、ｎ型活性領域１００４上にｐ型ＭＩＳＦＥＴ１０５２をそれぞれ形成する。なお、本変形例に係る方法で作製された半導体装置は、図３〜図５に示す本実施形態に係る方法で作製された半導体装置と同様の構成を有している。
【００８４】
以上の方法によれば、酸化防止膜１０１２’を堆積した後に酸化防止膜１０１２’を薄膜化して所望の膜厚にするので、下部ゲート電極１０１１ａ、１０１１ｂの上面部の酸化をより確実に抑えることが可能となる。
【００８５】
なお、以上の説明で挙げた半導体装置の構成は実施形態の一例であって、各部材の材料、膜厚、成膜方法などは本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【００８６】
また、以上で説明した例では、酸化防止膜がｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴの両方に設けられているが、必要に応じていずれか一方のみに酸化防止膜が設けられていてもよい。
【産業上の利用可能性】
【００８７】
以上で説明したように、本発明は金属原子を含むゲート電極を有する半導体装置に有用である。
【符号の説明】
【００８８】
１００１ 半導体基板
１００２ 素子分離領域
１００３ ｐ型活性領域
１００４ ｎ型活性領域
１００５、１００５ａ、１００５ｂ 下地絶縁膜
１００６、１００９ キャップ膜
１００７、１０１０ レジスト
１００８、１００８ａ、１００８ｂ 高誘電率膜
１０１０ レジスト
１０１１ 第１の電極形成膜
１０１１ａ、１０１１ｂ 下部ゲート電極
１０１２、１０１２’、１０１２ａ、１０１２ｂ 酸化防止膜
１０１３ 第２の電極形成膜
１０１３ａ、１０１３ｂ 上部ゲート電極
１０１４ａ、１０１４ｂ サイドウォールスペーサ
１０１５ａ ｎ型エクステンション領域
１０１５ｂ ｐ型エクステンション領域
１０１６ａ、１０１６ｂ ソースまたはドレイン領域
１０３０ａ、１０３０ｂ ゲート絶縁膜
１０３２ａ、１０３２ｂ ゲート電極
１０５０ ｎ型ＭＩＳＦＥＴ
１０５２ ｐ型ＭＩＳＦＥＴ
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された第１導電型の第１の活性領域と、
前記第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを有し、前記第１の活性領域上に形成された第１チャネル型の第１のＭＩＳＦＥＴとを備え、
前記第１のゲート電極は、
前記第１のゲート絶縁膜上に形成され、金属原子を含む第１の下部ゲート電極と、
前記第１の下部ゲート電極上に形成され、炭素の単体を含む材料、または分子中に炭素を含む材料からなる第１の酸化防止膜と、
前記第１の酸化防止膜上に形成された第１の上部ゲート電極とを有している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板内に形成された第２導電型の第２の活性領域と、
前記第２の活性領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有し、前記第２の活性領域上に形成され、前記第１のＭＩＳＦＥＴとは異なるチャネル型の第１のＭＩＳＦＥＴとをさらに備え、
前記第２のゲート電極は、
前記第２のゲート絶縁膜上に形成され、金属原子を含む第２の下部ゲート電極と、
前記第２の下部ゲート電極上に形成され、炭素の単体を含む材料、または分子中に炭素を含む材料からなる第２の酸化防止膜と、
前記第２の酸化防止膜上に形成された第２の上部ゲート電極とを有している半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の酸化防止膜及び前記第２の酸化防止膜は有機物で構成されている半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記第１の酸化防止膜及び前記第２の酸化防止膜の膜厚は、共に２ｎｍ以下である半導体装置。
【請求項５】
請求項２〜４のうちいずれか１つに記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極とは同一の構成を有している半導体装置。
【請求項６】
請求項２〜５のうちいずれか１つに記載の半導体装置において、
前記第１の絶縁膜及び前記第２の絶縁膜は、共に高誘電率膜を有している半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記高誘電率膜は、ＨｆＯ２、ＨｆＳｉＯ、及びＨｆＳｉＯＮのうち少なくとも１つを含む半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記高誘電率膜は、Ｚｒ原子、Ｌａ原子、及びＡｌ原子のうち少なくとも１つを含む半導体装置。
【請求項９】
請求項２〜８のうちいずれか１つに記載の半導体装置において、
前記第１のゲート絶縁膜は、金属原子を含む第１のキャップ膜を有しており、
前記第２のゲート絶縁膜は、金属原子を含む第２のキャップ膜を有している半導体装置。
【請求項１０】
請求項２〜９のうちいずれか１つに記載の半導体装置において、
第１の下部ゲート電極のうち前記第１の酸化防止膜との界面部分の酸素濃度は前記第１の下部ゲート電極のうち前記第１のゲート絶縁膜との界面部分の酸素濃度に比べて低く、
第２の下部ゲート電極のうち前記第２の酸化防止膜との界面部分の酸素濃度は前記第２の下部ゲート電極のうち前記第２のゲート絶縁膜との界面部分の酸素濃度に比べて低くなっている半導体装置。
【請求項１１】
請求項２〜１０のうちいずれか１つに記載の半導体装置において、
前記第１の下部ゲート電極及び前記第２の下部ゲート電極は、共に貴金属、Ｔｉ、Ｗ、Ｔａ、Ｌａ、Ａｌ、及びＭｏのうち少なくとも１つの原子を含む材料で構成されている半導体装置。
【請求項１２】
請求項２〜１１のうちいずれか１つに記載の半導体装置において、
前記第１の上部ゲート電極及び前記第２の上部ゲート電極は、共に貴金属、Ｓｉ、Ｔｉ、Ｗ、Ｔａ、Ｌａ、Ａｌ、及びＭｏのうち少なくとも１つの原子を含む材料で構成されている半導体装置。
【請求項１３】
請求項２〜１２のうちいずれか１つに記載の半導体装置において、
前記第１の下部ゲート電極の膜厚は５ｎｍ以上３０ｎｍ未満である半導体装置。
【請求項１４】
半導体基板と、前記半導体基板内に形成された第１導電型の第１の活性領域と、前記第１の活性領域上に形成され、第１のゲート絶縁膜及び第１のゲート電極を有する第１チャネル型の第１のＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
前記第１の活性領域上に前記第１のゲート絶縁膜を形成する工程（ａ）と、
前記第１のゲート絶縁膜上に金属原子を含む第１の電極形成膜を形成する工程（ｂ）と、
前記第１の電極形成膜上に炭素の単体を含む材料、または分子中に炭素を含む材料からなる酸化防止膜を形成する工程（ｃ）と、
前記酸化防止膜上に第２の電極形成膜を形成する工程（ｄ）と、
前記第１の電極形成膜、前記酸化防止膜、前記第２の電極形成膜、及び前記第１のゲート絶縁膜の一部を除去することで、前記第１の活性領域の所定の領域上に前記第１のゲート絶縁膜を残すとともに、前記第１のゲート絶縁膜上に、前記第１の電極形成膜の一部で構成された第１の下部ゲート電極、前記酸化防止膜の一部で構成された第１の酸化防止膜、及び前記第２の電極形成膜の一部で構成された第１の上部ゲート電極を有する前記第１のゲート電極を形成する工程（ｅ）とを備えている半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板内に形成された第２導電型の第２の活性領域と、前記第２の活性領域上に形成され、第２のゲート絶縁膜及び第２のゲート電極を有し、前記第１のＭＩＳＦＥＴとは異なるチャネル型の第２のＭＩＳＦＥＴとをさらに備えており、
前記工程（ａ）は、前記第２の活性領域上に前記第２のゲート絶縁膜を形成する工程を含んでおり、
前記工程（ｂ）では、前記第１の電極形成膜が前記第２のゲート絶縁膜上にも形成され、
前記工程（ｃ）では、前記酸化防止膜が、前記第１の電極形成膜のうち前記第２の活性領域の上方に形成された部分上にも形成され、
前記工程（ｄ）では、前記第２の電極形成膜が、前記酸化防止膜のうち前記第２の活性領域の上方に形成された部分上にも形成され、
前記工程（ｅ）では、前記第２のゲート絶縁膜の一部がさらに除去され、前記第２の活性領域の所定の領域上に前記第２のゲート絶縁膜を残すとともに、前記第２のゲート絶縁膜上に、前記第１の電極形成膜の一部で構成された第２の下部ゲート電極、前記酸化防止膜の一部で構成された第２の酸化防止膜、及び前記第２の電極形成膜の一部で構成された第２の上部ゲート電極を有する前記第２のゲート電極をさらに形成する半導体装置の製造方法。
【請求項１６】
請求項１４または１５に記載の半導体装置の製造方法において、
前記工程（ｃ）では、酸素濃度が２％以下の雰囲気中で前記酸化防止膜を堆積する半導体装置の製造方法。
【請求項１７】
請求項１４または１５に記載の半導体装置の製造方法において、
前記工程（ｃ）で形成される酸化防止膜は、分子中に酸素を含まず、炭素を含む材料で構成される半導体装置の製造方法。
【請求項１８】
請求項１４または１５に記載の半導体装置の製造方法において、
前記工程（ｃ）では、常温下で有機溶剤を前記第１の電極形成膜の上面に塗布することで前記酸化防止膜を形成する半導体装置の製造方法。
【請求項１９】
請求項１４または１５に記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記第１の電極形成膜の上面を分子中に炭素を含む有機溶媒で処理する半導体装置の製造方法。
【請求項２０】
請求項１４または１５に記載の半導体装置の製造方法において、
前記工程（ｃ）では、炭素の単体を含む材料、または分子中に炭素を含む材料からなる前記酸化防止膜を形成した後、ドライエッチングによって前記酸化防止膜を所望の厚さまで薄膜化する半導体装置の製造方法。
【請求項２１】
請求項１４または１５に記載の半導体装置の製造方法において、
前記工程（ｃ）では、炭素の単体を含む材料、または分子中に炭素を含む材料からなる前記酸化防止膜を形成した後、ウェットエッチングによって前記酸化防止膜を所望の厚さまで薄膜化する半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板内に形成された第１導電型の第１の活性領域と、
前記第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを有し、前記第１の活性領域上に形成された第１チャネル型の第１のＭＩＳＦＥＴとを備え、
前記第１のゲート電極は、
前記第１のゲート絶縁膜上に形成され、金属原子を含む第１の下部ゲート電極と、
前記第１の下部ゲート電極上に形成され、炭素の単体を含む材料、または分子中に炭素を含む材料からなる第１の酸化防止膜と、
前記第１の酸化防止膜上に形成された第１の上部ゲート電極とを有している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板内に形成された第２導電型の第２の活性領域と、
前記第２の活性領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有し、前記第２の活性領域上に形成され、前記第１のＭＩＳＦＥＴとは異なるチャネル型の第１のＭＩＳＦＥＴとをさらに備え、
前記第２のゲート電極は、
前記第２のゲート絶縁膜上に形成され、金属原子を含む第２の下部ゲート電極と、
前記第２の下部ゲート電極上に形成され、炭素の単体を含む材料、または分子中に炭素を含む材料からなる第２の酸化防止膜と、
前記第２の酸化防止膜上に形成された第２の上部ゲート電極とを有している半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の酸化防止膜及び前記第２の酸化防止膜は有機物で構成されている半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記第１の酸化防止膜及び前記第２の酸化防止膜の膜厚は、共に２ｎｍ以下である半導体装置。
【請求項５】
請求項２〜４のうちいずれか１つに記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極とは同一の構成を有している半導体装置。
【請求項６】
請求項２〜５のうちいずれか１つに記載の半導体装置において、
前記第１の絶縁膜及び前記第２の絶縁膜は、共に高誘電率膜を有している半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記高誘電率膜は、ＨｆＯ２、ＨｆＳｉＯ、及びＨｆＳｉＯＮのうち少なくとも１つを含む半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記高誘電率膜は、Ｚｒ原子、Ｌａ原子、及びＡｌ原子のうち少なくとも１つを含む半導体装置。
【請求項９】
請求項２〜８のうちいずれか１つに記載の半導体装置において、
前記第１のゲート絶縁膜は、金属原子を含む第１のキャップ膜を有しており、
前記第２のゲート絶縁膜は、金属原子を含む第２のキャップ膜を有している半導体装置。
【請求項１０】
請求項２〜９のうちいずれか１つに記載の半導体装置において、
第１の下部ゲート電極のうち前記第１の酸化防止膜との界面部分の酸素濃度は前記第１の下部ゲート電極のうち前記第１のゲート絶縁膜との界面部分の酸素濃度に比べて低く、
第２の下部ゲート電極のうち前記第２の酸化防止膜との界面部分の酸素濃度は前記第２の下部ゲート電極のうち前記第２のゲート絶縁膜との界面部分の酸素濃度に比べて低くなっている半導体装置。
【請求項１１】
請求項２〜１０のうちいずれか１つに記載の半導体装置において、
前記第１の下部ゲート電極及び前記第２の下部ゲート電極は、共に貴金属、Ｔｉ、Ｗ、Ｔａ、Ｌａ、Ａｌ、及びＭｏのうち少なくとも１つの原子を含む材料で構成されている半導体装置。
【請求項１２】
請求項２〜１１のうちいずれか１つに記載の半導体装置において、
前記第１の上部ゲート電極及び前記第２の上部ゲート電極は、共に貴金属、Ｓｉ、Ｔｉ、Ｗ、Ｔａ、Ｌａ、Ａｌ、及びＭｏのうち少なくとも１つの原子を含む材料で構成されている半導体装置。
【請求項１３】
請求項２〜１２のうちいずれか１つに記載の半導体装置において、
前記第１の下部ゲート電極の膜厚は５ｎｍ以上３０ｎｍ未満である半導体装置。
【請求項１４】
半導体基板と、前記半導体基板内に形成された第１導電型の第１の活性領域と、前記第１の活性領域上に形成され、第１のゲート絶縁膜及び第１のゲート電極を有する第１チャネル型の第１のＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
前記第１の活性領域上に前記第１のゲート絶縁膜を形成する工程（ａ）と、
前記第１のゲート絶縁膜上に金属原子を含む第１の電極形成膜を形成する工程（ｂ）と、
前記第１の電極形成膜上に炭素の単体を含む材料、または分子中に炭素を含む材料からなる酸化防止膜を形成する工程（ｃ）と、
前記酸化防止膜上に第２の電極形成膜を形成する工程（ｄ）と、
前記第１の電極形成膜、前記酸化防止膜、前記第２の電極形成膜、及び前記第１のゲート絶縁膜の一部を除去することで、前記第１の活性領域の所定の領域上に前記第１のゲート絶縁膜を残すとともに、前記第１のゲート絶縁膜上に、前記第１の電極形成膜の一部で構成された第１の下部ゲート電極、前記酸化防止膜の一部で構成された第１の酸化防止膜、及び前記第２の電極形成膜の一部で構成された第１の上部ゲート電極を有する前記第１のゲート電極を形成する工程（ｅ）とを備えている半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板内に形成された第２導電型の第２の活性領域と、前記第２の活性領域上に形成され、第２のゲート絶縁膜及び第２のゲート電極を有し、前記第１のＭＩＳＦＥＴとは異なるチャネル型の第２のＭＩＳＦＥＴとをさらに備えており、
前記工程（ａ）は、前記第２の活性領域上に前記第２のゲート絶縁膜を形成する工程を含んでおり、
前記工程（ｂ）では、前記第１の電極形成膜が前記第２のゲート絶縁膜上にも形成され、
前記工程（ｃ）では、前記酸化防止膜が、前記第１の電極形成膜のうち前記第２の活性領域の上方に形成された部分上にも形成され、
前記工程（ｄ）では、前記第２の電極形成膜が、前記酸化防止膜のうち前記第２の活性領域の上方に形成された部分上にも形成され、
前記工程（ｅ）では、前記第２のゲート絶縁膜の一部がさらに除去され、前記第２の活性領域の所定の領域上に前記第２のゲート絶縁膜を残すとともに、前記第２のゲート絶縁膜上に、前記第１の電極形成膜の一部で構成された第２の下部ゲート電極、前記酸化防止膜の一部で構成された第２の酸化防止膜、及び前記第２の電極形成膜の一部で構成された第２の上部ゲート電極を有する前記第２のゲート電極をさらに形成する半導体装置の製造方法。
【請求項１６】
請求項１４または１５に記載の半導体装置の製造方法において、
前記工程（ｃ）では、酸素濃度が２％以下の雰囲気中で前記酸化防止膜を堆積する半導体装置の製造方法。
【請求項１７】
請求項１４または１５に記載の半導体装置の製造方法において、
前記工程（ｃ）で形成される酸化防止膜は、分子中に酸素を含まず、炭素を含む材料で構成される半導体装置の製造方法。
【請求項１８】
請求項１４または１５に記載の半導体装置の製造方法において、
前記工程（ｃ）では、常温下で有機溶剤を前記第１の電極形成膜の上面に塗布することで前記酸化防止膜を形成する半導体装置の製造方法。
【請求項１９】
請求項１４または１５に記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記第１の電極形成膜の上面を分子中に炭素を含む有機溶媒で処理する半導体装置の製造方法。
【請求項２０】
請求項１４または１５に記載の半導体装置の製造方法において、
前記工程（ｃ）では、炭素の単体を含む材料、または分子中に炭素を含む材料からなる前記酸化防止膜を形成した後、ドライエッチングによって前記酸化防止膜を所望の厚さまで薄膜化する半導体装置の製造方法。
【請求項２１】
請求項１４または１５に記載の半導体装置の製造方法において、
前記工程（ｃ）では、炭素の単体を含む材料、または分子中に炭素を含む材料からなる前記酸化防止膜を形成した後、ウェットエッチングによって前記酸化防止膜を所望の厚さまで薄膜化する半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１７１６２９（Ｐ２０１１−１７１６２９Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３５８３４（Ｐ２０１０−３５８３４）
【出願日】平成２２年２月２２日（２０１０．２．２２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月２２日（２０１０．２．２２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]